CN117219674A

CN117219674A - 一种类超结沟槽型mosfet器件及制备方法

Info

Publication number: CN117219674A
Application number: CN202311467682.2A
Authority: CN
Inventors: 刘涛
Original assignee: Shenzhen Sirius Semiconductor Co ltd
Current assignee: Shenzhen Sirius Semiconductor Co ltd
Priority date: 2023-11-07
Filing date: 2023-11-07
Publication date: 2023-12-12

Abstract

本发明公开了一种类超结沟槽型MOSFET器件及制备方法，该MOSFET器件包括多个N柱和多个P柱；多个所述N柱和多个所述P柱位于P‑well层和N‑drift层之间并与所述P‑well层和所述N‑drift层邻接；多个所述N柱和多个所述P柱沿水平方向交替排列。本发明在传统的沟槽型MOSFET结构中加入类超结结构，通过在沟槽的四周植入P柱和N柱，在类超结结构的相互耗尽下，防止栅极氧化层完全暴露在漏极的电场线下，增加了栅极的可靠性，提高了沟槽型MOSFET器件的耐压；同时，类超结结构能够提高N柱的浓度，降低了沟槽型MOSFET器件的导通电阻。

Description

一种类超结沟槽型MOSFET器件及制备方法

技术领域

本发明涉及半导体技术领域，尤其涉及一种类超结沟槽型MOSFET器件及制备方法。

背景技术

沟槽型MOSFET器件是一种新型垂直结构的MOSFET器件，是从传统平面型MOSFET结构的基础上优化发展而来。和平面型MOSFET器件相比，沟槽型MOSFET器件通过构建穿过体区的最下端沟槽结构，形成的沟道位于源极区和漂移区之间，消除了JFET区域，也消除了JFET电阻；同时，沟槽型MOSFET器件的沟槽栅极结构使得元胞的间距比平面型MOSFET器件更小，在设计上可以并联更多的元胞，进一步减小了总的电阻，因此，沟槽型MOSFET器件能够获得更小的导通电阻。

Baliga品质因数是描述高压MOSFET静态特性的核心指标，其关系式为两倍击穿电压除以比导通电阻，它反映了击穿电压与比导通电阻之间的矛盾关系和导通特性的优劣程度。对MOSFET器件元胞结构的主要参数进行优化，可以在维持电压等级不变的条件下降低比导通电阻，从而提高Baliga品质因数。然而由于沟道击穿、栅氧可靠性等问题和衬底、电极金属的存在，比导通电阻无法达到理论值。要想进一步提高Baliga品质因数，需要对MOSFET器件的元胞结构进行改进，进一步降低导通电阻。

沟槽型MOSFET器件作为功率器件，其可靠性尤为重要。现有的沟槽型MOSFET器件在获得更小的元胞间隔和比导通电阻的同时，栅极氧化层完全暴露在漏极的电场线下，会导致栅极氧化层击穿或者可靠性受到影响。

发明内容

为了解决上述提出的至少一个技术问题，本发明的目的在于提供一种类超结沟槽型MOSFET器件及制备方法，在传统的沟槽型MOSFET结构中加入类超结结构，通过在沟槽的四周植入P柱和N柱，在类超结结构的相互耗尽下，防止栅极氧化层完全暴露在漏极的电场线下，增加了栅极的可靠性，提高了沟槽型MOSFET器件的耐压。

本发明的目的采用如下技术方式实现：

第一方面，本发明提供了一种类超结沟槽型MOSFET器件，包括多个N柱和多个P柱；

多个所述N柱和多个所述P柱位于P-well层和N-drift层之间并与所述P-well层和所述N-drift层邻接；

多个所述N柱和多个所述P柱沿水平方向交替排列。

优选地，所述N柱的宽度为0.8um。

优选地，所述P柱的宽度为1.2um-2.0um。

优选地，所述N柱的掺杂浓度为2.5×10¹⁶cm^-3。

优选地，所述P柱的掺杂浓度为3.2×10¹⁶cm^-3。

优选地，还包括栅极区；

所述栅极区包括开设于N+层的第一通孔、开设于所述P-well层的第二通孔以及开设于所述N柱和所述P柱上层的沟槽；

所述沟槽的壁面附有氧化层，所述氧化层与所述N柱和所述P柱邻接。

优选地，还包括衬底、N-drift层、P-well层、N+层、P+层、源极、漏极和栅极；

所述衬底位于所述N-drift层的下方；

所述N+层位于所述P-well层的上方；

所述P+层位于所述P-well层的两侧并与所述N+层、所述P-well层和所述P柱邻接。

第二方面，本发明提供了一种类超结沟槽型MOSFET器件制备方法，包括：

在衬底的上方外延形成N-drift层；

在所述N-drift层的上方外延形成P柱和N柱；

在所述P柱和所述N柱的上方外延形成P-well层；

在所述P-well层上形成栅极区；

在所述P-well层上离子注入形成N+层和P+层。

优选地，所述在所述N-drift层的上方外延形成P柱和N柱具体包括：

在所述N-drift层的上方外延形成所述P柱；

根据宽度在所述P柱中蚀刻第一沟槽；

在所述第一沟槽中外延形成所述N柱。

优选地，所述在所述P-well层上形成栅极区具体包括：

在N+层和P-well层上开设第一通孔和第二通孔；

在所述N柱和所述P柱的上层开设第二沟槽；

将所述第二沟槽与所述第一通孔和所述第二通孔连接；

在所述第二沟槽的壁面沉积氧化层和多晶硅。

相比现有技术，本发明的有益效果在于：

本发明在传统的沟槽型MOSFET结构中加入类超结结构，通过在沟槽的四周植入P柱和N柱，在类超结结构的相互耗尽下，防止栅极氧化层完全暴露在漏极的电场线下，增加了栅极的可靠性，提高了沟槽型MOSFET器件的耐压；同时，类超结结构能够提高N柱的浓度，降低了沟槽型MOSFET器件的导通电阻。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，而非限制本公开。

附图说明

为了更清楚地说明本申请实施例或背景技术中的技术方案，下面将对本申请实施例或背景技术中所需要使用的附图进行说明。

此处的附图被并入说明书中并构成本说明书的一部分，这些附图示出了符合本公开的实施例，并与说明书一起用于说明本公开的技术方案。

图1为本发明实施例提供的一种类超结沟槽型MOSFET器件的结构示意图；

图2为本发明实施例提供的一种类超结沟槽型MOSFET器件制备方法的流程示意图；

图3为本发明实施例提供的一种类超结沟槽型MOSFET器件制备方法的结构示意图。

具体实施方式

为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其他步骤或单元。

本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中术语“至少一种”表示多种中的任意一种或多种中的至少两种的任意组合，例如，包括A、B、C中的至少一种，可以表示包括从A、B和C构成的集合中选择的任意一个或多个元素。

在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。

另外，为了更好地说明本发明，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本发明同样能够实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本发明的主旨。

传统平面型MOSFET器件的栅极和沟道设置在器件的表面，具有易于制造且可靠性高的优点，但在减小芯片尺寸以提高产量的过程中，其横向拓扑结构限制了最终缩小范围。沟槽型MOSFET器件包括沟槽边缘形成已被蚀刻的栅极。沟槽栅极用于制造低比导通电阻器件，比导通电阻是评价功率器件性能的重要指标，其物理意义为器件导通电阻乘芯片有源区面积，数值越小表示技术水平越高，即相同导通电阻值产品所需的芯片面积越小，若能降低比导通电阻，则能够缩小芯片的尺寸。沟槽型MOSFET器件难以实现可靠、稳健的运行，其原因之一为器件需要维持高电场的同时保护精密的栅极氧化层免受电场的影响，而维持这种平衡需要巧妙且复杂的器件布局，否则会影响沟槽型MOSFET器件的击穿电压和导通电阻。

实施例1

提供了一种类超结沟槽型MOSFET器件，参见图1，包括多个N柱和多个P柱；

多个N柱和多个P柱位于P-well层和N-drift层之间并与P-well层和N-drift层邻接；

多个N柱和多个P柱沿水平方向交替排列。

对于传统结构的MOSFET器件，主要靠单一的N型掺杂漂移区反向耐压。从PN结结面开始，电场逐渐减小。为了提高击穿电压，需要增大漂移区的厚度或减小漂移区的掺杂浓度，但这样的条件导致了导通电阻的增大。超结结构被提出用于解决硅极限的问题。超结结构能够在器件的体内引入额外的电场，大大降低了相同击穿电压下器件的导通电阻。相较于传统结构，超结结构极大程度上减少了能量的损耗，实现了更为高效的能源使用效率。超结结构最大的特点在于将原来单一掺杂的N型漂移区变成掺杂的N型漂移区和P型漂移区，在反向耐压时，两种电荷横向互相补偿，纵向电场变得十分均匀，因此增大了器件的击穿电压。另外，超结结构漂移区的掺杂浓度比传统结构漂移区的掺杂浓度更高，在提高击穿电压的同时，降低了MOSFET器件的导通电阻。

要想保证高压的功率MOSFET具有足够的击穿电压，降低导通电阻最直接的方法是将反向阻断电压与导通电阻功能分开，分别设计在不同的区域。在本实施例中，N柱夹在两边的P柱中间，当沟槽型MOSFET器件关断时，形成两个反向偏置的PN结，分别是P柱和N柱以及P-well和N柱。P-well不能形成反型层产生导电沟道，P柱和N柱形成反向偏置，PN结耗尽层增大，并建立横向电场；P-well和N柱形成的PN结也是反向偏置，产生宽的耗尽层，并建立垂直电场。N柱整个区域基本上全部变成耗尽层，具有非常高的纵向阻断电压。当沟槽型MOSFET器件导通时，栅极和源极的电场将P-well反型，产生N型导电沟道，源极区的电子通过导电沟道进入N柱，中和N柱中的空穴，从而恢复N柱的掺杂浓度，因此导电沟道形成。N柱的掺杂浓度升高，具有较低的电阻率，进而降低了导通电阻。

优选地，N柱的宽度为0.8um。

优选地，P柱的宽度为1.2um-2.0um。

N柱的带电量可以用以下公式计算：

其中，是电荷量，/>是N柱掺杂浓度，/>是N柱的宽度，/>是半导体的介电常数，是临界电场的最大值。

当N柱和P柱的宽度控制合适，可以将N柱完全耗尽，这样N柱中就没有自由电荷，中间的横向电场很高，只有外部电压大于内部的横向电场，才能将此区域击穿。N柱和P柱的宽度设置在较大的宽度，当沟槽型MOSFET器件处于关断状态时，N柱和P柱之间形成的耗尽层比较薄，并不能将N柱完全地耗尽，沟槽型MOSFET器件的击穿电压与N柱完全耗尽的MOSFET器件的击穿电压相比降低了；当沟槽型MOSFET器件处于导通状态时，N柱的掺杂浓度较低，具有的电阻率较高，导致沟槽型MOSFET器件的导通电阻增大。而N柱和P柱的宽度设置在较小宽度，能够降低沟槽型MOSFET器件的导通电阻，但是也需要考虑击穿电压降低问题。在本实施例中，为了使沟槽型MOSFET器件具有较高的baliga优值，N柱的宽度设置为0.8um，位于沟槽型MOSFET器件两侧的P柱的宽度设置为2.0um，位于两N柱中间的P柱的宽度设置为1.2um。

优选地，N柱的掺杂浓度为2.5×10¹⁶cm^-3。

优选地，P柱的掺杂浓度为3.2×10¹⁶cm^-3。

PN结的衬底分为P型和N型，+是重掺杂（掺杂浓度高），-是轻掺杂（掺杂浓度低），P型掺杂IIIA族元素，例如：硼、铝、镓、铟、铊。N型掺杂VA族元素，例如氮（N）、磷（P）、砷（As）、锑（Sb）、铋（Bi）和镆（Mc）。重掺杂的掺杂浓度为10¹⁹cm^-3以上，在本实施例中，P柱和N柱都为轻掺杂，轻掺杂半导体是指在制备半导体材料时添加了低浓度的杂质原子，使其成为半导体材料的一种。掺杂的杂质原子可以改变半导体材料的电学性质，从而提高其性能和功能。在轻掺杂半导体中，掺入的杂质原子浓度通常低于半导体材料的本征浓度（本征浓度是指在纯净半导体中杂质原子的浓度）。掺入的杂质原子也必须具有与半导体材料原子相似的晶格尺寸和电子结构，以确保其能够顺利地与半导体材料结合，并在半导体材料中运动。掺入杂质原子后，轻掺杂半导体的电学性质会发生相应变化。其中最重要的变化是电导率的提高。这是因为添加的杂质原子可以在半导体中形成额外的自由电子或空穴，使半导体材料的导电性能得到增强。除此之外，轻掺杂半导体还可以改变半导体材料的禁带宽度、载流子迁移率和光学吸收谱等性质，从而拓展其在电子学、光电子学、化学等领域的应用。轻掺杂半导体的制备通常采用离子注入和熔融扩散等技术。离子注入是将掺杂元素通过高压电场加速到高速，然后轰击半导体表面，将其注入到半导体晶格中。熔融扩散则是将半导体芯片放置在掺杂材料块上，然后加热至高温，掺杂原子被熔化后扩散到半导体材料中。在实际应用中，轻掺杂半导体广泛应用于电路、太阳能电池、纳米材料等领域。例如，硅掺杂铝元素后，可以形成N型硅，其导电性能显著提高，可以用于制造P-N结的太阳能电池。此外，轻掺杂半导体还可以制备金属氧化物半导体场效应晶体管（MOSFET)、低噪声功率放大器等微电子器件。在纳米技术领域，轻掺杂半导体可以用于制备各种光电子和生化传感器，具有广阔的应用前景。

当N柱和P柱的掺杂浓度控制合适，也可以将N柱完全耗尽，这样N柱中就没有自由电荷，中间的横向电场很高，只有外部电压大于内部的横向电场，才能将此区域击穿。N柱和P柱的掺杂浓度设置在较低的浓度，当沟槽型MOSFET器件处于关断状态时，N柱和P柱之间形成的耗尽层比较薄，并不能将N柱完全地耗尽，沟槽型MOSFET器件的击穿电压与N柱完全耗尽的MOSFET器件的击穿电压相比降低了；当沟槽型MOSFET器件处于导通状态时，N柱的掺杂浓度较低，具有的电阻率较高，导致沟槽型MOSFET器件的导通电阻增大。而N柱和P柱的掺杂浓度设置在较高的浓度，能够降低沟槽型MOSFET器件的导通电阻，但是也需要考虑击穿电压的降低以及高成本的问题。在本实施例中，为了使沟槽型MOSFET器件具有较高的baliga优值并且考虑成本问题，N柱的掺杂浓度设置为2.5×10¹⁶cm^-3，P柱的掺杂浓度设置为3.2×10¹⁶cm^-3。

优选地，还包括栅极区；

栅极区包括开设于N+层的第一通孔、开设于P-well层的第二通孔以及开设于N柱和P柱上层的沟槽；

沟槽的壁面附有氧化层，氧化层与N柱和P柱邻接。

沟槽是指沟道区域，沟槽型MOSFET通过调整沟槽的尺寸，可以改变晶体管的性能和特性。为了形成垂直沟道结构，沟槽型MOSFET在外延层中开设沟槽，沟槽表面制作氧化层后，在沟槽内部填充多晶硅形成栅极。这种结构将栅极埋入基体中，形成垂直沟道，电流通路从下部衬底漏极，垂直流过外延层、沟道和源极区，沟道和电流方向平行。在本实施例中，通过在N-drift层上外延P柱和N柱，沟槽型MOSFET的电流通路变为从下部衬底漏极，垂直流过N-drift层、N柱、导电沟道和N+层源极。

栅极氧化物是将MOSFET的栅极与源极和漏极分开以及晶体管导通时连接源极和漏极的导电通道分开的介电层。栅氧化层是通过热氧化沟道的硅形成薄的二氧化硅绝缘层。绝缘二氧化硅层是通过自限氧化过程形成的，该过程由Deal–Grove模型描述。随后在栅极氧化物上方沉积导电栅极材料以形成晶体管。栅极氧化物用作介电层，因此栅极可以承受高达1至5MV/cm的横向电场，以强烈调制沟道的电导。在栅极氧化物上方是一个薄电极层，由导体制成，导体可以是铝、高掺杂硅、钨等难熔金属、硅化物（TiSi、MoSi2、TaSi或WSi2）或这些层的夹层。该栅电极通常称为栅极金属或栅极导体。栅极导体电极的几何宽度（横向于电流流动的方向）称为物理栅极宽度。物理栅极宽度可能与用于模拟晶体管的电通道宽度略有不同，因为边缘电场会对不在栅极正下方的导体产生影响。

沟槽型MOSFET器件将栅极埋入晶圆内。栅极通过沟槽刻蚀，沉积多晶硅实现，沟道由横向变为了竖向。由于栅极是插入到硅片里面，不会存在P-N-P的JFET结构，并且在栅极下面与N型漂移层接触的地方所产生的积累层电阻非常小，与平面型MOSFET器件相比，沟槽型MOSFET器件的导通电阻很低。沟槽型MOSFET器件栅极和漏极接触面积比较大，在承受电压时，体二极管电场线被沟槽所挤压，场强最大处常在沟槽底部拐角处，所以击穿点通常也在沟槽底部拐角处。在本实施例中，沟槽的底部位于两个N柱和在两个N柱中间的P柱的上层。类超结结构保护沟槽型MOSFET器件的栅极氧化层直接暴露在漏极的电场线下，保护栅极氧化层的可靠性，提高了沟槽型MOSFET器件的击穿电压。

衬底位于N-drift层的下方；

N+层位于P-well层的上方；

P+层位于P-well层的两侧并与N+层、P-well层和P柱邻接。

实施例2

提供了一种类超结沟槽型MOSFET器件制备方法，参见图2和图3，包括：

S100，在衬底的上方外延形成N-drift层；

S200，在N-drift层的上方外延形成P柱和N柱；

S300，在P柱和N柱的上方外延形成P-well层；

在本实施例中，采用外延工艺形成N-drift层、P柱、N柱和P-well层。外延工艺是指在衬底上生长完全排列有序的单晶体层的工艺。一般来讲，外延工艺是在单晶衬底上生长一层与原衬底相同晶格取向的晶体层。外延工艺广泛用于半导体制造，如集成电路工业的外延硅片。MOS晶体管的嵌入式源漏外延生长，LED衬底上的外延生长等。根据生长源物相狀态的不同，外延生长方式分为固相外延、液相外延、气相外延。在集成电路制造中，常用的外延方式是固相外延和气相外延。

固相外延，是指半导体单晶上的非晶层在低于该材料的熔点或共晶点温度下外延再结晶的过程。没有外延的再结晶过程不属于固相外延。固相外延主要有两种生长方式：一种是非晶层直接与单晶衬底相接触，进行外延生长；另一种是将一层金属或碳化物夹在非晶层和单晶硅衬底之间进行固相外延。金属和碳化物起到输运介质的作用。有多种方法形成多晶或无定形薄膜。一种是直接离子注入的方法，可在硅单晶衬底上大剂量注入锗离子，形成GeSi非晶薄层，475～575℃退火再生长，得到应变合金层。另一种是淀积薄膜，如蒸发或溅射。与一般外延方法相比，固相外延衬底温度低，杂质扩散小，有利于制造突变掺杂界面的外延层。

在气相状态下，将半导体材料淀积在单晶片上，使它沿着单晶片的结晶轴方向生长出一层厚度和电阻率合乎要求的单晶层，这一工艺称为气相外延。其特点有：外延生长温度高，生长时间长，因而可以制造较厚的外延层；在外延过程中可以任意改变杂质的浓度和导电类型。工业生产常用的气相外延工艺有：四氯化硅（锗）外延，硅（锗）烷外延、三氯氢硅及二氯二氢硅等（二氯二氢硅具有淀积温度低，沉积速度快，淀积成膜均匀等优点）外延等。常见的硅气相外延的概念、原理：用硅的气态化合物（如：SiCl4、SiH4)在加热的硅衬底表面与氢气发生化学反应或自身发生热分解，还原成硅，并以单晶形式淀积在硅衬底表面。气相外延的生长方法包括化学气相外延生长（CVE）、分子束外延（MBD)、原子层外（ALE）等。半导体的气相外延是硅的气态化合物在加热的衬底表面与氢发生反应或自身热分解还原成硅，并以单晶的形式淀积在衬底表面的过程。具体包括：反应剂分子以扩散方式从气相转移到生长层表面；反应剂分子被生长层吸附；被吸附的反应剂分子在生长层表面完成化学反应，产生半导体及其它副产品；副产品分子从表面解析，随着气流排出反应腔；反应生成的原子形成晶格，或加接到晶格点阵上，形成单晶外延层。

外延系统装置包括：气体分配及控制系统、加热和测温装置、反应室、废气处理装置。工艺过程包括：衬底和基座处理：衬底处理主要是为了去除衬底圆片表面氧化层及尘粒，冲洗干燥后放入石墨基座内。对于已经用过的石墨基座应预先经过HCI腐蚀，去除前次外延留在上面的硅。掺杂剂配制：掺杂剂有气态源，如磷烷PH3,硼烷B2H6等；液态源如POCI3、BBr3等，不同的器件对外延层电阻率及导电类型要求不同，必须根据电阻率精确控制掺杂源的用量。外延生长：主要程序为：装炉一通气，先通氮气再通氢气一升温一衬底热处理或HCl抛光－外延生长－氢气冲洗－降温－氮气冲洗。当基座温度降到300℃以下时开炉取片。气相外延质量要求外延层质量应满足：晶体结构完整、电阻率精确而均匀、外延层厚度均匀且在范围内、表面光洁，无氧化和白雾、表面缺陷（角锥体、乳突、星形缺陷等）和体内缺陷（位错、层错、滑移线等）要少。外延质量检验内容包括：电阻率、杂质浓度分布、外延层厚度、少子寿命及迁移率、夹层位错与层错密度、表面缺陷等。生产中通常检测项目是缺陷密度、电阻率和外延层厚度。外延层厚度测量方法有层错法、磨角或滚槽染色法、直读法、红外干涉法等。电阻率测量的方法有四探针法、三探针法、电容一电压法、扩展电阻法，对于外延层电阻率较高或者厚度较薄的外延层往往采用电容－电压法、扩展电阻法等。

S400，在P-well层上形成栅极区；

S500，在P-well层上离子注入形成N+层和P+层。

优选地，在N-drift层的上方外延形成P柱和N柱具体包括：

在N-drift层的上方外延形成P柱；

根据宽度在P柱中蚀刻第一沟槽；

在第一沟槽中外延形成N柱。

刻蚀是用化学或物理方法有选择地从硅片表面去除不需要的材料的过程，它是通过溶液、反应离子或其它机械方式来剥离、去除材料的一种统称。刻蚀技术主要分为干法刻蚀与湿法刻蚀。干法刻蚀主要利用反应气体与等离子体进行刻蚀；湿法刻蚀主要利用化学试剂与被刻蚀材料发生化学反应进行刻蚀。

离子束蚀刻是一种物理干法蚀刻工艺。由此，氩离子以约1至3keV的离子束辐射到表面上。由于离子的能量，它们会撞击表面的材料。晶圆垂直或倾斜入离子束，蚀刻过程是绝对各向异性的。选择性低，因为其对各个层没有差异。气体和被打磨出的材料被真空泵排出，但是，由于反应产物不是气态的，颗粒会沉积在晶片或室壁上。所有的材料都可以采用这种方法蚀刻，由于垂直辐射，垂直壁上的磨损很低。

等离子刻蚀是一种绝对化学刻蚀工艺，优点是晶圆表面不会被加速离子损坏。由于蚀刻气体的可移动颗粒，蚀刻轮廓是各向同性的，因此该方法用于去除整个膜层（如热氧化后的背面清洁）。一种用于等离子体蚀刻的反应器类型是下游反应器。从而通过碰撞电离在2.45GHz的高频下点燃等离子体，碰撞电离的位置与晶片分离。

蚀刻速率取决于压力、高频发生器的功率、工艺气体、实际气体流量和晶片温度。各向异性随着高频功率的增加、压力的降低和温度的降低而增加。蚀刻工艺的均匀性取决于气体、两个电极的距离以及电极的材料。如果距离太小，等离子体不能不均匀地分散，从而导致不均匀性。如果增加电极的距离，则蚀刻速率降低，因为等离子体分布在扩大的体积中。对于电极，碳已证明是首选材料。由于氟气和氯气也会攻击碳，因此电极会产生均匀的应变等离子体，因此晶圆边缘会受到与晶圆中心相同的影响。选择性和蚀刻速率在很大程度上取决于工艺气体。对于硅和硅化合物，主要使用氟气和氯气。

优选地，在P-well层上形成栅极区具体包括：

在N+层和P-well层上开设第一通孔和第二通孔；

在N柱和P柱的上层开设第二沟槽；

将第二沟槽与第一通孔和第二通孔连接；

在第二沟槽的壁面沉积氧化层和多晶硅。

在本实施例中，通过热氧化工艺，在第二沟槽的壁面形成栅极氧化层。硅热氧化工艺按所用的氧化气氛可分为：干氧氧化、水汽氧化和湿氧氧化。干氧氧化是以干燥纯净的氧气作为氧化气氛，在高温下氧直接与硅反应生成二氧化硅。水汽氧化是以高纯水蒸汽为氧化气氛，由硅片表面的硅原子和水分子反应生成二氧化硅。水汽氧化的氧化速率比干氧氧化大。而湿氧氧化实质上是干氧氧化和水汽氧化的混合，氧化速率介于二者之间。在集成电路工艺中，以加热高纯水作为水蒸汽源，而湿氧氧化则用干燥氧气通过加热的水（常用水温为95摄氏度）所形成的氧和水汽混合物形成氧化气氛。用高纯氢气和氧气在石英反应管进口处直接合成水蒸汽的方法进行水汽氧化时，通过改变氢气和氧气的比例，可以调节水蒸汽压，减少沾污，有助于提高热生长二氧化硅的质量。

本实施例在传统的沟槽型MOSFET结构中加入类超结结构，通过在沟槽的四周植入P柱和N柱，在类超结结构的相互耗尽下，防止栅极氧化层完全暴露在漏极的电场线下，增加了栅极的可靠性，提高了沟槽型MOSFET器件的耐压；同时，类超结结构能够提高N柱的浓度，降低了沟槽型MOSFET器件的导通电阻。

在一些实施例中，本公开实施例提供的装置具有的功能或包含的模块可以用于执行上文方法实施例描述的方法，其具体实现可以参照上文方法实施例的描述，为了简洁，这里不再赘述。另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。

以上所述仅是本发明的具体实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。

Claims

1.一种类超结沟槽型MOSFET器件，其特征在于，包括多个N柱和多个P柱；

多个所述N柱和多个所述P柱沿水平方向交替排列。

2.根据权利要求1所述的一种类超结沟槽型MOSFET器件，其特征在于，所述N柱的宽度为0.8um。

3.根据权利要求1所述的一种类超结沟槽型MOSFET器件，其特征在于，所述P柱的宽度为1.2um-2.0um。

4.根据权利要求1所述的一种类超结沟槽型MOSFET器件，其特征在于，所述N柱的掺杂浓度为2.5×10¹⁶cm^-3。

5.根据权利要求1所述的一种类超结沟槽型MOSFET器件，其特征在于，所述P柱的掺杂浓度为3.2×10¹⁶cm^-3。

6.根据权利要求1所述的一种类超结沟槽型MOSFET器件，其特征在于，还包括栅极区；

7.根据权利要求6所述的一种类超结沟槽型MOSFET器件，其特征在于，还包括衬底、N-drift层、P-well层、N+层、P+层、源极、漏极和栅极；

所述衬底位于所述N-drift层的下方；

所述N+层位于所述P-well层的上方；

8.一种类超结沟槽型MOSFET器件制备方法，其特征在于，包括：

在衬底的上方外延形成N-drift层；

在所述N-drift层的上方外延形成P柱和N柱；

在所述P柱和所述N柱的上方外延形成P-well层；

在所述P-well层上形成栅极区；

在所述P-well层上离子注入形成N+层和P+层。

9.根据权利要求8所述的一种类超结沟槽型MOSFET器件制备方法，其特征在于，所述在所述N-drift层的上方外延形成P柱和N柱具体包括：

在所述N-drift层的上方外延形成所述P柱；

根据宽度在所述P柱中蚀刻第一沟槽；

在所述第一沟槽中外延形成所述N柱。

10.根据权利要求8所述的一种类超结沟槽型MOSFET器件制备方法，其特征在于，所述在所述P-well层上形成栅极区具体包括：

在N+层和P-well层上开设第一通孔和第二通孔；

在所述N柱和所述P柱的上层开设第二沟槽；

将所述第二沟槽与所述第一通孔和所述第二通孔连接；

在所述第二沟槽的壁面沉积氧化层和多晶硅。