CN117613049A - 一种整合电容器的mosfet及制备方法 - Google Patents

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Abstract

本发明公开了一种整合电容器的MOSFET及制备方法，该MOSFET包括外延层和集成电容器，所述外延层开设有第一沟槽，所述集成电容器嵌入所述第一沟槽中。本发明通过将电容器集成到传统的沟槽MOSFET的外延层上，不需要进行PCB铜箔连接，减少了PCB走线过程中ESL和ESR造成的功率损耗，提高了功率转换效率，也降低了制作封装的成本。

Description

一种整合电容器的MOSFET及制备方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种整合电容器的MOSFET及制备方法。
背景技术
电容器是由两个相互靠近的导体和中间夹着的一层不导电的绝缘介质组成。当电容器的两个极板之间加上电压时，电容器会存储电荷。随着电子信息技术的逐渐发展，数码电子产品的更新换代越来越快，电子产品产销量的持续增长带动了电容器的产业发展。
功率MOSFET是当今社会最常见的功率半导体器件，由于其低栅极驱动功率、快速开关速度、易于高级并联能力、宽带宽和简单偏置等优点，通常被用作低压开关，例如多种低压电源，DC-DC转换器和低压电极控制器的开关。
电容器和功率MOSFET都是集成电路中的重要电子元器件，被广泛应用在升压或降压转换器中。现有普遍的集成封装形式为先对电容器和功率MOSFET进行单独制作封装，在电容器和功率MOSFET封装完毕之后，通过PCB铜箔导线将电容器和功率MOSFET进行连接。这种封装方式需要考虑PCB走线，PCB走线过程中产生的ESL和ESR会对器件的功率造成损耗，降低器件的功率转换效率。同时，电容器和功率MOSFET的单独制作，在封装时通过PCB和铜箔导线连接也会增加制作和封装电容器和功率MOSFET的成本。
发明内容
为了解决上述提出的至少一个技术问题，本发明的目的在于提供一种整合电容器的MOSFET及制备方法，通过将电容器集成到传统的沟槽MOSFET的外延层上，不需要进行PCB铜箔导线连接，减少了PCB走线过程中ESL，ESR造成的功率损耗，提高了功率转换效率，也降低了制作封装的成本。
本发明的目的采用如下技术方式实现：
第一方面，本发明提供了一种整合电容器的MOSFET，包括外延层和集成电容器，所述外延层开设有第一沟槽，所述集成电容器嵌入所述第一沟槽中。
优选地，所述集成电容器包括第一极板和第二极板，所述第一极板包括U型部，所述U型部位于所述第一沟槽中，所述第二极板包括主板，所述主板嵌入所述U型部中。
优选地，所述第一极板还包括第一延伸部，所述第一延伸部与所述U型部的第一端连接，所述第一延伸部沿第一方向延伸，所述第二极板还包括第二延伸部，所述第二延伸部与所述第一延伸部对应设置，所述第二延伸部与所述主板远离所述U型部的一端连接。
优选地，所述第一极板还包括第三延伸部，所述第三延伸部与所述U型部的第二端连接，所述第三延伸部沿第二方向延伸，所述第二极板还包括第四延伸部，所述第四延伸部与所述第三延伸部对应设置，所述第四延伸部与所述主板远离所述U型部的一端连接。
优选地，所述集成电容器还包括介电层，所述介电层位于所述第一极板与所述第二极板之间，所述介电层的材料包括：二氧化硅。
优选地，还包括氧化层，所述氧化层贴附于所述第一沟槽的壁面和所述外延层的上方。
优选地，所述氧化层与介电层连接。
第二方面，本发明提供了一种整合电容器的MOSFET的制备方法，包括：
在衬底的上方形成外延层；
在所述外延层上制备沟槽MOSFET；
在所述外延层上制备集成电容器。
优选地，所述在所述外延层上制备集成电容器，包括：
在所述外延层开设第一沟槽；
在所述第一沟槽的壁面和所述外延层的上方沉积第一多晶材料；
刻蚀所述第一多晶材料形成第一极板；
在所述第一极板的上方沉积介电层；
在所述介电层的上方沉积第二多晶材料；
刻蚀所述第二多晶材料形成第二极板。
优选地，所述在所述外延层上制备沟槽MOSFET，包括：
在所述外延层开设第二沟槽；
在所述第二沟槽的壁面形成栅氧化层；
在所述外延层的上表面注入离子形成P-body层、N+层和P+层。
相比现有技术，本发明的有益效果在于：
本发明通过将电容器集成到传统的沟槽MOSFET的外延层上，不需要进行PCB铜箔连接，减少了PCB走线过程中ESL和ESR造成的功率损耗，提高了功率转换效率，也降低了制作封装的成本。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，而非限制本公开。
附图说明
为了更清楚地说明本申请实施例或背景技术中的技术方案，下面将对本申请实施例或背景技术中所需要使用的附图进行说明。
此处的附图被并入说明书中并构成本说明书的一部分，这些附图示出了符合本公开的实施例，并与说明书一起用于说明本公开的技术方案。
图1为本发明实施例提供的一种整合电容器的MOSFET的结构示意图；
图2为本发明实施例提供的一种整合电容器的制备方法的流程示意图。
实施方式
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其他步骤或单元。
本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中术语“至少一种”表示多种中的任意一种或多种中的至少两种的任意组合，例如，包括A、B、C中的至少一种，可以表示包括从A、B和C构成的集合中选择的任意一个或多个元素。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
另外，为了更好地说明本发明，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本发明同样能够实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本发明的主旨。
电容器是由两个相互靠近的导体和中间夹着的一层不导电的绝缘介质组成。当电容器的两个极板之间加上电压时，电容器会存储电荷。随着电子信息技术的逐渐发展，数码电子产品的更新换代越来越快，电子产品产销量的持续增长带动了电容器的产业发展。功率MOSFET是当今社会最常见的功率半导体器件，由于其低栅极驱动功率、快速开关速度、易于高级并联能力、宽带宽和简单偏置等优点，通常被用作低压开关，例如多种低压电源，DC-DC转换器和低压电极控制器的开关。电容器和功率MOSFET都是集成电路中的重要电子元器件，被广泛应用在升压或降压转换器中。现有普遍的集成封装形式为先对电容器和功率MOSFET进行单独制作封装，在电容器和功率MOSFET封装完毕之后，通过PCB铜箔导线将电容器和功率MOSFET进行连接。这种封装方式需要考虑PCB走线，PCB走线过程中产生的ESL和ESR会对器件的功率造成损耗，降低器件的功率转换效率。同时，电容器和功率MOSFET的单独制作，在封装时通过PCB和铜箔导线连接也会增加制作和封装电容器和功率MOSFET的成本。
本发明通过将电容器集成到传统的沟槽MOSFET的外延层上，不需要进行PCB铜箔连接，减少了PCB走线过程中ESL和ESR造成的功率损耗，提高了功率转换效率，也降低了制作封装的成本。
实施例1
提供了一种整合电容器的MOSFET，包括外延层和集成电容器，外延层开设有第一沟槽，集成电容器嵌入第一沟槽中。
开关模式功率转换器是由电容器和相邻的功率MOSFET形成。在器件的制作封装过程中，需要考虑PCB的走线布局。设计优秀的PCB布局能够降低PCB寄生参数。这些参数对功率转换器的转换效率，开关性能和EMI性能等有重大的影响。寄生的含义就是本来没有在那个地方设计电感和电阻等电子元器件，但由于布线之间总是有互感就好像是寄生在布线之间一样。寄生参数一般是寄生的电容，电阻和电感。ESL就是等效串联电感，ESR就是等效串联电阻，电容器和MOS管器件需要考虑它们的等效串联电感和等效串联电阻。
外延是指在经过切、磨、抛等仔细加工的单晶衬底上生长一层新单晶的过程，新单晶可以与衬底为同一材料，也可以是不同材料（同质外延或者是异质外延）。由于新生单晶层按衬底晶相延伸生长，从而被称之为外延层。外延层的厚度通常为几微米，以硅为例：硅外延生长其意义是在具有一定晶向的硅单晶衬底上生长一层具有和衬底相同晶向的电阻率与厚度不同的晶格结构完整性好的晶体，而长了外延层的衬底称为外延片，即外延片=外延层+衬底。MOSFET器件的制作在外延层上展开。
对于传统的硅半导体产业链而言，在硅片上制作器件无法实现集电区高击穿电压，小串联电阻，小饱和压降要小的要求。而外延技术的发展则成功地解决了这一困难。外延技术在电阻极低的硅衬底上生长一层高电阻率外延层，器件制作在外延层上，这样高电阻率的外延层保证了管子有高的击穿电压，而低电阻的衬底又降低了基片的电阻，从而降低了饱和压降，从而解决了二者的矛盾。此外，GaAs等Ⅲ-Ⅴ族、Ⅱ-Ⅵ族以及其他分子化合物半导体材料的气相外延、液相外延等外延技术也都得到很大的发展，已成为绝大多数微波器件、光电器件、功率器件等制作不可缺少的工艺技术，特别是分子束、金属有机气相外延技术在薄层、超晶格、量子阱、应变超晶格、原子级薄层外延方面的成功应用，为半导体研究的新领域“能带工程”的开拓打下了夯实的基础。
在本实施例中，通过将电容器集成到MOSFET的外延层上，与普遍采用的电容器和功率MOSFET器件分开制作封装相比，不需要考虑封装过程中的PCB布局，减少了PCB铜箔连接中产生的ESL和ESR造成的功率的损耗。
优选地，集成电容器包括第一极板和第二极板，第一极板包括U型部，U型部位于第一沟槽中，第二极板包括主板，主板嵌入U型部中。
电容器包括两个相互靠近的导体，两个相对的导体分别形成电容器的两个极板，电容器极板是电容器中的重要组成部分。电容器极板的形状可以分为平行板、球形和圆柱形等多种类型。平行板电容器由两块平行的金属极板组成，它们之间的距离可以调节。极板的形状通常是矩形或正方形，这样可以方便制造和安装。平行板电容器的电容量与极板的面积成正比，与极板之间的距离成反比。因此，通过改变极板的形状和尺寸，可以调节电容器的电容量。球形电容器的极板形状与平行板电容器有所不同。球形电容器由一个内部球形极板和一个外部球形极板组成，它们之间的空间被填充了绝缘材料。球形电容器的极板形状是球形，这样可以使电场均匀分布在整个球面上。
在本实施例中，MOSFET的类型是沟槽MOSFET，沟槽是指沟道区域，沟槽MOSFET通过调整沟槽的尺寸，可以改变晶体管的性能和特性。为了形成垂直沟道结构，沟槽MOSFET在外延层中开设沟槽，沟槽表面制作氧化层后，在沟槽内部填充多晶硅形成栅极。这种结构将栅极埋入基体中，形成垂直沟道，电流通路从下部衬底漏极，垂直流过外延层、沟道和源极区，沟道和电流方向平行。
与沟槽MOSFET相对应的，电容器集成在外延层上开设的第一沟槽内，第一极板设置成U型，该第一极板位于第一沟槽中，第二极板嵌入第一极板中形成相对的电容器极板结构。开设第一沟槽并将电容器集成在第一沟槽中，充分利用了沟槽MOSFET中外延层的空间，缩小了集成器件的面积。
优选地，第一极板还包括第一延伸部，第一延伸部与U型部的第一端连接，第一延伸部沿第一方向延伸，第二极板还包括第二延伸部，第二延伸部与第一延伸部对应设置，第二延伸部与主板远离U型部的一端连接。
将集成电容器的第一极板设置在沟槽底部，第二极板设计在沟槽的表面的结构存在一定缺陷，第一极板较难进行电性连接。为了方便第一极板与电路进行连接，集成电容器的第一极板可以设置第一延伸部，第一延伸部与U型部的第一端连接，第一延伸部沿第一方向延伸。在本实施例中，沟槽MOSFET的沟槽填充材料与集成电容器的第一极板材料可以同时进行沉积，为了减少制作工序以及方便制作，第一延伸部位于外延层的上方，即第一方向为U型部第一端远离第一沟槽的水平方向，第一延伸部可以用于进行电性连接。与第一延伸部相对应的，第二极板也可以设置第二延伸部，第二延伸部与第一延伸部对应设置，增加集成电容器两个极板之间的相对面积，从而提高集成电容器的电容。
优选地，第一极板还包括第三延伸部，第三延伸部与U型部的第二端连接，第三延伸部沿第二方向延伸，第二极板还包括第四延伸部，第四延伸部与第三延伸部对应设置，第四延伸部与主板远离U型部的一端连接。
在电容器第一极板的制作过程中，需要使用光刻法对极板材料进行刻蚀，为了减少掩膜和刻蚀的精度，第一极板可以设置第三延伸部，第三延伸部与U型部的第二端连接，第三延伸部沿第二方向延伸。在本实施例中，沟槽MOSFET的沟槽填充材料与集成电容器的第一极板材料可以同时进行沉积，为了减少制作工序以及方便制作，第三延伸部位于外延层的上方，即第二方向为U型部第二端远离第一沟槽的水平方向。与第三延伸部相对应的，第二极板也可以设置第四延伸部，第二延伸部与第一延伸部对应设置，增加集成电容器两个极板之间的相对面积，从而提高集成电容器的电容。
优选地，集成电容器还包括介电层，介电层位于第一极板与第二极板之间，介电层的材料包括：二氧化硅。
在本实施例中，二氧化硅被用作集成电路电容器中的介电材料，二氧化硅具有优秀的电学性能和稳定性，在填充的过程简单控制温度和压力，进而确保填充均匀和致密。
优选地，还包括氧化层，氧化层贴附于第一沟槽的壁面和外延层的上方。
氧化层用于隔绝集成电容器的第一极板和沟槽MOSFET，进而保护集成电容器。
优选地，氧化层与介电层连接。
在本实施例中，集成电容器的氧化层和介电层与沟槽MOSFET的栅氧化层相连接，在制作的过程中不需要将沟槽MOSFET和集成电容器的制作，集成电容器氧化层的沉积和沟槽MOSFET栅氧化层的沉积可以同时进行，减少了制作工序，同时集成电容器的介电层与氧化层连接也节省了对介电层的后续处理，方便器件的制作。
实施例2
提供了一种整合电容器的MOSFET的制备方法，包括：
S100，在衬底的上方形成外延层；
外延工艺是指在衬底上生长完全排列有序的单晶体层的工艺。一般来讲，外延工艺是在单晶衬底上生长一层与原衬底相同晶格取向的晶体层。外延工艺广泛用于半导体制造，如集成电路工业的外延硅片。MOS晶体管的嵌入式源漏外延生长，LED衬底上的外延生长等。根据生长源物相狀态的不同，外延生长方式分为固相外延、液相外延、气相外延。在集成电路制造中，常用的外延方式是固相外延和气相外延。
固相外延，是指半导体单晶上的非晶层在低于该材料的熔点或共晶点温度下外延再结晶的过程。没有外延的再结晶过程不属于固相外延。固相外延主要有两种生长方式：一种是非晶层直接与单晶衬底相接触，进行外延生长;另一种是将一层金属或碳化物夹在非晶层和单晶硅衬底之间进行固相外延。金属和碳化物起到输运介质的作用。有多种方法形成多晶或无定形薄膜。一种是直接离子注入的方法，可在硅单晶衬底上大剂量注入锗离子，形成GeSi非晶薄层，475～575℃退火再生长，得到应变合金层。另一种是淀积薄膜，如蒸发或溅射。与一般外延方法相比，固相外延衬底温度低，杂质扩散小，有利于制造突变掺杂界面的外延层。
在气相状态下，将半导体材料淀积在单晶片上，使它沿着单晶片的结晶轴方向生长出一层厚度和电阻率合乎要求的单晶层，这一工艺称为气相外延。其特点有：外延生长温度高，生长时间长，因而可以制造较厚的外延层；在外延过程中可以任意改变杂质的浓度和导电类型。工业生产常用的气相外延工艺有：四氯化硅（锗）外延，硅（锗）烷外延、三氯氢硅及二氯二氢硅等（二氯二氢硅具有淀积温度低，沉积速度快，淀积成膜均匀等优点）外延等。常见的硅气相外延的概念、原理：用硅的气态化合物（如：SiCl4、SiH4)在加热的硅衬底表面与氢气发生化学反应或自身发生热分解，还原成硅，并以单晶形式淀积在硅衬底表面。气相外延的生长方法包括化学气相外延生长（CVE）、分子束外延（MBD)、原子层外（ALE）等。半导体的气相外延是硅的气态化合物在加热的衬底表面与氢发生反应或自身热分解还原成硅，并以单晶的形式淀积在衬底表面的过程。具体包括：反应剂分子以扩散方式从气相转移到生长层表面；反应剂分子被生长层吸附；被吸附的反应剂分子在生长层表面完成化学反应，产生半导体及其它副产品；副产品分子从表面解析，随着气流排出反应腔；反应生成的原子形成晶格，或加接到晶格点阵上，形成单晶外延层。
外延系统装置包括：气体分配及控制系统、加热和测温装置、反应室、废气处理装置。工艺过程包括：衬底和基座处理：衬底处理主要是为了去除衬底圆片表面氧化层及尘粒，冲洗干燥后放入石墨基座内。对于已经用过的石墨基座应预先经过HCI腐蚀，去除前次外延留在上面的硅。掺杂剂配制：掺杂剂有气态源，如磷烷PH3,硼烷B2H6等；液态源如POCI3、BBr3等，不同的器件对外延层电阻率及导电类型要求不同，必须根据电阻率精确控制掺杂源的用量。外延生长：主要程序为：装炉一通气，先通氮气再通氢气一升温一衬底热处理或HCl抛光－外延生长－氢气冲洗－降温－氮气冲洗。当基座温度降到300℃以下时开炉取片。气相外延质量要求外延层质量应满足：晶体结构完整、电阻率精确而均匀、外延层厚度均匀且在范围内、表面光洁，无氧化和白雾、表面缺陷（角锥体、乳突、星形缺陷等）和体内缺陷（位错、层错、滑移线等）要少。外延质量检验内容包括：电阻率、杂质浓度分布、外延层厚度、少子寿命及迁移率、夹层位错与层错密度、表面缺陷等。生产中通常检测项目是缺陷密度、电阻率和外延层厚度。外延层厚度测量方法有层错法、磨角或滚槽染色法、直读法、红外干涉法等。电阻率测量的方法有四探针法、三探针法、电容一电压法、扩展电阻法，对于外延层电阻率较高或者厚度较薄的外延层往往采用电容－电压法、扩展电阻法等。
S200，在外延层上制备沟槽MOSFET；
S300，在外延层上制备集成电容器。
沟槽MOSFET和集成电容器的制备顺序不做限定，可以先在外延层上制备沟槽MOSFET，之后再在外延层上制备集成电容器，也可以先在外延层上制备集成电容器，之后再在外延层上制备沟槽MOSFET，也可以在外延层上同时进行沟槽MOSFET二号集成电容器的制备。在本实施例中，沟槽MOSFET和集成电容器在外延层上同时进行制备。
优选地，在外延层上制备集成电容器，包括：
在外延层开设第一沟槽；
在第一沟槽的壁面和外延层的上方沉积第一多晶材料；
刻蚀第一多晶材料形成第一极板；
在本实施例中，第一多晶材料为掺杂多晶硅，该步骤可以和沟槽MOSFET的沟槽填充材料的沉积与刻蚀同时进行，减少制作工序。
在第一极板的上方沉积介电层；
在介电层的上方沉积第二多晶材料；
刻蚀第二多晶材料形成第二极板。
在本实施例中，第二多晶材料可以与第一多晶材料相同为掺杂多晶硅。
沉积工艺分为化学气相沉积（CVD）和物理气相沉积（PVD）。CVD是指通过化学方法在晶圆表面沉积涂层的方法，一般是通过给混合气体施加能量来进行。假设在晶圆表面沉积物质（A），则先向沉积设备输入可生成物质（A）的两种气体（B和C），然后给气体施加能量，促使气体B和C发生化学反应。
PVD(物理气相沉积)镀膜技术主要分为三类：真空蒸发镀膜、真空溅射镀膜和真空离子镀膜。物理气相沉积的主要方法有：真空蒸镀、溅射镀膜、电弧等离子体镀膜、离子镀膜和分子束外延等。相应的真空镀膜设备包括真空蒸发镀膜机、真空溅射镀膜机和真空离子镀膜机。
刻蚀是用化学或物理方法有选择地从硅片表面去除不需要的材料的过程，它是通过溶液、反应离子或其它机械方式来剥离、去除材料的一种统称。刻蚀技术主要分为干法刻蚀与湿法刻蚀。干法刻蚀主要利用反应气体与等离子体进行刻蚀；湿法刻蚀主要利用化学试剂与被刻蚀材料发生化学反应进行刻蚀。
离子束蚀刻是一种物理干法蚀刻工艺。由此，氩离子以约1至3keV的离子束辐射到表面上。由于离子的能量，它们会撞击表面的材料。晶圆垂直或倾斜入离子束，蚀刻过程是绝对各向异性的。选择性低，因为其对各个层没有差异。气体和被打磨出的材料被真空泵排出，但是，由于反应产物不是气态的，颗粒会沉积在晶片或室壁上。所有的材料都可以采用这种方法蚀刻，由于垂直辐射，垂直壁上的磨损很低。
等离子刻蚀是一种绝对化学刻蚀工艺，优点是晶圆表面不会被加速离子损坏。由于蚀刻气体的可移动颗粒，蚀刻轮廓是各向同性的，因此该方法用于去除整个膜层（如热氧化后的背面清洁）。一种用于等离子体蚀刻的反应器类型是下游反应器。从而通过碰撞电离在2.45GHz的高频下点燃等离子体，碰撞电离的位置与晶片分离。
蚀刻速率取决于压力、高频发生器的功率、工艺气体、实际气体流量和晶片温度。各向异性随着高频功率的增加、压力的降低和温度的降低而增加。蚀刻工艺的均匀性取决于气体、两个电极的距离以及电极的材料。如果距离太小，等离子体不能不均匀地分散，从而导致不均匀性。如果增加电极的距离，则蚀刻速率降低，因为等离子体分布在扩大的体积中。对于电极，碳已证明是首选材料。由于氟气和氯气也会攻击碳，因此电极会产生均匀的应变等离子体，因此晶圆边缘会受到与晶圆中心相同的影响。选择性和蚀刻速率在很大程度上取决于工艺气体。对于硅和硅化合物，主要使用氟气和氯气。
优选地，在外延层上制备沟槽MOSFET，包括：
在外延层开设第二沟槽；
在第二沟槽的壁面形成栅氧化层；
在本实施例中，沟槽MOSFET形成氧化层的步骤可以与集成电容器氧化层的沉积同时进行。
栅极氧化物是将MOSFET的栅极与源极和漏极分开以及晶体管导通时连接源极和漏极的导电通道分开的介电层。栅氧化层是通过热氧化沟道的硅形成薄的二氧化硅绝缘层。绝缘二氧化硅层是通过自限氧化过程形成的，该过程由Deal–Grove模型描述。随后在栅极氧化物上方沉积导电栅极材料以形成晶体管。栅极氧化物用作介电层，因此栅极可以承受高达1至5MV/cm的横向电场，以强烈调制沟道的电导。在栅极氧化物上方是一个薄电极层，由导体制成，导体可以是铝、高掺杂硅、钨等难熔金属、硅化物（TiSi、MoSi2、TaSi或WSi2）或这些层的夹层。该栅电极通常称为栅极金属或栅极导体。栅极导体电极的几何宽度（横向于电流流动的方向）称为物理栅极宽度。物理栅极宽度可能与用于模拟晶体管的电通道宽度略有不同，因为边缘电场会对不在栅极正下方的导体产生影响。
在外延层的上表面注入离子形成P-body层、N+层和P+层。
+是重掺杂（掺杂浓度高），-是轻掺杂（掺杂浓度低），P型掺杂IIIA族元素，例如：硼、铝、镓、铟、铊。N型掺杂VA族元素，例如氮、磷、砷、锑、铋和镆。重掺杂半导体可以用于制造高性能的电子器件，重掺杂的掺杂浓度为1019cm-3以上，制备P+掺杂的方法包括扩散法和离子注入法。扩散法将杂质离子与半导体材料混合，然后将混合物加热到高温，使杂质离子扩散到半导体材料中，离子注入是将杂质离子加速到高速，然后注入到半导体材料中。轻掺杂半导体是指在制备半导体材料时添加了低浓度的杂质原子，使其成为半导体材料的一种。掺杂的杂质原子可以改变半导体材料的电学性质，从而提高其性能和功能。在轻掺杂半导体中，掺入的杂质原子浓度通常低于半导体材料的本征浓度（本征浓度是指在纯净半导体中杂质原子的浓度）。掺入的杂质原子也必须具有与半导体材料原子相似的晶格尺寸和电子结构，以确保其能够顺利地与半导体材料结合，并在半导体材料中运动。掺入杂质原子后，轻掺杂半导体的电学性质会发生相应变化。其中最重要的变化是电导率的提高。这是因为添加的杂质原子可以在半导体中形成额外的自由电子或空穴，使半导体材料的导电性能得到增强。除此之外，轻掺杂半导体还可以改变半导体材料的禁带宽度、载流子迁移率和光学吸收谱等性质，从而拓展其在电子学、光电子学、化学等领域的应用。轻掺杂半导体的制备通常采用离子注入和熔融扩散等技术。离子注入是将掺杂元素通过高压电场加速到高速，然后轰击半导体表面，将其注入到半导体晶格中。熔融扩散则是将半导体芯片放置在掺杂材料块上，然后加热至高温，掺杂原子被熔化后扩散到半导体材料中。在实际应用中，轻掺杂半导体广泛应用于电路、太阳能电池、纳米材料等领域。例如，硅掺杂铝元素后，可以形成n型硅，其导电性能显著提高，可以用于制造p-n结的太阳能电池。此外，轻掺杂半导体还可以制备金属氧化物半导体场效应晶体管（MOSFET)、低噪声功率放大器等微电子器件。在纳米技术领域，轻掺杂半导体可以用于制备各种光电子和生化传感器，具有广阔的应用前景。
在一些实施例中，本公开实施例提供的装置具有的功能或包含的模块可以用于执行上文方法实施例描述的方法，其具体实现可以参照上文方法实施例的描述，为了简洁，这里不再赘述。另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
在上述实施例中，可以全部或部分地通过软件、硬件、固件或者其任意组合来实现。当使用软件实现时，可以全部或部分地以计算机程序产品的形式实现。所述计算机程序产品包括一个或多个计算机指令。在计算机上加载和执行所述计算机程序指令时，全部或部分地产生按照本申请实施例所述的流程或功能。所述计算机可以是通用计算机、专用计算机、计算机网络、或者其他可编程装置。所述计算机指令可以存储在计算机可读存储介质中，或者通过所述计算机可读存储介质进行传输。所述计算机指令可以从一个网站站点、计算机、服务器或数据中心通过有线（例如同轴电缆、光纤、数字用户线（digital subscriberline，DSL））或无线（例如红外、无线、微波等）方式向另一个网站站点、计算机、服务器或数据中心进行传输。所述计算机可读存储介质可以是计算机能够存取的任何可用介质或者是包含一个或多个可用介质集成的服务器、数据中心等数据存储设备。所述可用介质可以是磁性介质，(例如，软盘、硬盘、磁带)、光介质(例如，数字通用光盘（digital versatiledisc，DVD）)、或者半导体介质（例如固态硬盘（solid state disk ，SSD））等。
本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，该流程可以由计算机程序来指令相关的硬件完成，该程序可存储于计算机可读取存储介质中，该程序在执行时，可包括如上述各方法实施例的流程。而前述的存储介质包括：只读存储器（read-only memory，ROM）或随机存储存储器（random access memory，RAM）、磁碟或者光盘等各种可存储程序代码的介质。
以上所述仅是本发明的具体实施方式，使本领域技术人员能够理解或实现本发明。对这些实施例的多种修改对本领域的技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所申请的原理和新颖特点相一致的最宽的范围。

Claims (10)

1.一种整合电容器的MOSFET，其特征在于，包括外延层和集成电容器，所述外延层开设有第一沟槽，所述集成电容器嵌入所述第一沟槽中。
2.根据权利要求1所述的一种整合电容器的MOSFET，其特征在于，所述集成电容器包括第一极板和第二极板，所述第一极板包括U型部，所述U型部位于所述第一沟槽中，所述第二极板包括主板，所述主板嵌入所述U型部中。
3.根据权利要求2所述的一种整合电容器的MOSFET，其特征在于，所述第一极板还包括第一延伸部，所述第一延伸部与所述U型部的第一端连接，所述第一延伸部沿第一方向延伸，所述第二极板还包括第二延伸部，所述第二延伸部与所述第一延伸部对应设置，所述第二延伸部与所述主板远离所述U型部的一端连接。
4.根据权利要求2所述的一种整合电容器的MOSFET，其特征在于，所述第一极板还包括第三延伸部，所述第三延伸部与所述U型部的第二端连接，所述第三延伸部沿第二方向延伸，所述第二极板还包括第四延伸部，所述第四延伸部与所述第三延伸部对应设置，所述第四延伸部与所述主板远离所述U型部的一端连接。
5.根据权利要求2所述的一种整合电容器的MOSFET，其特征在于，所述集成电容器还包括介电层，所述介电层位于所述第一极板与所述第二极板之间，所述介电层的材料包括：二氧化硅。
6.根据权利要求1所述的一种整合电容器的MOSFET，其特征在于，还包括氧化层，所述氧化层贴附于所述第一沟槽的壁面和所述外延层的上方。
7.根据权利要求6所述的一种整合电容器的MOSFET，其特征在于，所述氧化层与介电层连接。
8.一种整合电容器的MOSFET的制备方法，其特征在于，包括：
在衬底的上方形成外延层；
在所述外延层上制备沟槽MOSFET；
在所述外延层上制备集成电容器。
9.根据权利要求8所述的一种整合电容器的MOSFET的制备方法，其特征在于，所述在所述外延层上制备集成电容器，包括：
在所述外延层开设第一沟槽；
在所述第一沟槽的壁面和所述外延层的上方沉积第一多晶材料；
刻蚀所述第一多晶材料形成第一极板；
在所述第一极板的上方沉积介电层；
在所述介电层的上方沉积第二多晶材料；
刻蚀所述第二多晶材料形成第二极板。
10.根据权利要求8所述的一种整合电容器的MOSFET的制备方法，其特征在于，所述在所述外延层上制备沟槽MOSFET，包括：
在所述外延层开设第二沟槽；
在所述第二沟槽的壁面形成栅氧化层；
在所述外延层的上表面注入离子形成P-body层、N+层和P+层。
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