KR20150054497A - 반도체 장치 제조 방법 - Google Patents
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Abstract
에피막(epitaxial layer)의 비정상적인 성장(abnormal growth)을 억제하여, 반도체 장치의 동작 성능을 향상시킬 수 있는 반도체 장치 제조 방법을 제공하는 것이다. 상기 반도체 장치 제조 방법은 필드 절연막 위로 돌출되는 핀형 액티브 패턴을 형성하고, 상기 핀형 액티브 패턴 상에, 순차적으로 적층된 더미 실리콘 산화막, 에피 성장 방지막 및 하드 마스크를 포함하고, 상기 핀형 액티브 패턴과 교차하는 더미 게이트 구조체를 형성하고, 상기 더미 게이트 구조체의 측면에, 상기 핀형 액티브 패턴 내에 리세스를 형성하고, 에피택셜 성장을 이용하여, 상기 리세스 내에 반도체 패턴을 형성하고, 상기 더미 게이트 구조체를 제거하여, 상기 핀형 액티브 패턴 상에 상기 핀형 액티브 패턴과 교차하는 트렌치를 형성하고, 상기 트렌치 내에, 리플레이스먼트(replacement) 금속 게이트를 형성하는 것을 포함하되, 상기 에피 성장 방지막은 상기 에피택셜 성장에 대해 높은 성장 선택비(growth selectivity)를 가져 상기 반도체 패턴은 상기 에피 성장 방지막에서 비성장된다.
Description
본 발명은 반도체 장치 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 에피막(epitaxial layer)의 비정상적인 성장(abnormal growth)을 억제하여, 반도체 장치의 동작 성능을 향상시킬 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 일 태양(aspect)은 필드 절연막 위로 돌출되는 핀형 액티브 패턴을 형성하고, 상기 핀형 액티브 패턴 상에, 순차적으로 적층된 더미 실리콘 산화막, 에피 성장 방지막 및 하드 마스크를 포함하고, 상기 핀형 액티브 패턴과 교차하는 더미 게이트 구조체를 형성하고, 상기 더미 게이트 구조체의 측면에, 상기 핀형 액티브 패턴 내에 리세스를 형성하고, 에피택셜 성장을 이용하여, 상기 리세스 내에 반도체 패턴을 형성하고, 상기 더미 게이트 구조체를 제거하여, 상기 핀형 액티브 패턴 상에 상기 핀형 액티브 패턴과 교차하는 트렌치를 형성하고, 상기 트렌치 내에, 리플레이스먼트(replacement) 금속 게이트를 형성하는 것을 포함하되, 상기 에피 성장 방지막은 상기 에피택셜 성장에 대해 높은 성장 선택비(growth selectivity)를 가져 상기 반도체 패턴은 상기 에피 성장 방지막에서 비성장된다.
상기 더미 게이트 구조체는 상기 더미 실리콘 산화막과 상기 에피 성장 방지막 사이에 폴리 실리콘막을 더 포함한다.
상기 필드 절연막으로부터 상기 핀형 액티브 패턴의 상면까지의 높이는 상기 필드 절연막으로부터 상기 폴리 실리콘막의 상면까지의 높이보다 작다.
상기 더미 게이트 구조체는 상기 폴리 실리콘막과 상기 에피 성장 방지막 사이에 연마 정지막(polishing stopper)를 더 포함한다.
상기 연마 정지막은 실리콘 질화물, 하프늄 산화물(HfOx), 알루미늄 산화물(AlOx), 티타늄 산화물(TiOx) 및 알루미늄 질화물(AlN) 중 적어도 하나를 포함한다.
상기 트렌치를 형성하는 것은 상기 반도체 패턴 및 상기 더미 게이트 구조체를 덮는 층간 절연막을 형성하고, 상기 층간 절연막을 평탄화하여, 상기 폴리 실리콘막을 노출시키고, 상기 폴리 실리콘막 및 더미 실리콘 산화막을 제거하는 것을 포함한다.
상기 에피 성장 방지막은 실리콘 산화물, 하프늄 산화물(HfOx), 알루미늄 산화물(AlOx), BACL(Boron doped Amorphous Carbon Layer), 티타늄 질화물(TiN), 티타늄 산화물(TiOx), 알루미늄 질화물(AlN) 및 크롬(Cr) 중 적어도 하나를 포함한다.
상기 더미 게이트 구조체는 상기 더미 실리콘 산화막과 상기 에피 성장 방지막 사이에 배리어막을 더 포함하고, 상기 배리어막은 상기 에피 성장 방지막에 대한 식각 선택비를 갖는 물질을 포함한다.
상기 배리어막은 상기 더미 실리콘 산화막과 상기 에피 성장 방지막에 접촉하여 형성된다.
상기 리세스를 형성할 때, 상기 더미 게이트 구조체의 측면에, 상기 하드 마스크와 다른 물질을 포함하는 게이트 스페이서를 형성하는 것을 더 포함하고, 상기 하드 마스크는 상기 게이트 스페이서보다 식각 내성 물질을 포함한다.
상기 하드 마스크는 실리콘 질화물을 포함하고, 상기 게이트 스페이서는 SiOCN을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치 제조 방법의 다른 태양은 필드 절연막 위로 돌출되는 핀형 액티브 패턴을 형성하고, 더미 실리콘 산화막과, 서로 모서리를 공유하는 제1 면과 제2 면을 포함하는 상기 더미 실리콘 산화막 상의 폴리 실리콘막과, 상기 폴리 실리콘막의 제1 면 상에 형성되고 상기 폴리 실리콘막의 제2 면 상에 비형성되는 에피 성장 방지막과, 상기 폴리 실리콘막 상의 하드 마스크를 포함하고, 상기 핀형 액티브 패턴과 교차하는 더미 게이트 구조체를 상기 핀형 액티브 패턴 상에 형성하고, 상기 더미 게이트 구조체의 측면에 상기 하드 마스크와 다른 물질을 포함하는 게이트 스페이서를 형성하고, 상기 게이트 스페이스의 측면에, 상기 핀형 액티브 패턴 내에 리세스를 형성하고, 에피택셜 성장을 이용하여, 상기 리세스 내에 반도체 패턴을 형성하고, 상기 더미 게이트 구조체를 제거하여, 상기 핀형 액티브 패턴 상에 상기 핀형 액티브 패턴과 교차하는 트렌치를 형성하고, 상기 트렌치 내에, 리플레이스먼트 금속 게이트를 형성하는 것을 포함하되, 상기 에피 성장 방지막은 상기 에피택셜 성장에 대해 높은 성장 선택비를 가져 상기 반도체 패턴은 상기 에피 성장 방지막에서 비성장된다.
상기 폴리 실리콘막의 제1 면은 상기 필드 절연막의 상면과 나란한 면이고, 상기 더미 게이트 구조체는 상기 더미 실리콘 산화막과, 상기 폴리 실리콘막과, 상기 에피 성장 방지막과, 상기 하드 마스크가 순차적으로 적층된 적층체이다.
상기 더미 게이트 구조체는 상기 폴리 실리콘막과 상기 에피 성장 방지막 사이에 연마 정지막(polishing stopper)를 더 포함하고, 상기 연마 정지막은 실리콘 질화물, 하프늄 산화물(HfOx), 알루미늄 산화물(AlOx), 티타늄 산화물(TiOx) 및 알루미늄 질화물(AlN) 중 적어도 하나를 포함한다.
상기 폴리 실리콘막의 제2 면은 상기 필드 절연막의 상면과 나란한 면이고, 상기 에피 성장 방지막은 상기 폴리 실리콘막과 상기 게이트 스페이서 사이에 형성된다.
상기 에피 성장 방지막은 상기 폴리 실리콘막의 일부를 열산화시켜 형성하는 것을 포함한다.
상기 에피 성장 방지막은 실리콘 산화물, 하프늄 산화물(HfOx), 알루미늄 산화물(AlOx), BACL(Boron doped Amorphous Carbon Layer), 티타늄 질화물(TiN), 티타늄 산화물(TiOx), 알루미늄 질화물(AlN) 및 크롬(Cr) 중 적어도 하나를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 14는 본 발명의 제1 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 15 내지 도 17은 본 발명의 제2 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 18 내지 도 20은 본 발명의 제3 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 21 내지 도 25는 본 발명의 제4 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 26은 본 발명의 실시예에 따라 제조한 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 27 및 도 28은 본 발명의 실시예에 따라 제조한 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
도 15 내지 도 17은 본 발명의 제2 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 18 내지 도 20은 본 발명의 제3 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 21 내지 도 25는 본 발명의 제4 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 26은 본 발명의 실시예에 따라 제조한 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 27 및 도 28은 본 발명의 실시예에 따라 제조한 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 14를 참조하여, 본 발명의 제1 실시예들에 따른 반도체 장치 제조 방법에 대해 설명한다.
도 1 내지 도 14는 본 발명의 제1 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 여기에서, 도 7은 도 6의 A - A를 따라서 절단한 단면도이다. 도 10은 도 9의 A - A를 따라서 절단한 단면도이다. 도 12는 도 11의 A - A를 따라서 절단한 단면도이다.
도 1을 참고하면, 기판(100) 상에 제1 마스크 패턴(201)이 형성될 수 있다. 제1 마스크 패턴(201)이 형성된 기판(100) 상에 제2 마스크막(205)이 형성될 수 있다.
구체적으로, 기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다.
또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다. 베이스 기판 상에 형성된 에피층을 이용하여 도 3에서 설명하는 핀형 액티브 패턴(120)을 형성할 경우, 에피층은 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 에피층은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다. 구체적으로, IV-IV족 화합물 반도체를 예로 들면, 에피층은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다. III-V족 화합물 반도체를 예로 들면, 에피층은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
본 발명의 일 실시예에 따른 반도체 소자 제조 방법에서, 기판(100)은 실리콘 기판인 것으로 설명한다.
제2 마스크막(205)는 제1 마스크 패턴(201)이 형성된 기판(100)의 상면을 실질적으로 컨포말하게(conformally) 형성될 수 있다. 제1 마스크 패턴(201)과 제2 마스크막(205)는 서로 간에 식각 선택성이 있는 물질을 포함할 수 있다. 예를 들어, 제2 마스크막(205)는 실리콘 산화물, 실리콘 질화물, 실리콘산화질화물, 금속막, 포토 레지스트(Photo Resist), 에스오지(SOG: Spin On Glass) 및/또는 에스오에이치(SOH: Spin On Hard mask) 중 적어도 하나를 포함할 수 있다. 제1 마스크 패턴(201)은 상기 물질들 중 제 2 마스크막(205)과 다른 물질로 형성될 수 있다.
제 1 마스크 패턴(201) 및 제 2 마스크막(205)은 물리 기상 증착 공정(Physical Vapor Deposition Process: PVD), 화학 기상 증착 공정(Chemical Vapor Deposition Process: CVD), 원자층 증착(Atomic Layer Deposition: ALD) 또는 스핀 코팅 방법 중에서 적어도 하나의 방식으로 형성될 수 있다.
도 2를 참고하면, 식각 공정에 의해 제2 마스크막(205)으로부터 제2 마스크 패턴(206)이 형성될 수 있다. 제 2 마스크 패턴(206)은 제 1 마스크 패턴(201)을 노출하는 스페이서 형태일 수 있다. 제 2 마스크 패턴(206)에 의하여 노출된 제 1 마스크 패턴(201)이 제거되어, 제2 마스크 패턴(206) 양측에 기판(100)이 노출될 수 있다.
제 1 마스크 패턴(201)의 제거는 제 2 마스크 패턴(206)의 식각을 최소화하며 제 1 마스크 패턴(201)을 제거할 수 있는 선택적 식각 공정을 포함할 수 있다.
도 3을 참고하면, 제2 마스크 패턴(206)을 식각 마스크로 이용하여, 기판(100)이 식각된다. 기판(100)의 일부가 식각됨으로써, 기판(100) 상에 핀형 액티브 패턴(120)이 형성될 수 있다. 핀형 액티브 패턴(120)은 제2 방향(Y)을 따라 연장될 수 있다. 기판(100)의 일부를 제거한 핀형 액티브 패턴(120) 주변에는 리세스가 형성된다.
핀형 액티브 패턴(120)은 수직인 기울기를 갖는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 핀형 액티브 패턴(120)의 측면은 기울기를 가질 수 있으므로, 핀형 액티브 패턴(120)은 테이퍼(tapered)진 형상일 수 있음은 물론이다.
도 4를 참고하면, 핀형 액티브 패턴(120) 주변에는 리세스를 채우는 필드 절연막(110)을 형성한다. 필드 절연막(110)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
평탄화 공정을 통해, 핀형 액티브 패턴(120) 및 필드 절연막(110)은 동일 평면 상에 놓일 수 있다. 평탄화 공정을 진행하면서, 제2 마스크 패턴(206)은 제거될 수 있지만, 이에 제한되는 것은 아니다. 즉, 제2 마스크 패턴(206)은 필드 절연막(110)의 형성 이전에 제거되거나, 도 5를 통해 설명하는 리세스 공정 이후에 제거될 수 있다.
도 5를 참고하면, 필드 절연막(110)의 상부를 리세스하여, 핀형 액티브 패턴(120)의 상부를 노출시킨다. 즉, 필드 절연막(110) 위로 돌출된 핀형 액티브 패턴(120)을 형성한다. 리세스 공정은 선택적 식각 공정을 포함할 수 있다.
한편, 필드 절연막(110) 위로 돌출된 핀형 액티브 패턴(120)의 일부는, 에피 공정에 의하여 형성될 수도 있다. 구체적으로, 필드 절연막(110) 형성 후, 리세스 공정 없이 필드 절연막(110)에 의하여 노출된 핀형 액티브 패턴(120)의 상면을 씨드로 하는 에피 공정에 의하여 핀형 액티브 패턴(120)의 일부가 형성될 수 있다.
또한, 핀형 액티브 패턴(120)에 문턱 전압 조절용 도핑이 수행될 수 있다. 핀형 액티브 패턴(120)을 이용하여 형성되는 트랜지스터가 NMOS 트랜지스터인 경우, 불순물은 붕소(B)일 수 있다. 핀형 액티브 패턴(120)을 이용하여 형성되는 트랜지스터가 PMOS 트랜지스터인 경우, 불순물은 인(P) 또는 비소(As)일 수 있다.
도 6 및 도 7을 참고하면, 핀형 액티브 패턴(120) 상에 핀형 액티브 패턴(120)과 교차하는 더미 게이트 구조체(130)를 형성한다. 더미 게이트 구조체(130)는 제1 방향(X)으로 연장되어 형성될 수 있다.
더미 게이트 구조체(130)는 순차적으로 적층된 더미 실리콘 산화막(131), 폴리 실리콘막(133), 에피 성장 방지막(135) 및 하드 마스크(137)를 포함한다. 즉, 더미 게이트 구조체(130)는 제1 방향(X)으로 연장되는 더미 실리콘 산화막(131), 폴리 실리콘막(133), 에피 성장 방지막(135) 및 하드 마스크(137)의 적층체일 수 있다.
더미 게이트 구조체(130)는 하드 마스크(137)를 식각 마스크로 이용하여 형성될 수 있다.
더미 실리콘 산화막(131)은 핀형 액티브 패턴(120)의 둘레뿐만 아니라, 필드 절연막(110) 상에도 형성되는 것으로 도시되었지만, 이에 제한되는 것은 아니다. 즉, 더미 실리콘 산화막(131)은 필드 절연막(110) 위로 돌출된 핀형 액티브 패턴(120)의 측면 및 상면 상에만 형성될 수 있다.
또한, 더미 실리콘 산화막(131)은 더미 게이트 구조체(130)와 오버랩되지 않는 핀형 액티브 패턴(120) 상에는 형성되지 않는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 더미 실리콘 산화막(131)은 필드 절연막(110) 위로 돌출된 핀형 액티브 패턴(120)의 측면 및 상면 상에 전체적으로 형성될 수 있음은 물론이다.
더미 실리콘 산화막(131)은 이후에 진행되는 공정에서 채널 영역으로 사용되는 핀형 액티브 패턴(120)을 보호하는 역할을 할 수 있다.
폴리 실리콘막(133)은 더미 실리콘 산화막(131) 상에 형성될 수 있다. 폴리 실리콘막(133)은 서로 모서리를 공유하는 측면(133b)와 상면(133a)를 포함한다. 즉, 폴리 실리콘막의 상면(133a)은 필드 절연막(110)의 상면과 나란한 면이고, 폴리 실리콘막의 측면(133b)은 기판(100)의 두께 방향, 즉, 기판(100)의 법선 방향과 나란한 면이다.
폴리 실리콘막(133)은 더미 게이트 구조체(130)와 오버랩되고, 필드 절연막(110) 위로 돌출된 핀형 액티브 패턴(120)을 전체적으로 덮을 수 있다. 다시 말하면, 필드 절연막(110)으로부터 핀형 액티브 패턴(120)의 상면까지의 높이는 필드 절연막(110)으로부터 폴리 실리콘막의 상면(133a)까지의 높이보다 작다.
폴리 실리콘막(133)과 더미 실리콘 산화막(131)은 높은 식각 선택비를 가지고 있다. 따라서, 핀형 액티브 패턴(120)의 상면 상에 폴리 실리콘막(133)이 남아 있으면, 이 후에 리플레이스먼트 금속 게이트를 형성하기 위한 트렌치 형성 공정에서, 폴리 실리콘막(133)은 제거되지만 하부의 더미 실리콘 산화막(131)은 식각 없이 남아있게 된다. 이를 통해, 더미 실리콘 산화막(131) 하부의 핀형 액티브 패턴(120)은 보호될 수 있다.
에피 성장 방지막(135)은 폴리 실리콘막(133) 상에 형성된다. 구체적으로, 에피 성장 방지막(135)은 폴리 실리콘막의 상면(133a) 상에 형성되고, 폴리 실리콘막의 측면(133b) 상에는 형성되지 않는다.
에피 성장 방지막(135)은 폴리 실리콘막(133) 및 하드 마스크(137)와 다른 물질을 포함할 수 있다. 에피 성장 방지막(135)은 도전성 물질, 세라믹 물질 등을 포함할 수 있고, 예를 들어, 실리콘 산화물, 하프늄 산화물(HfOx), 알루미늄 산화물(AlOx), BACL(Boron doped Amorphous Carbon Layer), 티타늄 질화물(TiN), 티타늄 산화물(TiOx), 알루미늄 질화물(AlN) 및 크롬(Cr) 중 적어도 하나를 포함할 수 있다. 에피 성장 방지막(135)의 역할에 대해서는 도 11 및 도 12를 참고하여 상술한다.
하드 마스크(137)는 폴리 실리콘막(133) 및 에피 성장 방지막(135) 상에 형성된다. 하드 마스크(137)는 예를 들어, 실리콘 질화물(SiN)을 포함할 수 있지만, 이에 제한되는 것은 아니다. 또한, 하드 마스크(137)는 도 8을 이용하여 설명될 게이트 스페이서막(151p)보다 식각 내성 물질을 포함할 수 있다.
도 8을 참고하면, 핀형 액티브 패턴(120) 및 더미 게이트 구조체(130)를 덮는 게이트 스페이서막(151p)을 형성한다.
게이트 스페이서막(151p)은 더미 게이트 구조체(130)의 측면 및 바닥면과, 핀형 액티브 패턴(120)의 측면 및 바닥면과, 필드 절연막(110) 상에 컨포말하게 형성될 수 있다.
게이트 스페이서막(151p)은 저유전율 물질을 포함할 수 있고, 예를 들어, SiOCN을 포함할 수 있지만, 이에 제한되는 것은 아니다. 게이트 스페이서막(151p)은 예를 들어, 화학적 기상 증착법(CVD), 원자층 증착법(ALD) 등을 이용하여 형성될 수 있다.
본 발명의 실시예들에 따른 반도체 장치 제조 방법에서, 하드 마스크(137)는 실리콘 질화물(SiN)이고, 게이트 스페이서막(151p)은 SiOCN이다. 이 때, 하드 마스크(137) 및 게이트 스페이서막(151p)을 동시에 식각할 수 있는 식각 공정에서, 하드 마스크(137)는 게이트 스페이서막(151p)보다 식각 내성 물질이다.
도 9 및 도 10을 참고하면, 더미 게이트 구조체(130)의 측면에 게이트 스페이서(151)를 형성되고, 하드 마스크(137)는 노출될 수 있다.
또한, 더미 게이트 구조체(130)의 측면에 리세스(162)를 형성한다. 구체적으로, 리세스(162)는 게이트 스페이서(151)의 측면에 형성되고, 핀형 액티브 패턴(120) 내에 형성된다.
더미 게이트 구조체(130)의 측면의 게이트 스페이서(151)와 핀형 액티브 패턴(120) 내의 리세스(162)는 동시에 형성될 수 있다. 즉, 리세스(162)를 형성할 때, 게이트 스페이서(151)도 형성될 수 있다.
게이트 스페이서(151)는 도 8의 게이트 스페이서막(151p)를 식각하여 형성하므로, 게이트 스페이서(151)는 하드 마스크(137)와 다른 물질을 포함한다. 또한, 본 발명의 실시예들에 따른 반도체 장치 제조 방법에서, 하드 마스크(137)는 게이트 스페이서(151)보다 식각 내성 물질을 포함한다.
도 9 및 도 10에서, 필드 절연막(110)의 상면으로부터 게이트 스페이서(151)의 높이는 필드 절연막(110)의 상면으로부터 더미 게이트 구조체(130)의 상면, 즉 하드 마스크(137)의 상면까지의 높이보다 낮다.
더미 게이트 구조체(130)의 측면에 게이트 스페이서(151)을 형성할 때, 더미 게이트 구조체(130)와 오버랩되지 않는 핀형 액티브 패턴(120)의 측면에도 핀 스페이서가 형성될 수 있다. 하지만, 핀형 액티브 패턴(120) 내에 리세스(162)를 형성하기 위해, 핀형 액티브 패턴(120)의 측면에 형성되는 핀 스페이서는 제거되어야 한다. 핀형 액티브 패턴(120)의 측면에 형성되는 핀 스페이서가 제거되는 동안, 게이트 스페이서(151)의 높이도 낮아지고, 하드 마스크의 일부도 제거되게 된다.
이 때, 하드 마스크(137)는 게이트 스페이서(151)보다 식각 내성 물질을 포함하고 있으므로, 하드 마스크(137)가 제거되는 두께는 게이트 스페이서(151)가 제거되는 높이보다 작게 된다. 이를 통해, 게이트 스페이서(151)의 높이는 더미 게이트 구조체(130)의 높이보다 낮아지게 된다.
도 9 및 도 10에서, 게이트 스페이서(151)는 더미 게이트 구조체(130) 중 더미 실리콘 산화막(131), 폴리 실리콘막(133) 및 에피 성장 방지막(135)과 오버랩되고, 하드 마스크(137)와 오버랩되지 않는 것으로 도시된다. 또한, 에피 성장 방지막(135)의 일부는 게이트 스페이서(151)와 오버랩되지 않고 노출되는 것으로 도시하였다. 하지만, 이는 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 게이트 스페이서(151)를 형성하는 식각 공정 조건에 따라, 게이트 스페이서(151)는 하드 마스크(137)와 오버랩될 수 있음은 물론이다.
도 10에서, 핀형 액티브 패턴(120)은 더미 게이트 구조체(130) 및 게이트 스페이서(151) 하부로 언더컷(undercut)되는 것으로 도시하였지만, 이에 제한되는 것은 아니다.
도 11 및 도 12를 참고하면, 에피택셜 성장(epitaxial growth)을 이용하여, 리세스(162) 내에 반도체 패턴(161)을 형성한다. 리세스(162) 내에 형성된 반도체 패턴(161)은 더미 게이트 구조체(130)의 측면에 위치한다. 반도체 패턴(161)은 반도체 장치의 소오스/드레인일 수 있고, 예를 들어, 상승된 소오스/드레인일 수 있다.
에피택셜 성장에 의해, 노출된 핀형 액티브 패턴(120) 상에 선택적으로 반도체 패턴(161)은 성장되지만, 노출된 에피 성장 방지막(135) 상에는 선택적으로 반도체 패턴(161)이 성장되지 않는다. 다시 말하면, 에피 성장 방지막(135) 및 노출된 핀형 액티브 패턴(120)은 에피택셜 성장에 대해 높은 성장 선택비(growth selectivity)를 갖는다.
본 발명의 실시예들에서, 에피택셜 성장에 대한 높은 성장 선택비라 함은 반도체 패턴(161)이 형성되도록 의도된 노출된 핀형 액티브 패턴(120)에서는 반도체 패턴(161)이 성장되지만, 의도되지 않은 에피 성장 방지막(135)에서는 반도체 패턴(161)이 성장되지 않는다는 것을 의미한다. 따라서, 에피 성장 방지막(135)은 에피택셜 성장에 대해 높은 성장 선택비를 갖으므로, 반도체 패턴(161)은 에피 성장 방지막(135)에서 성장되지 않는다.
바꾸어 말하면, 에피택셜 성장에 대해 성장 선택비가 낮을 경우, 제조 공정 상에서 의도치 않은 곳에서 에피택셜 성장에 의한 반도체 패턴이 성장되게 된다. 이는 반도체 장치의 성능을 저하시킬 뿐만 아니라, 공정 수율도 감소시킨다.
에피 성장 방지막(135)이 형성된 위치까지 폴리 실리콘막이 형성되고, 폴리 실리콘막의 일부가 에티택셜 성장 중 노출되어 있다고 가정한다. 이와 같을 경우, 폴리 실리콘막은 단결정 실리콘과 같이 결정면(crystal plane)을 포함하므로, 노출된 폴리 실리콘막에서도 반도체 패턴이 성장하게 된다. 이와 같이, 리세스(162) 내에 형성되지 않고, 더미 게이트 구조체에 기생하여 형성된 반도체 패턴은 결절 결함(nodule defect) 등을 야기한다. 결절 결함에 의해, 반도체 장치의 동장 성능은 저하되고, 공정 수율 또한 낮아지게 된다.
핀형 액티브 패턴(120)을 이용하여 형성되는 트랜지스터가 PMOS 트랜지스터인 경우, 반도체 패턴(161)은 압축 스트레스 물질을 포함할 수 있다. 예를 들어, 압축 스트레스 물질은 Si에 비해서 격자상수가 큰 물질일 수 있고, 예를 들어 SiGe일 수 있다. 압축 스트레스 물질은 핀형 액티브 패턴(120)에 압축 스트레스를 가하여 채널 영역의 캐리어의 이동도(mobility)를 향상시킬 수 있다.
이와는 달리, 핀형 액티브 패턴(120)을 이용하여 형성되는 트랜지스터가 NMOS 트랜지스터인 경우, 반도체 패턴(161)은 기판(100)과 동일 물질 또는, 인장 스트레스 물질일 수 있다. 예를 들어, 기판(100)이 Si일 때, 반도체 패턴(161)은 Si이거나, Si보다 격자 상수가 작은 물질(예를 들어, SiC)일 수 있다.
반도체 패턴(161)을 형성할 때, 필요에 따라서, 에피 공정시 불순물을 반도체 패턴(161) 내에 인시츄 도핑할 수도 있다.
반도체 패턴(161)은 다이아몬드 형상, 원 형상 및 직사각형 형상 중 적어도 하나일 수 있다. 도 11에서는 예시적으로 다이아몬드 형상(또는 오각형 형상 또는 육각형 형상)을 도시하였다.
도 13을 참고하면, 반도체 패턴(161) 및 더미 게이트 구조체(130)를 덮는 층간 절연막(171)을 필드 절연막(110) 상에 형성한다.
층간 절연막(171)은 예를 들어, 저유전율 물질, 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Tonen SilaZen), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PRTEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), HDP(High Density Plasma), PEOX(Plasma Enhanced Oxide), FCVD(Flowable CVD) 또는 이들의 조합으로 이뤄질 수 있으나, 이에 제한되는 것은 아니다.
이어서, 에피 성장 방지막(135)의 상면이 노출될 때까지, 층간 절연막(171)을 평탄화한다. 그 결과, 하드 마스크(137)가 제거되고 에피 성장 방지막(135)의 상면이 노출될 수 있다. 또는, 폴리 실리콘막(133)의 상면이 노출될 때까지, 층간 절연막(171)을 평탄화한다. 그 결과, 하드 마스크(137) 및 에피 성장 방지막(135)이 제거되고 폴리 실리콘막(133)의 상면이 노출될 수 있다.
이어서, 에피 성장 방지막(135), 폴리 실리콘막(133) 및 더미 실리콘 산화막(131)을 제거하거나 또는 폴리 실리콘막(133) 및 더미 실리콘 산화막(131)을 제거하여, 핀형 액티브 패턴(120)과 교차하는 트렌치(123)를 형성한다.
즉, 더미 게이트 구조체(130)를 제거하여, 핀형 액티브 패턴(120) 상에 핀형 액티브 패턴(120)과 교차하는 트렌치(123)를 형성한다.
도 14를 참고하면, 트렌치(123) 내에 게이트 절연막(145) 및 리플레이스먼트(replacement) 금속 게이트(147)를 형성한다.
게이트 절연막(145)은 트렌치(123)의 측벽 및 하면을 따라 실질적으로 컨포멀하게 형성될 수 있다. 게이트 절연막(145)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 예를 들어, 게이트 절연막(145)은 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
금속 게이트(147)는 금속층(MG1, MG2)을 포함할 수 있다. 금속 게이트(147)는 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1) TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다.
도 1 내지 도 5, 도 11 내지 도 17을 참조하여, 본 발명의 제2 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다. 본 실시예는 전술한 실시예와 차이점을 중심으로 설명한다.
도 15 내지 도 17은 본 발명의 제2 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 17은 도 16의 A - A를 따라서 절단한 단면도이다.
도 15를 참고하면, 더미 게이트 구조체(130)는 연마 정지막(polishing stopper)를 더 포함한다.
핀형 액티브 패턴(120) 상에 더미 게이트 구조체(130)를 형성한다. 더미 게이트 구조체(130)는 핀형 액티브 패턴(120)과 교차하여, 제1 방향(X)으로 연장되어 형성될 수 있다.
폴리 실리콘막(133)은 더미 실리콘 산화막(131) 상에 형성될 수 있다. 폴리 실리콘막(133)은 더미 게이트 구조체(130)와 오버랩되는 핀형 액티브 패턴(120)을 전체적으로 덮을 수 있다.
핀형 액티브 패턴(120)의 상면에 형성된 더미 실리콘 산화막(131)으로부터 폴리 실리콘막의 상면(133a)까지의 높이는 이 후에 형성되는 리플레이스먼트 금속 게이트(147)의 높이에 의존할 수 있다.
연마 정지막(139)은 폴리 실리콘막(133)과 에피 성장 방지막(135) 사이에 형성된다. 연마 정지막(139)은 평탄화 공정, 즉 CMP(Chemical Mechanical Polishing) 공정의 정지막 역할을 할 수 있다.
즉, 도 13의 층간 절연막(171) 평탄화 공정에서, 연마 정지막(139)이 노출되면 층간 절연막(171)의 평탄화 공정은 정지될 수 있다. 또는, 연마 정지막(139)이 노출된 후, 평탄화 공정의 속도를 조절하여, 폴리 실리콘막(133)이 노출되면 평탄화 공정은 정지될 수 있다.
연마 정지막(139)은 층간 절연막(171)의 평탄화 공정을 정지시키는 정지막의 역할을 하므로, 연마 정지막(139)은 층간 절연막(171)에 대한 연마 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 층간 절연막(171)이 실리콘 산화물을 포함할 경우, 연마 정지막(139)은 실리콘 질화물, 하프늄 산화물(HfOx), 알루미늄 산화물(AlOx), 티타늄 산화물(TiOx) 및 알루미늄 질화물(AlN) 중 적어도 하나를 포함할 수 있다.
도 16 및 도 17을 참고하면, 더미 게이트 구조체(130)의 측면에 게이트 스페이서(151)를 형성되고, 하드 마스크(137)는 노출될 수 있다. 또한, 더미 게이트 구조체(130)의 측면에 리세스(162)를 형성한다.
도 17에서, 게이트 스페이서(151)는 더미 게이트 구조체(130) 중 더미 실리콘 산화막(131), 폴리 실리콘막(133), 연마 정지막(139) 및 에피 성장 방지막(135)과 오버랩되고, 하드 마스크(137)와 오버랩되지 않는 것으로 도시된다. 또한, 에피 성장 방지막(135)의 일부는 게이트 스페이서(151)와 오버랩되지 않고 노출되는 것으로 도시되지만, 이에 제한되는 것은 아니다.
도 11 내지 도 13을 참고하면, 에피택셜 성장을 이용하여, 더미 게이트 구조체(130)의 측면에 반도체 패턴(161)을 형성한다. 반도체 패턴(161)은 리세스(162) 내에 형성된다.
이어서, 반도체 패턴(161) 및 더미 게이트 구조체(130)를 덮는 층간 절연막(171)을 형성한다. 이어서, 연마 정지막(139)이 노출될 때까지, 층간 절연막(171)을 평탄화한다. 그 결과, 연마 정지막(139)의 상면이 노출될 수 있다.
이어서, 연마 정지막(139), 폴리 실리콘막(133) 및 더미 실리콘 산화막(131)을 제거하여, 트렌치(123)를 형성한다.
도 14를 참고하면, 트렌치(123) 내에 게이트 절연막(145) 및 리플레이스먼트 금속 게이트(147)를 형성한다.
도 1 내지 도 5, 도 11 내지 도 14, 도 18 내지 도 20을 참조하여, 본 발명의 제3 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다. 본 실시예는 전술한 제1 실시예와 차이점을 중심으로 설명한다.
도 18 내지 도 20은 본 발명의 제3 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 20은 도 19의 A - A를 따라서 절단한 단면도이다.
도 18을 참고하면, 더미 게이트 구조체(130)는 폴리 실리콘막(133)을 포함하지 않는다. 또한, 더미 게이트 구조체(130)는 더미 실리콘 산화막(131)과 에피 성장 방지막(135) 사이에 배리어막(132)을 포함한다.
배리어막(132)은 더미 실리콘 산화막(131)과 접촉하여 형성된다. 배리어막(132)은 더미 실리콘 산화막(131)의 프로파일을 따라 형성될 수 있다. 만약, 더미 실리콘 산화막(131)이 필드 절연막(110) 상에 형성되지 않는다면, 배리어막(132)은 필드 절연막(110)과 더미 실리콘 산화막(131)의 프로파일을 따라 형성되고, 필드 절연막(110)과 더미 실리콘 산화막(131)과 접촉할 수 있다.
도 13의 트렌치 형성 공정에서, 배리어막(132)은 더미 실리콘 산화막(131)을 보호하는 역할을 할 수 있다. 그러므로, 에피 성장 방지막(135)이 제거될 때, 배리어막(132)은 제거되지 않고 남아있을 필요가 있다. 즉, 배리어막(132)은 에피 성장 방지막(135)에 대한 식각 선택비를 갖는 물질을 포함할 수 있다. 또한, 배리어막(132)을 제거하는 공정에서, 배리어막(132) 하부의 더미 실리콘 산화막(131)은 제거되지 않고 남아있을 필요가 있다. 배리어막(132)을 제거하는 공정에서, 더미 실리콘 산화막(131)은 채널 영역으로 사용될 핀형 액티브 패턴(120)을 보호할 필요가 있기 때문이다. 예를 들어, 에피 성장 방지막(135)이 실리콘 산화물을 포함할 경우, 배리어막(132)은 티타늄 질화물(TiN) 등을 포함할 수 있지만, 이에 제한되는 것은 아니다.
에피 성장 방지막(135)은 배리어막(132) 상에 형성된다. 구체적으로, 에피 성장 방지막(135)는 배리어막(132)에 접촉하여 형성된다. 에피 성장 방지막(135)은 더미 게이트 구조체(130)와 오버랩되고, 필드 절연막(110) 위로 돌출된 핀형 액티브 패턴(120)을 전체적으로 덮을 수 있다.
도 19 및 도 20을 참고하면, 더미 게이트 구조체(130)의 측면에 게이트 스페이서(151)를 형성되고, 하드 마스크(137)는 노출될 수 있다. 또한, 더미 게이트 구조체(130)의 측면에 리세스(162)를 형성한다.
도 20에서, 게이트 스페이서(151)는 더미 게이트 구조체(130) 중 더미 실리콘 산화막(131), 배리어막(132) 및 에피 성장 방지막(135)과 오버랩되고, 하드 마스크(137)와 오버랩되지 않는 것으로 도시된다. 또한, 에피 성장 방지막(135)의 일부는 게이트 스페이서(151)와 오버랩되지 않고 노출되는 것으로 도시되지만, 이에 제한되는 것은 아니다.
도 11 내지 도 14를 참고하면, 더미 게이트 구조체(130) 측면에 반도체 패턴(161)을 형성한다.
이어서, 더미 게이트 구조체(130)를 제거한 위치에 리플레이스먼트 금속 게이트(147)을 형성한다.
도 1 내지 도 5, 도 11 내지 도 14, 도 21 내지 도 25를 참조하여, 본 발명의 제4 실시예에 따른 반도체 장치 제조 방법에 대해 설명한다. 본 실시예는 전술한 제1 실시예와 차이점을 중심으로 설명한다.
도 21 내지 도 25는 본 발명의 제4 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간단계 도면들이다. 도 23은 도 22의 A - A를 따라서 절단한 단면도이다. 도 25는 도 24의 A - A를 따라서 절단한 단면도이다.
도 21을 참고하면, 하드 마스크(137)를 이용하여 식각 공정을 진행하여, 핀형 액티브 패턴(120)과 교차하여 제1 방향(X)으로 연장되는 더미 실리콘 산화막(131)과, 폴리 실리콘막(133)을 형성한다.
더미 실리콘 산화막(131)은 핀형 액티브 패턴(120)의 둘레뿐만 아니라, 필드 절연막(110) 상에도 형성되는 것으로 도시되었지만, 이에 제한되는 것은 아니다.
또한, 더미 실리콘 산화막(131)은 더미 게이트 구조체(130)와 오버랩되지 않는 핀형 액티브 패턴(120) 상에는 형성되지 않는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 22 및 도 23을 참고하면, 핀형 액티브 패턴(120) 상에 핀형 액티브 패턴(120)과 교차하는 더미 게이트 구조체(130)를 형성한다.
폴리 실리콘막의 측면(133b)에 에피 성장 방지막(135)을 형성한다. 에피 성장 방지막(135)은 폴리 실리콘막의 상면(133a)에는 형성되지 않는다.
구체적으로, 에피 성장 방지막(135)은 필드 절연막(110)의 상면과 나란한 폴리 실리콘막의 상면(133a) 상에는 형성되지 않는다. 에피 성장 방지막(135)은 기판(100)의 두께 방향 즉, 기판(100)의 법선 방향과 나란한 폴리 실리콘막의 측면(133b) 상에 형성된다.
에피 성장 방지막(135)은 예를 들어, 폴리 실리콘막(133)의 일부를 열산화시켜 형성할 수 있다. 즉, 에피 성장 방지막(135)은 실리콘 산화물을 포함할 수 있다.
더미 게이트 구조체(130)와 오버랩되지 않은 핀형 액티브 패턴(120) 상에 더미 실리콘 산화막(131)이 형성되어 있다면, 열산화 공정 중, 핀형 액티브 패턴(120) 상에는 실리콘 산화막이 형성되지 않을 수 있다. 또는, 더미 게이트 구조체(130)와 오버랩되지 않은 핀형 액티브 패턴(120) 상에 더미 실리콘 산화막(131)이 형성되어 있지 않다면, 열산화 공정 중, 핀형 액티브 패턴(120) 상에 실리콘 산화막이 형성될 수 있다. 하지만, 설명의 편의성을 위해, 도 22 및 도 23에는 도시하지 않았다.
더미 실리콘 산화막(131)의 일부는 폴리 실리콘막(133)과 오버랩되고, 폴리 실리콘막(133)과 오버랩되지 않는 더미 실리콘 산화막(131)의 나머지는 에피 성장 방지막(135)과 오버랩된다. 마찬가지로, 하드 마스크(137)의 일부는 폴리 실리콘막(133)과 오버랩되고, 하드 마스크(137)의 나머지는 에피 성장 방지막(135)과 오버랩된다.
도 23에서, 더미 게이트 구조체(130)의 측면은 더미 실리콘 산화막(131)과, 에피 성장 방지막(135)과, 하드 마스크(137)로 이뤄질 수 있다. 따라서, 폴리 실리콘막(133)은 측면에 에피 성장 방지막(135)이 위치하고, 상면 및 하면에 각각 하드 마스크(137) 및 더미 실리콘 산화막(131)이 위치한다.
도 24 및 도 25를 참고하면, 더미 게이트 구조체(130)의 측면에 게이트 스페이서(151)를 형성되고, 하드 마스크(137)는 노출될 수 있다. 구체적으로, 게이트 스페이서(151)는 에피 성장 방지막(135)의 측면에 형성된다. 또한, 더미 게이트 구조체(130)의 측면에 리세스(162)를 형성한다.
에피 성장 방지막(135)은 폴리 실리콘막(133)과 게이트 스페이서(151) 사이에 형성된다. 다시 말하면, 폴리 실리콘막(133)을 중심으로, 폴리 실리콘막의 측면(133b)에는 에피 성장 방지막(135) 및 게이트 스페이서(151)가 순차적으로 형성되어 있다.
게이트 스페이서(151)는 에피 성장 방지막(135)의 일부 및 하드 마스크(137)을 노출시킬 수 있다.
도 11 및 도 12를 참고하면, 리세스(162) 내에 반도체 패턴(161)을 형성할 때, 실리콘 산화물을 포함하는 에피 성장 방지막(135)은 에피택셜 성장에 대해 높은 성장 선택비를 갖는다.
반도체 패턴(161)을 형성하는 에피택셜 성장 중, 에피 성장 방지막(135)이 에피택셜 성장을 위한 전구체(precursor)에 노출된다고 하여도, 에피 성장 방지막(135) 즉, 더미 게이트 구조체(130)에서 반도체 패턴(161)은 성장되지 않는다.
이어서, 이어서, 더미 게이트 구조체(130)를 제거한 위치에 리플레이스먼트 금속 게이트(147)을 형성한다.
도 26은 본 발명의 실시예에 따라 제조한 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 26을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 핀 전계효과 트랜지스터는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 27 및 도 28은 본 발명의 실시예에 따라 제조한 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 27은 태블릿 PC이고, 도 28은 노트북을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 실시예에 따른 반도체 소자는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
110: 필드 절연막
120: 핀형 액티브 패턴 130: 더미 게이트 구조체
131: 더미 실리콘 산화막 132: 배리어막
133: 폴리 실리콘막 135: 에피 성장 방지막
137: 하드 마스크 139: 연마 정지막
151: 게이트 스페이서 161: 반도체 패턴
120: 핀형 액티브 패턴 130: 더미 게이트 구조체
131: 더미 실리콘 산화막 132: 배리어막
133: 폴리 실리콘막 135: 에피 성장 방지막
137: 하드 마스크 139: 연마 정지막
151: 게이트 스페이서 161: 반도체 패턴
Claims (10)
- 필드 절연막 위로 돌출되는 핀형 액티브 패턴을 형성하고,
상기 핀형 액티브 패턴 상에, 순차적으로 적층된 더미 실리콘 산화막, 에피 성장 방지막 및 하드 마스크를 포함하고, 상기 핀형 액티브 패턴과 교차하는 더미 게이트 구조체를 형성하고,
상기 더미 게이트 구조체의 측면에, 상기 핀형 액티브 패턴 내에 리세스를 형성하고,
에피택셜 성장을 이용하여, 상기 리세스 내에 반도체 패턴을 형성하고,
상기 더미 게이트 구조체를 제거하여, 상기 핀형 액티브 패턴 상에 상기 핀형 액티브 패턴과 교차하는 트렌치를 형성하고,
상기 트렌치 내에, 리플레이스먼트(replacement) 금속 게이트를 형성하는 것을 포함하되,
상기 에피 성장 방지막은 상기 에피택셜 성장에 대해 높은 성장 선택비(growth selectivity)를 가져 상기 반도체 패턴은 상기 에피 성장 방지막에서 비성장되는 반도체 장치 제조 방법. - 제1 항에 있어서,
상기 더미 게이트 구조체는 상기 더미 실리콘 산화막과 상기 에피 성장 방지막 사이에 폴리 실리콘막을 더 포함하는 반도체 장치 제조 방법. - 제2 항에 있어서,
상기 필드 절연막으로부터 상기 핀형 액티브 패턴의 상면까지의 높이는 상기 필드 절연막으로부터 상기 폴리 실리콘막의 상면까지의 높이보다 작은 반도체 장치 제조 방법. - 제2 항에 있어서,
상기 더미 게이트 구조체는 상기 폴리 실리콘막과 상기 에피 성장 방지막 사이에 연마 정지막(polishing stopper)를 더 포함하는 반도체 장치 제조 방법. - 제4 항에 있어서,
상기 연마 정지막은 실리콘 질화물, 하프늄 산화물(HfOx), 알루미늄 산화물(AlOx), 티타늄 산화물(TiOx) 및 알루미늄 질화물(AlN) 중 적어도 하나를 포함하는 반도체 장치 제조 방법. - 제1 항에 있어서,
상기 에피 성장 방지막은 실리콘 산화물, 하프늄 산화물(HfOx), 알루미늄 산화물(AlOx), BACL(Boron doped Amorphous Carbon Layer), 티타늄 질화물(TiN), 티타늄 산화물(TiOx), 알루미늄 질화물(AlN) 및 크롬(Cr) 중 적어도 하나를 포함하는 반도체 장치 제조 방법. - 제6 항에 있어서,
상기 더미 게이트 구조체는 상기 더미 실리콘 산화막과 상기 에피 성장 방지막 사이에 배리어막을 더 포함하고,
상기 배리어막은 상기 에피 성장 방지막에 대한 식각 선택비를 갖는 물질을 포함하는 반도체 장치 제조 방법. - 필드 절연막 위로 돌출되는 핀형 액티브 패턴을 형성하고,
더미 실리콘 산화막과, 서로 모서리를 공유하는 제1 면과 제2 면을 포함하는 상기 더미 실리콘 산화막 상의 폴리 실리콘막과, 상기 폴리 실리콘막의 제1 면 상에 형성되고 상기 폴리 실리콘막의 제2 면 상에 비형성되는 에피 성장 방지막과, 상기 폴리 실리콘막 상의 하드 마스크를 포함하고, 상기 핀형 액티브 패턴과 교차하는 더미 게이트 구조체를 상기 핀형 액티브 패턴 상에 형성하고,
상기 더미 게이트 구조체의 측면에 상기 하드 마스크와 다른 물질을 포함하는 게이트 스페이서를 형성하고,
상기 게이트 스페이스의 측면에, 상기 핀형 액티브 패턴 내에 리세스를 형성하고,
에피택셜 성장을 이용하여, 상기 리세스 내에 반도체 패턴을 형성하고,
상기 더미 게이트 구조체를 제거하여, 상기 핀형 액티브 패턴 상에 상기 핀형 액티브 패턴과 교차하는 트렌치를 형성하고,
상기 트렌치 내에, 리플레이스먼트 금속 게이트를 형성하는 것을 포함하되,
상기 에피 성장 방지막은 상기 에피택셜 성장에 대해 높은 성장 선택비를 가져 상기 반도체 패턴은 상기 에피 성장 방지막에서 비성장되는 반도체 장치 제조 방법. - 제8 항에 있어서,
상기 폴리 실리콘막의 제1 면은 상기 필드 절연막의 상면과 나란한 면이고,
상기 더미 게이트 구조체는 상기 더미 실리콘 산화막과, 상기 폴리 실리콘막과, 상기 에피 성장 방지막과, 상기 하드 마스크가 순차적으로 적층된 적층체인 반도체 장치 제조 방법. - 제8 항에 있어서,
상기 폴리 실리콘막의 제2 면은 상기 필드 절연막의 상면과 나란한 면이고,
상기 에피 성장 방지막은 상기 폴리 실리콘막과 상기 게이트 스페이서 사이에 형성되고,
상기 에피 성장 방지막은 상기 폴리 실리콘막의 일부를 열산화시켜 형성하는 것을 포함하는 반도체 장치 제조 방법.
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|---|---|---|---|---|
| US9660057B2 (en) * | 2014-06-17 | 2017-05-23 | Stmicroelectronics, Inc. | Method of forming a reduced resistance fin structure |
| US9391200B2 (en) * | 2014-06-18 | 2016-07-12 | Stmicroelectronics, Inc. | FinFETs having strained channels, and methods of fabricating finFETs having strained channels |
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| US9324868B2 (en) * | 2014-08-19 | 2016-04-26 | Globalfoundries Inc. | Epitaxial growth of silicon for FinFETS with non-rectangular cross-sections |
| CN105470135B (zh) * | 2014-09-11 | 2018-11-06 | 中国科学院微电子研究所 | 半导体器件制造方法 |
| US9768261B2 (en) * | 2015-04-17 | 2017-09-19 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and method of forming the same |
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Family Cites Families (10)
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|---|---|---|---|---|
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| JP3726760B2 (ja) * | 2002-02-20 | 2005-12-14 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| US6974729B2 (en) * | 2002-07-16 | 2005-12-13 | Interuniversitair Microelektronica Centrum (Imec) | Integrated semiconductor fin device and a method for manufacturing such device |
| JP2009088069A (ja) * | 2007-09-28 | 2009-04-23 | Panasonic Corp | 半導体装置及びその製造方法 |
| US7939889B2 (en) * | 2007-10-16 | 2011-05-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Reducing resistance in source and drain regions of FinFETs |
| JP5572447B2 (ja) * | 2010-05-25 | 2014-08-13 | 株式会社日立国際電気 | 半導体装置の製造方法、基板処理方法及び基板処理装置 |
| US9023708B2 (en) * | 2013-04-19 | 2015-05-05 | United Microelectronics Corp. | Method of forming semiconductor device |
| KR20150000546A (ko) * | 2013-06-24 | 2015-01-05 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
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-
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Cited By (2)
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|---|---|---|---|---|
| WO2017171761A1 (en) * | 2016-03-30 | 2017-10-05 | Intel Corporation | Etching fin core to provide fin doubling |
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