CN104752508A - 包括具有多倾角的沟槽壁的半导体器件 - Google Patents

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Abstract

本发明提供了包括具有多倾角的沟槽壁的半导体器件。半导体器件包括限定沟槽的栅极间隔物，栅极间隔物包括顺序地位于基板上的第一部分和第二部分。第一部分的内表面具有相对于基板的锐角倾角，第二部分的内表面具有相对于基板的直角倾角或钝角倾角。栅极电极填充沟槽的至少一部分。

Description

包括具有多倾角的沟槽壁的半导体器件
技术领域
本发明涉及半导体器件及其制造方法。
背景技术
近来，随着信息媒介的快速发展，半导体的功能显著进步。近来发展的半导体产品能够以低成本被制造以获得价格竞争力，并能够被高度地集成以实现高品质。具体地，为了实现半导体器件的高集成度，半导体器件已经逐渐地按比例缩小。
集成的半导体器件可以包括有源器件，诸如金属氧化物半导体(MOS)晶体管。根据半导体器件的集成，MOS晶体管的栅极的尺寸正在减小，并且栅极下面的沟道区正在变窄。
随着晶体管的栅极的宽度减小，在晶体管的栅极处形成的接触与晶体管的源极和漏极区之间的距离也会减小。
发明内容
本发明构思能够提供一种半导体器件，该半导体器件能够通过减少置换金属栅极电极的高度的变化而具有改善的操作性能。
本发明构思还能够提供一种用于制造半导体器件的方法，该半导体器件能够抑制层间绝缘膜在形成置换金属栅极电极的过程中损失。
本发明构思的这些及其它的目的将自以下对本发明构思的各个实施方式的描述而被描述或从该描述变得明显。
根据本发明构思的一些方面，提供一种半导体器件，该半导体器件包括：栅极间隔物，限定沟槽并包括顺序地位于基板上的第一部分和第二部分，第一部分的内表面具有相对于基板的锐角倾角(slope)，第二部分的内表面具有相对于基板的直角倾角或钝角的倾角；和栅极电极，在一些实施方式中填充沟槽的至少一部分。
在一些实施方式中，栅极间隔物的第一部分的内表面和栅极间隔物的第二部分的内表面具有连续的轮廓。
在一些实施方式中，栅极间隔物还包括位于栅极间隔物的第二部分上的远离第一部分的第三部分，栅极间隔物的第三部分连接到栅极间隔物的第二部分。
在一些实施方式中，栅极间隔物的第二部分的内表面和栅极间隔物的第三部分的内表面具有不连续的轮廓。
在一些实施方式中，在栅极间隔物的第二部分和栅极间隔物的第三部分之间的边界处，由栅极间隔物的第三部分限定的沟槽的宽度大于由栅极间隔物的第二部分限定的沟槽的宽度。
在一些实施方式中，栅极间隔物的第一部分具有比栅极间隔物的第二部分大的高度。
在一些实施方式中，栅极间隔物的内表面具有离开基板顺序地设置的第一点、第二点和第三点，沟槽在第一点处的宽度大于沟槽在第二点处的宽度，沟槽在第三点处的宽度大于沟槽在第二点处的宽度。
在一些实施方式中，从基板至栅极间隔物的顶表面的高度大于从基板至栅极电极的顶表面的高度。
在一些实施方式中，栅极电极填充沟槽的一部分，半导体器件还包括形成在栅极电极上以填充沟槽的剩余部分的覆盖图案。
半导体器件还可以包括邻近于栅极间隔物的自对准接触。
半导体器件还可以包括沿沟槽的侧表面和底表面在基板和栅极电极之间延伸的栅极绝缘膜，栅极电极包括在栅极绝缘膜上沿栅极绝缘膜延伸的下栅极电极和在下栅极电极上的上栅极电极。
在一些实施方式中，栅极电极是置换金属栅极电极。
根据本发明构思的另一方面，提供一种半导体器件，该半导体器件包括：栅极间隔物，限定沟槽并包括顺序地位于基板上的第一部分；第二部分和第三部分，栅极间隔物的第一部分的内表面具有相对于基板的锐角倾角，第二部分的内表面具有相对于基板的直角倾角或钝角倾角；下栅极电极，沿沟槽的底表面和部分侧表面部分延伸；上栅极电极，在下栅极电极上延伸，并且在一些实施方式中以填充沟槽的一部分并具有与下栅极电极的最上面的表面共面的顶表面；以及覆盖图案，在下栅极电极和上栅极电极上延伸，且在一些实施方式中填充沟槽的一部分。
在一些实施方式中，栅极间隔物的第一部分的内表面和栅极间隔物的第二部分的内表面具有连续的轮廓，栅极间隔物的第二部分的内表面和栅极间隔物的第三部分的内表面具有不连续的轮廓。
半导体器件还可以包括邻近于栅极间隔物的自对准接触。
根据本发明构思的另一些方面，提供一种半导体器件，该半导体器件包括：鳍型有源图案，突出到场绝缘膜上；栅极间隔物，在鳍型有源图案上限定沟槽并交叉鳍型有源图案，并且包括第一部分和第二部分，栅极间隔物的第一部分的内表面具有相对于鳍型有源图案的锐角倾角，第二部分的内表面具有相对于鳍型有源图案的直角倾角或钝角倾角；以及置换金属栅极电极，在一些实施方式中填充沟槽的至少一部分。
在一些实施方式中，栅极间隔物的第一部分和栅极间隔物的第二部分顺序地位于场绝缘膜上，栅极间隔物的第一部分的内表面和栅极间隔物的第二部分的内表面具有连续的轮廓。
在一些实施方式中，栅极间隔物的第一部分的高度大于从场绝缘膜到鳍型有源图案的顶表面的高度。
在一些实施方式中，栅极间隔物还包括在栅极间隔物的第二部分上的远离第一部分并连接到栅极间隔物的第二部分的第三部分，栅极间隔物的第二部分的内表面和栅极间隔物的第三部分的内表面具有不连续的轮廓。
在一些实施方式中，置换金属栅极电极填充沟槽的一部分并且半导体器件还包括在置换金属栅极电极上的覆盖图案，该覆盖图案填充沟槽的剩余部分并具有与栅极间隔物的顶表面共面的顶表面。
根据本发明构思的另一些方面，提供一种半导体器件，该半导体器件包括：第一栅极间隔物，限定第一沟槽并包括顺序地位于基板上的第一部分和第二部分，第一栅极间隔物的第一部分的内表面具有相对于基板的锐角倾角，第一栅极间隔物的第二部分的内表面具有相对于基板的直角倾角或钝角倾角；第二栅极间隔物，限定第二沟槽并包括顺序地位于基板上的第三部分和第四部分，第二栅极间隔物的第三部分的内表面具有相对于基板的锐角倾角，第二栅极间隔物的第四部分的内表面具有相对于基板的直角倾角或钝角倾角；第一栅极电极，在一些实施方式中填充第一沟槽的至少一部分并包括第一n型功函数控制膜；以及第二栅极电极，在一些实施方式中填充第二沟槽的至少一部分并包括第二n型功函数控制膜和p型功函数控制膜。
在一些实施方式中，第一栅极电极和第二栅极电极分别填充部分第一沟槽和部分第二沟槽，半导体器件还包括在第一栅极电极上以填充第一沟槽的剩余部分的第一覆盖图案以及在第二栅极电极上以填充第二沟槽的剩余部分的第二覆盖图案。
在一些实施方式中，第一栅极间隔物的第一部分的内表面和第一栅极间隔物的第二部分的内表面具有连续的轮廓，第二栅极间隔物的第三部分的内表面和第二栅极间隔物的第四部分的内表面具有不连续的轮廓。
在一些实施方式中，第一n型功函数控制膜沿第一沟槽的至少部分侧表面和底表面延伸，第一栅极电极包括在第一n型功函数控制膜上以填充第一沟槽的至少一部分的第一填充栅极电极，p型功函数控制膜沿第二沟槽的至少部分侧表面和底表面延伸，第二n型功函数控制膜在p型功函数控制膜上沿p型功函数控制膜延伸，第二栅极电极包括在第二n型功函数控制膜上以填充第二沟槽的至少一部分的第二填充栅极电极。
在一些实施方式中，第二n型功函数控制膜在p型功函数控制膜的最上面的表面上延伸，并且在一些实施方式中覆盖p型功函数控制膜的最上面的表面。
根据本发明构思的另一些方面，一种半导体器件包括：在基板上的层，该层中包括沟槽，该沟槽包括远离基板的沟槽开口、邻近基板的沟槽底部和在沟槽开口和沟槽底部之间的沟槽壁。沟槽壁相对于沟槽开口和沟槽底部收缩(pinch)。半导体器件还包括在沟槽中的导电层，该导电层包括邻近沟槽开口的导电层顶部、邻近沟槽底部的导电层底部以及在导电层顶部与导电层底部之间的导电层壁。导电层壁也相对于导电层顶部和导电层底部收缩。
在一些实施方式中，该层是单一体(unitary)绝缘层。而且，在一些实施方式中，该层包括栅极间隔物并包括相对的第一和第二外壁，导电层包括栅极电极。在这些实施方式中，半导体器件还包括在第一外壁上远离沟槽的第一源极/漏极区以及在第二外壁上远离沟槽的第二源极/漏极区。在一些实施方式中，半导体器件还包括从第一源极/漏极下面延伸到沟槽的底部下面以及第二源极/漏极下面的有源半导体区域。
在一些实施方式中，导电层顶部从沟槽开口凹陷。半导体器件还可以包括在沟槽中在导电层顶部上且延伸到沟槽开口的第二导电层。
附图说明
通过参照附图详细描述本发明构思的多个实施方式，本发明构思的以上和其它的特征和优点将变得更加明显，附图中：
图1A和图1B示出根据本发明构思的第一实施方式的半导体器件；
图2示出图1的栅极间隔物；
图3A和图3B示出形成在图2的栅极间隔物上的栅极电极的形状；
图4示出根据本发明构思的第二实施方式的半导体器件；
图5示出根据本发明构思的第三实施方式的半导体器件；
图6示出根据本发明构思的第四实施方式的半导体器件；
图7示出根据本发明构思的第五实施方式的半导体器件；
图8示出根据本发明构思的第六实施方式的半导体器件；
图9示出根据本发明构思的第七实施方式的半导体器件；
图10示出根据本发明构思的第八实施方式的半导体器件；
图11示出根据本发明构思的第九实施方式的半导体器件；
图12是示出根据本发明构思的第十实施方式的半导体器件的透视图；
图13是沿图12的线A-A截取的截面图；
图14是示出根据本发明构思的第十一实施方式的半导体器件的透视图；
图15是沿图14的线A-A截取的截面图；
图16是示出根据本发明构思的第十二实施方式的半导体器件的透视图；
图17是沿图16的线A-A截取的截面图；
图18是包括根据本发明构思的一些实施方式的半导体器件的电子系统的框图；
图19和图20示出能够采用根据本发明构思的一些实施方式的半导体器件的半导体系统；
图21至图29示出用于制造根据本发明构思的第一实施方式的半导体器件的方法中的中间工艺步骤；
图30和图31示出用于制造根据本发明构思的第二实施方式的半导体器件的方法中的中间工艺步骤；
图32和图33示出用于制造根据本发明构思的第三实施方式的半导体器件的方法中的中间工艺步骤；
图34至图36示出用于制造根据本发明构思的第四实施方式的半导体器件的方法中的中间工艺步骤；以及
图37和图38示出用于制造根据本发明构思的第五实施方式的半导体器件的方法中的中间工艺步骤。
具体实施方式
现在在下文将参照附图更充分地描述本发明构思，附图中示出了本发明构思的多个实施方式。然而，本发明构思可以以不同的形式实施，而不应被解释为限于这里阐述的实施方式。而是，提供这些实施方式使得本公开将透彻和完整，并将本发明构思的范围充分传达给本领域技术人员。相同的附图标记在整个说明书中指代相同的部件。在附图中，为清晰起见，层和区域的厚度被夸大。
将理解，当称一个元件或层“连接到”或“联接到”另一元件或层时，它可以直接连接到或联接到另一元件或层，或者可以存在居间元件或层。相反，当称一个元件“直接连接到”或“直接联接到”另一元件或层时，不存在居间元件或层。相同的附图标记始终指代相同的元件。在这里使用时，术语“和/或”包括一个或多个所列相关项目的任何及所有组合。
还将理解，当称一层“在”另一层或基板“上”时，它可以直接在该另一层或基板上，或者也可以存在居间元件。相反，当称一层“直接在”另一元件“上”时，不存在插入的元件。
将理解，虽然这里可使用术语第一、第二等来描述各种元件，但这些元件不应受限于这些术语。这些术语仅用于将一个元件与另一个元件区别开。因此，例如，以下讨论的第一元件、第一部件或第一部分可以被称为第二元件、第二部件或第二部分，而没有背离本发明构思的教导。
在描述本发明构思的上下文中(特别是在权利要求书的上下文中)使用的术语“一”和“该”以及类似指示语将被解释为涵盖单数和复数两者，除非这里另外地指示或明显与上下文矛盾。术语“包括”、“具有”和“包含”将被解释为开放性术语(也就是，表示“包括，但不限于”)，除非另外指出。
除非另外定义，此处使用的所有技术术语和科学术语都具有本发明构思所属领域内的普通技术人员通常理解的相同含义。注意到，任何和所有实例的使用或这里提供的示范性术语仅旨在更好地说明本发明构思而不是对本发明构思的范围的限制，除非另外说明。此外，除非另外限定，在通用词典中限定的所有术语不会被过度地解释。
在下文，将参照图1A至图3B来描述根据本发明构思的第一实施方式的半导体器件。
图1A和图1B示出根据本发明构思的第一实施方式半导体器件，图2示出图1的栅极间隔物，图3A和图3B示出形成在图2的栅极间隔物上的栅极电极的形状。具体地，图1B示出形成在图1所示的栅极间隔物之间的接触。图3A示出下栅极电极，图3B示出下栅极电极和上栅极电极被形成的状态。在图1A和图1B中，为了方便说明，形成在基板中的源极/漏极区以及隔离膜(诸如，浅沟槽隔离(STI))没有被示出。
参照图1A和图1B，根据本发明构思的第一实施方式的半导体器件1可以包括诸如第一栅极间隔物140、第一沟槽145、第一下栅极电极120、第一上栅极电极130、第一覆盖图案150以及第一接触180的层。第一上栅极电极130和/或第一下栅极电极120也可以在这里被称为导电层135。
基板100可以是体硅或绝缘体上硅(SOI)。备选地，基板100可以是硅基板，或由包括例如锗、硅锗、铟锑化物、铅碲化物化合物、铟砷化物、铟磷化物、镓砷化物和/或镓锑化物的其它材料制成的基板，但是本发明构思的方面不限于此。
第一栅极间隔物140形成在基板100上。第一栅极间隔物140可以包括例如硅氧化物、硅氮化物和/或硅氮氧化物。由于第一栅极间隔物140在形成自对准接触期间用作引导物，所以它可以包括相对于后面描述的第一和第二层间绝缘膜182和184具有蚀刻选择性的材料。
第一栅极间隔物140包括邻近于第一层间绝缘膜182的外表面和邻近于第一下栅极电极120的内表面。第一栅极间隔物140的内表面可以是相对于基板100具有多个角度的侧表面的组合。在根据本发明构思的第一实施方式的半导体器件1中，第一栅极间隔物140的内表面可以是阶梯(staircase)的形状。换句话说，第一栅极间隔物140可以是长椅(bench)的形状。
第一栅极间隔物140可以包括顺序地定位在基板100上的第一部分140a、第二部分140b和第三部分140c。第一栅极间隔物140的形状将在后面参照图2详细描述。
第一沟槽145由第一栅极间隔物140限定。第一沟槽145可以采用第一栅极间隔物140的内表面作为沟槽145的侧表面或壁145w，采用基板100的顶表面作为沟槽145的底表面或底部(floor)145f并且具有贯穿第一栅极间隔物140的顶表面的开口145o。
第一层间绝缘膜182形成在基板100上。第一层间绝缘膜182围绕限定第一沟槽145的第一栅极间隔物140的外表面。第一层间绝缘膜182可以包括例如低k材料、氧化物、氮化物和/或氮氧化物。低k材料可以包括例如可流动的氧化物(FOX)、、非掺杂的硅酸盐玻璃(USG)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、等离子体增强正硅酸乙酯(PE-TEOS)、氟硅酸盐玻璃(FSG)、高密度等离子体(HDP)氧化物、等离子体增强氧化物(PEOX)和/或可流动的CVD(FCVD)，但是不限于此。
如上所述，第一层间绝缘膜182可以包括相对于第一栅极间隔物140具有蚀刻选择性的材料。
第一栅极绝缘膜110可以形成在第一栅极间隔物140的内表面上以及基板100上。第一栅极绝缘膜110可以沿第一沟槽145的侧表面145w和底表面145f形成。在根据本发明构思的第一实施方式的半导体器件1中，沿第一沟槽145的侧表面145w形成的第一栅极绝缘膜110可以沿第一栅极间隔物140的第一部分140a和第二部分140b形成并可以延伸到第一栅极间隔物140的第三部分140c的一部分。也就是说，第一栅极绝缘膜110可以沿第一沟槽145的底表面145f和部分侧表面145w形成。
第一栅极绝缘膜110可以包括高k电介质膜。高k电介质膜可以包括例如铪氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物和/或铅锌铌酸盐，但是不限于此。
在图1A和图1B中，第一栅极绝缘膜110沿第一沟槽145的侧表面145w和底表面145f形成，但是本发明构思的方面不限于此。也就是说，第一栅极绝缘膜110可以仅形成在第一沟槽145的底表面145f上。在下面的描述中，假定第一栅极绝缘膜110沿第一沟槽145的侧表面145w和底表面145f形成。
第一下栅极电极120形成在具有第一栅极绝缘膜110的第一沟槽145中。第一下栅极电极120可以沿第一沟槽145的侧表面145w和底表面145f形成，例如沿第一栅极绝缘膜110形成。沿第一沟槽145的侧表面145w形成的第一下栅极电极(120，图3A的120s)经过第一栅极间隔物140的第一部分140a和第二部分140b，然后延伸直到第一栅极间隔物140的第三部分140c的一部分。也就是说，第一下栅极电极120可以沿第一沟槽145的底表面145f和部分侧表面145w形成。
当半导体器件1是NMOS器件时，第一下栅极电极120可以包括n型功函数控制膜。n型功函数控制膜可以包括例如Ti、Ag、Al、TiAl、TiAlN、TiAlC、TaC、TaCN、TaSiN、Mn和/或Zr，但是不限于此。
当半导体器件1是PMOS器件时，第一下栅极电极120可以包括p型功函数控制膜。p型功函数控制膜可以包括例如TiN、WN、TaN和/或Ru，但是不限于此。
此外，当半导体器件1是PMOS时，第一下栅极电极120可以包括p型功函数控制膜和n型功函数控制膜两者。如上所述，当第一下栅极电极120具有双层结构时，p型功函数控制膜可以沿第一沟槽145的侧表面145w和底表面145f形成，n型功函数控制膜可以在p型功函数控制膜上沿第一沟槽145的侧表面145w和底表面145f形成。
沿第一沟槽145的侧表面145w和底表面145f形成的第一下栅极电极120的形状将在后面参照图3A被详细描述。
第一上栅极电极130形成在第一下栅极电极120上。第一上栅极电极130可以填充第一沟槽145的一部分。第一上栅极电极130可以是填充在形成第一下栅极电极120之后剩余的空间的填充栅极电极。第一上栅极电极130可以被第一下栅极电极120围绕。
第一上栅极电极130可以包括例如钨(W)和/或铝(Al)，但是不限于此。
填充第一沟槽145的一部分的第一上栅极电极130的形状将在后面参照图3B被详细描述。
在根据本发明构思的第一实施方式的半导体器件1中，第一栅极电极可以包括第一下栅极电极120和第一上栅极电极130。第一栅极电极可以填充第一沟槽145的至少一部分。在根据本发明构思的第一实施方式的半导体器件1中，第一栅极电极可以填充第一沟槽145的一部分。
第一上栅极电极130的最上面的表面和第一下栅极电极120的最上面的表面可以彼此共面。也就是说，第一栅极电极的顶表面可以是平坦的表面。
第一栅极电极的顶表面比第一栅极间隔物140的顶表面更靠近基板100的顶表面。换句话说，从基板100的顶表面到第一栅极间隔物140的顶表面的高度大于从基板100的顶表面到第一栅极电极的顶表面的高度。也就是说，第一栅极电极从第一栅极间隔物140的顶表面凹陷。
此后，如将随后关于半导体器件的制造方法具体描述的，第一上栅极电极130和第一下栅极电极120通过经由除去虚设栅极电极形成第一沟槽145以及填充第一沟槽145而形成。因此，第一上栅极电极130和第一下栅极电极120可以是置换金属栅极电极。
第一覆盖图案150形成在第一上栅极电极130和第一下栅极电极120上。第一覆盖图案150通过填充部分第一沟槽145而形成。也就是说，由于第一栅极电极填充部分第一沟槽145，所以第一覆盖图案150填充第一沟槽145的没有被第一栅极电极填充的剩余部分。
由于第一覆盖图案150通过填充第一沟槽145的在第一栅极电极上的部分形成，所以第一覆盖图案150的顶表面可以与第一栅极间隔物140的顶表面共面。
由于第一覆盖图案150在形成自对准的接触期间用作引导物，所以它可以包括相对于第一和第二层间绝缘膜182和184具有蚀刻选择性的材料。第一覆盖图案150可以包括例如硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅碳氮化物(SiCN)和/或硅氧碳氮化物(SiOCN)。
在根据本发明构思的第一实施方式的半导体器件1中，第一覆盖图案150不与第一栅极间隔物140的第一部分140a的内表面和第一栅极间隔物140的第二部分140b的内表面交叠。也就是说，第一覆盖图案150的侧表面可以面对第一栅极间隔物140的第三部分140c的内表面。
此外，形成在第一沟槽145的侧表面上的第一栅极绝缘膜110和第一下栅极电极120延伸直到第一栅极间隔物140的第三部分140c的一部分。因此，第一栅极绝缘膜110和第一下栅极电极120没有定位在第一覆盖图案150和第一栅极间隔物140之间。
第二层间绝缘膜184形成在第一层间绝缘膜182上。第二层间绝缘膜184覆盖第一覆盖图案150和第一栅极间隔物140。第一层间绝缘膜182可以包括例如低k材料、氧化物、氮化物和/或氮氧化物。第二层间绝缘膜184可以包括相对于第一栅极间隔物140和第一覆盖图案150具有蚀刻选择性的材料。
第一接触180可以形成在第一层间绝缘膜182和第二层间绝缘膜184中。第一接触180可以是例如自对准的接触。也就是说，第一接触180可以通过相对于第一层间绝缘膜182和第二层间绝缘膜184具有抗蚀刻性的第一覆盖图案150和第一栅极间隔物140而对准。
第一接触180可以形成为邻近第一栅极间隔物140。在图1B中，第一接触180和第一栅极间隔物140与之邻近的表面被示为倾斜的表面，然而这是为了说明的方便而提供，但是本发明构思的方面不限于此。第一接触180可以与第一栅极间隔物140的至少一部分重叠。
第一接触180可以包括例如铝(Al)、钨(W)和/或铜(Cu)，但是不限于此。
图2示出第一栅极间隔物的形状。为了方便说明，示出第一栅极间隔物140和基板100。
参照图2，限定第一沟槽145的第一栅极间隔物140形成在基板100上。第一栅极间隔物140可以包括第一部分140a和第二部分140b。
第一栅极间隔物140的第一部分140a和第一栅极间隔物140的第二部分140b顺序地定位在基板100上。也就是说，第一栅极间隔物140的第一部分140a最靠近基板100，第一栅极间隔物140的第二部分140b比第一栅极间隔物140的第一部分140a远离基板100。
第一栅极间隔物140的第一部分140a具有邻近于第一层间绝缘膜182的外表面和形成第一沟槽145的侧表面145w的内表面。第一栅极间隔物140的第一部分140a的内表面具有θ1的倾角。这里，“内表面的倾角”表示由内表面和基板100的顶表面形成的角度。在根据本发明构思的实施方式的半导体器件中，第一栅极间隔物140的第一部分140a的内表面的倾角θ1是锐角。也就是说，由第一栅极间隔物140的最靠近基板100的内表面与基板100的顶表面形成的角度θ1是锐角。
第一栅极间隔物140的第二部分140b具有邻近于第一层间绝缘膜182的外表面和形成第一沟槽145的侧表面的内表面。第一栅极间隔物140的第二部分140b的内表面具有θ2的倾角。第一栅极间隔物140的第二部分140b的内表面的倾角θ2是直角或钝角。在根据本发明构思的第一实施方式的半导体器件中，由第一栅极间隔物140的第二部分140b的内表面与基板100形成的角度θ2是钝角。
第一栅极间隔物140的第一部分140a和第一栅极间隔物140的第二部分140b连接到彼此。因此，第一栅极间隔物140的内表面的倾角在第一栅极间隔物140的第一部分140a的内表面与第一栅极间隔物140的第二部分140b的内表面相接的边界点处从锐角变为钝角。在根据本发明构思的第一实施方式的半导体器件中，第一栅极间隔物140的第一部分140a的内表面与第一栅极间隔物140的第二部分140b的内表面相接的边界点是第一栅极间隔物140的内表面的斜率的正负号改变的点。
第一栅极间隔物140的内表面的倾角在第一栅极间隔物140的第一部分140a的内表面与第一栅极间隔物140的第二部分140b的内表面相接的边界点处改变。然而，第一栅极间隔物140第一部分140a的内表面和第一栅极间隔物140的第二部分140b的内表面具有连续的轮廓。换句话说，在它们之间没有台阶(step)。
第一栅极间隔物140的第一部分140a具有高度h1，第一栅极间隔物140的第二部分140b具有高度h2。在根据本发明构思的实施方式的半导体器件中，第一栅极间隔物140的第一部分140a的高度h1大于第一栅极间隔物140的第二部分140b的高度h2。
由于第一栅极间隔物140的第一部分140a的内表面具有锐角的倾角(slope)，所以由第一栅极间隔物140的第一部分140a限定的第一沟槽145的宽度随着第一栅极间隔物140的第一部分140a的内表面变得远离基板100而逐渐减小。
相反，由于第一栅极间隔物140的第二部分140b的内表面具有钝角的倾角，所以由第一栅极间隔物140的第二部分140b限定的第一沟槽145的宽度随着第一栅极间隔物140的第一部分140a的内表面变得远离基板100而逐渐增大。
参照图2，第一栅极间隔物140还可以包括位于第一栅极间隔物140的第二部分140b上的第三部分140c。也就是说，第一栅极间隔物140的第一至第三部分140a、140b和140c顺序地定位在基板100上。
第一栅极间隔物140的第二部分140b和第一栅极间隔物140的第三部分140c可以连接到彼此。然而，第一栅极间隔物140的第二部分140b的内表面和第一栅极间隔物140的第三部分140c的内表面具有不连续的的轮廓。换句话说，台阶存在于它们之间。
第一栅极间隔物140的第二部分140b和第一栅极间隔物140的第三部分140c之间可以具有平台(terrace)表面。
通过平台表面，第一栅极间隔物140的第二部分140b的内表面和第一栅极间隔物140的第三部分140c的内表面由于该平台表面而具有不连续的轮廓。
由于第一栅极间隔物140的第二部分140b的内表面和第一栅极间隔物140的第三部分140c的内表面具有不连续的轮廓，所以在第一栅极间隔物140的第二部分140b和第三部分140c相接的边界点处，由第一栅极间隔物140的第二部分140b限定的第一沟槽145的宽度不同于由第一栅极间隔物140的第三部分140c限定的第一沟槽145的宽度。在根据本发明构思的第一实施方式的半导体器件中，由第一栅极间隔物140的第三部分140c限定的第一沟槽145的宽度大于由第一栅极间隔物140的第二部分140b限定的第一沟槽145的宽度。
第一栅极间隔物140的内表面包括顺序地远离基板100设置的第一点、第二点和第三点。第一点定位在第一栅极间隔物140的第一部分140a的内表面上。第二点是第一栅极间隔物140的第一部分140a和第一栅极间隔物140的第二部分140b连接到彼此的点。也就是说，第二点是第一栅极间隔物140的内表面的倾角从锐角变为钝角的点。第三点定位在第一栅极间隔物140的第二部分140b的内表面或第三部分140c的内表面上。在图2中，第三点定位在第一栅极间隔物140的第三部分140c的内表面上，但是本发明构思的方面不限于此。
在第一点处，第一沟槽145的宽度是W1。在第二点处，第一沟槽145的宽度是W2。在第三点处，第一沟槽145的宽度是W3。在根据本发明构思的第一实施方式的半导体器件中，在第一点处第一沟槽145的宽度W1大于在第二点处第一沟槽145的宽度W2。此外，在第三点处第一沟槽145的宽度W3大于在第二点处第一沟槽145的宽度W2。也就是说，在第一栅极间隔物140的内表面的倾角从一角度改变为钝角的第二点处，第一沟槽145的宽度W2最窄。第一栅极间隔物140的内表面之间的距离在第二点处最近。
参照图3A，第一下栅极电极120沿由第一栅极间隔物140限定的第一沟槽145的侧表面145w和底表面145f形成。
第一下栅极电极120包括形成在第一沟槽145的底部145f上的底表面120b和形成在第一沟槽145的侧表面145w上的侧表面120s。第一下栅极电极120的底表面120b沿基板100的顶表面形成，第一下栅极电极120的侧表面120s沿第一栅极间隔物140的内表面形成。第一下栅极电极120的侧表面120s连接到第一下栅极电极120的底表面120b。
第一下栅极电极120的侧表面120s包括第一部分120s-1、第二部分120s-2和第三部分120s-3。第一下栅极电极120的侧表面120s的第一部分120s-1定位为最靠近基板100。也就是说，第一部分120s-1连接到第一下栅极电极120的底表面120b。
第一下栅极电极120的侧表面120s的第一部分120s-1具有锐角的倾角θ3，第二部分120s-2具有钝角的倾角θ4。由于第一部分120s-1沿第一栅极间隔物140的第一部分140a的内表面形成，所以第一部分120s-1具有锐角的倾角。相反，由于第二部分120s-2沿第一栅极间隔物140的第二部分140b的内表面形成，所以第二部分120s-2具有钝角的倾角。第三部分120s-3沿第一栅极间隔物140的第三部分140c形成。
由于第一下栅极电极120的侧表面120s沿第一栅极间隔物140的内表面形成，所以第一下栅极电极120的侧表面120s彼此面对。
第一下栅极电极120的侧表面120s具有顺序地设置为离开基板100的第四点、第五点和第六点。第四点定位在第一部分120s-1上。第五点是第一部分120s-1和第二部分120s-2连接到彼此的点。也就是说，第五点是第一下栅极电极120的侧表面120s的倾角从锐角改变为钝角的点。第六点定位在第二部分120s-2或第三部分120s-3上。在图2中，第六点定位在第一下栅极电极120的侧表面120s的第三部分120s-3上，但是本发明构思的方面不限于此。
在第四点，第一下栅极电极120的面对的侧表面120s之间的距离是L1。在第五点，第一下栅极电极120的面对的侧表面120s之间的距离是L2。在第六点处，第一下栅极电极120的面对的侧表面120s之间的距离是L3。在根据本发明构思的第一实施方式的半导体器件1中，在第四点处第一下栅极电极120的侧表面120s之间的距离L1大于在第五点处第一下栅极电极120的侧表面120s之间的距离L2。此外，在第六点处第一下栅极电极120的侧表面120s之间的距离L3大于在第五点处第一下栅极电极120的侧表面120s之间的距离L2。也就是说，在第一下栅极电极120的侧表面120s的倾角从锐角改变为钝角的第五点处，第一下栅极电极120的面对的侧表面120s彼此最靠近。
参照图3B，第一上栅极电极130填充由第一栅极间隔物140限定的第一沟槽145的一部分。
第一上栅极电极130的侧表面具有与形成在第一沟槽145的侧表面上的第一下栅极电极120基本上相同的形状。也就是说，第一上栅极电极130的侧表面可以包括具有锐角倾角的部分和具有钝角倾角的部分。
第一上栅极电极130可以包括第一部分130a和第二部分130b。第一上栅极电极130的第一部分130a比第一上栅极电极130的第二部分130b更靠近基板100。
第一上栅极电极130的第一部分130a定位在第一栅极间隔物140的第一部分140a之间。第一上栅极电极130的第二部分130b定位在第一下栅极电极120的侧表面的倾角从锐角变为钝角的点之间。
第一上栅极电极130的第一部分130a的宽度大于第一上栅极电极130的第二部分130b的宽度。
第一上栅极电极130还包括第三部分130c。第一上栅极电极130的第二部分130b比第一上栅极电极130的第三部分130c更靠近基板100。
第一上栅极电极130的第三部分130c的宽度大于第一上栅极电极130的第二部分130b的宽度。
总之，第一上栅极电极130的第一部分130a的宽度大于第一上栅极电极130的第二部分130b的宽度，第一上栅极电极130的第三部分130c的宽度大于第一上栅极电极130的第二部分130b的宽度。换句话说，第一上栅极电极130的宽度减小以到达给定点，然后再次增大。
在根据本发明构思的实施方式的半导体器件中，第一栅极电极的宽度逐渐地减小以到达基板100的预定高度。然而，第一栅极电极的宽度在经过第一栅极电极的宽度变得最小的点之后再次增大。
在根据本发明构思的实施方式的半导体器件中，第一栅极电极可以包括梯形部分和倒梯形(inversely trapezoidal)部分两者。
图1A-3B还示出本发明构思的其它方面。具体地，这些图示出在基板100上包括诸如第一栅极间隔物140的层的半导体器件。所述层中包括沟槽145，沟槽145包括远离基板的沟槽开口145o、邻近基板100的沟槽底部或底面145f以及在沟槽开口145o和沟槽底部145f之间的沟槽侧面或壁145w。如这些附图所示，沟槽壁145w相对于沟槽开口145o和沟槽底部145f收缩。导电层135，其可以包括第一上栅极电极130和/或第一下栅极电极120，也提供在沟槽145中。导电层135包括邻近沟槽开口145o的导电层顶部135t、邻近沟槽底部145f的导电层底部135b以及在导电层顶部135t和导电层底部135b之间的导电层壁135w。导电层壁135w也相对于导电层顶部135t和导电层底部135b收缩。而且，导电层顶部135t可以从沟槽开口145o凹陷，半导体器件还可以包括第二导电层诸如第一覆盖图案150，该第二导电层在沟槽145中在导电层顶部135t上，并延伸到沟槽开口145o。而且，在一些实施方式中，层140是单一体(unitary)绝缘层。这些方面也在随后的附图中示出。
现在将描述图4至图6所示的下面的实施方式，除了穿过层间绝缘膜的接触之外。
将参照图4描述根据本发明构思的第二实施方式的半导体器件。为了方便说明，以下的描述将集中在图1A所示的半导体器件和图4所示的半导体器件之间的差异上。
图4示出根据本发明构思的第二实施方式的半导体器件2。
参照图4，第一栅极绝缘膜110沿第一沟槽145的底表面145f和部分侧表面145w形成。第一下栅极电极120沿第一栅极绝缘膜110形成。第一下栅极电极120可以包括第一膜122和第二膜124。
形成在第一沟槽145的侧表面145w上的第一栅极绝缘膜110可以从第一栅极间隔物140的第一部分140a延伸到第一栅极间隔物140的第二部分140b。形成在第一沟槽145的侧表面145w上的第一栅极绝缘膜110可以不接触第一覆盖图案150，而是可以在基板100的厚度方向上与第一覆盖图案150间隔开。在图4中，示出第一栅极绝缘膜110没有延伸到第一栅极间隔物140的第三部分140c，但是本发明构思的方面不限于此。也就是说，第一下栅极电极120的形成在第一沟槽145的侧表面145w上的部分可以与第一栅极间隔物140的第三部分140c的一部分交叠。
包括在第一下栅极电极120中的第一膜122和第二膜124顺序地堆叠在第一栅极绝缘膜110上。第一下栅极电极120的第一膜122可以是例如p型功函数控制膜，第一下栅极电极120的第二膜124可以是例如n型功函数控制膜。
第一下栅极电极120的第一膜122的形成在第一沟槽145的侧表面145w上的部分可以从第一栅极间隔物140的第一部分140a延伸到第一栅极间隔物140的第二部分140b。第一下栅极电极120的第一膜122可以不接触第一覆盖图案150而是可以在基板100的厚度方向上与第一覆盖图案150间隔开。在图4中，例示了第一下栅极电极120的第一膜122没有延伸到第一栅极间隔物140的第三部分140c，但是本发明构思的方面不限于此。也就是说，第一下栅极电极120的第一膜122的形成在第一沟槽145的侧表面145w上的部分可以与第一栅极间隔物140的第三部分140c的一部分交叠。然而，第一下栅极电极120的第一膜122可以形成为具有任何形状而没有特别限制，只要它与第一覆盖图案150间隔开而没有与第一覆盖图案150接触。换句话说，第一下栅极电极120的第一膜122的最上面的表面122u与第一覆盖图案150间隔开。
第一下栅极电极120的第二膜124的形成在第一沟槽145的侧表面145w上的部分可以从第一栅极间隔物140的第一部分140a延伸到第一栅极间隔物140的第三部分140c的一部分。也就是说，第一下栅极电极120的形成在第一沟槽145的侧表面上的第二膜124与第一栅极间隔物140的第三部分140c的一部分交叠。在第一下栅极电极120的第一膜122形成的部分处，第一下栅极电极120的第二膜124沿第一下栅极电极120的第一膜122形成。然而，在没有形成第一下栅极电极120的第一膜122的部分处，第一下栅极电极120的第二膜124沿第一栅极间隔物140的侧表面形成。
在一些实施方式中，第一下栅极电极120的第二膜124完全地覆盖第一下栅极电极120的第一膜122。换句话说，在一些实施方式中，第一下栅极电极120的第二膜124覆盖第一下栅极电极120的第一膜122的最上面的表面122u。
将参照图5描述根据本发明构思的第三实施方式的半导体器件。为了方便说明，以下的描述将集中在图1A所示的半导体器件和图5所示的半导体器件之间的差异上。
图5示出根据本发明构思的第三实施方式的半导体器件3。
参照图5，第一栅极间隔物140包括顺序地位于基板100上的第一部分140a、第二部分140b和第三部分140c。
第一栅极间隔物140的第一部分140a的内表面具有锐角的倾角。第一栅极间隔物140的第二部分140b的内表面具有直角的倾角。也就是说，第一栅极间隔物140的第二部分140b的内表面平行于基板100的法线。
在图5中，第一栅极间隔物140的第二部分140b的具有直角倾角的内表面直接连接到第一栅极间隔物140的第三部分140c，但是本发明构思的方面不限于此。也就是说，第一栅极间隔物140还可以包括在第一栅极间隔物140的第二部分140b与第一栅极间隔物140的第三部分140c之间的具有钝角倾角的一部分内表面。
在根据本发明构思的第三实施方式的半导体器件中，由第一栅极间隔物140的第二部分140b限定的第一沟槽145可以具有恒定的宽度。
在根据本发明构思的第三实施方式的半导体器件中，沿第一栅极间隔物140的第二部分140b形成的第一下栅极电极120可以具有恒定的宽度。
将参照图6描述根据本发明构思的第四实施方式的半导体器件。为了方便说明，以下描述将集中在图1A所示的半导体器件和图6所示的半导体器件之间的差异上。
图6示出根据本发明构思的第四实施方式的半导体器件4。
参照图6，第一栅极间隔物140包括顺序地位于基板上的第一部分140a和第二部分140b。
第一栅极间隔物140的第一部分140a的内表面和第一栅极间隔物140的第二部分140b的内表面具有连续的轮廓。此外，第一栅极间隔物140的内表面的轮廓是完全连续的。也就是说，第一栅极间隔物140的内表面不具有平台(terrace)表面。
形成在第一沟槽145的侧表面上的第一栅极绝缘膜110和第一下栅极电极120可以从第一栅极间隔物140的第一部分140a延伸到第一栅极间隔物140的第二部分140b的一部分。
第一覆盖图案150填充由第一栅极电极部分地填充的第一沟槽145的剩余部分。第一覆盖图案150可以不与第一栅极间隔物140的第一部分140a交叠，而是可以在第一栅极间隔物140的内表面上与第一栅极间隔物140的第二部分140b的一部分交叠。
将参照图7描述根据本发明构思的第五实施方式的半导体器件。为了方便说明，以下描述将集中在图1A、图1B所示的半导体器件和图7所示的半导体器件之间的差异上。
图7示出根据本发明构思的第五实施方式的半导体器件5。
参照图7，第一上栅极电极130的顶表面和第一下栅极电极120的最上面的表面与第一层间绝缘膜182的顶表面共面。也就是说，填充一部分第一沟槽145的第一覆盖图案(图1A的150)可以不形成在第一上栅极电极130和第一下栅极电极120上。
第一下栅极电极120沿第一沟槽145的侧表面和底表面形成。形成在第一沟槽145的侧表面145w上的第一下栅极电极120从第一栅极间隔物140的第一部分140a延伸到第一栅极间隔物140的第三部分140c。也就是说，第一下栅极电极120可以在第一栅极间隔物140的内表面上与第一栅极间隔物140完全地交叠。
不同于图1B，在根据本发明构思的第五实施方式的半导体器件中，可以不形成在形成自对准的接触期间用作引导物的第一栅极电极以及第一栅极间隔物140。
将参照图8描述根据本发明构思的第六实施方式的半导体器件。为了方便说明，对与图1A至图7所示的第一至第五实施方式重复的内容的描述将被简要地进行或被省略。
图8示出根据本发明构思的第六实施方式的半导体器件6。
参照图8，根据本发明构思的第六实施方式的半导体器件6包括第二栅极间隔物240、第三栅极间隔物340、第二沟槽245、第三沟槽345、第二下栅极电极220、第三下栅极电极320、第二上栅极电极230、第三上栅极电极330、第二覆盖图案250以及第三覆盖图案350。
基板100可以包括第一区域I和第二区域II。第一区域I和第二区域II可以彼此分离或可以连接到彼此。在根据本发明构思的第六实施方式的半导体器件中，第一区域I可以是形成NMOS器件的区域，第二区域II可以是形成PMOS器件的区域。
第二栅极间隔物240和第三栅极间隔物340形成在基板100的第一区域I和第二区域II中。因此，由第二栅极间隔物240限定的第二沟槽245位于第一区域I中，由第三栅极间隔物340限定的第三沟槽345位于第二区域II中。
第二栅极间隔物240可以包括顺序地定位在基板100的第一区域I中的第一部分240a、第二部分240b和第三部分240c。第三栅极间隔物340可以包括顺序地定位在基板100的第二区域II中的第一部分340a、第二部分340b和第三部分340c。
第二栅极间隔物240的第一部分240a的内表面和第三栅极间隔物340的第一部分340a的内表面可以具有锐角的倾角。然而，第二栅极间隔物240的第二部分240b的内表面和栅极间隔物340的第二部分340b的内表面可以具有钝角或直角的倾角。在图8中，示出具有钝角倾角的第二栅极间隔物240的第二部分240b的内表面和第三栅极间隔物340的第二部分340b的内表面，但是本发明构思的方面不限于此。
第二栅极间隔物240的第一部分240a的内表面和第二栅极间隔物240的第二部分240b的内表面具有连续的轮廓。然而，第二栅极间隔物240的第二部分240b的内表面和第二栅极间隔物240的第三部分240c的内表面具有不连续的轮廓。第二栅极间隔物240的内表面的轮廓具有连续部分和不连续的部分。
类似地，第三栅极间隔物340的第二部分340b的内表面和第三栅极间隔物340的第一部分340a的内表面具有连续的轮廓，第三栅极间隔物340的第二部分340b的内表面和第三栅极间隔物340的第三部分340c的内表面具有不连续的轮廓。
第二栅极绝缘膜210沿第二沟槽245的底表面和部分侧表面形成，第三栅极绝缘膜310沿第三沟槽345的底表面和部分侧表面形成。形成在第二沟槽245的侧表面和第三沟槽345的侧表面上的第二栅极绝缘膜210和第三栅极绝缘膜310分别与第二栅极间隔物240的第三部分240c的一部分和第三栅极间隔物340的第三部分340c的一部分交叠。
第二下栅极电极220在第二栅极绝缘膜210上沿第二沟槽245的底表面和部分侧表面形成。也就是说，形成在第二沟槽245的侧表面上的第二下栅极电极220交叠第二栅极间隔物240的第三部分240c的一部分。
第二下栅极电极220可以包括第一n型功函数控制膜，但是可以不包括p型功函数控制膜。
第三下栅极电极320可以包括第一膜322和第二膜324。第三下栅极电极320的第一膜322可以包括p型功函数控制膜，第三下栅极电极320的第二膜324可以包括第二n型功函数控制膜。包括在第二下栅极电极220中的第一n型功函数控制膜和包括在第三下栅极电极320中的第二n型功函数控制膜形成在相同的水平上。这里，表述“相同的水平”表示两个元件或层通过相同的制造工艺形成。
第三下栅极电极320的第一膜322在第三栅极绝缘膜310上沿第三沟槽345的底表面和部分侧表面形成。第三下栅极电极320的第二膜324沿第三下栅极电极320的第一膜322形成。也就是说，第三下栅极电极320的形成在第三沟槽345的侧表面上的第一膜322和第二膜324可以与第三栅极间隔物340的第三部分340c的一部分交叠。
第三下栅极电极320的第二膜324不覆盖第三下栅极电极320的第一膜322的最上面的表面。第三下栅极电极320的第二膜324不完全地覆盖第三下栅极电极320的第一膜322。
沿第三沟槽345的侧表面和底表面形成的第三下栅极电极320的厚度比第二下栅极电极220的厚度大第三下栅极电极320的第一膜322的厚度。
第二上栅极电极230和第三上栅极电极330分别形成在第二下栅极电极220和第三下栅极电极320上。第二上栅极电极230和第三上栅极电极330可以分别填充第二沟槽245的一部分和第三沟槽345的至少一部分。也就是说，第二上栅极电极230和第三上栅极电极330可以分别是第一填充栅极电极和第二填充栅极电极。
总之，第二栅极电极(包括第二下栅极电极220和第二上栅极电极230)以及第三栅极电极(包括第三下栅极电极320和第三上栅极电极330)可以分别填充至少部分的第二沟槽245和第三沟槽345。
在根据本发明构思第六实施例的半导体器件中，第二栅极电极以及第三栅极电极分别填充部分第二沟槽245和部分第三沟槽345。
第二覆盖图案250和第三覆盖图案350分别形成在第二栅极电极以及第三栅极电极上。第二覆盖图案250和第三覆盖图案350通过分别填充部分第二沟槽245和部分第三沟槽345而形成。也就是说，第二覆盖图案250可以填充在第二栅极电极填充第二沟槽245之后剩余的部分。
这里，半导体器件6还可以包括分别邻近于第二栅极间隔物240和第三栅极间隔物340的自对准接触。
将参照图9描述根据本发明构思的第七实施方式的半导体器件。为了方便说明，以下描述将集中在图8所示的半导体器件和图9所示的半导体器件之间的差异上。
图9示出根据本发明构思的第七实施方式的半导体器件7。
参照图9，第二栅极绝缘膜210沿第二沟槽245的底表面和部分侧表面形成。第三栅极绝缘膜310沿第三沟槽345的底表面和部分侧表面形成。
形成在第二沟槽245的侧表面上的第二栅极绝缘膜210可以从第二栅极间隔物240的第一部分240a延伸到第二栅极间隔物240的第二部分240b。形成在第三沟槽345的侧表面上的第三栅极绝缘膜310可以从第三栅极间隔物340的第一部分340a延伸到第三栅极间隔物340的第二部分340b。不同于图8，形成在第二沟槽245的侧表面上的第二栅极绝缘膜210和/或形成在第三沟槽345的侧表面上的第三栅极绝缘膜310可以不是分别与第二栅极间隔物240的第三部分240c的一部分和第三栅极间隔物340的第三部分340c的一部分交叠。
第三下栅极电极320的第一膜322的形成在第三沟槽345的侧表面上的部分可以从第三栅极间隔物340的第一部分340a延伸到第三栅极间隔物340的第二部分340b。第三下栅极电极320的第一膜322可以不接触第三覆盖图案350而是可以在基板100的厚度方向上与第三覆盖图案350间隔开。
第三下栅极电极320的第二膜324完全地覆盖第三下栅极电极320的第一膜322。换句话说，第三下栅极电极320的第二膜324覆盖第三下栅极电极320的第一膜322的最上面的表面322u。
将参照图10描述根据本发明构思的第八实施方式的半导体器件。为了方便说明，以下的描述将集中在图8所示的半导体器件和图10所示的半导体器件之间的差异上。
图10示出根据本发明构思的第八实施方式的半导体器件8。
参照图10，第二上栅极电极230的最上面的表面和第二下栅极电极220的最上面的表面与第一层间绝缘膜182的最上面的表面共面。此外，第三上栅极电极330的最上面的表面和第三下栅极电极320的最上面的表面与第一层间绝缘膜182的最上面的表面共面。
第二栅极电极(包括第二下栅极电极220和第二上栅极电极230)的最上面的表面和第三栅极电极(包括第三下栅极电极320和第三上栅极电极330)的最上面的表面不从第一层间绝缘膜182的顶表面凹陷。因此，第二栅极电极以及第三栅极电极可以分别完全地填充第二沟槽245和第三沟槽345。
填充一部分第二沟槽245和一部分第三沟槽345的第二覆盖图案(图8的250)和第三覆盖图案(图8的350)没有分别形成在第二栅极电极以及第三栅极电极上。
将参照图11描述根据本发明构思的第九实施方式的半导体器件。为了方便说明，以下的描述将集中在图8所示的半导体器件和图11所示的半导体器件之间的差异上。
图11示出根据本发明构思的第九实施方式的半导体器件9。
参照图11，在第一区域I中，第二栅极电极包括沿第二沟槽245的底表面和至少部分侧表面形成的第二下栅极电极220以及在第二下栅极电极220上填充至少一部分第二沟槽245的第二上栅极电极230。
也就是说，作为填充栅极电极的第二上栅极电极230形成在第一区域I中。
在第二区域II中，第三栅极电极320包括第三下栅极电极320，该第三下栅极电极320包括沿第三沟槽345的底表面和至少部分侧表面形成的第一膜322以及在第一膜322上填充至少一部分第三沟槽345的第二膜324。
然而，设置在第二区域II中的第三栅极电极不包括像在第一区域I的第二栅极电极中包括的第二上栅极电极230一样的第三上栅极电极。
将参照图12和图13描述根据本发明构思的第十实施方式的半导体器件10。为了方便说明，对与图1A所示的第一实施方式重复内容的描述将被简要地进行或被省略。
图12是根据本发明构思的第十实施方式的半导体器件10的透视图，图13是沿图12的线A-A截取的截面图。为了简便起见，第一层间绝缘膜182没有在图12中示出，第二接触480没有在图13中示出。
参照图12和图13，根据本发明构思的第十实施方式的半导体器件10包括基板100、鳍型有源图案405、第四栅极间隔物440、第四沟槽445、第四下栅极电极420、第四上栅极电极430、第四覆盖图案450和第二接触480。
鳍型有源图案405可以从基板100突出。由于场绝缘膜105覆盖鳍型有源图案405的部分侧表面，所以鳍型有源图案405可以在形成于基板100上的场绝缘膜105上突出。
鳍型有源图案405可以在第一方向X上纵向地延伸。鳍型有源图案405可以是基板100的部分，并可以包括从基板100生长的外延层。
鳍型有源图案405可以包括例如单元素半导体，诸如硅和/或锗。可选地，鳍型有源图案405可以包括化合物半导体，例如IV-IV族化合物半导体和/或III-V族化合物半导体。具体地，IV-IV族化合物半导体可以是例如二元化合物或三元化合物，包括碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两种元素或用IV族元素掺杂的化合物。III-V族化合物半导体可以包括例如通过将铝(Al)、镓(Ga)和铟(In)中的至少一种III族元素与磷(P)、砷(As)和锑(Sb)中的至少一种V族元素结合而制备的二元化合物、三元化合物或四元化合物。
在根据本发明构思的第十实施方式的半导体器件中，假定鳍型有源图案405包括硅。
第四栅极间隔物440形成于在场绝缘膜105上突出的鳍型有源图案405上。第四栅极间隔物440可以在第二方向Y上纵向地延伸并可以跨过鳍型有源图案405。
第四栅极间隔物440可以包括顺序地定位在场绝缘膜105上的第一部分440a、第二部分440b和第三部分440c。
第四栅极间隔物440的第一部分440a的内表面具有锐角的倾角。然而，第四栅极间隔物440的第二部分440b的内表面具有钝角或直角的倾角。在图12和图13中，例示第四栅极间隔物440的第二部分440b的具有钝角倾角的内表面，但是本发明构思的方面不限于此。
第四栅极间隔物440的第一部分440a的内表面和第四栅极间隔物440的第二部分440b的内表面具有连续的轮廓。然而，第四栅极间隔物440的第二部分440b的内表面和第四栅极间隔物440的第三部分440c的内表面具有不连续的轮廓。第四栅极间隔物440的内表面的轮廓具有连续部分和不连续的部分。
第四栅极间隔物440的第一部分440a的高度大于从场绝缘膜105的顶表面至鳍型有源图案405的顶表面的高度。也就是说，第四栅极间隔物440的第一部分440a的高度大于在场绝缘膜105上突出的鳍型有源图案405的高度。
位于鳍型有源图案405上的第四栅极间隔物440的第一部分440a的高度大于位于场绝缘膜105上的第四栅极间隔物440的第一部分440a的高度。例如，位于鳍型有源图案405上的第四栅极间隔物440的第一部分440a的高度和位于场绝缘膜105上的第四栅极间隔物440的第一部分440a的高度之间的差异基本上等于在场绝缘膜105上突出的鳍型有源图案405的高度。
由于第四沟槽445被第四栅极间隔物440限定，所以它可以在第二方向上纵向地延伸。
第四栅极绝缘膜410沿第四沟槽445的底表面和至少部分侧表面形成。沿第四沟槽445的底表面形成的第四栅极绝缘膜410可以沿场绝缘膜105和鳍型有源图案405的轮廓形成。
第四下栅极电极420形成在第四栅极绝缘膜410上。第四下栅极电极420沿第四栅极绝缘膜410形成。形成在第四沟槽445的侧表面上的第四下栅极电极420可以与第四栅极间隔物440的第三部分440c的一部分交叠。
第四下栅极电极420可以包括n型功函数控制膜，或可以包括p型功函数控制膜和n型功函数控制膜的叠层。
第四上栅极电极430形成在第四下栅极电极420上。第四上栅极电极430填充第四沟槽445的至少一部分。第四上栅极电极430的顶表面和第四下栅极电极420的最上面的表面可以彼此共面。
第四栅极电极包括第四下栅极电极420和第四上栅极电极430。第四栅极电极的顶表面从第一层间绝缘膜182的顶表面凹陷。也就是说，第四栅极电极填充至少部分的第四沟槽445。第四栅极电极可以是置换金属栅极电极。
第四覆盖图案450形成在第四上栅极电极430和第四下栅极电极420上。在根据本发明构思的第十实施方式的半导体器件中，第四栅极电极填充部分第四沟槽445。因此，第四覆盖图案450通过填充部分第四沟槽445形成。第四覆盖图案450的顶表面可以与第四栅极间隔物440的顶表面共面。
升高的源极/漏极407可以在第四上栅极电极430的两侧形成在鳍型有源图案405上。也就是说，升高的源极/漏极407可以形成在第四栅极间隔物440的侧表面上。
升高的源极/漏极407可以具有各种形状。例如，升高的源极/漏极407可以具有菱形、圆形和/或矩形的形状。在图12中，例示了菱形(或五边形或六边形)形状的升高的源极/漏极407。
当半导体器件10是PMOS鳍型晶体管时，升高的源极/漏极407可以包括压应力材料。例如，当鳍型有源图案405包括硅时，压应力材料可以是具有比硅(Si)大的晶格常数的材料，例如SiGe。压应力材料可以通过施加压应力到鳍型有源图案405而改善沟道区的载流子的迁移率。
然而，当半导体器件10是NMOS鳍型晶体管时，升高的源极/漏极407可以包括与鳍型有源图案405相同的材料或可以包括张应力材料。例如，当鳍型有源图案405包括硅(Si)时，升高的源极/漏极407可以包括硅或具有比硅小的晶格常数的材料，例如SiC。
第二接触480可以形成为邻近第四栅极间隔物440。第二接触480可以电连接到升高的源极/漏极407。第二接触480可以是例如自对准的接触，但是不限于此。
将参照图14和图15描述根据本发明构思的第十一实施方式的半导体器件11。为了方便说明，以下的描述将集中在图12和图13所示的半导体器件和图14和图15所示的半导体器件之间的差异上。
图14是根据本发明构思的第十一实施方式的半导体器件11的透视图，图15是沿图14的线A-A截取的截面图。
参照图14和图15，第四下栅极电极420可以包括顺序地形成在第四栅极绝缘膜410上的第一膜422和第二膜424。
第四下栅极电极420的第一膜422沿第四栅极绝缘膜410形成。第四下栅极电极420的形成在第四沟槽445的侧表面上的第一膜422不接触第四覆盖图案450，而是在基板100的厚度方向上与第四覆盖图案450间隔开。在图14和图15中，第四下栅极电极420的形成在第四沟槽445的侧表面上的第一膜422延伸到第四栅极间隔物440的第一部分440a和第四栅极间隔物440的第二部分440b，但是本发明构思的方面不限于此。第四下栅极电极420的形成在第四沟槽445上的第一膜422可以与第四栅极间隔物440的第三部分440c的一部分交叠。
第四下栅极电极420的第二膜424可以沿第四下栅极电极420的第一膜422和第四栅极间隔物440的第三部分440c形成。第四下栅极电极420的第二膜424可以覆盖第四下栅极电极420的第一膜422的最上面的表面422u。
在图14和图15中，形成在第四沟槽445的侧表面上的第四栅极绝缘膜410从第四栅极间隔物440的第一部分440a延伸到第四栅极间隔物440的第二部分440b，并在基板100的厚度方向上与第四覆盖图案450间隔开，但是本发明构思的方面不限于此。
将参照图16和图17描述根据本发明构思的第十二实施方式的半导体器件12。为了方便说明，以下的描述将集中在图12和图13所示的半导体器件与图16和图17所示的半导体器件之间的差异上。
图16是根据本发明构思的第十二实施方式的半导体器件12的透视图，图17是沿图16的线A-A截取的截面图。
参照图16和图17，根据本发明构思的第十二实施方式的半导体器件12不包括第四覆盖图案(图12的450)。第四上栅极电极430的顶表面和第四下栅极电极420的最上面的表面与第一层间绝缘膜182的顶表面共面。也就是说，第四栅极电极(包括第四下栅极电极420和第四上栅极电极430)的顶表面没有从第一层间绝缘膜182的顶表面凹陷。
第四下栅极电极420沿第四沟槽445的侧表面和底表面形成。沿第四沟槽445的侧表面形成的第四下栅极电极420从第四栅极间隔物440的第一部分440a延伸到第四栅极间隔物440的第三部分440c。也就是说，第四下栅极电极420可以与在第四栅极间隔物440的内表面上的第四栅极间隔物440完全地交叠。
不同于图12，在根据本发明构思的第十二实施方式的半导体器件中，可以不形成在形成自对准的接触期间用作引导物的第四栅极电极以及第四栅极间隔物440，但是本发明构思的方面不限于此。
而且，图12、图14和图16示出本发明构思的其它实施方式，其中第四栅极间隔物440包括相对的第一和第二外壁，其中半导体器件还包括在远离第四沟槽445的第一外壁上的第一源极/漏极区407和在远离第四沟槽445的第二外壁上的第二源极/漏极区407。这些图还示出有源的半导体区域405，有源的半导体区域405从第一源极/漏极区407下面延伸到第四沟槽445的底部下面以及延伸到第二源极/漏极区407下面。
接下来，将描述使用图1A至图17所示的根据本发明构思的一些实施方式的半导体器件的示例电子系统。
图18是包括根据本发明构思的一些实施方式的半导体器件的电子系统的框图。
参照图18，电子系统1100可以包括控制器1110、输入/输出器件(I/O)1120、存储器1130、接口1140和总线1150。控制器1110、I/O 1120、存储器1130和/或接口1140可以通过总线1150连接到彼此。总线1150对应于数据通过其移动的路径。
控制器1110可以包括微处理器、数字信号处理器、微控制器和/或能够进行与这些元件的功能类似的功能的逻辑元件。I/O 1120可以包括键区、键盘和/或显示装置。存储器1130可以存储数据和/或指令。接口1140可以执行传输数据到通信网络和/或从通信网络接收数据的功能。接口1140可以是有线和/或无线的。例如，接口1140可以包括天线和/或有线/无线收发器等。尽管没有示出，但是电子系统1100还可以包括高速DRAM和/或SRAM作为工作存储器以改善控制器1110的运行。此外，根据本发明构思的一些实施方式的半导体器件中的一个可以被提供在存储器1130中或者可以提供控制器1110、I/O 1120、存储器1130和/或接口1140的一些部件。
电子系统1100可以应用于个人数字助理(PDA)、便携式计算机、上网本、无线电话、移动式电话、数字音乐播放器、存储卡或能够在无线环境中传输和/或接收信息的任何类型的电子设备。
图19和图20示出能够采用根据本发明构思的一些实施方式的半导体器件的示范性半导体系统。图19示出根据本发明构思的实施方式的半导体器件被应用于平板PC的示例，图20示出根据本发明构思的实施方式的半导体器件被应用于笔记本电脑的示例。将理解，根据本发明构思的一些实施方式的半导体器件也可以被应用于此处没有示出的其它IC器件。
在下文，将参照图21至图29描述用于制造根据本发明构思的第一实施方式的半导体器件的方法。根据本发明构思的第五实施方式的半导体器件也可以使用图21至图29所示的方法制造。
图21至图29示出用于制造根据本发明构思的第一实施方式的半导体器件的方法中的中间工艺步骤。
参照图21，虚设栅极绝缘膜111和虚设栅极电极112形成在基板100上。虚设栅极绝缘膜111和虚设栅极电极112可以顺序地堆叠在基板100上。
虚设栅极绝缘膜111可以包括硅氧化物和/或硅氮氧化物。虚设栅极电极112可以包括例如硅。具体地，虚设栅极电极112可以包括多晶硅(多晶Si)和/或非晶硅(a-Si)。虚设栅极电极112可以是非掺杂的或可以用杂质掺杂。
接下来，第一栅极间隔物140形成在虚设栅极绝缘膜111和虚设栅极电极112的堆叠结构的侧表面上。第一栅极间隔物140可以包括上间隔物(图25的140y)和下间隔物(图25的140x)。
在形成第一栅极间隔物140之后，在虚设栅极电极112的两侧形成源极/漏极区。
接下来，在基板100上形成覆盖虚设栅极电极112和第一栅极间隔物140的第一层间绝缘膜182。第一层间绝缘膜182可以包括例如低k电介质层、氧化物层和/或氮氧化物层。
接下来，第一层间绝缘膜182被平坦化，从而暴露虚设栅极电极112和第一栅极间隔物140的顶表面。例如，在平坦化期间，可以使用化学机械抛光(CMP)工艺。结果，形成围绕第一栅极间隔物140和虚设栅极电极112的第一层间绝缘膜182。
参照图22，第一层间绝缘膜182的一部分被凹陷，从而使得第一栅极间隔物140和虚设栅极电极112在第一层间绝缘膜182的顶表面上突出。
为了使第一层间绝缘膜182的一部分凹陷，第一层间绝缘膜182包括相对于第一栅极间隔物140和虚设栅极电极112具有足够的蚀刻选择性的材料。
接下来，预蚀刻停止膜22被共形地形成，该预蚀刻停止膜22覆盖突出的第一栅极间隔物140和虚设栅极电极112以及第一层间绝缘膜182的顶表面。
预蚀刻停止膜22可以包括相对于虚设栅极电极112和第一栅极间隔物140具有蚀刻选择性的材料。例如，预蚀刻停止膜22可以包括碳(C)、氮(N)、氧(O)、氢(H)和/或硅(Si)。
预蚀刻停止膜22可以是包括总体上具有相同成分比率的材料的单层。备选地，预蚀刻停止膜22可以是包括具有在基板100的厚度方向上变化的成分比率的材料的渐变层。当预蚀刻停止膜22是渐变层时，预蚀刻停止膜22的邻近于第一层间绝缘膜182的一部分可以包括相对于第一层间绝缘膜182具有蚀刻选择性的材料。预蚀刻停止膜22的与第一层间绝缘膜182间隔开的部分，也就是预蚀刻停止膜22的顶表面的一部分，可以包括耐蚀刻材料。
接下来，在预蚀刻停止膜22上形成掩模膜25。掩模膜25可以包括相对于预蚀刻停止膜22具有蚀刻选择性的材料。例如，掩模膜25可以包括碳(C)、氮(N)、氧(O)、氢(H)和氟(F)和/或硅(Si)，但是不同于预蚀刻停止膜。
掩模膜25可以通过例如化学气相沉积(CVD)、原子层沉积(ALD)、热沉积等形成，但是不限于此。
参照图23，掩模膜25被平坦化以暴露预蚀刻停止膜22。
预蚀刻停止膜22的被掩模膜25暴露的部分与第一栅极间隔物140和虚设栅极电极112交叠。
在部分第一层间绝缘膜182被凹陷之后，预蚀刻停止膜22和掩模膜25被顺序地形成。此后，当掩模膜25被平坦化以暴露预蚀刻停止膜22时，可以不进行形成额外掩模的工艺，该额外掩模用于暴露预蚀刻停止膜22的通过与第一栅极间隔物140和虚设栅极电极112交叠的掩模膜25暴露的部分。也就是说，由于平坦化的掩模膜25用作自掩模(self mask)，不需要额外的掩模。
参照图24，蚀刻停止膜20形成在第一层间绝缘膜182上。蚀刻停止膜20包括暴露虚设栅极电极112和第一栅极间隔物140的开口23。
在形成蚀刻停止膜20期间，与第一栅极间隔物140和虚设栅极电极112交叠的预蚀刻停止膜(图23的22)被除去，从而暴露虚设栅极电极112和第一栅极间隔物140。
蚀刻停止膜20的形成可以包括例如蚀刻。
在示出的实施方式中，一部分第一栅极间隔物140和一部分虚设栅极电极112在形成蚀刻停止膜20的同时被除去，但是本发明构思的方面不限于此。此外，在示出的实施方式中，形成在蚀刻停止膜20上的掩模膜25在形成蚀刻停止膜20的同时被完全地除去，然而这仅是为了方便说明而提供，但是本发明构思的方面不限于此。
参照图25，虚设栅极电极112的一部分被蚀刻停止膜20暴露，从而暴露第一栅极间隔物140的顶部分140y的内表面。具体地，在第一栅极间隔物140的内表面上与第一栅极间隔物140的顶部分140y交叠的虚设栅极电极112被蚀刻，从而暴露第一栅极间隔物140的顶部分140y的内表面。
因此，在第一栅极间隔物140的内表面上，虚设栅极电极112与第一栅极间隔物140的底部分140x交叠而不与第一栅极间隔物140的顶部分140y交叠。
除去部分虚设栅极电极112可以通过例如干蚀刻进行，但是本发明构思的方面不限于此。
参照图26，第一栅极间隔物140的顶部分140y的一部分使用蚀刻停止膜20作为蚀刻掩模被除去。第一栅极间隔物140的顶部分140y的厚度通过蚀刻第一栅极间隔物140的部分顶部分140y而减小。
随着第一栅极间隔物140的顶部分140y的厚度减小，形成第一栅极间隔物140的第三部分140c。结果，第一栅极间隔物140的内表面可以像阶梯一样成形，第一栅极间隔物140可以像长椅一样成形。
参照图27，与第一栅极间隔物140的底部分140x交叠的虚设栅极电极112和虚设栅极绝缘膜111使用蚀刻停止膜20作为蚀刻掩模被除去。
结果，形成暴露基板100的顶表面的第一沟槽145。
在形成第一沟槽145期间，第一栅极间隔物140的底部分140x的一部分被蚀刻，从而形成第一栅极间隔物140的第二部分140b。此外，第一栅极间隔物140的底部分140x的剩余部分对应于第一栅极间隔物140的第一部分140a。
参照图28，绝缘膜110p和下电极膜120p沿第一层间绝缘膜182的顶表面以及第一沟槽145的侧表面和底表面顺序地形成。填充第一沟槽145并覆盖第一层间绝缘膜182的上电极膜130p形成在下电极膜120p的顶表面上。
绝缘膜110p可以包括例如高k材料，但是不限于此。下电极膜120p可以包括例如n型功函数控制膜，或p型功函数控制膜和n型功函数控制膜的叠层，但是不限于此。
上电极膜130p可以包括例如钨(W)和/或铝(Al)，但是不限于此。
参照图29，绝缘膜110p、下电极膜120p和上电极膜130p被平坦化，从而暴露蚀刻停止膜20。
结果，第一栅极绝缘膜110、第一下栅极电极120和第一上栅极电极130形成在第一沟槽145中。
接下来，蚀刻停止膜20通过平坦化被除去，从而暴露第一层间绝缘膜182的顶表面。
现在将参照图21至图31描述用于制造根据本发明构思的第二实施方式的半导体器件的方法。根据本发明构思的第一实施方式的半导体器件1也可以使用根据本发明构思的第二实施方式的制造方法来制造。
图30和图31示出用于制造根据本发明构思的第二实施方式的半导体器件的方法中的中间工艺步骤。
参照图30，部分的第一栅极绝缘膜110、第一下栅极电极120和第一上栅极电极130被除去，从而形成凹陷140r。
凹陷140r的底表面对应于第一栅极绝缘膜110p、第一下栅极电极120和第一上栅极电极130，凹陷140r的侧表面对应于第一栅极间隔物140。
参照图31，形成填充凹陷140r并覆盖蚀刻停止膜20的顶表面的覆盖膜152。
覆盖膜152可以包括例如硅氮化物(SiN)、硅氮氧化物(SiON)、硅氧化物(SiO2)、硅碳氮化物(SiCN)和/或硅氧碳氮化物(SiOCN)。
接下来，形成在第一层间绝缘膜182的顶表面上的覆盖膜152和蚀刻停止膜20被除去，从而暴露第一层间绝缘膜182的顶表面。覆盖膜152和蚀刻停止膜20可以通过平坦化被除去。
结果，形成填充第一沟槽145的一部分的第一覆盖图案150。
现在将参照图21、图23至图28和图30至33描述用于制造根据本发明构思的第三实施方式的半导体器件的方法。根据本发明构思的第一实施方式的半导体器件1也可以使用根据本发明构思的第三实施方式的制造方法被制造。为了方便说明，以下的描述将集中在本发明构思的本实施方式和上述实施方式之间的差异上。
图32和图33示出用于制造根据本发明构思的第三实施方式的半导体器件的方法中的中间工艺步骤。
参照图32，部分第一层间绝缘膜182被凹陷，从而允许第一栅极间隔物140和虚设栅极电极112在第一层间绝缘膜182的顶表面上突出。
接下来，预蚀刻停止膜22被共形地形成，该预蚀刻停止膜22覆盖第一栅极间隔物140、虚设栅极电极112和第一层间绝缘膜182的顶表面。
预蚀刻停止膜22包括顺序地形成在第一层间绝缘膜182上的下预蚀刻停止膜22a和上预蚀刻停止膜22b。
下预蚀刻停止膜22a可以包括相对于覆盖膜152和上预蚀刻停止膜22b具有蚀刻选择性的材料。上预蚀刻停止膜22b可以包括相对于虚设栅极电极112和第一栅极间隔物140具有蚀刻选择性的材料。下预蚀刻停止膜22a可以包括例如金属氧化物膜、金属氮化物膜和/或锗膜。上预蚀刻停止膜22b可以包括碳(C)、氮(N)、氧(O)和氢(H)和/或硅(Si)，但是不同于下预蚀刻停止膜22a。
接下来，进行以上参照图23和图28描述的工艺。
参照图33，绝缘膜110p、下电极膜120p和上电极膜130p被平坦化，从而暴露下蚀刻停止膜20a。
接下来，部分的第一栅极绝缘膜110、第一下栅极电极120和第一上栅极电极130被除去，从而形成凹陷140r。
接下来，形成填充凹陷140r且覆盖蚀刻停止膜20的顶表面的覆盖膜152。
接下来，形成在第一层间绝缘膜182的顶表面上的覆盖膜152和蚀刻停止膜20a被除去，从而暴露第一层间绝缘膜182的顶表面。
现在将参照图21至图27、图30、图31和图34至图36描述用于制造根据本发明构思的第四实施方式的半导体器件的方法。根据本发明构思的第二实施方式的半导体器件也可以使用根据本发明构思的第四实施方式的半导体期间的制造方法来制造。
图34至图36示出用于制造根据本发明构思的第四实施方式的半导体器件的方法中的中间工艺步骤。
参照图34，绝缘膜110p和下电极膜120p的第一膜122p沿第一层间绝缘膜182的顶表面以及第一沟槽145的侧表面和底表面顺序地形成。
下电极膜120p的第一膜122p可以包括例如p型功函数控制膜，但是不限于此。
接下来，形成预牺牲膜，该预牺牲膜填充下电极膜120p的第一膜122p上的第一沟槽145并覆盖第一层间绝缘膜182的顶表面。预牺牲膜可以包括具有优良的间隙填充能力从而有效地填充第一沟槽145的材料。预牺牲膜可以包括例如硬掩模上旋涂(SOH)，但是不限于此。
接下来，预牺牲膜被回蚀刻，从而形成填充一部分第一沟槽145的牺牲膜30。
参照图35，牺牲膜30使用掩模被回蚀刻，从而除去形成在第一层间绝缘膜182的顶表面和下电极膜120p的第一膜122p上的绝缘膜110p。此外，形成在被牺牲膜30和下电极膜120p的第一膜122p暴露的第一沟槽145的侧表面上的绝缘膜110p被除去。
结果，形成沿第一沟槽145的部分侧表面和底表面形成的第一栅极绝缘膜110以及第一下栅极电极120的第一膜122。
接下来，牺牲膜30被除去。
参照图36，下电极膜120p的第二膜124p沿第一层间绝缘膜182的顶表面、第一沟槽145的部分侧表面以及第一下栅极电极120的第一膜122形成。
下电极膜120p的第二膜124p可以包括例如n型功函数控制膜，但是不限于此。
接下来，填充第一沟槽145并覆盖第一层间绝缘膜182的顶表面的上电极膜130形成在下电极膜120p的第二膜124p上。
接下来，下电极膜120p的第二膜124p和上电极膜130p通过CMP被平坦化，从而暴露蚀刻停止膜20。
接下来，第一下栅极电极120的部分第二膜124和部分第一上栅极电极130被除去，从而形成凹陷140r。
接下来，形成填充凹陷140r且覆盖蚀刻停止膜20的顶表面的覆盖膜152。
接下来，形成在第一层间绝缘膜182的顶表面上的覆盖膜152和蚀刻停止膜20被除去，从而暴露第一层间绝缘膜182的顶表面。
现在将参照图21、图37和图38描述用于制造根据本发明构思的第五实施方式的半导体器件的方法。
图37和图38示出用于制造根据本发明构思的第五实施方式的半导体器件的方法中的中间工艺步骤。
参照图37，形成预蚀刻停止膜22，该预蚀刻停止膜22覆盖第一层间绝缘膜182的顶表面、第一栅极间隔物140和虚设栅极电极112的顶表面。
参照图38，光致抗蚀剂图案形成在预蚀刻停止膜22上，光致抗蚀剂图案暴露预蚀刻停止膜22的与第一栅极间隔物140和虚设栅极电极112交叠的部分。
接下来，预蚀刻停止膜22使用光致抗蚀剂图案作为掩模被图案化，从而形成暴露第一栅极间隔物140和虚设栅极电极112的顶表面的蚀刻停止膜20。
虽然已经参照本发明构思的多个实施方式具体示出和描述了本发明构思，但是本领域普通技术人员将理解，可以在其中进行形式和细节上的许多变化而不背离本发明构思的由权利要求书限定的精神和范围。因此，期望的是，当前的实施方式被认为在所有的方面是说明性的，而不是限制性的，参照权利要求书而不是以上描述来指示本发明构思的范围。
本申请要求于2013年12月27日在韩国知识产权局提交的韩国专利申请No.10-2013-0165535的优先权以及由此产生的所有权益，其内容通过引用整体结合于此。

Claims (20)

1.一种半导体器件，包括：
栅极间隔物，限定沟槽并包括顺序地位于基板上的第一部分和第二部分，所述第一部分的内表面具有相对于所述基板的锐角倾角，所述第二部分的内表面具有相对于所述基板的直角倾角或钝角倾角；和
栅极电极，在所述沟槽的至少一部分中。
2.如权利要求1所述的半导体器件，其中所述栅极间隔物的所述第一部分的所述内表面和所述栅极间隔物的所述第二部分的所述内表面具有连续的轮廓。
3.如权利要求1所述的半导体器件，其中所述栅极间隔物还包括位于所述栅极间隔物的所述第二部分上的远离所述第一部分的第三部分，所述栅极间隔物的所述第三部分连接到所述栅极间隔物的所述第二部分。
4.如权利要求3所述的半导体器件，其中所述栅极间隔物的所述第二部分的内表面和所述栅极间隔物的所述第三部分的内表面具有不连续的轮廓。
5.如权利要求3所述的半导体器件，其中在所述栅极间隔物的所述第二部分和所述栅极间隔物的所述第三部分之间的边界处，由所述栅极间隔物的所述第三部分限定的所述沟槽的宽度大于由所述栅极间隔物的所述第二部分限定的所述沟槽的宽度。
6.如权利要求1所述的半导体器件，其中所述栅极间隔物的内表面具有离开所述基板顺序地设置的第一点、第二点和第三点，所述沟槽在所述第一点处的宽度大于所述沟槽在所述第二点处的宽度，所述沟槽在所述第三点处的宽度大于所述沟槽在所述第二点处的宽度。
7.如权利要求1所述的半导体器件，还包括沿所述沟槽的侧表面和底表面在所述基板和所述栅极电极之间延伸的栅极绝缘膜，
其中所述栅极电极包括在所述栅极绝缘膜上沿所述栅极绝缘膜延伸的下栅极电极和在所述下栅极电极上的上栅极电极。
8.如权利要求1所述的半导体器件，其中所述栅极电极是置换金属栅极电极。
9.如权利要求1所述的半导体器件：
其中所述栅极电极包括下栅极电极和上栅极电极；
其中所述下栅极电极沿所述沟槽的底表面和部分侧表面延伸；并且
其中所述上栅极电极在所述下栅极电极上并具有与所述下栅极电极的最上面的表面共面的顶表面；
所述半导体器件还包括在所述下栅极电极和所述上栅极电极上的覆盖图案。
10.如权利要求1所述的半导体器件，还包括：
鳍型有源图案，突出到场绝缘膜上；
其中所述沟槽在所述鳍型有源图案上延伸并跨过所述鳍型有源图案；并且
其中所述栅极电极是填充所述沟槽的至少一部分的置换金属栅极电极。
11.一种半导体器件，包括：
第一栅极间隔物，限定第一沟槽并包括顺序地位于基板上的第一部分和第二部分，所述第一栅极间隔物的所述第一部分的内表面具有相对于所述基板的锐角倾角，所述第一栅极间隔物的所述第二部分的内表面具有相对于所述基板的直角倾角或钝角倾角；
第二栅极间隔物，限定第二沟槽并包括顺序地位于所述基板上的第三部分和第四部分，所述第二栅极间隔物的所述第三部分的内表面具有相对于所述基板的锐角倾角，所述第二栅极间隔物的所述第四部分的内表面具有相对于所述基板的直角倾角或钝角倾角；
第一栅极电极，在所述第一沟槽的至少一部分中并包括第一n型功函数控制膜；以及
第二栅极电极，在所述第二沟槽的至少一部分中并包括第二n型功函数控制膜和p型功函数控制膜。
12.如权利要求11所述的半导体器件，其中所述第一栅极电极和所述第二栅极电极分别填充部分所述第一沟槽和部分所述第二沟槽，以及
其中所述半导体器件还包括在所述第一栅极电极上以填充所述第一沟槽的剩余部分的第一覆盖图案以及在所述第二栅极电极上以填充所述第二沟槽的剩余部分的第二覆盖图案。
13.如权利要求11所述的半导体器件，其中所述第一栅极间隔物的所述第一部分的所述内表面和所述第一栅极间隔物的所述第二部分的所述内表面具有连续的轮廓，所述第二栅极间隔物的所述第三部分的所述内表面和所述第二栅极间隔物的所述第四部分的所述内表面具有不连续的轮廓。
14.如权利要求11所述的半导体器件，其中所述第一n型功函数控制膜沿所述第一沟槽的至少部分侧表面和底表面延伸，所述第一栅极电极包括在所述第一n型功函数控制膜上以填充所述第一沟槽的至少一部分的第一填充栅极电极，所述p型功函数控制膜沿所述第二沟槽的至少部分侧表面和底表面延伸，所述第二n型功函数控制膜在所述p型功函数控制膜上沿所述p型功函数控制膜延伸，所述第二栅极电极包括在所述第二n型功函数控制膜上以填充所述第二沟槽的至少一部分的第二填充栅极电极。
15.如权利要求11所述的半导体器件，其中所述第二n型功函数控制膜在所述p型功函数控制膜的最上面的表面上延伸。
16.一种半导体器件，包括：
在基板上的层，该层中包括沟槽，该沟槽包括远离所述基板的沟槽开口、邻近所述基板的沟槽底部和在所述沟槽开口与所述沟槽底部之间的沟槽壁，所述沟槽壁相对于所述沟槽开口和所述沟槽底部收缩；以及
在所述沟槽中的导电层，包括邻近所述沟槽开口的导电层顶部、邻近所述沟槽底部的导电层底部以及在所述导电层顶部与所述导电层底部之间的导电层壁，所述导电层壁也相对于所述导电层顶部和所述导电层底部收缩。
17.如权利要求16所述的半导体器件，其中所述层包括栅极间隔物并包括相对的第一和第二外壁，所述导电层包括栅极电极，所述半导体器件还包括：
在所述第一外壁上远离所述沟槽的第一源极/漏极区；和
在所述第二外壁上远离所述沟槽的第二源极/漏极区。
18.如权利要求17所述的半导体器件，还包括：
有源半导体区域，从所述第一源极/漏极区下面延伸到所述沟槽的所述底部下面以及所述第二源极/漏极区下面。
19.如权利要求16所述的半导体器件，其中所述导电层顶部从所述沟槽开口凹陷，所述半导体器件还包括：
第二导电层，在所述沟槽中在所述导电层顶部上并延伸到所述沟槽开口。
20.如权利要求16所述的半导体器件，其中所述层是单一体绝缘层。
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