TWI647748B - 鰭式場效電晶體元件結構與其形成方法 - Google Patents

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Abstract

本揭露提供一種鰭式場效電晶體元件結構(FinFET device structure)，包括：一鰭式結構，形成於一基板之上；以及一閘極結構，橫跨於該鰭式結構之上，其中該閘極結構包括一閘極電極層，其中該閘極電極層包括一上部份高於該鰭式結構與一下部份低於該鰭式結構，該上部份具有一頂表面，該下部份具有一底表面，該頂表面具有一第一寬度，該底表面具有一第二寬度，且該第一寬度大於該第二寬度。

Description

鰭式場效電晶體元件結構與其形成方法
本揭露係有關於一種半導體結構，且特別有關於一種鰭式場效電晶體元件結構與其形成方法。
半導體裝置使用於各種電子應用中，舉例而言，諸如個人電腦、手機、數位相機以及其他電子設備。半導體裝置的製造通常是藉由在半導體基板上依序沉積絕緣層或介電層材料、導電層材料以及半導體層材料，接著使用微影製程圖案化所形成的各種材料層，藉以在此半導體基板之上形成電路零件及組件。通常在單一個半導體晶圓上製造許多積體電路，並且藉由沿著切割線在積體電路之間進行切割，以切割位在晶圓上的各個晶粒。舉例而言，接著將個別的晶粒分別封裝在多晶片模組中或其它類型的封裝結構中。
隨著半導體工業進展到奈米技術製程節點，以追求高裝置密度、高性能與低成本。因為製造與設計方面的問題所帶來的挑戰，因此三維設計開始發展，例如鰭式場效電晶體(FinFET)。鰭式場效電晶體(FinFET)具有從基板延伸出來的薄的垂直”鰭”。鰭式場效電晶體的通道形成於垂直鰭之中。閘極位於鰭之上。鰭式場效電晶體之優點可包括降低短通道效應與高電流流通。
雖然現有的鰭式場效電晶體元件及其製造方法已普遍足以達成預期的目標，然而卻無法完全滿足所有需求。
本揭露提供一種鰭式場效電晶體元件結構(FinFET device structure)，包括：一鰭式結構，形成於一基板之上；以及一閘極結構，橫跨於該鰭式結構之上，其中該閘極結構包括一閘極電極層，其中該閘極電極層包括一上部份高於該鰭式結構與一下部份低於該鰭式結構，該上部份具有一頂表面，該下部份具有一底表面，該頂表面具有一第一寬度，該底表面具有一第二寬度，且該第一寬度大於該第二寬度。
本揭露亦提供一種鰭式場效電晶體元件結構，包括：一鰭式結構，形成於一基板之上；一隔離結構，形成在該基板之上，其中該鰭式結構之一部份埋設於該隔離結構之中；以及一第一閘極結構橫越於該鰭式結構之上，其中該第一閘極結構之一部份形成於該隔離結構之上，其中該第一閘極結構包括一第一閘極電極層，該閘極電極層包括一上部份高於該鰭式結構與一下部份低於該鰭式結構，該上部份具有垂直側壁，該下部份具有傾斜側壁。
本揭露又提供一種鰭式場效電晶體元件結構之形成方法，包括：形成一鰭式結構於一基板之上；形成一隔離結構於該基板之上，其中該鰭式結構之一部份埋設於該隔離結構之中；以及形成一閘極結構於該鰭式結構與該隔離結構之上，其中該閘極結構包括一閘極電極層，該閘極電極層包括一上部份高於該鰭式結構與一下部份低於該鰭式結構，該上部份具有 一頂表面，該下部份具有一底表面，該頂表面具有一第一寬度，該底表面具有一第二寬度，且該第一寬度大於該第二寬度。
100‧‧‧鰭式場效電晶體元件結構
102‧‧‧基板
104‧‧‧鰭式結構
107‧‧‧介電材料
108‧‧‧隔離結構
110‧‧‧虛設閘極電極層
110a‧‧‧上部份
110b‧‧‧下部份
110’‧‧‧蝕刻後的虛設閘極電極層
111‧‧‧間隙壁
114‧‧‧通道區域
112‧‧‧源極區域
116‧‧‧汲極區域
121‧‧‧蝕刻製程
126‧‧‧源極/汲極(S/D)結構
136‧‧‧層間介電層結構
138‧‧‧溝槽
142‧‧‧閘極介電層
144‧‧‧閘極電極層
144a‧‧‧上部份
144b‧‧‧下部份
146‧‧‧閘極結構
204‧‧‧介電層
206‧‧‧硬罩幕層
208‧‧‧光阻層
212a‧‧‧第一硬罩幕層
212b‧‧‧第二硬罩幕層
214‧‧‧光阻層
300a‧‧‧第一閘極電晶體
300b‧‧‧第二閘極電晶體
300c‧‧‧第三閘極電晶體
300d‧‧‧第四閘極電晶體
352‧‧‧溝槽
354‧‧‧第一溝槽
356‧‧‧第二溝槽
W1‧‧‧第一寬度
W2‧‧‧第二寬度
W3‧‧‧第三寬度
H1‧‧‧第一高度
H2‧‧‧第二高度
根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，圖示並未必按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。
第1圖顯示依據本揭露之一些實施例之鰭式場效電晶體結構(FinFET device structure)100之透視圖。
第2A-2M圖顯示依據本揭露之一些實施例之形成鰭式場效電晶體結構(FinFET device structure)100之各個製程階段之剖面圖。
第3圖顯示依據本揭露之一些實施例之鰭式場效電晶體結構(FinFET device structure)100之上視圖。
第4A-4F、4D’圖顯示依據本揭露之一些實施例之形成鰭式場效電晶體結構(FinFET device structure)100之各個製程階段之剖面圖。
第5A-5C圖顯示依據本揭露之一些實施例之形成鰭式場效電晶體結構(FinFET device structure)100之各個製程階段之剖面圖。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用 以限定。例如，若是本揭露書敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
下文描述實施例的各種變化。藉由各種視圖與所繪示之實施例，類似的元件標號用於標示類似的元件。應可理解的是，額外的操作步驟可實施於所述方法之前、之間或之後，且在所述方法的其他實施例中，可以取代或省略部分的操作步驟。
本揭露提供形成鰭式場效電晶體(FinFET)元件結構之實施例。第1圖顯示依據本揭露之一些實施例之鰭式場效電晶體結構(FinFET device structure)100之透視圖。
請參見第1A圖，提供基板102。基板102可以由矽或其他半導體材料所組成。另外且額外的，基板102可包括其他元素半導體，例如，鍺。在一些實施例中，基板102由化合物半導體所組成，例如，碳化矽(silicon carbide,SiC)、砷化鎵(gallium arsenic,GaAs)、砷化銦(indium arsenide,InAs)或磷化銦(indium phosphide,InP)。在一些實施例中，基板102由合金半導體所組成，例如矽鍺(Silicon germanium,SiGe)、矽碳化鍺(silicon germanium carbide,SiGeC)、砷磷化鎵(gallium arsenic phosphide,GaAsP)或磷化鎵銦(gallium indium phosphide,GaInP)。在一些實施例中，基板102包括磊晶層。舉例而言，基板102是磊晶層位於塊狀半導體之上。
鰭式場效電晶體結構(FinFET device structure)100包括一或多個鰭式結構104(例如矽鰭)從基板102延伸向上。鰭式結構104可選擇性地包括鍺。藉由使用合適的製程，例如微影製程與蝕刻製程，以形成鰭式結構104。在一些實施例中，藉由乾式蝕刻或濕式蝕刻製程蝕刻基板102而獲得鰭式結構104。
形成隔離結構108，例如淺溝隔離結構(STI)，圍繞鰭式結構104。在一些實施例中，隔離結構108圍繞鰭式結構104之下部份，鰭式結構104之上部份延伸突出於隔離結構108，如第1圖所示。另言之，鰭式結構104之一部份埋設於隔離結構108之中。隔離結構108用於避免電子干擾或串音(crosstalk)。
鰭式場效電晶體結構(FinFET device structure)100尚包括閘極堆疊結構，閘極堆疊結構包括閘極電極層144與閘極介電層142。閘極堆疊結構形成於鰭式結構104之中心部份之上。在一些實施例中，多個閘極堆疊結構形成於鰭式結構104之上。其他數層也可存在於閘極結構之中，例如蓋層、界面層、間隙元件及/或其他合適的結構。
閘極介電層142可包括介電材料，例如氧化矽、氮化矽、氮氧化矽、高介電常數(high-k)介電材料或上述之組合。高介電常數材料可以包括氧化鉿(hafnium oxide)、氧化鋯(zirconium oxide)、氧化鋁(aluminum oxide)、二氧化鉿-氧化鋁 合金(hafnium dioxide-alumina alloy)、氧化鉿矽(hafnium silicon oxide)、氮氧化鉿矽(hafnium silicon oxynitride)、氧化鉿鉭(hafnium tantalum oxide)、氧化鉿鈦(hafnium titanium oxide)、氧化鉿鋯(hafnium zirconium oxide)、類似的材料或上述之組合。
閘極電極層144可包括多晶矽或金屬。金屬包括氮化鉭(tantalum nitride,TaN)、矽化鎳(nickel silicon,NiSi)、矽化鈷(cobalt silicon,CoSi)、鉬(molybdenum,Mo)、銅(copper,Cu)、鎢(tungsten,W)、鋁(aluminum,Al)、鈷(cobalt,Co)、鋯(zirconium,Zr)、鉑(platinum,Pt)或其他合適的材料。閘極電極層144可由閘極後製程(或閘極取代製程)所形成。在一些實施例中，閘極堆疊結構包括其他層，例如介面層、蓋層、擴散/阻障層或其他合適的層。
鰭式結構104包括通道區域114，閘極電極層144與閘極介電層142圍繞或包圍通道區域114。可摻雜鰭式結構104，以提供合適的通道作為n型鰭式場效電晶體結構(NMOS)或p型鰭式場效電晶體結構(PMOS)。可藉由合適的製程，例如離子佈植製程、擴散製程、退火製程、其他合適的製程或上述之組合摻雜鰭式結構104。鰭式結構104包括通道區域114介於源極區域112與汲極區域116之間。鰭式場效電晶體結構(FinFET device structure)100可以是元件，元件被包括於微處理器、記憶胞器(例如靜態隨機存取記憶體(Static Random-Access Memory,SRAM)及/或其他積體電路之中。
第2A-2M圖顯示依據本揭露之一些實施例之形成 鰭式場效電晶體結構(FinFET device structure)100之各個製程階段之剖面圖。
請參見第2A圖，介電層204與硬罩幕層206形成於基板102之上，且光阻層208形成於硬罩幕層206之上。藉由圖案化製程圖案化光阻層208。圖案化製程包括微影製程與蝕刻製程。微影製程包括光阻塗佈(photoresist coating)(例如旋轉塗佈)、軟烘烤(soft baking)、光罩對準(mask aligning)、曝光(exposure)、曝光後烘烤(post-exposure)、光阻顯影(developing photoresist)、潤洗(rising)、乾燥(例如硬烘烤(hard baking))。蝕刻製程包括乾式蝕刻製程、濕式蝕刻製程或上述之組合。
介電層204是介於基板102與硬罩幕層206之間的緩衝層。另外，當去除硬罩幕層206時，介電層204用作停止層。介電層204可以由氧化矽所形成。硬罩幕層206可以由氧化矽、氮化矽、氮氧化矽或其他合適的材料所形成。在一些其他實施例中，大於一個硬罩幕層206形成於介電層104之上。
藉由沉積製程以形成介電層204和硬罩幕層206，例如化學氣相沉積(chemical vapor deposition,CVD)製程、高密度電漿化學氣相沉積(high-density plasma chemical vapor deposition,HDPCVD)製程、旋塗製程、濺鍍(sputtering)製程或其他合適的製程。
根據一些實施例，如第2B圖所示，在圖案化光阻層208之後，藉由將圖案化的光阻層208作為罩幕，以圖案化介電層204和硬罩幕層206。結果得到圖案化的介電層204和圖案化的硬罩幕層206。然後，去除圖案化的光阻層208。
藉由將圖案化的介電層204和圖案化的硬罩幕層206用作罩幕，對基板102進行蝕刻製程，以形成鰭式結構104。蝕刻製程可以是乾式蝕刻製程或濕式蝕刻製程。蝕刻製程可以是時間控制的製程，並且蝕刻製程持續到鰭式結構104達到預定的高度。
需注意的是，可以根據實際應用來調節鰭式結構104的數量，並且不限於一個鰭式結構104。在一些其他實施例中，鰭式結構104具有從上部至下部逐漸增大的寬度。
然後，根據一些實施例，如第2C圖所示，介電材料107形成在於鰭式結構104之上。在一些實施例中，介電材料107由氧化矽、氮化矽、氮氧化矽、摻雜氟化物的矽酸鹽玻璃(fluoride-doped silicate glass,FSG)或其他低介電常數介電材料(low-k dielectric material)所形成。可以藉由化學氣相沉積(CVD)製程、旋塗玻璃製程(spin-on-glass process)或其他合適的製程，以沉積介電材料107。
然後，如第2D圖所示，根據一些實施例，薄化或平坦化介電材料107，以形成隔離結構108。在一些實施例中，藉由化學機械研磨(chemical mechanical polishing,CMP)製程薄化介電材料107。如此一來，暴露鰭式結構104之上部份且移除介電層204和硬罩幕層206。隔離結構108之頂表面與鰭式結構104之頂表面等高。
然後，如第2E圖所示，根據一些實施例，移除隔離結構108之上部份。因此，鰭式結構104延伸突出於隔離結構108。另言之，鰭式結構104之上部份高於隔離結構108。藉由 濕式蝕刻製程或乾式蝕刻製程移除隔離結構108之上部份。剩餘的隔離結構108作為淺溝隔離結構(STI)。
然後，如第2F圖所示，根據一些實施例，虛設閘極電極層110形成於鰭式結構104與隔離結構108之上。
在一些實施例中，虛設閘極電極層110由導電或非導電材料所組成。在一些實施例中，虛設閘極電極層110由多晶矽所組成。藉由沉積製程形成虛設閘極電極層110，例如化學氣相沉積製程(CVD)、物理氣相沉積製程(PVD)、原子層沉積製程(ALD)、高密度電漿化學氣相沉積製程(HDPCVD)、金屬氧化物化學氣相沉積製程(MOCVD)或電漿增強化學氣相沉積製程(PECVD)。
形成虛設閘極電極層110之後，如第2G圖所示，根據一些實施例，第一硬罩幕層212a與第二硬罩幕層212b形成於虛設閘極電極層110之上。光阻層214形成於第二硬罩幕層212b之上。之後，圖案化光阻層214，以形成圖案化後的光阻層214。圖案化後的光阻層214用於保護其下方各層免受後續製程之蝕刻。
然後，如第2H圖所示，根據一些實施例，圖案化第一硬罩幕層212a與第二硬罩幕層212b，且移除一部份之虛設閘極電極層110，以形成蝕刻後的虛設閘極電極層110’。藉由蝕刻製程121，例如濕式蝕刻製程或乾式蝕刻製程，移除一部份之虛設閘極電極層110。
蝕刻後的虛設閘極電極層110’包括上部份110a與下部份110b，上部份110a高於鰭式結構104之頂表面，下部份 110b低於鰭式結構104之頂表面。上部份110a具有垂直側壁，且下部分110b具有傾斜側壁。下部分110b具有梯形(trapezoidal)形狀(顯示於第4D’圖中)。
上部份110a具有頂表面，頂表面具有第一寬度W1且下部分110b具有底表面，底表面具有第二寬度W2。下部分110b具有漸尖寬度，漸尖寬度從下部份之底表面逐漸漸尖至下部份之頂表面。
虛擬介面介於上部份110a與下部份110b之間，且該虛擬介面具有第三寬度W3。在一些實施例中，第一寬度W1大於第二寬度W2。在一些實施例中，第三寬度W3小於或等於第二寬度W2。在一些實施例中，第二寬度W2與第三寬度W3之差值(△W=W2-W3)介於約0奈米至約15奈米。如果差值大於15奈米，閘極電極層144(顯示於第2M圖中)可能難以填入溝槽138(顯示於第2L圖)，藉由移除虛設閘極電極層110而形成溝槽138。如果差值小於0奈米，可能會很難形成源極/汲極(S/D)結構116(顯示於第2J圖)。
虛擬介面用於定義兩個部份但實際上並未有真實的介面介於上部份110a與下部份110b之間。此介面可視為上部份110a之底表面。此外，該介面可視為下部份110b之頂表面。在一些實施例中，此虛擬介面大致上與鰭式結構104之頂表面。
如果蝕刻後的虛設閘極電極層110’之上部份在水平方向具有延伸部份，閘極結構可能會突出，當閘極結構取代蝕刻後的虛設閘極電極層110’時。突出的閘極結構可能會與接觸結構接觸，此接觸結構之形成位置相鄰於突出的閘極結構。 如此一來，可能發生電性短路問題。更特定而言，閘極電極層144的突出問題可能會降低鰭式場效電晶體結構(FinFET device structure)100之性能表現。
基板102是晶圓的一部份。在一些實施例中，晶圓包括中心區域與邊緣區域，而突出問題在晶圓的邊緣區域會變得比中心區域嚴重。因此，應該好好控制在邊緣區域之蝕刻氣體。
為了降低突出問題，如第2H圖所示，蝕刻後的虛設閘極電極層110’具有垂直上部份110a與低於鰭式結構104之凹陷的下部份110b。另言之，蝕刻後的虛設閘極電極層110’之凹陷的下部份110b具有凹陷的側壁部份。
上部份110a具有第一高度H1，且下部份110b具有第二高度H2。在一些實施例中，第一高度H1高於第二高度H2。
形成蝕刻後的虛設閘極電極層110’之後，如第2I圖所示，根據一些實施例，間隙壁111形成於蝕刻後的虛設閘極電極層110’之相對兩側之側壁上。在一些實施例中，間隙壁111由氮化矽、碳化矽、氮氧化矽、氧化矽、其他合適的材料或上述之組合所組成。
之後，如第2J圖所示，根據一些實施例，移除鰭式結構104之上部份，以形成凹口(未顯示)，且源極/汲極(S/D)結構126形成於凹口之中。
在一些實施例中，源極/汲極(S/D)結構126是應力源極/汲極(S/D)結構。在一些實施例中，藉由磊晶製程，成長應力材料於鰭式結構104之凹口中，以形成源極/汲極(S/D)結構 126。此外，應力材料之晶格常數不同於基板102之晶格常數。
在一些實施例中，源極/汲極(S/D)結構126包括鍺germanium(Ge)、矽鍺(silicon germanium(SiGe)、砷化銦(indium arsenide,InAs)、砷化銦鍺(indium germanium arsenide,InGaAs)、銻化銦(indium antimonide,InSb)、砷化鎵(germanium arsenide,GaAs)、銻化鍺(germanium antimonide,GaSb)、磷化銦鋁(indium aluminum phosphide,InAlP)、磷化銦(indium phosphide,InP)或上述之組合。磊晶製程包括選擇性磊晶成長製程(selective epitaxial growth,SEG)、化學氣相沉積製程(例如氣相磊晶(vapor-phase epitaxy,VPE)及/或超高真空化學氣相沉積(ultra-high vacuum CVD(UHV-CVD))、分子束磊晶(molecular beam epitaxy)、其他合適的磊晶製程。
在一些實施例中，在形成源極/汲極(S/D)結構126之後，接觸蝕刻停止層(CESL)形成於源極/汲極(S/D)結構126與蝕刻後之虛設閘極結構110’之上。在一些實施例中，接觸蝕刻停止層包括氮化矽、氮氧化矽及/或其他合適的材料。可藉由電漿增強化學氣相沉積製程(PECVD)、低壓化學氣相沉積製程(LPCVD)、原子層沉積製程(ALD)或其他合適的製程形成接觸蝕刻停止層。
之後，如第2K圖所示，根據一些實施例，層間介電層材料形成於鰭式結構104之上與基板102之上。在一些實施例中，層間介電層材料形成於隔離結構108之上，且之後藉由平坦化，以形成層間介電層結構136。
形成層間介電層結構136之後，如第2L圖所示，根 據一些實施例，移除蝕刻後之虛設閘極結構110’，以形成溝槽138於層間介電層結構136之中。藉由進行蝕刻製程，以移除蝕刻後之虛設閘極結構110’。需注意的是，並未移除鰭式結構104，因此，由於溝槽138而暴露鰭式結構104之中間部份。
形成溝槽138之後，如第2M圖所示，根據一些實施例，閘極介電層142與閘極電極層144依序形成於溝槽138之中。因而得到具有閘極介電層142與閘極電極層144之閘極結構146。
閘極介電層142具有上部份與下部份，上部份高於鰭式結構104之頂表面且下部份低於鰭式結構104之頂表面。
在一些實施例中，閘極介電層142由高介電常數(high-k)材料所組成。高介電常數材料可以包括氧化鉿(hafnium oxide)、氧化鋯(zirconium oxide)、氧化鋁(aluminum oxide)、二氧化鉿-氧化鋁合金(hafnium dioxide-alumina alloy)、氧化鉿矽(hafnium silicon oxide)、氮氧化鉿矽(hafnium silicon oxynitride)、氧化鉿鉭(hafnium tantalum oxide)、氧化鉿鈦(hafnium titanium oxide)、氧化鉿鋯(hafnium zirconium oxide)、或類似的材料。
閘極電極層144具有上部份144a高於鰭式結構104之頂表面與下部份144b低於鰭式結構104之頂表面。閘極電極層144之上部份具有一致的寬度，且閘極電極層144之下部份具有變化的寬度。
在一些實施例中，閘極電極層144由金屬材料所組成。金屬材料可以包括N型功函金屬或P型功函金屬。N型功函 金屬包括鎢(W)、銅(Cu)、鈦(Ti)、銀(Ag)、鋁(Al)、鈦鋁合金(TiAl)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、碳氮化鉭(TaCN)、氮化鉭矽(TaSiN)、錳(Mn)、鋯(Zr)或上述之組合。P功函金屬包括氮化鈦(TiN)、氮化鎢(WN)、氮化鉭(TaN)、釕(Ru)或上述之組合。
如第2M圖所示，閘極電極層144具有上部份144a與下部份144b。上部份144a具有垂直側壁，且下部份144b具有傾斜側壁。下部份144b具有漸尖寬度，漸尖寬度從下部份144b之底表面逐漸漸尖至下部份144b之頂表面。需注意的是，閘極電極層144之上部份144a具有垂直側壁，用以避免突出問題。因此能改善鰭式場效電晶體元件結構100之性能表現。
閘極電極層144之上部份144a具有第一高度，且閘極電極層144之下部份144b具有第二高度。第一高度大於第二高度，以填充更多的更多的金屬材料高於鰭式結構104。
上部份144a具有頂表面，頂表面具有第一寬度，且下部份144b具有底表面，底表面具有第二寬度。第一寬度大於第二寬度。需注意的是，當第一寬度大於第二寬度時，能避免源極引發能障衰退(drain-induced barrier lowering,DIBL)。此外，當第一寬度大於第二寬度時，能避免崩潰電壓(breakdown voltage,Vbd)的拖尾問題(tailing problem)(將崩潰電壓Vbd分佈於較寬的電壓值範圍)。
第3圖顯示依據本揭露之一些實施例之鰭式場效電晶體結構(FinFET device structure)100之上視圖。鰭式場效電晶體結構100包括多個鰭式結構104與多個閘極結構110。閘 極結構110橫跨於鰭式結構104之上。隔離結構108圍繞鰭式場效電晶體結構100。
如第3圖所示，鰭式結構104大致上彼此平行。閘極結構110也可彼此平行且大致上垂直於鰭式結構104。在一些實施例中，當從上視圖觀察時，閘極結構110也可稱為閘極電極線。
第一閘極電晶體300a與第二閘極電晶體300b形成於第一鰭式結構104a之上。第三閘極電晶體300c與第四閘極電晶體300d形成第二鰭式結構104b之上。
第4A-4F圖顯示依據本揭露之一些實施例之形成鰭式場效電晶體結構(FinFET device structure)100之各個製程階段之剖面圖。第4A-4F圖係沿著第3圖之AA’剖線得到的剖面圖。
請參見第4A圖，閘極電極層110形成於第一鰭式結構104a、第二鰭式結構104b與隔離結構108之上。隔離結構108之頂表面低於鰭式結構104之頂表面。之後，第一硬罩幕層212a與第二硬罩幕層212b形成於閘極電極層110之上。
形成第二硬罩幕層212b之後，如第4B圖所示，根據一些實施例，光阻層214形成於第二硬罩幕層212b之上。之後，圖案化光阻層214。
圖案化光阻層214之後，如第4C圖所示，根據一些實施例，圖案化一部份之第一硬罩幕層212a與第二硬罩幕層212b，以形成溝槽352。
形成溝槽352之後，如第4D圖所示，根據一些實施 例，藉由第一硬罩幕層212a與第二硬罩幕層212b作為光罩，以圖案化一部份之閘極電極層110。因此，第一溝槽354形成高於鰭式結構104與位於閘極電極層110之中。第二溝槽356形成高於隔離結構108與位於閘極電極層110之中。
藉由蝕刻製程121移除部份的閘極電極層110。在一些實施例中，蝕刻製程是電漿製程。電漿製程包括使用蝕刻氣體，例如溴化氫(HBr)。在一些實施例中，電漿製程中也可使用氦氣與氧氣。蝕刻氣體在蝕刻製程中的流速範圍為約700sccm至約1000sccm。如果流速小於700sccm，蝕刻選擇比會變差。如果流速大於1000sccm，會難以控制蝕刻速度。
在一些實施例中，於功率範圍為約350瓦(Watt)至約1500瓦(Watt)之間進行蝕刻製程。如果功率小於350瓦，蝕刻選擇比會變差。如果功率大於1500瓦，會難以控制蝕刻速度。在一些實施例中，於壓力範圍為約10托耳(torr)至約100托耳(torr)之間進行蝕刻製程。如果壓力小於10托耳(torr)，蝕刻選擇比會變差。如果壓力大於100托耳(torr)，會難以控制蝕刻速度。
須注意的是，基板102是晶圓的一部份，且晶圓包括中心區域與邊緣區域。在晶圓的邊緣區域的第二寬度W2的尺寸會比在晶圓的中心區域難控制。為了讓第二寬度W2大於或等於第三寬度W3，在一些實施例中，蝕刻氣體在邊緣區域之數量比上蝕刻氣體在全部區域之數量之比率範圍為約10體積%至約50體積%。如果蝕刻氣體的比率小於10體積%或大於50體積%，可能會增加中心區域與邊緣區域之間的承載效應(loading effect)，且因此會難以控制第一寬度W1之尺寸或第二寬度W2之尺寸。
第4D’圖顯示依據本揭露之一些實施例之第4D圖之區域A的放大圖。如第4D’圖所示，閘極電極層110包括上部份110a與下部份110b。上部份110a位於高於鰭式結構104a,104b之頂表面。下部份110b位於低於鰭式結構104a,104b之頂表面。閘極電極層110之上部份110a具有垂直側壁且閘極電極層110之下部份110b具有傾斜側壁。
介面層介於上部份110a與下部份110b之間。介面層並非真正的界面，且此介面僅是用於定義閘極電極層110之形狀。介面層可視為上部份110a之底表面。此外，介面層可視為下部份110b之頂表面。
上部份110a具有均勻的寬度，且下部份110b具有變化的寬度。上部份110a具有第一寬度W1，介面具有第三寬度W3。下部份110b之底表面具有第二寬度W2。在一些實施例中，第一寬度W1大於第二寬度W2，且第二寬度W2大於第三寬度W3。在一些實施例中，第二寬度W2與第三寬度W3之差值(△W=W2-W3)介於約0奈米至約15奈米。如果差值大於15奈米，閘極電極層144可能難以填入溝槽138中(顯示於第2L圖)，溝槽138藉由移除虛設閘極電極層110而形成。如果差值小於0奈米，可能會很難形成源極/汲極(S/D)結構116(顯示於第2J圖)。
之後，移除第一硬罩幕層212a與第二硬罩幕層212b，且間隙壁111形成於虛設閘極結構110之相對側壁上。之後，如第4E圖所示，根據一些實施例，介電材料填入溝槽354、 356之中與閘極電極層110之上。
填充介電材料之後，藉由平坦化製程，例如化學機械研磨製程(CMP)，移除一部份位於溝槽354、356之外的介電材料。因此，得到層間介電層結構136。層間介電層結構136位於兩個相鄰的閘極結構146之間，且層間介電層結構136包括上部份與下部份，下部份寬於上部份。
之後，移除閘極電極層110，以形成溝槽(圖中未顯示)，且如第4F圖所示，根據一些實施例，閘極介電層142與閘極電極層144依序填入溝槽之中。在一些實施例中，閘極介電層142是高介電常數(high-k)介電層，且閘極電極層144是金屬閘極電極。另言之，形成高介電常數(high-k)介電層/金屬閘極電極堆疊結構(HK/MG stack structure)於鰭式結構104之上。
如第4F圖所示，閘極介電層142與閘極電極層144分成四個部份，且分別形成第一閘極電晶體300a、第二閘極電晶體300b、第三閘極電晶體300c與第四閘極電晶體300d。每一個第一閘極電晶體300a、第二閘極電晶體300b、第三閘極電晶體300c與第四閘極電晶體300d都是由閘極介電層142與閘極電極層144所組成。層間介電層結構136位於第一閘極電晶體300a與第二閘極電晶體300b之間。此外，層間介電層結構136位於第三閘極電晶體300c與第四閘極電晶體300d之間。
第5A-5C圖顯示依據本揭露之一些實施例之形成鰭式場效電晶體結構(FinFET device structure)100之各個製程階段之剖面圖。第5A-5C圖係沿著第3圖之BB’剖線得到的剖面圖。
請參見第5A圖，第一硬罩幕層212a與第二硬罩幕層212b形成於閘極電極層110之上。
之後，如第5B圖所示，根據一些實施例，圖案化第一硬罩幕層212a與第二硬罩幕層212b，以形成圖案化之第一硬罩幕層212a與圖案化之第二硬罩幕層212b。
之後，如第5C圖所示，根據一些實施例，使用圖案化後之第一硬罩幕層212a與圖案化後之第二硬罩幕層212b作為光罩，以蝕刻閘極電極層110，形成上部份110a與下部份110b。上部份110a高於鰭式結構104之頂表面，且下部份110b位於低於鰭式結構104之頂表面。閘極電極層110之上部份110a具有垂直側壁以避免突出問題。
上部份110a具有頂表面，頂表面具有第一寬度，下部份110b具有底表面，底表面具有第二寬度。第一寬度大於第二寬度。須注意的是，當第一寬度等於第二寬度時，能避免源極引發能障衰退(drain-induced barrier lowering,DIBL)。此外，當第一寬度大於第二寬度時，能避免崩潰電壓(breakdown voltage,Vbd)的拖尾問題(tailing problem)(將崩潰電壓Vbd分佈於較寬的電壓值範圍)。
之後，如果閘極電極層110由多晶矽所組成的話，將可移除閘極電極層110且用金屬電極層取代閘極電極層110。
本揭露提供鰭式場效應電晶體(FinFET)元件結構與其製法的實施例。鰭式場效應電晶體元件結構包括鰭式結構形成於基板之上且閘極結構形成於鰭式結構之上。閘極結構包括上部份與下部份。上部份具有頂表面，且下部份具有底表 面。頂表面寬於底表面。上部份具有垂直側壁，以避免突出問題。因此，能改善鰭式場效應電晶體元件結構之可靠度與性能表現。
在一些實施例中，本揭露提供一種鰭式場效電晶體元件結構(FinFET device structure)包括：一鰭式結構，形成於一基板之上；以及一閘極結構，橫跨於該鰭式結構之上，其中該閘極結構包括一閘極電極層，其中該閘極電極層包括一上部份高於該鰭式結構與一下部份低於該鰭式結構，該上部份具有一頂表面，該下部份具有一底表面，該頂表面具有一第一寬度，該底表面具有一第二寬度，且該第一寬度大於該第二寬度。
在一些實施例中，本揭露提供一種鰭式場效電晶體元件結構，包括：一鰭式結構，形成於一基板之上；一隔離結構，形成在該基板之上，其中該鰭式結構之一部份埋設於該隔離結構之中；以及一第一閘極結構橫越於該鰭式結構之上，其中該第一閘極結構之一部份形成於該隔離結構之上，其中該第一閘極結構包括一第一閘極電極層，該閘極電極層包括一上部份高於該鰭式結構與一下部份低於該鰭式結構，該上部份具有垂直側壁，該下部份具有傾斜側壁。
本揭露又提供一種鰭式場效電晶體元件結構之形成方法，包括：形成一鰭式結構於一基板之上；形成一隔離結構於該基板之上，其中該鰭式結構之一部份埋設於該隔離結構之中；以及形成一閘極結構於該鰭式結構與該隔離結構之上，其中該閘極結構包括一閘極電極層，該閘極電極層包括一上部份高於該鰭式結構與一下部份低於該鰭式結構，該上部份具有 一頂表面，該下部份具有一底表面，該頂表面具有一第一寬度，該底表面具有一第二寬度，且該第一寬度大於該第二寬度。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與在此介紹的實施例等相同之優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (14)

  1. 一種鰭式場效電晶體元件結構(FinFET device structure)，包括：一鰭式結構，形成於一基板之上；一閘極結構，橫跨於該鰭式結構之上，其中該閘極結構包括一閘極電極層，其中該閘極電極層包括一上部份高於該鰭式結構與一下部份低於該鰭式結構，該上部份具有一頂表面，該下部份具有一底表面，該頂表面具有一第一寬度，該底表面具有一第二寬度，且該第一寬度大於該第二寬度，其中該下部份具有一第三寬度，且該第三寬度小於該第二寬度，其中該上部份的一第一高度大於該下部份的一第二高度；以及一間隙壁，鄰近於該閘極結構，其中該間隙壁具有背離該閘極結構的一表面、朝向該基板的一第一表面以及相對於該第一表面的一第二表面，且背離該閘極結構的該表面從該第一表面至該第二表面順應該閘極結構之一側壁的一形狀。
  2. 如申請專利範圍第1項所述之鰭式場效電晶體元件結構，其中一虛擬介面係形成於該上部份與該下部份之間，其中該虛擬介面大致上與該鰭式結構之一頂表面等高。
  3. 如申請專利範圍第1項所述之鰭式場效電晶體元件結構，其中該閘極電極層之該下部份具有一梯形(trapezoidal)形狀。
  4. 如申請專利範圍第1項所述之鰭式場效電晶體元件結構，其中該下部份具有一漸尖寬度，該漸尖寬度從該下部份之該底表面逐漸漸尖至該下部份之一頂表面。
  5. 一種鰭式場效電晶體元件結構，包括：一鰭式結構，形成於一基板之上；一隔離結構，形成在該基板之上，其中該鰭式結構之一部份埋設於該隔離結構之中；以及一第一閘極結構橫越於該鰭式結構之上，其中該第一閘極結構之一部份形成於該隔離結構之上，其中該第一閘極結構包括一第一閘極電極層，該閘極電極層包括一上部份高於該鰭式結構與一凹陷的下部份低於該鰭式結構，該上部份具有垂直側壁及一底壁，且該凹陷的下部份具有傾斜側壁，且該上部份之底壁及該凹陷的下部份之傾斜側壁之夾角為銳角。
  6. 如申請專利範圍第5項所述之鰭式場效電晶體元件結構，其中該第一閘極結構之該上部份具有一第一高度，且該第一閘極結構之該下部份具有一第二高度，且該第一高度高於該第二高度。
  7. 如申請專利範圍第5項所述之鰭式場效電晶體元件結構，其中該上部份具有一頂表面，該下部份具有一底表面，該頂表面具有一第一寬度，該底表面具有一第二寬度，且該第一寬度大於該第二寬度。
  8. 如申請專利範圍第7項所述之鰭式場效電晶體元件結構，其中一虛擬介面介於該上部份與該下部份之間，且該虛擬介面具有一第三寬度，該第三寬度小於或等於該第二寬度。
  9. 如申請專利範圍第5項所述之鰭式場效電晶體元件結構，尚包括：一第二閘極結構，橫越該鰭式結構之上，其中該第二閘極結構之一部份形成於該隔離結構之上；以及一層間介電層(ILD)，形成於該第一閘極結構與該第二閘極結構之間，其中該層間介電層(ILD)包括一上部份與一下部份，該下部份寬於該上部份。
  10. 如申請專利範圍第9項所述之鰭式場效電晶體元件結構，其中該層間介電層(ILD)之該上部份具有一固定寬度，該層間介電層(ILD)之該下部份具有一變化的寬度。
  11. 如申請專利範圍第10項所述之鰭式場效電晶體元件結構，其中該層間介電層(ILD)之該下部份具有傾斜側壁，該傾斜側壁從該下部份之一頂表面逐漸漸尖到該下部份之一底表面。
  12. 一種鰭式場效應電晶體(FinFET)元件結構之形成方法，包括：形成一鰭式結構於一基板之上；形成一隔離結構於該基板之上，其中該鰭式結構之一部份埋設於該隔離結構之中；形成一閘極結構於該鰭式結構與該隔離結構之上，其中該閘極結構包括一閘極電極層，該閘極電極層包括一上部份高於該鰭式結構與一下部份低於該鰭式結構，該上部份具有一頂表面，該下部份具有一底表面，該頂表面具有一第一寬度，該底表面具有一第二寬度，且該第一寬度大於該第二寬度，其中該下部份具有一第三寬度，且該第三寬度小於該第二寬度，其中該上部份的一第一高度大於該下部份的一第二高度；以及形成一間隙壁鄰近於該閘極結構，其中該間隙壁具有背離該閘極結構的一表面、朝向該基板的一第一表面以及相對於該第一表面的一第二表面，且背離該閘極結構的該表面從該第一表面至該第二表面順應該閘極結構之一側壁的一形狀。
  13. 如申請專利範圍第12項所述之鰭式場效電晶體元件結構之形成方法，其中形成該閘極結構於該鰭式結構與該隔離結構之上包括：形成一閘極材料於該鰭式結構與該隔離結構之上；形成一硬罩幕層於該閘極材料之上；圖案化該硬罩幕層；以及藉由該硬罩幕層作為一光罩，蝕刻該閘極材料，以形成該閘極結構。
  14. 如申請專利範圍第12項所述之鰭式場效電晶體元件結構之形成方法，尚包括：形成一層間介電層結構於該基板之上與相鄰於該閘極結構；移除該閘極結構，以於層間介電層結構中形成一溝槽；以及填充一閘極介電層與一閘極電極層於該溝槽之中。
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