DE102016100033A1 - Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) und Verfahren zu ihrer Herstellung - Google Patents
Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) und Verfahren zu ihrer Herstellung Download PDFInfo
- Publication number
- DE102016100033A1 DE102016100033A1 DE102016100033.7A DE102016100033A DE102016100033A1 DE 102016100033 A1 DE102016100033 A1 DE 102016100033A1 DE 102016100033 A DE102016100033 A DE 102016100033A DE 102016100033 A1 DE102016100033 A1 DE 102016100033A1
- Authority
- DE
- Germany
- Prior art keywords
- fin
- width
- finfet
- gate
- field effect
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 38
- 238000004519 manufacturing process Methods 0.000 title description 8
- 238000000034 method Methods 0.000 claims abstract description 73
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 239000010410 layer Substances 0.000 claims description 149
- 230000008569 process Effects 0.000 claims description 61
- 238000002955 isolation Methods 0.000 claims description 27
- 238000005530 etching Methods 0.000 claims description 26
- 239000000463 material Substances 0.000 claims description 16
- 239000011229 interlayer Substances 0.000 claims description 3
- 239000003989 dielectric material Substances 0.000 description 15
- 229920002120 photoresistant polymer Polymers 0.000 description 15
- 239000004065 semiconductor Substances 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- 239000007789 gas Substances 0.000 description 8
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 5
- 238000009413 insulation Methods 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 239000010949 copper Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 3
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 3
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 3
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 3
- 229910045601 alloy Inorganic materials 0.000 description 3
- 239000000956 alloy Substances 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 239000007769 metal material Substances 0.000 description 3
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000004528 spin coating Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 229910000673 Indium arsenide Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- CEPICIBPGDWCRU-UHFFFAOYSA-N [Si].[Hf] Chemical compound [Si].[Hf] CEPICIBPGDWCRU-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- AIOWANYIHSOXQY-UHFFFAOYSA-N cobalt silicon Chemical compound [Si].[Co] AIOWANYIHSOXQY-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 229910000449 hafnium oxide Inorganic materials 0.000 description 2
- ZQXQADNTSSMHJI-UHFFFAOYSA-N hafnium(4+) oxygen(2-) tantalum(5+) Chemical compound [O-2].[Ta+5].[Hf+4] ZQXQADNTSSMHJI-UHFFFAOYSA-N 0.000 description 2
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 2
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 2
- 239000011572 manganese Substances 0.000 description 2
- PEUPIGGLJVUNEU-UHFFFAOYSA-N nickel silicon Chemical compound [Si].[Ni] PEUPIGGLJVUNEU-UHFFFAOYSA-N 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910003468 tantalcarbide Inorganic materials 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 2
- 238000000927 vapour-phase epitaxy Methods 0.000 description 2
- 229910005542 GaSb Inorganic materials 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- PWHULOQIROXLJO-UHFFFAOYSA-N Manganese Chemical compound [Mn] PWHULOQIROXLJO-UHFFFAOYSA-N 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- 229910001069 Ti alloy Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 description 1
- VQYPKWOGIPDGPN-UHFFFAOYSA-N [C].[Ta] Chemical compound [C].[Ta] VQYPKWOGIPDGPN-UHFFFAOYSA-N 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- UQZIWOQVLUASCR-UHFFFAOYSA-N alumane;titanium Chemical compound [AlH3].[Ti] UQZIWOQVLUASCR-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- KQHQLIAOAVMAOW-UHFFFAOYSA-N hafnium(4+) oxygen(2-) zirconium(4+) Chemical compound [O--].[O--].[O--].[O--].[Zr+4].[Hf+4] KQHQLIAOAVMAOW-UHFFFAOYSA-N 0.000 description 1
- KUVFGOLWQIXGBP-UHFFFAOYSA-N hafnium(4+);oxygen(2-);titanium(4+) Chemical compound [O-2].[O-2].[O-2].[O-2].[Ti+4].[Hf+4] KUVFGOLWQIXGBP-UHFFFAOYSA-N 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000011068 loading method Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 229910052748 manganese Inorganic materials 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- NFFIWVVINABMKP-UHFFFAOYSA-N methylidynetantalum Chemical compound [Ta]#C NFFIWVVINABMKP-UHFFFAOYSA-N 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000001451 molecular beam epitaxy Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 239000012811 non-conductive material Substances 0.000 description 1
- 125000002524 organometallic group Chemical group 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000003716 rejuvenation Effects 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- HWEYZGSCHQNNEH-UHFFFAOYSA-N silicon tantalum Chemical compound [Si].[Ta] HWEYZGSCHQNNEH-UHFFFAOYSA-N 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000010561 standard procedure Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N titanium dioxide Inorganic materials O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
- H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
- H01L21/32137—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas of silicon-containing layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7846—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the lateral device isolation region, e.g. STI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7856—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with an non-uniform gate, e.g. varying doping structure, shape or composition on different sides of the fin, or different gate insulator thickness or composition on opposing fin sides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/13—Discrete devices, e.g. 3 terminal devices
- H01L2924/1304—Transistor
- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13067—FinFET, source/drain region shapes fins on the silicon surface
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Plasma & Fusion (AREA)
- Inorganic Chemistry (AREA)
- Crystallography & Structural Chemistry (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
Eine FinFET-Vorrichtungsstruktur und ein Verfahren zum Ausbilden von dieser sind bereitgestellt. Die Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) umfasst eine über einem Substrat ausgebildete Finnenstruktur und eine Gatestruktur, die die Finnenstruktur quert. Die Gatestruktur umfasst eine Gateelektrodenschicht, die einen oberen Abschnitt über der Finnenstruktur und einen unteren Abschnitt unter der Finnenstruktur umfasst. Der obere Abschnitt weist eine obere Fläche mit einer ersten Breite auf, der untere Abschnitt weist eine untere Fläche mit einer zweiten Breite auf, und die erste Breite ist größer als die zweite Breite.
Description
- QUERVERWEIS AUF VERWANDTE ANMELDUNGEN
- Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 62/188,028, die am 2. Juli 2015 eingereicht wurde und den Titel „Fin field effect transistor (FinFET) device structure and method for forming the same” trägt und die hier durch Rückbezug in ihrer Gänze aufgenommen ist. Diese Anmeldung ist mit der folgenden, ebenfalls anhängigen und gemeinsam übertragenen Patentanmeldung verwandt: US Serien-Nr. 14/942,491, die am 16. November 2015 eingereicht wurde und den Titel „Fin field effect transistor (FinFET) device structure and method for forming the same” trägt und die hier durch Rückbezug in ihrer Gänze aufgenommen ist.
- ALLGEMEINER STAND DER TECHNIK
- Halbleitervorrichtungen werden in einer Vielfalt von elektronischen Anwendungen, wie z. B. Personalcomputern, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten, verwendet. Halbleitervorrichtungen werden typischerweise gefertigt, indem isolierende oder dielektrische Schichten, leitfähige Schichten und halbleitende Materialschichten nacheinander über einem Halbleitersubstrat abgeschieden werden, und die verschiedenen Materialschichten unter Verwendung von Lithografie strukturiert werden, um Schaltungskomponenten und -elemente darauf auszubilden. Viele integrierte Schaltungen werden typischerweise auf einem einzelnen Halbleiter-Wafer hergestellt, und einzelne Dies auf dem Wafer werden durch Sägen zwischen den integrierten Schaltungen entlang einer Ritzlinie vereinzelt. Die einzelnen Dies werden typischerweise getrennt, zum Beispiel in Multi-Chip-Modulen oder anderen Arten von Gehäusen, gehäust.
- Da die Halbleiterindustrie zur Erzielung einer höheren Bauteildichte, besseren Leistung und niedriger Kosten die Nanometer-Technologieknoten erreichte, führten Herausforderungen sowohl hinsichtlich der Fertigung als auch der Designprobleme zur Entwicklung von dreidimensionalen Ausgestaltungen, wie z. B. dem Fin-Feldeffekttransistor (FinFET). FinFETs werden mit einer dünnen vertikalen „Finne” (oder Finnenstruktur), die sich von einem Substrat erstreckt, gefertigt. Der Kanal des FinFETs wird in dieser vertikalen Finne ausgebildet. Eine Gatestruktur wird über der Finne bereitgestellt. Vorteile des FinFETs können eine Reduzierung der Kurzkanaleffekte und eine Erhöhung des Stromflusses umfassen.
- Obwohl bisherige FinFET-Vorrichtungen und Verfahren zum Fertigen von FinFET-Vorrichtungen im Allgemeinen für ihren vorgesehenen Zweck geeignet waren, waren sie nicht im Hinblick auf alle Aspekte vollständig zufriedenstellend.
- KURZE BESCHREIBUNG DER ZEICHNUNGEN
- Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Zeichnungen gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
-
1 zeigt eine perspektivische Darstellung einer Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) gemäß einigen Ausführungsformen der Offenbarung. -
2A bis2M zeigen Querschnittsdarstellungen verschiedener Stufen der Fertigung einer Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) gemäß einigen Ausführungsformen der Offenbarung. -
3 zeigt eine Draufsicht auf eine Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) gemäß einigen Ausführungsformen der Offenbarung. -
4A bis4F zeigen Querschnittsdarstellungen verschiedener Stufen der Fertigung einer FinFET-Vorrichtungsstruktur gemäß einigen Ausführungsformen. -
4D' zeigt eine vergrößerte Darstellung eines Bereichs A von4D gemäß einigen Ausführungsformen der Offenbarung. -
5A bis5C zeigen Querschnittsdarstellungen verschiedener Stufen der Fertigung einer Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) gemäß einigen Ausführungsformen der Offenbarung. - AUSFÜHRLICHE BESCHREIBUNG
- Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale des vorliegenden Gegenstands bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
- Einige Abwandlungen der Ausführungsformen werden beschrieben. In den verschiedenen Ansichten und Ausführungsbeispielen werden gleiche Bezugszeichen verwendet, um gleiche Elemente zu bezeichnen. Es versteht sich, dass zusätzliche Vorgänge vor, während und nach dem Verfahren vorgesehen werden können, und einige der beschriebenen Vorgänge für andere Ausführungsformen des Verfahrens ersetzt oder eliminiert werden können.
- Ausführungsformen zum Ausbilden einer Fin-Feldeffekttransistor-Bauteilstruktur oder Fin-Feldeffekttran-sistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) werden bereitgestellt.
1 zeigt eine perspektivische Darstellung einer Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur)100 gemäß einigen Ausführungsformen der Offenbarung. - Unter Bezugnahme auf
1A wird ein Substrat102 bereitgestellt. Das Substrat102 kann aus Silizium oder anderen Halbleitermaterialien gefertigt werden. Alternativ oder zusätzlich kann das Substrat102 andere Elementhalbleitermaterialien, wie z. B. Germanium, umfassen. In einigen Ausführungsformen wird das Substrat102 aus einem Verbindungshalbleiter, wie z. B. Siliziumkarbid, Galliumarsen, Indiumarsenid oder Indiumphosphid, gefertigt. In einigen Ausführungsformen wird das Substrat102 aus einem Legierungshalbleiter, wie z. B. Siliziumgermanium, Silizium-Germaniumkarbid, Galliumarsenphosphid oder Galliumindiumphosphid gefertigt. In einigen Ausführungsformen umfasst das Substrat102 eine epitaktische Schicht. Zum Beispiel weist das Substrat102 eine epitaktische Schicht auf, die über einem Bulk-Halbleiter liegt. - Die FinFET-Vorrichtungsstruktur
100 umfasst außerdem eine oder mehrere Finnenstrukturen104 (z. B. Si-Finnen), die sich von dem Substrat102 erstrecken. Die Finnenstrukturen104 können fakultativ Germanium umfassen. Die Finnenstrukturen104 können unter Verwendung geeigneter Prozesse, wie z. B. fotolithografischer und Ätzprozesse, ausgebildet werden. In einigen Ausführungsformen werden die Finnenstrukturen104 unter Verwendung von Trockenätz- oder Plasmaprozessen vom Substrat102 geätzt. - Eine Isolationsstruktur
108 , wie z. B. eine STI-Struktur (flache Grabenisolation), wird derart ausgebildet, dass sie die Finnenstrukturen104 umgibt. In einigen Ausführungsformen ist ein unterer Abschnitt der Finnenstrukturen104 durch die Isolationsstruktur108 umgeben, und ein oberer Abschnitt der Finnenstrukturen104 steht von der Isolationsstruktur108 hervor, wie in1 dargestellt. Mit anderen Worten ist ein Abschnitt der Finnenstrukturen104 in die Isolationsstruktur108 eingebettet. Die Isolationsstruktur108 verhindert elektrische Störungen oder ein Übersprechen. - Die FinFET-Vorrichtungsstruktur
100 umfasst außerdem eine Gatestapelstruktur, die eine Gateelektrodenschicht144 und eine Gatedielektrikumsschicht142 umfasst. Die Gatestapelstruktur wird über einem mittleren Abschnitt der Finnenstrukturen104 ausgebildet. In einigen Ausführungsformen werden mehrere Gatestapelstrukturen über den Finnenstrukturen104 ausgebildet. Zahlreiche andere Schichten können ebenfalls in den Gatestrukturen vorhanden sein, zum Beispiel Abdeckschichten, Grenzflächenschichten, Spacer-Elemente und/oder andere geeignete Merkmale. - Die Gatedielektrikumsschicht
142 kann dielektrische Materialien, wie z. B. Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, ein dielektrisches Material (dielektrische Materialien) mit einer hohen Dielektrizitätskonstante (high-k) oder Kombinationen davon, umfassen. Zu Beispielen von High-k-Dielektrikumsmaterialien gehören Hafniumoxid, Zirkoniumoxid, Aluminiumoxid, Legierung aus Hafniumdioxid-Alluminiumoxid, Hafnium-Siliziumoxid, Hafnium-Siliziumoxinitrid, Hafnium-Tantaloxid, Hafnium-Titanoxid, Hafnium-Zirkoniumoxid, dergleichen oder Kombinationen davon. - Die Gateelektrodenschicht
144 kann Polysilizium oder ein Metall umfassen. Das Metall umfasst Tantalnitrid (TaN), Nickel-Silizium (NiSi), Kobalt-Silizium (CoSi), Molybdän (Mo), Kupfer (Cu), Wolfram (W), Aluminiumoxid (Al), Kobalt (Co), Zirkonium (Zr), Platin (Pt) oder andere geeignete Materialien. Die Gateelektrodenschicht144 kann in einem Gate-Zuletzt-Prozess (Gate last process) (oder einem Gateaustauschprozess) ausgebildet werden. In einigen Ausführungsformen umfasst die Gatestapelstruktur zusätzliche Schichten, wie z. B. Grenzflächenschichten, Abdeckschichten, Diffusions-/Sperrschichten oder andere geeignete Schichten. - Die Finnenstrukturen
104 umfassen ein Kanalgebiet114 , das durch die Gateelektrodenschicht144 und die Gatedielektrikumsschicht142 umgeben oder umschlossen ist. Die Finnenstrukturen104 können dotiert werden, um einen geeigneten Kanal für einen n-Kanal-FinFET (NMOS-Vorrichtung) oder einen p-Kanal-FinFET (PMOS-Vorrichtung) bereitzustellen. Die Finnenstrukturen104 können unter Verwendung eines geeigneten Prozesses, wie z. B. eines Ionenimplantationsprozesses, eines Diffusionsprozesses, eines Ausheilungsprozesses, anderer geeigneter Prozesse oder Kombinationen davon dotiert werden. Die Finnenstrukturen104 umfassen ein Kanalgebiet114 zwischen dem Sourcegebiet112 und dem Draingebiet116 . Die FinFET-Vorrichtung100 kann eine Vorrichtung sein, die in einem Mikroprozessor, einer Speicherzelle (z. B. einem statischen Direktzugriffspeicher (Static Random Access Memory, SRAM)) und/oder anderen integrierten Schaltungen aufgenommen ist. -
2A bis2M zeigen Querschnittsdarstellungen verschiedener Stufen der Fertigung einer Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur)100 gemäß einigen Ausführungsformen der Offenbarung. - Unter Bezugnahme auf
2A werden eine dielektrische Schicht204 und eine Hartmaskenschicht206 auf dem Substrat102 ausgebildet, und eine Fotolackschicht208 wird auf der Hartmaskenschicht206 ausgebildet. Die Fotolackschicht208 wird mithilfe eines Strukturierungsprozesses strukturiert. Der Strukturierungsprozess umfasst einen fotolithografischen Prozess und einen Ätzprozess. Der fotolithografische Prozess umfasst ein Fotolackbeschichten (z. B. Rotationsbeschichten), Softbake, Maskenausrichten, Belichten, Backen nach der Belichtung, Entwickeln des Fotolacks, Spülen, Trocknen (z. B. Hardbake). Der Ätzprozess umfasst einen Trockenätzprozess oder einen Nassätzprozess. - Die dielektrische Schicht
204 ist eine Pufferschicht zwischen dem Substrat102 und der Hartmaskenschicht206 . Außerdem wird die dielektrische Schicht204 als eine Stoppschicht verwendet, wenn die Hartmaskenschicht206 entfernt wird. Die dielektrische Schicht204 kann aus Siliziumoxid gefertigt werden. Die Hartmaskenschicht206 kann aus Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder einem anderen geeigneten Material gefertigt werden. In einigen anderen Ausführungsformen wird mehr als eine Hartmaskenschicht206 auf der dielektrischen Schicht204 ausgebildet. - Die dielektrische Schicht
204 und die Hartmaskenschicht206 werden mithilfe von Abscheidungsprozessen ausgebildet, wie z. B. einem chemischen Gasphasenabscheidungsprozess (CVD-Prozess), einem chemischen Gasphasenabscheidungsprozess unter Verwendung von hochdichtem Plasma (HDPCVD-Prozess), einem Rotationsbeschichtungsprozess, einem Sputterprozess oder anderen geeigneten Prozessen. - Nachdem die Fotolackschicht
208 strukturiert wurde, werden gemäß einigen Ausführungsformen die dielektrische Schicht204 und die Hartmaskenschicht206 unter Verwendung der strukturierten Fotolackschicht208 als einer Maske strukturiert, wie in2B dargestellt. Folglich werden eine strukturierte dielektrische Schicht204 und eine strukturierte Hartmaskenschicht206 erzielt. Danach wird die strukturierte Fotolackschicht208 entfernt. - Danach wird das Substrat
102 einem Ätzprozess unter Verwendung der strukturierten dielektrischen Schicht204 und der strukturierten Hartmaskenschicht206 als einer Maske unterzogen, um die Finnenstruktur104 auszubilden. Der Ätzprozess kann ein Trockenätzprozess oder ein Nassätzprozess sein. Der Ätzprozess kann ein zeitgesteuerter Prozess sein, und er kann fortgesetzt werden, bis die Finnenstruktur104 eine vorgegebene Höhe erreicht. - Es ist zu beachten, dass die Anzahl der Finnenstrukturen
104 gemäß der tatsächlichen Anwendung angepasst werden kann und nicht auf eine Finnenstruktur104 beschränkt ist. In einigen Ausführungsformen weist die Finnenstruktur104 eine Breite auf, die allmählich von dem oberen Abschnitt zu dem unteren Abschnitt hin größer wird. - Danach wird gemäß einigen Ausführungsformen ein dielektrisches Material
107 auf der Finnenstruktur104 ausgebildet, wie in2C dargestellt. In einigen Ausführungsformen wird das dielektrische Material107 aus Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, mit Fluor dotiertem Silikatglas (FSG) oder anderen Low-k-Dielektrikumsmaterialien gefertigt. Das dielektrische Material107 kann mithilfe eines chemischen Gasphasenabscheidungsprozesses (CVD), eines Rotationsbeschichtungsprozesses oder eines anderen geeigneten Prozesses abgeschieden werden. - Danach wird gemäß einigen Ausführungsformen das dielektrische Material
107 gedünnt oder planarisiert, um eine Isolationsstruktur108 auszubilden, wie in2D dargestellt. In einigen Ausführungsformen wird das dielektrische Material107 mithilfe eines chemisch-mechanischen Polierprozesses (CMP) gedünnt. Folglich wird ein oberer Abschnitt der Finnenstruktur104 freigelegt und die dielektrische Schicht204 und die Hartmaskenschicht206 werden entfernt. Die obere Fläche der Isolationsstruktur108 befindet sich auf gleicher Höhe mit der oberen Fläche der Finnenstruktur104 . - Danach wird gemäß einigen Ausführungsformen der obere Abschnitt der Isolationsstruktur
108 entfernt, wie in2E dargestellt. Folglich steht die Finnenstruktur104 von der Isolationsstruktur108 hervor. Mit anderen Worten ist der obere Abschnitt der Finnenstruktur104 höher als die Isolationsstruktur108 . Der obere Abschnitt der Isolationsstruktur108 wird mithilfe eines Nassätzprozesses oder eines Trockenätzprozesses entfernt. Die verbleibende Isolationsstruktur108 wird als eine STI-Struktur (flache Grabenisolation) betrachtet. - Danach wird gemäß einigen Ausführungsformen eine Dummy-Gateelektrodenschicht
110 über der Finnenstruktur104 und der Isolationsstruktur108 ausgebildet, wie in2F dargestellt. - In einigen Ausführungsformen wird die Dummy-Gateelektrodenschicht
110 aus leitfähigen oder nicht leitfähigen Materialien gefertigt. In einigen Ausführungsformen wird die Dummy-Gateelektrodenschicht110 aus Polysilizium gefertigt. Die Dummy-Gateelektrodenschicht110 wird mithilfe eines Abscheidungsprozesses ausgebildet, wie z. B. einer chemischen Gasphasenabscheidung (CVD), einer physikalischen Gasphasenabscheidung (PVD), einer Atomlagenabscheidung (ALD), einer CVD unter Verwendung von hochdichtem Plasma (HDPCVD), einer metallorganischen CVD (MOCVD), oder einer plasmaunterstützten CVD (PECVD). - Nachdem die Dummy-Gateelektrodenschicht
110 ausgebildet wurde, werden gemäß einigen Ausführungsformen eine erste Hartmaskenschicht212a und eine zweite Hartmaskenschicht212b über der Dummy-Gateelektrodenschicht110 ausgebildet, wie in2G dargestellt. Eine Fotolackschicht214 wird über der zweiten Hartmaskenschicht212b ausgebildet. Danach wird die Fotolackschicht214 strukturiert, um eine strukturierte Fotolackschicht214 auszubilden. Die strukturierte Fotolackschicht214 wird zum Schutz der darunterliegenden Schichten verwendet, so dass sie während der nachfolgenden Prozesse nicht geätzt werden. - Danach werden gemäß einigen Ausführungsformen die erste Hartmaskenschicht
212a und die zweite Hartmaskenschicht212b strukturiert, und ein Abschnitt der Dummy-Gateelektrodenschicht110 wird entfernt, um eine Dummy-Gatestruktur110' auszubilden, wie in2H dargestellt. Die Abschnitte der Dummy-Gateelektrodenschicht110 werden mithilfe eines Ätzprozesses121 , wie z. B. eines Nassätzprozesses oder eines Trockenätzprozesses, entfernt. - Die Dummy-Gatestruktur
110' umfasst einen oberen Abschnitt110a über einer oberen Fläche der Finnenstruktur104 und einen unteren Abschnitt110b unter der oberen Fläche der Finnenstruktur104 . Der obere Abschnitt110a weist vertikale Seitenwände auf, und der untere Abschnitt110b weist abgeschrägte Seitenwände auf. Der untere Abschnitt110b weist eine trapezoide Form auf (dargestellt in4D' ). - Der obere Abschnitt
110a weist eine obere Fläche mit einer ersten Breite W1 auf, und der untere Abschnitt110b weist eine untere Fläche mit einer zweiten Breite W2 auf. Der untere Abschnitt110b weist eine sich verjüngende Breite auf, die sich von der unteren Fläche des unteren Abschnitts zu einer oberen Fläche des unteren Abschnitts hin verjüngt. - Eine virtuelle Grenzfläche wird zwischen dem oberen Abschnitt
110a und dem unteren Abschnitt110b ausgebildet. Die virtuelle Grenzfläche weist eine dritte Breite W3 auf. In einigen Ausführungsformen ist die erste Breite W1 größer als die zweite Breite W2. In einigen Ausführungsformen ist die dritte Breite W3 kleiner oder gleich der zweiten Breite W2. In einigen Ausführungsformen liegt der Unterschied (ΔW = W2 – W3) zwischen der zweiten Breite W2 und der dritten Breite W3 in einem Bereich von ungefähr 0 nm bis ungefähr 15 nm. Wenn der Unterschied (ΔW) größer als 15 nm ist, kann es schwierig sein, die Gateelektrodenschicht144 (dargestellt in2M ) in den Graben138 (dargestellt in2L ), der durch Entfernen der Dummy-Gateelektrodenschicht110 ausgebildet wird, einzufüllen. Wenn der Unterschied kleiner als 0 nm ist, kann es schwierig sein, die Source/Drain-Strukturen (S/D-Strukturen)116 (dargestellt in2J ) auszubilden. - Die virtuelle Grenzfläche wird verwendet, um zwei Abschnitte zu definieren, und es wird keine tatsächliche Grenzfläche zwischen dem oberen Abschnitt
110a und dem unteren Abschnitt110b ausgebildet. Die Grenzfläche kann als eine untere Fläche des oberen Abschnitts110a betrachtet werden. Außerdem kann die Grenzfläche als eine obere Fläche des unteren Abschnitts110b betrachtet werden. In einigen Ausführungsformen befindet sich die virtuelle Grenzfläche im Wesentlichen auf gleicher Höhe mit einer oberen Fläche der Finnenstruktur104 . - Wenn der obere Abschnitt der Dummy-Gatestruktur
110' einen in horizontaler Richtung verlaufenden Abschnitt aufweist, kann die Gatestruktur hervorstehen, wenn die Dummy-Gatestruktur110' durch die Gatestruktur ersetzt wird. Die hervorstehende Gatestruktur kann mit einer Kontaktstruktur, die benachbart zu der hervorstehenden Gatestruktur ausgebildet wird, in Kontakt stehen. Folglich kann ein Problem mit einem elektrischen Kurzschluss auftreten. Insbesondere kann das Problem des Hervorstehens der Gateelektrodenschicht144 die Leistungsfähigkeit der FinFET-Vorrichtungsstruktur100 verschlechtern. - Das Substrat
102 ist ein Abschnitt eines Wafers. In einigen Ausführungsformen umfasst der Wafer einen Mittelbereich und einen Randbereich, und das Problem des Hervorstehens ist im Randbereich des Wafers im Vergleich mit dem Mittelbereich verschlimmert. Daher sollte das Ätzgas in dem Randbereich gut gesteuert werden. - Um das Problem des Hervorstehens zu lösen, wie in
2H dargestellt, wird die Dummy-Gatestruktur110' geätzt, um einen vertikalen oberen Abschnitt110a und einen eingekerbten unteren Abschnitt110b unter der Finnenstruktur104 auszubilden. Mit anderen Worten weist der eingekerbte untere Abschnitt110b der Dummy-Gatestruktur110' einen ausgesparten Seitenwandabschnitt auf. - Der obere Abschnitt
110a weist eine erste Höhe H1 auf, und der untere Abschnitt110b weist eine zweite Höhe H2 auf. In einigen Ausführungsformen ist die erste Höhe H1 größer als die zweite Höhe H2. - Nachdem die Dummy-Gatestruktur
110' ausgebildet wurde, werden gemäß einigen Ausführungsformen Spacer212 auf den gegenüberliegenden Seitenwänden der Dummy-Gatestruktur110' ausgebildet, wie in2I dargestellt. In einigen Ausführungsformen werden die Spacer212 aus Siliziumnitrid, Siliziumkarbid, Siliziumoxinitrid, Siliziumkohlenstoff, Siliziumoxid, Silizium-Wasserstoff, anderen geeigneten Materialien oder einer Kombination davon ausgebildet. - Danach wird gemäß einigen Ausführungsformen ein oberer Abschnitt der Finnenstruktur
104 entfernt, um eine Aussparung (nicht dargestellt) auszubilden, und die Source/Drain-Strukturen (S/D-Strukturen)116 werden in der Aussparung ausgebildet, wie in2J dargestellt. - In einigen Ausführungsformen sind die S/D-Strukturen
116 verspannte Source/Drain-Strukturen. In einigen Ausführungsformen werden die S/D-Strukturen116 ausgebildet, indem ein verspanntes Material in den Aussparungen der Finnenstruktur104 mithilfe eines epitaktischen Prozesses (Epi-Prozesses) aufgewachsen wird. Außerdem kann die Gitterkonstante des verspannten Materials von der Gitterkonstante des Substrats102 verschieden sein. - In einigen Ausführungsformen umfassen die Source/Drain-Strukturen
116 Ge, SiGe, InAs, InGaAs, InSb, GaAs, GaSb, InAlP, InP oder eine Kombination davon. Der epitaktische Prozess kann einen SEG-Prozess (selektives epitaktisches Aufwachsen), CVD-Abscheidungstechniken (z. B. Gasphasenepitaxie (VPE) und/oder eine Ultrahochvakuum-CVD (UHV-CVD)), eine Molekularstrahlepitaxie und/oder andere geeignete Epi-Prozesse umfassen. - Nachdem die S/D-Strukturen
116 ausgebildet wurden, wird in einigen Ausführungsformen eine Kontakt-Ätzstoppschicht (contact etch stop layer, CESL) (nicht dargestellt) auf den S/D-Strukturen116 und der Dummy-Gatestruktur110' ausgebildet. In einigen Ausführungsformen wird die Kontakt-Ätzstoppschicht aus Siliziumnitrid, Siliziumoxinitrid und/oder anderen geeigneten Materialien gefertigt. Die Kontakt-Ätzstoppschicht kann mithilfe einer plasmaunterstützten CVD, einer Niederdruck-CVD, einer ALD oder anderer geeigneter Prozesse ausgebildet werden. - Danach wird gemäß einigen Ausführungsformen ein dielektrisches Zwischenschichtmaterial (ILD-Material) über der Finnenstruktur
104 über dem Substrat102 ausgebildet, wie in2K dargestellt. In einigen Ausführungsformen wird ein dielektrisches Zwischenschichtmaterial (ILD-Material) über der Isolationsstruktur108 ausgebildet und anschließend planarisiert, um die ILD-Struktur136 auszubilden. - Nachdem die ILD-Struktur
136 ausgebildet wurde, wird gemäß einigen Ausführungsformen die Dummy-Gatestruktur110' entfernt, um einen Graben138 in der ILD-Struktur136 auszubilden, wie in2L dargestellt. Die Dummy-Gatestruktur110' wird entfernt, indem ein Ätzprozess durchgeführt wird. Es ist zu beachten, dass die Finnenstruktur104 nicht entfernt wird, und somit der mittlere Abschnitt der Finnenstruktur104 durch den Graben138 freigelegt wird. - Nachdem der Graben
138 ausgebildet wurde, werden gemäß einigen Ausführungsformen eine Gatedielektrikumsschicht142 und eine Gateelektrode144 nacheinander in dem Graben138 ausgebildet, wie in2M dargestellt. Daher wird eine Gatestruktur146 , die die Gatedielektrikumsschicht142 und die Gateelektrodenschicht144 umfasst, erzielt. - Die Gatedielektrikumsschicht
142 weist einen oberen Abschnitt, der höher ist als eine obere Fläche der Finnenstruktur104 , und einen unteren Abschnitt, der niedriger ist als die obere Fläche der Finnenstruktur104 , auf. - In einigen Ausführungsformen wird die Gatedielektrikumsschicht
142 aus einem High-k-Dielektrikumsmaterial gefertigt. Zu Beispielen des High-k-Dielektrikumsmaterials können Hafniumoxid, Zirkoniumoxid, Aluminiumoxid, eine Legierung aus Hafniumdioxid-Alluminiumoxid, Hafnium-Siliziumoxid, Hafnium-Siliziumoxinitrid, Hafnium-Tantaloxid, Hafnium-Titanoxid, Hafnium-Zirkoniumoxid oder dergleichen gehören. - Die Gateelektrodenschicht
144 weist einen oberen Abschnitt, der höher ist als eine obere Fläche der Finnenstruktur104 , und einen unteren Abschnitt, der niedriger ist als die obere Fläche der Finnenstruktur104 , auf. Der obere Abschnitt der Gateelektrodenschicht144 weist eine konstante Breite auf, und der untere Abschnitt der Gateelektrodenschicht144 weist eine variierende Breite auf. - In einigen Ausführungsformen wird die Gateelektrodenschicht
144 aus einem Metallmaterial gefertigt. Das Metallmaterial kann ein N-Austrittsarbeitsmetall oder ein P-Austrittsarbeitsmetall umfassen. Das N-Austrittsarbeitsmetall umfasst Wolfram (W), Kupfer (Cu), Titan (Ti), Silber (Ag), Aluminium (Al), Legierung aus Titan und Aluminium (TiAl), Titan-Aluminium-Nitrid (TiAlN), Tantalkarbid (TaC), Tantal-Kohlenstoffnitrid (TaCN), Tantal-Siliziumnitrid (TaSiN), Mangan (Mn), Zirkonium (Zr) oder Kombinationen davon. Das P-Austrittsarbeitsmetall umfasst Titannitrid (TiN), Wolframnitrid (WN), Tantalnitrid (TaN), Ruthenium (Ru) oder Kombinationen davon. - Wie in
2M dargestellt, weist die Gateelektrodenschicht144 einen oberen Abschnitt144a und einen unteren Abschnitt144b auf. Der obere Abschnitt144a weist vertikale Seitenwände auf, und der untere Abschnitt144b weist abgeschrägte Seitenwände auf. Der untere Abschnitt144b weist eine sich verjüngende Breite auf, die sich von der unteren Fläche des unteren Abschnitts144b zu einer oberen Fläche des unteren Abschnitts144b hin verjüngt. Es ist zu beachten, dass der obere Abschnitt144a der Gateelektrodenschicht144 vertikale Seitenwände aufweist, um den hervorstehenden Abschnitt zu vermeiden. Daher ist die Leistungsfähigkeit der FinFET-Struktur100 verbessert. - Der obere Abschnitt
144a der Gateelektrodenschicht144 weist eine erste Höhe auf, und der untere Abschnitt144b der Gateelektrodenschicht144 weist eine zweite Höhe auf. Die erste Höhe ist größer als die zweite Höhe, damit mehr Metallmaterial oberhalb der Finnenstruktur104 gefüllt wird. - Der obere Abschnitt
144a weist eine obere Fläche mit einer ersten Breite auf, und der untere Abschnitt144b weist eine untere Fläche mit einer zweiten Breite auf. Die erste Breite ist größer als die zweite Breite. Es ist zu beachten, dass der Effekt der draininduzierten Barrierenerniedrigung (DIBL) verhindert wird, wenn die erste Breite größer ist als die zweite Breite. Außerdem wird das Tailing-Problem (über einen breiteren Bereich von Spannungswerten gestreute Vbd) der Durchschlagsspannung (Vbd) verhindert, wenn die erste Breite größer ist als die zweite Breite. -
3 zeigt eine Draufsicht auf eine Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur)100 gemäß einigen Ausführungsformen der Offenbarung. Die Fin- FET-Vorrichtungsstruktur100 umfasst mehrere Finnenstrukturen104 und mehrere Gatestrukturen110 . Die Gatestrukturen110 traversieren über den Finnenstrukturen104 . Die FinFET-Vorrichtungsstruktur100 ist durch die Isolationsstruktur108 umgeben. - Wie in
3 dargestellt, können die Finnenstrukturen104 im Wesentlichen parallel zueinander sein. Die Gatestrukturen110 können ebenfalls parallel zueinander und im Wesentlichen senkrecht zu den Finnenstrukturen104 sein. In einigen Ausführungsformen werden die Gatestrukturen110 auch Gateelektrodenleitungen genannt, wenn sie von oben betrachtet werden. - Ein erster Gatetransistor
300a und ein zweiter Gatetransistor300b werden über einer ersten Finnenstruktur104a ausgebildet. Ein dritter Gatetransistor300c und ein vierter Gatetransistor300d werden über einer zweiten Finnenstruktur104a ausgebildet. -
4A bis4F zeigen Querschnittsdarstellungen verschiedener Stufen der Fertigung einer Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur)100 gemäß einigen Ausführungsformen der Offenbarung.4A bis4F zeigen Querschnittsdarstellungen, die entlang der Linie AA' von3 gezeichnet sind. - Unter Bezugnahme auf
4A wird die Gateelektrodenschicht110 über der ersten Finnenstruktur104a , der zweiten Finnenstruktur104b und der Isolationsstruktur108 ausgebildet. Die obere Fläche der Isolationsstruktur108 ist niedriger als die obere Fläche der Finnenstruktur104 . Danach werden die erste Hartmaskenschicht212a und die zweite Hartmaskenschicht212b über der Gateelektrodenschicht110 ausgebildet. - Nach dem Ausbilden der zweiten Hartmaskenschicht
212b wird gemäß einigen Ausführungsformen der Offenbarung die Fotolackschicht214 über der zweiten Hartmaskenschicht212b ausgebildet, wie in4B dargestellt. Danach wird die Fotolackschicht214 strukturiert. - Nach dem Strukturieren der Fotolackschicht
214 werden gemäß einigen Ausführungsformen der Offenbarung ein Abschnitt der ersten Hartmaskenschicht212a und ein Abschnitt der zweiten Fotolackschicht212b strukturiert, um Gräben352 auszubilden, wie in4C dargestellt. - Nachdem die Gräben
352 ausgebildet wurden, wird gemäß einigen Ausführungsformen der Offenbarung ein Abschnitt der Gateelektrodenschicht110 unter Verwendung der ersten Hartmaskenschicht212a und der zweiten Hartmaskenschicht212b als einer Maske strukturiert, wie in4D dargestellt. Folglich wird ein erster Graben354 über der Finnenstruktur104 und in der Gateelektrodenschicht110 ausgebildet. Ein zweiter Graben356 wird über der Isolationsstruktur108 und in der Gateelektrodenschicht110 ausgebildet. - Die Abschnitte der Gateelektrodenschicht
110 werden mithilfe des Ätzprozesses121 entfernt. In einigen Ausführungsformen ist der Ätzprozess ein Plasmaprozess. Der Plasmaprozess umfasst ein Verwenden eines Ätzgases, wie z. B. HBr. In einigen Ausführungsformen werden auch ein Helium-(He) und ein Sauerstoffgas (O2) in dem Plasmaprozess verwendet. Die Durchflussrate des Ätzgases in dem Ätzprozess liegt in einem Bereich von ungefähr 700 sccm bis ungefähr 1000 sccm. Wenn die Durchflussrate kleiner ist als 700 sccm, kann die Ätzselektivität mangelhaft sein. Wenn die Durchflussrate größer ist als 1000 sccm, kann es schwierig sein, die Ätzrate zu steuern. - In einigen Ausführungsformen wird der Plasmaprozess bei einer Leistung in einem Bereich von ungefähr 350 Watt bis ungefähr 1500 Watt durchgeführt. Wenn die Leistung kleiner als 350 W ist, ist die Ätzselektivität mangelhaft. Wenn die Leistung größer als 1500 W ist, kann es schwierig sein, die Ätzrate zu steuern. In einigen Ausführungsformen wird der Plasmaprozess bei einem Druck in einem Bereich von ungefähr 10 Torr bis ungefähr 100 Torr durchgeführt. Wenn der Druck kleiner als 10 Torr ist, ist die Ätzselektivität mangelhaft. Wenn der Druck größer als 100 Torr ist, kann es schwierig sein, die Ätzrate zu steuern.
- Es ist zu beachten, dass das Substrat
102 ein Abschnitt eines Wafers ist, und der Wafer einen Mittelbereich und einen Randbereich umfasst. Es ist schwieriger, die Abmessung der zweiten Breite W2 in dem Randbereich des Wafers als in dem Mittelbereich des Wafers zu steuern. Um die zweite Breite W2 derart zu gestalten, dass sie größer oder gleich der dritten Breite W3 ist, befindet sich in einigen Ausführungsformen ein Verhältnis einer Menge des Ätzgases im Randbereich zu jener des Ätzgases im Gesamtbereich in einem Bereich von ungefähr 10 Vol.-% bis ungefähr 50 Vol.-%. Wenn das Verhältnis des Ätzgases kleiner als 10 Vol.-% oder größer als 50% ist, kann der Loading-Effekt zwischen dem Mittelbereich und dem Randbereich größer werden, und daher ist es schwierig, die Abmessungen der ersten Breite W1 und der zweiten Breite W2 zu steuern. -
4D' zeigt eine vergrößerte Darstellung eines Bereichs A von4D gemäß einigen Ausführungsformen der Offenbarung. Wie in4D' dargestellt, umfasst die Gateelektrodenschicht110 den oberen Abschnitt110a und den unteren Abschnitt110b . Der obere Abschnitt110a befindet sich an einer Position, die höher ist als die obere Fläche der Finnenstrukturen104a ,104b . Der untere Abschnitt110b befindet sich an einer Position, die niedriger ist als die obere Fläche der Finnenstrukturen104a ,104b . Der obere Abschnitt110a der Gateelektrodenschicht110 weist vertikale Seitenwände auf, und der untere Abschnitt110b der Gateelektrodenschicht110 weist abgeschrägte Seitenwände auf. - Eine Grenzfläche wird zwischen dem oberen Abschnitt
110a und dem unteren Abschnitt110b ausgebildet. Die Grenzfläche stellt keine wirkliche Abgrenzung dar und sie wird verwendet, um die Form der Gateelektrodenschicht110 zu definieren. Die Grenzfläche kann als eine untere Fläche des oberen Abschnitts110a betrachtet werden. Außerdem kann die Grenzfläche als eine obere Fläche des unteren Abschnitts110b betrachtet werden. - Der obere Abschnitt
110a weist eine gleichmäßige Breite auf, und der untere Abschnitt110b weist eine variierende Breite auf. Der obere Abschnitt110a weist die erste Breite W1 auf, die Grenzfläche weist die dritte Breite W3 auf. Die untere Fläche des unteren Abschnitts110b weist die zweite Breite W2 auf. In einigen Ausführungsformen ist die erste Breite W1 größer als die zweite Breite W2, und die zweite Breite W2 ist größer als die dritte Breite W3. In einigen Ausführungsformen liegt der Unterschied (ΔW = W2 – W3) zwischen der zweiten Breite W2 und der dritten Breite W3 in einem Bereich von ungefähr 0 nm bis ungefähr 15 nm. Wenn der Unterschied (ΔW) größer ist als 15 nm, kann es schwierig sein, die Gateelektrodenschicht144 in den Graben138 (dargestellt in2L ), der durch Entfernen der Dummy-Gateelektrodenschicht110 ausgebildet wird, einzufüllen. Wenn der Unterschied kleiner als 0 nm ist, kann es schwierig sein, die Source/Drain-Strukturen (S/D-Strukturen)116 auszubilden. - Danach werden die erste Hartmaskenschicht
212a und die zweite Hartmaskenschicht212b entfernt, und Spacer212 werden auf gegenüberliegenden Seitenwänden der Dummy-Gatestruktur110 ausgebildet. Als Nächstes wird gemäß einigen Ausführungsformen der Offenbarung ein dielektrisches Material in die Gräben354 ,356 und auf die Gateelektrodenschicht110 als eine Maske eingefüllt, wie in4E dargestellt. - Nachdem das dielektrische Material gefüllt ist, wird ein Abschnitt des dielektrischen Materials aus den Gräben
354 ,356 unter Verwendung eines Planarisierungsprozesses, wie z. B. eines chemisch-mechanischen Polierprozesses (CMP) entfernt. Folglich wird die ILD-Struktur136 ausgebildet. Die ILD-Struktur136 wird zwischen zwei benachbarten Gatestrukturen146 ausgebildet, und die ILD-Struktur136 umfasst einen oberen Abschnitt und einen unteren Abschnitt, wobei der untere Abschnitt breiter ist als der obere Abschnitt. - Danach wird gemäß einigen Ausführungsformen der Offenbarung die Gateelektrodenschicht
110 entfernt, um einen Graben (nicht dargestellt) auszubilden, und die Gatedielektrikumsschicht142 und die Gateelektrode144 werden nacheinander in dem Graben ausgebildet, wie in4F dargestellt. In einigen Ausführungsformen ist die Gatedielektrikumsschicht142 eine Schicht aus einem Dielektrikum mit einer hohen Dielektrizitätskonstante (High-k), und die Gateelektrode144 ist eine Metallgateelektrode. Mit anderen Worten wird eine HK/MG-Stapelstruktur auf der Finnenstruktur104 ausgebildet. - Wie in
4F dargestellt, werden die Gatedielektrikumsschicht142 und die Gateelektrode144 in vier Teile aufgeteilt, und der erste Transistor300a , der zweite Transistor300b , der dritte Transistor300c bzw. der vierte Transistor300d werden jeweils ausgebildet. Jeder von dem ersten Transistor300a , dem zweiten Transistor300b , dem dritten Transistor300c und dem vierten Transistor300d wird aus der Gatedielektrikumsschicht142 und der Gateelektrode144 aufgebaut. Die ILD-Struktur136 wird zwischen dem ersten Transistor300a und dem zweiten Transistor300b angeordnet. Außerdem wird die ILD-Struktur136 zwischen dem dritten Transistor300c und dem vierten Transistor300d angeordnet. -
5A bis5C zeigen Querschnittsdarstellungen verschiedener Stufen der Fertigung einer Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur)100 gemäß einigen Ausführungsformen der Offenbarung.5A bis5C sind Querschnittsdarstellungen, die entlang der Linie BB' von3 gezeichnet sind. - Wie in
5A dargestellt, werden die erste Hartmaskenschicht212a und die zweite Hartmaskenschicht212b über der Gateelektrodenschicht110 ausgebildet. - Danach werden gemäß einigen Ausführungsformen der Offenbarung die erste Hartmaskenschicht
212a und die zweite Hartmaskenschicht212b strukturiert, um die strukturierte erste Hartmaskenschicht212a und die strukturierte zweite Hartmaskenschicht212b auszubilden, wie in5B dargestellt. - Danach wird gemäß einigen Ausführungsformen der Offenbarung die Gateelektrodenschicht
110 unter Verwendung der strukturierten ersten Hartmaskenschicht212a und der strukturierten zweiten Hartmaskenschicht212b als einer Maske geätzt, um den oberen Abschnitt110a und den unteren Abschnitt110b auszubilden, wie in5C dargestellt. Der obere Abschnitt110a befindet sich über einer oberen Fläche der Finnenstruktur104 und der untere Abschnitt110b befindet sich unter der oberen Fläche der Finnenstruktur104 . Der obere Abschnitt110a weist vertikale Seitenwände auf, um das Problem des Hervorstehens zu verhindern. - Der obere Abschnitt
110a weist eine obere Fläche mit einer ersten Breite auf, und der untere Abschnitt110b weist eine untere Fläche mit einer zweiten Breite auf. Die erste Breite ist größer als die zweite Breite. Es ist zu beachten, dass der Effekt der draininduzierten Barrierenerniedrigung (DIBL) verhindert wird, wenn die erste Breite größer ist als die zweite Breite. Außerdem wird das Tailing-Problem (über einen breiteren Bereich von Spannungswerten gestreute Vbd) der Durchschlagsspannung (Vbd) vermieden, wenn die erste Breite größer ist als die zweite Breite. - Wenn die Gateelektrodenschicht
110 aus Polysilizium gefertigt wird, wird danach die Gateelektrodenschicht110 entfernt und durch eine Metallgateelektrodenschicht ersetzt. - Ausführungsformen zum Ausbilden einer Halbleitervorrichtungsstruktur und ein Verfahren zum Ausbilden von dieser sind bereitgestellt. Eine FinFET-Vorrichtungsstruktur umfasst eine über einem Substrat ausgebildete Finnenstruktur und eine über der Finnenstruktur ausgebildete Gatestruktur. Die Gatestruktur umfasst einen oberen Abschnitt und einen unteren Abschnitt. Der obere Abschnitt weist eine obere Fläche auf und der untere Abschnitt weist eine untere Fläche auf. Die obere Fläche ist breiter als die untere Fläche. Der obere Abschnitt weist vertikale Seitenwände auf, um das Problem des Hervorstehens zu verhindern. Daher sind die Leistungsfähigkeit und Zuverlässigkeit der der FinFET-Vorrichtungsstruktur verbessert.
- In einigen Ausführungsformen ist eine Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) bereitgestellt. Die Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) umfasst eine Finnenstruktur, die über einem Substrat ausgebildet ist und eine Gatestruktur, die die Finnenstruktur quert. Die Gatestruktur umfasst eine Gateelektrodenschicht, die einen oberen Abschnitt über der Finnenstruktur und einen unteren Abschnitt unter der Finnenstruktur umfasst, wobei der obere Abschnitt eine obere Fläche mit einer ersten Breite aufweist, und der untere Abschnitt eine untere Fläche mit einer zweiten Breite aufweist, und die erste Breite größer ist als die zweite Breite.
- In einigen Ausführungsformen ist eine Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) bereitgestellt. Die Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) umfasst eine Finnenstruktur, die über einem Substrat ausgebildet ist, und eine über dem Substrat ausgebildete Isolationsstruktur. Ein Abschnitt der Finnenstruktur ist in die Isolationsstruktur eingebettet. Die Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) umfasst außerdem eine erste Gatestruktur, die die Finnenstruktur quert, und ein Abschnitt der ersten Gatestruktur ist über der Isolationsstruktur ausgebildet. Die erste Gatestruktur umfasst eine Gateelektrodenschicht, die einen oberen Abschnitt über der Finnenstruktur und einen unteren Abschnitt unter der Finnenstruktur umfasst, wobei der obere Abschnitt vertikale Seitenwände aufweist, und der untere Abschnitt abgeschrägte Seitenwände aufweist.
- In einigen Ausführungsformen ist ein Verfahren zum Ausbilden einer Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) bereitgestellt. Das Verfahren umfasst ein Ausbilden einer Finnenstruktur über einem Substrat und ein Ausbilden einer Isolationsstruktur über dem Substrat. Ein Abschnitt der Finnenstruktur ist in die Isolationsstruktur eingebettet. Das Verfahren umfasst ein Ausbilden einer Gatestruktur über der Finnenstruktur und der Isolationsstruktur, und die erste Gatestruktur umfasst eine Gateelektrodenschicht, die einen oberen Abschnitt über der Finnenstruktur und einen unteren Abschnitt unter der Finnenstruktur umfasst. Der obere Abschnitt weist eine obere Fläche mit einer ersten Breite auf, und der untere Abschnitt weist eine untere Fläche mit einer zweiten Breite auf, und die erste Breite ist größer als die zweite Breite.
- Das Vorstehende skizziert Merkmale von mehreren Ausführungsformen, so dass ein Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage für Entwerfen und Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Fachmann soll ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.
Claims (20)
- Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur), umfassend: eine über einem Substrat ausgebildete Finnenstruktur, und eine Gatestruktur, die die Finnenstruktur quert, wobei die Gatestruktur eine Gateelektrodenschicht umfasst, die einen oberen Abschnitt über der Finnenstruktur und einen unteren Abschnitt unter der Finnenstruktur umfasst, wobei der obere Abschnitt eine obere Fläche mit einer ersten Breite aufweist und der untere Abschnitt eine untere Fläche mit einer zweiten Breite aufweist und die erste Breite größer ist als die zweite Breite.
- Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach Anspruch 1, wobei eine virtuelle Grenzfläche zwischen dem oberen Abschnitt und dem unteren Abschnitt ausgebildet ist, die virtuelle Grenzfläche eine dritte Breite aufweist, die kleiner oder gleich der zweiten Breite ist.
- Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach Anspruch 1 oder 2, wobei sich die virtuelle Grenzfläche im Wesentlichen auf gleicher Höhe mit einer oberen Fläche der Finnenstruktur befindet.
- Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach einem der vorhergehenden Ansprüche, wobei der obere Abschnitt der Gateelektrodenschicht vertikale Seitenwände aufweist.
- Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach einem der vorhergehenden Ansprüche, wobei der untere Abschnitt der Gateelektrodenschicht eine trapezoide Form aufweist.
- Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach einem der vorhergehenden Ansprüche, wobei der obere Abschnitt der Gateelektrodenschicht eine erste Höhe aufweist und der untere Abschnitt der Gateelektrodenschicht eine zweite Höhe aufweist und die erste Höhe größer ist als die zweite Höhe.
- Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach einem der vorhergehenden Ansprüche, ferner umfassend: eine über dem Substrat ausgebildete Isolationsstruktur, wobei ein Abschnitt der Gatestruktur über der Isolationsstruktur ausgebildet ist.
- Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach einem der vorhergehenden Ansprüche, wobei der untere Abschnitt eine sich verjüngende Breite aufweist, die sich allmählich von der unteren Fläche des unteren Abschnitts zu einer oberen Fläche des unteren Abschnitts hin verjüngt.
- Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach einem der vorhergehenden Ansprüche, wobei der untere Abschnitt der Gateelektrodenschicht abgeschrägte Seitenwände aufweist.
- Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur), umfassend: eine über einem Substrat ausgebildete Finnenstruktur, eine über dem Substrat ausgebildete Isolationsstruktur, wobei ein Abschnitt der Finnenstruktur in die Isolationsstruktur eingebettet ist, und eine erste Gatestruktur, die die Finnenstruktur quert, wobei ein Abschnitt der ersten Gatestruktur über der Isolationsstruktur ausgebildet ist, wobei die erste Gatestruktur eine erste Gateelektrodenschicht umfasst, die einen oberen Abschnitt über der Finnenstruktur und einen unteren Abschnitt unter der Finnenstruktur umfasst, wobei der obere Abschnitt vertikale Seitenwände aufweist und der untere Abschnitt abgeschrägte Seitenwände aufweist.
- Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach Anspruch 10, wobei der obere Abschnitt der ersten Gateelektrodenschicht eine erste Höhe aufweist und der untere Abschnitt der ersten Gateelektrodenschicht eine zweite Höhe aufweist und die erste Höhe größer ist als die zweite Höhe.
- Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach Anspruch 10 oder 11, wobei der obere Abschnitt eine obere Fläche mit einer ersten Breite aufweist und der untere Abschnitt eine untere Fläche mit einer zweiten Breite aufweist und die erste Breite größer ist als die zweite Breite.
- Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach Anspruch 12, wobei eine virtuelle Grenzfläche zwischen dem oberen Abschnitt und dem unteren Abschnitt ausgebildet ist, und die virtuelle Grenzfläche eine dritte Breite aufweist, die kleiner oder gleich der zweiten Breite ist.
- Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach einem der Ansprüche 10 bis 13, ferner umfassend: eine zweite Gatestruktur, die die Finnenstruktur quert, wobei ein Abschnitt der ersten Gatestruktur über der Isolationsstruktur ausgebildet ist, und eine dielektrische Zwischenschichtstruktur (ILD-Struktur), die zwischen der ersten Gatestruktur und der zweiten Gatestruktur ausgebildet ist, wobei die ILD-Struktur einen oberen Abschnitt und einen unteren Abschnitt umfasst und der untere Abschnitt breiter ist als der obere Abschnitt.
- Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach Anspruch 14, wobei der obere Abschnitt der ILD-Struktur eine konstante Breite aufweist und der untere Abschnitt der ILD-Struktur eine variierende Breite aufweist.
- Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach Anspruch 14 oder 15, wobei der untere Abschnitt der ILD-Struktur abgeschrägte Seitenwände aufweist, die sich allmählich von einer oberen Fläche des unteren Abschnitts zu einer unteren Fläche des unteren Abschnitts hin verjüngen.
- Verfahren zum Ausbilden einer Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur), umfassend: Ausbilden einer Finnenstruktur über einem Substrat, Ausbilden einer Isolationsstruktur über dem Substrat, wobei ein Abschnitt der Finnenstruktur in die Isolationsstruktur eingebettet wird, und Ausbilden einer Gatestruktur über der Finnenstruktur und der Isolationsstruktur, wobei die Gatestruktur eine Gateelektrodenschicht umfasst, die einen oberen Abschnitt über der Finnenstruktur und einen unteren Abschnitt unter der Finnenstruktur umfasst, wobei der obere Abschnitt eine obere Fläche mit einer ersten Breite aufweist, der untere Abschnitt eine untere Fläche mit einer zweiten Breite aufweist und die erste Breite größer ist als die zweite Breite.
- Verfahren zum Ausbilden der Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach Anspruch 17, wobei das Ausbilden der Gatestruktur über der Finnenstruktur und der Isolationsstruktur umfasst: Ausbilden eines Gatematerials über der Finnenstruktur und der Isolationsstruktur, Ausbilden einer Hartmaskenschicht über dem Gatematerial, Strukturieren der Hartmaskenschicht, Ätzen des Gatematerials unter Verwendung der Hartmaskenschicht als einer Maske, um die Gatestruktur auszubilden.
- Verfahren zum Ausbilden der FinFET-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach Anspruch 18, wobei das Ätzen des Gatematerials ein Verwenden eines Ätzprozesses umfasst, und der Ätzprozess bei einem Druck in einem Bereich von ungefähr 10 Torr bis ungefähr 100 Torr durchgeführt wird.
- Verfahren zum Ausbilden der Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) nach einem der Ansprüche 17 bis 19, ferner umfassend: Ausbilden einer dielektrischen Zwischenschichtstruktur (ILD-Struktur) über dem Substrat und zu der Gatestruktur benachbart, Entfernen der Gatestruktur, um einen Graben in der ILD-Struktur auszubilden, und Einfüllen einer Gatedielektrikumsschicht und einer Gateelektrodenschicht in den Graben.
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201562188028P | 2015-07-02 | 2015-07-02 | |
US62/188,028 | 2015-07-02 | ||
US14/942,580 | 2015-11-16 | ||
US14/942,580 US10262870B2 (en) | 2015-07-02 | 2015-11-16 | Fin field effect transistor (FinFET) device structure and method for forming the same |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102016100033A1 true DE102016100033A1 (de) | 2017-01-05 |
DE102016100033B4 DE102016100033B4 (de) | 2022-02-17 |
Family
ID=57582588
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102016100033.7A Active DE102016100033B4 (de) | 2015-07-02 | 2016-01-04 | FinFET-Vorrichtungsstruktur und Verfahren zu ihrer Herstellung |
Country Status (5)
Country | Link |
---|---|
US (4) | US10262870B2 (de) |
KR (2) | KR20170004828A (de) |
CN (1) | CN106328692B (de) |
DE (1) | DE102016100033B4 (de) |
TW (1) | TWI647748B (de) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10269651B2 (en) | 2015-07-02 | 2019-04-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fin field effect transistor (FinFET) device structure and method for forming the same |
US11854825B2 (en) | 2015-07-02 | 2023-12-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Gate structure of semiconductor device and method for forming the same |
Families Citing this family (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102551349B1 (ko) * | 2016-01-22 | 2023-07-04 | 삼성전자 주식회사 | 반도체 소자 및 그 제조 방법 |
US10147802B2 (en) * | 2016-05-20 | 2018-12-04 | Globalfoundries Inc. | FINFET circuit structures with vertically spaced transistors and fabrication methods |
US10290654B2 (en) | 2016-05-20 | 2019-05-14 | Globalfoundries Inc. | Circuit structures with vertically spaced transistors and fabrication methods |
CN108630752B (zh) * | 2017-03-22 | 2021-06-08 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
US10354997B2 (en) * | 2017-04-28 | 2019-07-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for manufacturing semiconductor device with replacement gates |
US10297602B2 (en) * | 2017-05-18 | 2019-05-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Implantations for forming source/drain regions of different transistors |
US10510743B2 (en) * | 2017-07-18 | 2019-12-17 | Hong Kong Applied Science and Technology Research Institute Company, Limited | Step fin field-effect-transistor (FinFET) with slim top of fin and thick bottom of fin for electro-static-discharge (ESD) or electrical over-stress (EOS) protection |
KR102303300B1 (ko) * | 2017-08-04 | 2021-09-16 | 삼성전자주식회사 | 반도체 장치 |
US10325811B2 (en) * | 2017-10-26 | 2019-06-18 | Globalfoundries Inc. | Field-effect transistors with fins having independently-dimensioned sections |
US10749007B2 (en) * | 2018-03-14 | 2020-08-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Gate structure with desired profile for semiconductor devices |
KR102546305B1 (ko) * | 2018-04-20 | 2023-06-21 | 삼성전자주식회사 | 집적회로 소자 |
US11393674B2 (en) | 2018-05-18 | 2022-07-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Forming low-stress silicon nitride layer through hydrogen treatment |
US10515955B1 (en) * | 2018-05-29 | 2019-12-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods of manufacturing transistor gate structures by local thinning of dummy gate stacks using an etch barrier |
US10840153B2 (en) * | 2018-06-27 | 2020-11-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | Notched gate structure fabrication |
US11315933B2 (en) | 2018-06-29 | 2022-04-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | SRAM structure and method for forming the same |
US11011636B2 (en) * | 2018-09-27 | 2021-05-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fin field effect transistor (FinFET) device structure with hard mask layer over gate structure and method for forming the same |
CN111312817B (zh) * | 2018-12-12 | 2023-03-24 | 联华电子股份有限公司 | 具有特殊栅极外型的鳍式场效晶体管结构 |
CN112117190A (zh) * | 2019-06-19 | 2020-12-22 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
US11309403B2 (en) | 2019-10-31 | 2022-04-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin field-effect transistor device and method of forming the same |
US11489064B2 (en) | 2019-12-13 | 2022-11-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Forming 3D transistors using 2D van per waals materials |
US11574846B2 (en) | 2019-12-15 | 2023-02-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Gate formation of semiconductor devices |
KR102433143B1 (ko) * | 2020-02-26 | 2022-08-16 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 저차원 물질 디바이스 및 방법 |
US11244866B2 (en) | 2020-02-26 | 2022-02-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Low dimensional material device and method |
US11631745B2 (en) | 2020-05-15 | 2023-04-18 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device structure with uneven gate profile |
US11430893B2 (en) | 2020-07-10 | 2022-08-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of manufacturing a semiconductor device and a semiconductor device |
US11824103B2 (en) * | 2021-04-23 | 2023-11-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of manufacturing a semiconductor device and a semiconductor device |
US20220416046A1 (en) * | 2021-06-24 | 2022-12-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor Device With Leakage Current Suppression And Method Of Forming The Same |
CN114093946A (zh) * | 2021-09-18 | 2022-02-25 | 上海华力集成电路制造有限公司 | 提升FinFET的交流性能的结构和方法 |
Family Cites Families (34)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20010009785A1 (en) | 1999-12-30 | 2001-07-26 | Mohamed Arafa | Method of fabricating a supply decoupling capacitor |
US6762129B2 (en) * | 2000-04-19 | 2004-07-13 | Matsushita Electric Industrial Co., Ltd. | Dry etching method, fabrication method for semiconductor device, and dry etching apparatus |
JP2003077900A (ja) | 2001-09-06 | 2003-03-14 | Hitachi Ltd | 半導体装置の製造方法 |
US6649489B1 (en) * | 2003-02-13 | 2003-11-18 | Taiwan Semiconductor Manufacturing Company | Poly etching solution to improve silicon trench for low STI profile |
US7859065B2 (en) | 2005-06-07 | 2010-12-28 | Nec Corporation | Fin-type field effect transistor and semiconductor device |
US7473593B2 (en) | 2006-01-11 | 2009-01-06 | International Business Machines Corporation | Semiconductor transistors with expanded top portions of gates |
US8264048B2 (en) | 2008-02-15 | 2012-09-11 | Intel Corporation | Multi-gate device having a T-shaped gate structure |
US20110241118A1 (en) * | 2010-03-30 | 2011-10-06 | Globalfoundries Inc | Metal gate fill by optimizing etch in sacrificial gate profile |
BRPI1005000A2 (pt) * | 2010-11-26 | 2013-03-26 | Mineracao Curimbaba Ltda | processo para obtenÇço de biodiesel a partir de àleos e/ou gorduras vegetais e/ou gorduras animais, virgens ou usados e biodiesel assim obtido |
US8629007B2 (en) * | 2011-07-14 | 2014-01-14 | International Business Machines Corporation | Method of improving replacement metal gate fill |
CN102969232B (zh) | 2011-09-01 | 2015-01-14 | 中国科学院微电子研究所 | 后栅工艺中假栅的制造方法 |
US8541296B2 (en) | 2011-09-01 | 2013-09-24 | The Institute of Microelectronics Chinese Academy of Science | Method of manufacturing dummy gates in gate last process |
US8629512B2 (en) * | 2012-03-28 | 2014-01-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Gate stack of fin field effect transistor with slanted sidewalls |
US8652932B2 (en) | 2012-04-17 | 2014-02-18 | International Business Machines Corporation | Semiconductor devices having fin structures, and methods of forming semiconductor devices having fin structures |
US9041115B2 (en) | 2012-05-03 | 2015-05-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure for FinFETs |
KR101909091B1 (ko) * | 2012-05-11 | 2018-10-17 | 삼성전자 주식회사 | 반도체 장치 및 그 제조 방법 |
US8803241B2 (en) * | 2012-06-29 | 2014-08-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dummy gate electrode of semiconductor device |
JP2014120661A (ja) * | 2012-12-18 | 2014-06-30 | Tokyo Electron Ltd | ダミーゲートを形成する方法 |
US9991285B2 (en) | 2013-10-30 | 2018-06-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Mechanisms for forming FinFET device |
KR102125749B1 (ko) | 2013-12-27 | 2020-07-09 | 삼성전자 주식회사 | 반도체 장치 및 이의 제조 방법 |
US9209304B2 (en) * | 2014-02-13 | 2015-12-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | N/P MOS FinFET performance enhancement by specific orientation surface |
US9620621B2 (en) | 2014-02-14 | 2017-04-11 | Taiwan Semiconductor Manufacturing Company Ltd. | Gate structure of field effect transistor with footing |
KR101393741B1 (ko) * | 2014-02-26 | 2014-05-13 | 건양대학교산학협력단 | 건설구조물의 동적응답 획득을 위한 달팽이관 원리 기반의 무선 계측 시스템 |
US20160018139A1 (en) * | 2014-07-21 | 2016-01-21 | Phononic Devices, Inc. | Integration of thermosiphon tubing into accept heat exchanger |
CN105336624B (zh) | 2014-08-11 | 2018-07-10 | 中国科学院微电子研究所 | 鳍式场效应晶体管及其假栅的制造方法 |
US9620417B2 (en) | 2014-09-30 | 2017-04-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Apparatus and method of manufacturing fin-FET devices |
US9064943B1 (en) | 2014-09-30 | 2015-06-23 | International Business Machines Corporation | Gate-all-around field effect transistor structures and methods |
KR20160044976A (ko) | 2014-10-16 | 2016-04-26 | 삼성전자주식회사 | 핀형 전계 효과 트랜지스터를 구비한 반도체 소자 |
KR102224386B1 (ko) * | 2014-12-18 | 2021-03-08 | 삼성전자주식회사 | 집적 회로 장치의 제조 방법 |
EP3238263B1 (de) * | 2014-12-22 | 2024-06-26 | Tahoe Research, Ltd. | Optimierung des gate-profils für leistung und gate-füllung |
US10262870B2 (en) | 2015-07-02 | 2019-04-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fin field effect transistor (FinFET) device structure and method for forming the same |
US10269651B2 (en) | 2015-07-02 | 2019-04-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fin field effect transistor (FinFET) device structure and method for forming the same |
US10529862B2 (en) * | 2016-11-28 | 2020-01-07 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and method of forming semiconductor fin thereof |
US11094826B2 (en) * | 2018-09-27 | 2021-08-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET device and method of forming same |
-
2015
- 2015-11-16 US US14/942,580 patent/US10262870B2/en active Active
-
2016
- 2016-01-04 DE DE102016100033.7A patent/DE102016100033B4/de active Active
- 2016-01-26 TW TW105102314A patent/TWI647748B/zh active
- 2016-02-15 KR KR1020160017228A patent/KR20170004828A/ko active Application Filing
- 2016-07-01 CN CN201610516949.6A patent/CN106328692B/zh active Active
-
2017
- 2017-11-17 KR KR1020170153768A patent/KR101833184B1/ko active IP Right Grant
-
2019
- 2019-04-15 US US16/384,491 patent/US10741408B2/en active Active
-
2020
- 2020-07-30 US US16/947,396 patent/US11309189B2/en active Active
-
2022
- 2022-04-18 US US17/723,133 patent/US11854825B2/en active Active
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10269651B2 (en) | 2015-07-02 | 2019-04-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fin field effect transistor (FinFET) device structure and method for forming the same |
US11854825B2 (en) | 2015-07-02 | 2023-12-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Gate structure of semiconductor device and method for forming the same |
Also Published As
Publication number | Publication date |
---|---|
US20190244830A1 (en) | 2019-08-08 |
TWI647748B (zh) | 2019-01-11 |
US11309189B2 (en) | 2022-04-19 |
US20220246441A1 (en) | 2022-08-04 |
US10741408B2 (en) | 2020-08-11 |
TW201703122A (zh) | 2017-01-16 |
KR20170130327A (ko) | 2017-11-28 |
US11854825B2 (en) | 2023-12-26 |
CN106328692B (zh) | 2020-04-17 |
CN106328692A (zh) | 2017-01-11 |
KR20170004828A (ko) | 2017-01-11 |
US20200357655A1 (en) | 2020-11-12 |
KR101833184B1 (ko) | 2018-02-27 |
US10262870B2 (en) | 2019-04-16 |
DE102016100033B4 (de) | 2022-02-17 |
US20170005165A1 (en) | 2017-01-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102016100033B4 (de) | FinFET-Vorrichtungsstruktur und Verfahren zu ihrer Herstellung | |
DE102016100035B4 (de) | Fin-Feldeffekttransistor-Vorrichtungsstruktur (FinFET-Vorrichtungsstruktur) und Verfahren zum Ausbilden dieser | |
DE102020100101B4 (de) | Verfahren zum ausbilden einer halbleitervorrichtungsstruktur | |
DE102015109834B4 (de) | Verfahren zur Ausbildung eines Fin-Feldeffekttransistor (Finfet) - Bauelementstruktur mit unebenem Gate | |
DE102016115984B4 (de) | Halbleiter-Bauelement und Verfahren zu dessen Herstellung | |
DE102015110028B4 (de) | Fin-Feldeffekttransistor(FinFET)-Vorrichtungsstruktur und Verfahren zu ihrer Herstellung | |
DE102015105996B4 (de) | Verfahren zum ausbilden von einem fin-feldeffekttransistor-bauelement (finfet-bauelement) mit einer regulierten kritischen ende-zu-ende-abmessung | |
DE102012025824B4 (de) | FinFET-Vorrichtung und Verfahren zum Herstellen einer FinFET-Vorrichtung | |
DE102015112267B4 (de) | Verfahren und struktur für finfet | |
DE102015104490A1 (de) | Fin-feldeffekttransistor-bauelement (finfet-bauelement) und verfahren zum ausbilden eines finfet-bauelements | |
DE102015111262A1 (de) | Fin-feldeffekttransistor-bauelementstruktur (finfet- bauelementstruktur) mit einer stoppschicht und verfahren zum ausbilden von dieser | |
DE102012204516A1 (de) | FinFET-Vorrichtung und Herstellungsverfahren für dieselbe | |
DE102015106866A1 (de) | Schutzschicht auf der Finne einer Finnen-Feldeffekttransistor-(FinFET-) Bauelementstruktur | |
DE102017117863B4 (de) | Integrierte Schaltung mit einer Gatestruktur und Herstellungsverfahren | |
DE102019218267A1 (de) | Verfahren zur Herstellung von Luftspaltabstandhaltern und einem Gate-Kontakt über einem aktiven Bereich und resultierende Vorrichtung | |
DE102020114875A1 (de) | Finfet-vorrichtung und verfahren | |
DE102020119099A1 (de) | Halbleitervorrichtung und verfahren | |
DE112022000493T5 (de) | Nanosheet-metall-oxid-halbleiter-feldeffekttransistor mit asymmetrischer schwellenspannung | |
DE102017123359B4 (de) | Finnen-feldeffekttransistor-bauelement und verfahren | |
DE102017122702A1 (de) | Struktur und Verfahren für FinFET-Vorrichtung mit asymmetrischem Kontakt | |
DE102017124223B4 (de) | Halbleiterstruktur mit Finnen und Isolationsfinnen und Verfahren zu deren Herstellung | |
DE102020102548A1 (de) | Selbstausrichtende kontaktanordnung | |
DE102015107182A1 (de) | Fin-Feldeffekttransistor (FinFET) -Bauelement und Verfahren zur Herstellung desselben | |
DE102022100721A1 (de) | Halbleitervorrichtungsstruktur und verfahren zu deren herstellung | |
DE102020123277A1 (de) | Struktur und verfahren für transistoren, die rückseitige stromschienen aufweisen |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication | ||
R079 | Amendment of ipc main class |
Free format text: PREVIOUS MAIN CLASS: H01L0027088000 Ipc: H01L0029780000 |
|
R018 | Grant decision by examination section/examining division | ||
R020 | Patent grant now final |