CN114093946A - 提升FinFET的交流性能的结构和方法 - Google Patents

提升FinFET的交流性能的结构和方法 Download PDF

Info

Publication number
CN114093946A
CN114093946A CN202111097920.6A CN202111097920A CN114093946A CN 114093946 A CN114093946 A CN 114093946A CN 202111097920 A CN202111097920 A CN 202111097920A CN 114093946 A CN114093946 A CN 114093946A
Authority
CN
China
Prior art keywords
finfet
notch
gate structure
gate
alternating current
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111097920.6A
Other languages
English (en)
Inventor
李勇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Original Assignee
Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Integrated Circuit Manufacturing Co Ltd filed Critical Shanghai Huali Integrated Circuit Manufacturing Co Ltd
Priority to CN202111097920.6A priority Critical patent/CN114093946A/zh
Publication of CN114093946A publication Critical patent/CN114093946A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开了一种提升FinFET的交流性能的结构，FinFET的栅极结构覆盖在鳍体的顶部表面和侧面；栅极结构上设置有缺口，缺口设置在位于鳍体侧面的栅极结构的侧面上；在垂直鳍体的侧面方向上，缺口具有顶部表面、底部表面和侧面；通过缺口使栅极结构所覆盖的区域减少以减少寄生电容并从而提升FinFET的交流性能；缺口的宽度、纵向范围和位置高度设置为保证FinFET的直流特性满足要求。本发明还公开了一种提升FinFET的交流性能的方法。本发明能提升器件的交流性能，同时使器件的直流性能满足要求。

Description

提升FinFET的交流性能的结构和方法
技术领域
本发明涉及半导体集成电路制造领域，特别是涉及一种提升鳍式晶体管(FinFET)的交流性能的结构。本发明还涉及一种提升FinFET的交流性能的方法。
背景技术
如图1所示，是现有FinFET的沿鳍体的长度方向的剖面图，鳍体的长度方向对应于图2中的线AA的方向；FinFET的源区103和漏区104设置在所述栅极结构两侧的所述鳍体102中，在所述FinFET的源区103和漏区104的形成区域中形成有嵌入式外延层。
所述栅极结构由栅介质层106和栅极导电材料层107叠加而成。
所述栅介质层106包括高介电常数材料层，所述栅极导电材料层107采用金属栅。
所述鳍体102是通过对半导体衬底101进行图形化刻蚀形成，在所述鳍体102之间隔离有浅沟槽隔离111。
在所述源区103、所述漏区104和所述栅极导电材料层107的顶部形成有穿过层间膜109的接触孔110。
所述源区103和所述漏区104中还包括浅掺杂漏区105。所述浅掺杂漏区105和所述栅极导电材料层107的侧面自对准，所述源区103和所述漏区104和形成于所述栅极导电材料层107侧面的侧墙108自对准。
现有FinFET的交流性能主要和器件的有效寄生电容以及有效源漏电流相关，用公式表示为：
Figure BDA0003269644460000011
其中，f表示频率，Ceff表示有效电容，Reff表示有效电阻。
Ceff包括了图1中所示的Cgtm，Cof和Cdo。
Cgtm表示所述栅极结构和金属互连线之间的寄生电容；
Cof表示所述栅极结构和嵌入式外延层之间的寄生电容；
Cdo表示所述浅掺杂漏区105和所述栅极结构重叠区域的寄生电容。
Reff用公式表示为：
Figure BDA0003269644460000012
其中Vdd表示工作电压，Ieff表示有效源漏电流，
由公式(1)所示可知，Ceff越小，f越大；Ieff越大，f越大。故通过降低Ceff和增加Ieff能提高器件的频率特性。
如图2所示，是现有FinFET形成过程中伪栅极结构形成后的仿真图；如图3所示，是沿图2的线BB的剖面图；所述栅极结构的形成区域通过伪栅极结构定义，所述伪栅极结构由伪栅介质层106a和多晶硅伪栅107a叠加而成。由图2所示可知，所述伪栅极结构的侧面为垂直结构。
现有结构中，为了降低Ceff，通常需要减少多晶硅伪栅107a的宽度，这时Ieff也会增加；但是，这会使得栅极结构对沟道区的控制变差，会使得漏致势垒降低效应(DIBL)变差和亚阈值摆幅(swing)变差，Ioff即关态电流也会增加，所以，器件的直流特性会变差。
发明内容
本发明所要解决的技术问题是提供一种提升FinFET的交流性能的结构，能提升器件的交流性能，同时使器件的直流性能满足要求。为此，本发明还提供一种提升FinFET的交流性能的方法。
为解决上述技术问题，本发明提供的提升FinFET的交流性能的结构中，FinFET的栅极结构覆盖在鳍体的顶部表面和侧面。
所述栅极结构上设置有缺口，所述缺口设置在位于所述鳍体侧面的所述栅极结构的侧面上。
在垂直所述鳍体的侧面方向上，所述缺口具有顶部表面、底部表面和侧面。
所述缺口的宽度为所述缺口的侧面和对应的所述栅极结构的侧面的间距。
所述缺口的纵向范围为所述缺口的顶部表面和底部表面之间的间距。
所述缺口的位置高度为所述缺口的顶部表面和底部表面之间的中间位置和所述鳍体的顶部表面之间的间距。
通过所述缺口使所述栅极结构所覆盖的区域减少以减少寄生电容并从而提升FinFET的交流性能。
所述缺口的宽度、纵向范围和位置高度设置为保证所述FinFET的直流特性满足要求。
进一步的改进是，所述缺口所覆盖的区域的面积大小按照保证所述FinFET的交流性能提升3％以上的要求设置。
进一步的改进是，所述缺口的纵向范围内的沟道区的长度变短，所述栅极结构对所述沟道区的控制变弱，所述FinFET的DIBL和亚阈值摆幅增加，所述缺口的宽度、纵向范围和位置高度设置为保证将所述FinFET的直流特性的减弱控制在5％以下。
进一步的改进是，所述FinFET的源区和漏区设置在所述栅极结构两侧的所述鳍体中，在所述FinFET的源区和漏区的形成区域中形成有嵌入式外延层。
进一步的改进是，所述栅极结构由栅介质层和栅极导电材料层叠加而成。
进一步的改进是，所述栅介质层包括高介电常数材料层，所述栅极导电材料层采用金属栅。
进一步的改进是，所述栅极结构的形成区域通过伪栅极结构定义，所述缺口预先设置在所述伪栅极结构中。
进一步的改进是，所述伪栅极结构由伪栅介质层和多晶硅伪栅叠加而成。
进一步的改进是，所述缺口的宽度为4nm，所述缺口的纵向范围为8nm～20nm，所述缺口的位置高度为32nm。
为解决上述技术问题，本发明提供的提升FinFET的交流性能的方法包括如下步骤：
步骤一、在半导体衬底上形成鳍体，形成具有缺口的伪栅极结构，所述伪栅极结构覆盖在所述鳍体的顶部表面和侧面，所述缺口设置在位于所述鳍体侧面的所述伪栅极结构的侧面上。
在垂直所述鳍体的侧面方向上，所述缺口具有顶部表面、底部表面和侧面。
所述缺口的宽度为所述缺口的侧面和对应的所述伪栅极结构的侧面的间距。
所述缺口的纵向范围为所述缺口的顶部表面和底部表面之间的间距。
所述缺口的位置高度为所述缺口的顶部表面和底部表面之间的中间位置和所述鳍体的顶部表面之间的间距。
通过所述缺口使所述伪栅极结构所覆盖的区域减少以减少寄生电容并从而提升FinFET的交流性能。
所述缺口的宽度、纵向范围和位置高度设置为保证所述FinFET的直流特性满足要求。
步骤二、以所述伪栅极结构为自对准条件形成FinFET的源区和漏区。
步骤三、形成第零层层间膜，对所述第零层层间膜进行平坦环使所述第零层层间膜的顶部表面和所述伪栅极结构的顶部表面相平。
步骤四、进行栅极置换工艺，包括：去除所述伪栅极结构，在所述伪栅极结构去除区域中形成栅极结构。
进一步的改进是，所述缺口所覆盖的区域的面积大小按照保证所述FinFET的交流性能提升3％以上的要求设置。
进一步的改进是，所述缺口的纵向范围内的沟道区的长度变短，所述栅极结构对所述沟道区的控制变弱，所述FinFET的DIBL和亚阈值摆幅增加，所述缺口的宽度、纵向范围和位置高度设置为保证将所述FinFET的直流特性的减弱控制在5％以下。
进一步的改进是，步骤二包括如下分步骤：
在所述伪栅极结构两侧的所述鳍体中形成凹槽。
在所述凹槽中填充外延层形成嵌入式外延层。
在所述嵌入式外延层中进行源漏注入形成所述源区和所述漏区。
进一步的改进是，所述伪栅极结构由伪栅介质层和多晶硅伪栅叠加而成。
进一步的改进是，所述栅极结构由栅介质层和栅极导电材料层叠加而成。
进一步的改进是，所述栅介质层包括高介电常数材料层，所述栅极导电材料层采用金属栅。
进一步的改进是，所述缺口的宽度为4nm，所述缺口的纵向范围为8nm～20nm，所述缺口的位置高度为32nm。
本发明对FinFET的栅极结构在鳍体侧面上的结构做了设置，主要是在鳍体的侧面处设置了缺口，通过缺口减少栅极结构的覆盖面积从而以减少寄生电容并从而提升FinFET的交流性能。
但是单纯设置缺口容易使得器件的直流性能变差，本发明则还对缺口的宽度、纵向范围和位置高度进行了设置，使得FinFET的直流特性能满足要求。
附图说明
下面结合附图和具体实施方式对本发明作进一步详细的说明：
图1是现有FinFET的沿鳍体的长度方向的剖面图；
图2是现有FinFET形成过程中伪栅极结构形成后的仿真图；
图3是沿图2的线BB的剖面图；
图4是本发明实施例FinFET形成过程中伪栅极结构形成后的仿真图；
图5是本发明实施例FinFET的沿鳍体的长度方向的剖面图；
图6是沿图4的线BB的剖面图；
图7是沿图4中垂直鳍体的侧面观察的侧视图。
具体实施方式
如图4所示，是本发明实施例FinFET形成过程中伪栅极结构形成后的仿真图；如图5所示，是本发明实施例FinFET的沿鳍体202的长度方向的剖面图，鳍体202的长度方向为图4中的AA方向；如图6所示，是沿图4的线BB的剖面图；如图7所示，是沿图4中垂直鳍体202的侧面观察的侧视图；本发明实施例提升FinFET的交流性能的结构中，FinFET的栅极结构覆盖在鳍体202的顶部表面和侧面。
所述栅极结构上设置有缺口212，所述缺口212设置在位于所述鳍体202侧面的所述栅极结构的侧面上。
在垂直所述鳍体202的侧面方向上，所述缺口212具有顶部表面、底部表面和侧面。
如图7所示，所述缺口212的宽度L1为所述缺口212的侧面和对应的所述栅极结构的侧面的间距。
所述缺口212的纵向范围L2为所述缺口212的顶部表面和底部表面之间的间距。
所述缺口212的位置高度L3为所述缺口212的顶部表面和底部表面之间的中间位置和所述鳍体202的顶部表面之间的间距。
通过所述缺口212使所述栅极结构所覆盖的区域减少以减少寄生电容并从而提升FinFET的交流性能。
所述缺口212的宽度L1、纵向范围和位置高度设置为保证所述FinFET的直流特性满足要求。
本发明实施例中，所述缺口212所覆盖的区域的面积大小按照保证所述FinFET的交流性能提升3％以上的要求设置。
所述缺口212的纵向范围L2内的沟道区的长度变短，所述栅极结构对所述沟道区的控制变弱，所述FinFET的DIBL和亚阈值摆幅增加，所述缺口212的宽度L1、纵向范围和位置高度设置为保证将所述FinFET的直流特性的减弱控制在5％以下。
如图5所示，所述FinFET的源区203和漏区204设置在所述栅极结构两侧的所述鳍体202中，在所述FinFET的源区203和漏区204的形成区域中形成有嵌入式外延层。
所述栅极结构由栅介质层206和栅极导电材料层207叠加而成。
所述栅介质层206包括高介电常数材料层，所述栅极导电材料层207采用金属栅。
所述鳍体202是通过对半导体衬底201进行图形化刻蚀形成，在所述鳍体202之间隔离有浅沟槽隔离211。
所述源区203和所述漏区204中还包括浅掺杂漏区205。所述浅掺杂漏区205和所述栅极导电材料层207的侧面自对准，所述源区203和所述漏区204和形成于所述栅极导电材料层207侧面的侧墙208自对准。
在所述源区203、所述漏区204和所述栅极导电材料层207的顶部形成有穿过层间膜209的接触孔220。
如图4所示，所述栅极结构的形成区域通过伪栅极结构定义，所述缺口212预先设置在所述伪栅极结构中。
如图6所示，所述伪栅极结构由伪栅介质层206a和多晶硅伪栅207a叠加而成。
较佳为，所述缺口212的宽度L1为4nm，所述缺口212的纵向范围L2为8nm～20nm，所述缺口212的位置高度L3为32nm。本发明实施例对FinFET的栅极结构在鳍体202侧面上的结构做了设置，主要是在鳍体202的侧面处设置了缺口212，通过缺口212减少栅极结构的覆盖面积从而以减少寄生电容并从而提升FinFET的交流性能。
但是单纯设置缺口212容易使得器件的直流性能变差，本发明实施例则还对缺口212的宽度L1、纵向范围和位置高度进行了设置，使得FinFET的直流特性能满足要求。
本发明实施例提升FinFET的交流性能的方法包括如下步骤：
步骤一、如图4所示，在半导体衬底201上形成鳍体202，形成具有缺口212的伪栅极结构，所述伪栅极结构覆盖在所述鳍体202的顶部表面和侧面，所述缺口212设置在位于所述鳍体202侧面的所述伪栅极结构的侧面上。
在垂直所述鳍体202的侧面方向上，所述缺口212具有顶部表面、底部表面和侧面。
如图7所示，所述缺口212的宽度L1为所述缺口212的侧面和对应的所述伪栅极结构的侧面的间距。
所述缺口212的纵向范围L2为所述缺口212的顶部表面和底部表面之间的间距。
所述缺口212的位置高度L3为所述缺口212的顶部表面和底部表面之间的中间位置和所述鳍体202的顶部表面之间的间距。
通过所述缺口212使所述伪栅极结构所覆盖的区域减少以减少寄生电容并从而提升FinFET的交流性能。
所述缺口212的宽度L1、纵向范围和位置高度设置为保证所述FinFET的直流特性满足要求。
本发明实施例方法中，所述缺口212所覆盖的区域的面积大小按照保证所述FinFET的交流性能提升3％以上的要求设置。
所述缺口212的纵向范围L2内的沟道区的长度变短，所述栅极结构对所述沟道区的控制变弱，所述FinFET的DIBL和亚阈值摆幅增加，所述缺口212的宽度L1、纵向范围和位置高度设置为保证将所述FinFET的直流特性的减弱控制在5％以下。
结合图4和图6所示，所述伪栅极结构由伪栅介质层206a和多晶硅伪栅207a叠加而成。
较佳为，所述缺口212的宽度L1为4nm，所述缺口212的纵向范围L2为8nm～20nm，所述缺口212的位置高度L3为32nm。
步骤二、以所述伪栅极结构为自对准条件形成FinFET的源区203和漏区204。
本发明实施例方法中，步骤二包括如下分步骤：
在所述伪栅极结构两侧的所述鳍体202中形成凹槽。
在所述凹槽中填充外延层形成嵌入式外延层。
在所述嵌入式外延层中进行源漏注入形成所述源区203和所述漏区204。
步骤三、形成第零层层间膜，对所述第零层层间膜进行平坦环使所述第零层层间膜的顶部表面和所述伪栅极结构的顶部表面相平。
步骤四、进行栅极置换工艺，包括：去除所述伪栅极结构，在所述伪栅极结构去除区域中形成栅极结构。
所述栅极结构由栅介质层206和栅极导电材料层207叠加而成。
所述栅介质层206包括高介电常数材料层，所述栅极导电材料层207采用金属栅。
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (17)

1.一种提升FinFET的交流性能的结构，其特征在于：FinFET的栅极结构覆盖在鳍体的顶部表面和侧面；
所述栅极结构上设置有缺口，所述缺口设置在位于所述鳍体侧面的所述栅极结构的侧面上；
在垂直所述鳍体的侧面方向上，所述缺口具有顶部表面、底部表面和侧面；
所述缺口的宽度为所述缺口的侧面和对应的所述栅极结构的侧面的间距；
所述缺口的纵向范围为所述缺口的顶部表面和底部表面之间的间距；
所述缺口的位置高度为所述缺口的顶部表面和底部表面之间的中间位置和所述鳍体的顶部表面之间的间距；
通过所述缺口使所述栅极结构所覆盖的区域减少以减少寄生电容并从而提升FinFET的交流性能；
所述缺口的宽度、纵向范围和位置高度设置为保证所述FinFET的直流特性满足要求。
2.如权利要求1所述的提升FinFET的交流性能的结构，其特征在于：所述缺口所覆盖的区域的面积大小按照保证所述FinFET的交流性能提升3％以上的要求设置。
3.如权利要求2所述的提升FinFET的交流性能的结构，其特征在于：所述缺口的纵向范围内的沟道区的长度变短，所述栅极结构对所述沟道区的控制变弱，所述FinFET的DIBL和亚阈值摆幅增加，所述缺口的宽度、纵向范围和位置高度设置为保证将所述FinFET的直流特性的减弱控制在5％以下。
4.如权利要求1所述的提升FinFET的交流性能的结构，其特征在于：所述FinFET的源区和漏区设置在所述栅极结构两侧的所述鳍体中，在所述FinFET的源区和漏区的形成区域中形成有嵌入式外延层。
5.如权利要求1所述的提升FinFET的交流性能的结构，其特征在于：所述栅极结构由栅介质层和栅极导电材料层叠加而成。
6.如权利要求5所述的提升FinFET的交流性能的结构，其特征在于：所述栅介质层包括高介电常数材料层，所述栅极导电材料层采用金属栅。
7.如权利要求1或6所述的提升FinFET的交流性能的结构，其特征在于：所述栅极结构的形成区域通过伪栅极结构定义，所述缺口预先设置在所述伪栅极结构中。
8.如权利要求7所述的提升FinFET的交流性能的结构，其特征在于：所述伪栅极结构由伪栅介质层和多晶硅伪栅叠加而成。
9.如权利要求3所述的提升FinFET的交流性能的结构，其特征在于：所述缺口的宽度为4nm，所述缺口的纵向范围为8nm～20nm，所述缺口的位置高度为32nm。
10.一种提升FinFET的交流性能的方法，其特征在于，包括如下步骤：
步骤一、在半导体衬底上形成鳍体，形成具有缺口的伪栅极结构，所述伪栅极结构覆盖在所述鳍体的顶部表面和侧面，所述缺口设置在位于所述鳍体侧面的所述伪栅极结构的侧面上；
在垂直所述鳍体的侧面方向上，所述缺口具有顶部表面、底部表面和侧面；
所述缺口的宽度为所述缺口的侧面和对应的所述伪栅极结构的侧面的间距；
所述缺口的纵向范围为所述缺口的顶部表面和底部表面之间的间距；
所述缺口的位置高度为所述缺口的顶部表面和底部表面之间的中间位置和所述鳍体的顶部表面之间的间距；
通过所述缺口使所述伪栅极结构所覆盖的区域减少以减少寄生电容并从而提升FinFET的交流性能；
所述缺口的宽度、纵向范围和位置高度设置为保证所述FinFET的直流特性满足要求；
步骤二、以所述伪栅极结构为自对准条件形成FinFET的源区和漏区；
步骤三、形成第零层层间膜，对所述第零层层间膜进行平坦环使所述第零层层间膜的顶部表面和所述伪栅极结构的顶部表面相平；
步骤四、进行栅极置换工艺，包括：去除所述伪栅极结构，在所述伪栅极结构去除区域中形成栅极结构。
11.如权利要求20所述的提升FinFET的交流性能的方法，其特征在于：所述缺口所覆盖的区域的面积大小按照保证所述FinFET的交流性能提升3％以上的要求设置。
12.如权利要求11所述的提升FinFET的交流性能的方法，其特征在于：所述缺口的纵向范围内的沟道区的长度变短，所述栅极结构对所述沟道区的控制变弱，所述FinFET的DIBL和亚阈值摆幅增加，所述缺口的宽度、纵向范围和位置高度设置为保证将所述FinFET的直流特性的减弱控制在5％以下。
13.如权利要求20所述的提升FinFET的交流性能的方法，其特征在于：步骤二包括如下分步骤：
在所述伪栅极结构两侧的所述鳍体中形成凹槽；
在所述凹槽中填充外延层形成嵌入式外延层；
在所述嵌入式外延层中进行源漏注入形成所述源区和所述漏区。
14.如权利要求20所述的提升FinFET的交流性能的方法，其特征在于：所述伪栅极结构由伪栅介质层和多晶硅伪栅叠加而成。
15.如权利要求20所述的提升FinFET的交流性能的方法，其特征在于：所述栅极结构由栅介质层和栅极导电材料层叠加而成。
16.如权利要求15所述的提升FinFET的交流性能的方法，其特征在于：所述栅介质层包括高介电常数材料层，所述栅极导电材料层采用金属栅。
17.如权利要求12所述的提升FinFET的交流性能的方法，其特征在于：所述缺口的宽度为4nm，所述缺口的纵向范围为8nm～20nm，所述缺口的位置高度为32nm。
CN202111097920.6A 2021-09-18 2021-09-18 提升FinFET的交流性能的结构和方法 Pending CN114093946A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111097920.6A CN114093946A (zh) 2021-09-18 2021-09-18 提升FinFET的交流性能的结构和方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111097920.6A CN114093946A (zh) 2021-09-18 2021-09-18 提升FinFET的交流性能的结构和方法

Publications (1)

Publication Number Publication Date
CN114093946A true CN114093946A (zh) 2022-02-25

Family

ID=80296174

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111097920.6A Pending CN114093946A (zh) 2021-09-18 2021-09-18 提升FinFET的交流性能的结构和方法

Country Status (1)

Country Link
CN (1) CN114093946A (zh)

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160111531A1 (en) * 2014-10-16 2016-04-21 Samsung Electronics Co., Ltd. Semiconductor Devices Including Channel Regions with Varying Widths
CN106158637A (zh) * 2015-03-31 2016-11-23 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
CN106158658A (zh) * 2014-09-30 2016-11-23 台湾积体电路制造股份有限公司 制造Fin-FET器件的装置和方法
US20160358940A1 (en) * 2015-06-05 2016-12-08 National Taiwan University Three-Dimensional Transistor and Methods of Manufacturing Thereof
US20170005005A1 (en) * 2015-07-02 2017-01-05 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (finfet) device structure and method for forming the same
CN106328692A (zh) * 2015-07-02 2017-01-11 台湾积体电路制造股份有限公司 鳍式场效应晶体管（finfet）器件结构及其形成方法
CN106560931A (zh) * 2015-10-02 2017-04-12 台湾积体电路制造股份有限公司 半导体器件、finfet器件及其形成方法
CN113054028A (zh) * 2020-03-30 2021-06-29 台湾积体电路制造股份有限公司 晶体管的源极/漏极外延层

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106158658A (zh) * 2014-09-30 2016-11-23 台湾积体电路制造股份有限公司 制造Fin-FET器件的装置和方法
US20160111531A1 (en) * 2014-10-16 2016-04-21 Samsung Electronics Co., Ltd. Semiconductor Devices Including Channel Regions with Varying Widths
CN106158637A (zh) * 2015-03-31 2016-11-23 中芯国际集成电路制造(上海)有限公司 鳍式场效应晶体管及其形成方法
US20160358940A1 (en) * 2015-06-05 2016-12-08 National Taiwan University Three-Dimensional Transistor and Methods of Manufacturing Thereof
US20170005005A1 (en) * 2015-07-02 2017-01-05 Taiwan Semiconductor Manufacturing Co., Ltd. Fin field effect transistor (finfet) device structure and method for forming the same
CN106328711A (zh) * 2015-07-02 2017-01-11 台湾积体电路制造股份有限公司 鳍式场效应晶体管(FinFET)器件结构及其形成方法
CN106328692A (zh) * 2015-07-02 2017-01-11 台湾积体电路制造股份有限公司 鳍式场效应晶体管（finfet）器件结构及其形成方法
CN106560931A (zh) * 2015-10-02 2017-04-12 台湾积体电路制造股份有限公司 半导体器件、finfet器件及其形成方法
CN113054028A (zh) * 2020-03-30 2021-06-29 台湾积体电路制造股份有限公司 晶体管的源极/漏极外延层

Similar Documents

Publication Publication Date Title
US9196540B2 (en) FinFET structure with novel edge fins
KR100748261B1 (ko) 낮은 누설전류를 갖는 ｆｉｎ 전계효과트랜지스터 및 그제조 방법
US7470951B2 (en) Hybrid-FET and its application as SRAM
KR100585178B1 (ko) 금속 게이트 전극을 가지는 ＦｉｎＦＥＴ을 포함하는반도체 소자 및 그 제조방법
US8486788B2 (en) Semiconductor device and method for fabricating the same
CN103928327B (zh) 鳍式场效应晶体管及其形成方法
US20050012173A1 (en) Narrow width effect improvement with photoresist plug process and STI corner ion implantation
US9679962B2 (en) FinFET and method of manufacturing the same
US20180012967A1 (en) Semiconductor devices
US20200058749A1 (en) Transistor layout to reduce kink effect
CN111223934B (zh) 晶体管结构与其工艺方法
TW201624706A (zh) 溝槽式功率金氧半場效電晶體與其製造方法
CN111834461A (zh) 晶体管结构
KR100618827B1 (ko) ＦｉｎＦＥＴ을 포함하는 반도체 소자 및 그 제조방법
US20150084130A1 (en) Semiconductor structure and method for manufacturing the same
US20230246033A1 (en) Fin field effect transistor with merged drift region
US10692992B2 (en) Semiconductor device and fabrication method thereof
CN114093946A (zh) 提升FinFET的交流性能的结构和方法
TWI748346B (zh) 多閘極之半導體結構及其製造方法
KR20090003726A (ko) Ｓｏｉ 소자 및 그의 제조방법
CN111554635B (zh) 半导体结构及其形成方法
CN112309858B (zh) 半导体结构及其形成方法
CN111916501A (zh) 带铁电或负电容材料的器件及制造方法及电子设备
KR100823874B1 (ko) 낮은 누설전류를 갖는 고밀도 ｆｉｎ 전계효과트랜지스터및 그 제조 방법
CN108630752B (zh) 半导体结构及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination