CN109841684A - 半导体器件 - Google Patents

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Abstract

提供了一种具有改善的可靠性的半导体器件及其制造方法。所述半导体器件包括：衬底；第一间隔物，在衬底上限定栅极沟槽；以及栅电极，在栅极沟槽中，其中，栅电极的与第一间隔物相邻的上表面的高度在远离第一间隔物的方向上增大。

Description

半导体器件
相关申请的交叉引用
本申请要求于2017年11月28日在韩国知识产权局提交的韩国专利申请No.10-2017-0159980的优先权，其全部内容通过引用并入本文。
技术领域
本公开涉及一种半导体器件及其制造方法。
背景技术
作为用于增加半导体器件密度的缩放技术之一，已经提出了一种多栅极晶体管，通过在衬底上形成鳍形硅体并在硅体表面上形成栅极而获得。
由于多栅极晶体管使用三维沟道，因此缩放可以很容易。此外，可以在不增加多栅极晶体管的栅极长度的情况下改善电流控制能力。此外，可以有效地抑制沟道区域的电位受漏极电压影响的短沟道效应(SCE)。
同时，随着半导体器件高度集成，半导体器件中产生的漏电流的影响逐渐增加。该漏电流导致半导体器件的可靠性降低。
发明内容
根据示例性实施例，本发明构思的各方面提供了一种具有改善的可靠性的半导体器件。
根据示例性实施例，本发明构思的各方面还提供了一种用于制造具有改善的可靠性的半导体器件的方法。
然而，本发明构思的各方面不限于这里阐述的那些方面。通过参考以下给出的本发明构思的详细描述，本发明构思的上述和其它方面对于本发明构思所属领域的普通技术人员将变得更加显而易见。
根据本发明构思的各方面，提供了一种半导体器件，包括：衬底；第一间隔物，在衬底上限定栅极沟槽；以及栅电极，在栅极沟槽中；其中，栅电极的与第一间隔物相邻的上表面的高度在远离第一间隔物的方向上增大。
根据本发明构思的各方面，提供了一种半导体器件，包括：衬底；栅极结构，在衬底上；以及间隔物，在栅极结构的侧壁上，其中，所述栅极结构包括相对于所述衬底的上表面的凸起上表面，并且间隔物包括相对于衬底的上表面的凹陷上表面。
根据本发明构思的各方面，提供了一种半导体器件，包括：衬底；栅极结构，在衬底上；以及间隔物，在栅极结构的侧壁上，其中，间隔物的上表面在第一点处与栅极结构的侧壁接触，并且其中，间隔物的上表面的最下部分在与衬底的上表面垂直的方向上的高度低于第一点的在与衬底的上表面垂直的方向上的高度。
根据本发明构思的各方面，提供了一种半导体器件，包括：衬底，包括第一区域和第二区域；第一栅极结构，在衬底的第一区域上；第一间隔物，在第一栅极结构的侧壁上；第二栅极结构，在衬底的第二区域上；以及第二间隔物，在第二栅极结构的侧壁上，其中，第一间隔物的上表面在第一点处与第一栅极结构的侧壁接触，其中，第二间隔物的上表面在第二点处与第二栅极结构的侧壁接触，其中，在第一点处，第一间隔物的上表面和第一间隔物的侧壁形成第一锐角，并且其中，在第二点处，第二间隔物的上表面和第二间隔物的侧壁形成大于第一锐角的第二锐角。
根据本发明构思的各方面，提供了一种用于制造半导体器件的方法，该方法包括：在衬底上形成限定栅极沟槽的间隔物；在衬底上形成填充栅极沟槽的栅极结构；执行具有相对于栅极结构比间隔物更大的蚀刻速率的第一蚀刻工艺；以及在执行第一蚀刻工艺之后，执行具有相对于间隔物比栅极结构更大的蚀刻速率的第二蚀刻工艺。
附图说明
通过参照附图详细描述本发明构思的示例实施例，本发明构思的以上和其他方面和特征将变得更显而易见，在附图中：
图1是示出根据本发明构思的一些示例性实施例的半导体器件的布局图。
图2是沿着图1的线A-A’截取的截面图。
图3是图2的部分R1的放大图。
图4是沿着图1的线B-B’截取的截面图。
图5是示出根据本发明构思的一些示例性实施例的半导体器件的截面图。
图6是图5的部分R2的放大图。
图7是说明根据本发明构思的一些示例性实施例的半导体器件的效果的截面图。
图8是图7的部分R3的放大图。
图9是示出根据本发明构思的一些示例性实施例的半导体器件的截面图。
图10是示出根据本发明构思的一些示例性实施例的半导体器件的截面图。
图11是示出根据本发明构思的一些示例性实施例的半导体器件的截面图。
图12是说明根据本发明构思的一些示例性实施例的半导体器件的布局图。
图13是沿着图12的线A-A’和线C-C’截取的截面图。
图14A是图13的部分R4的放大图。
图14B是图13的部分R5的放大图。
图15至图30是示出根据本发明构思的一些示例性实施例的制造半导体器件的方法的中间步骤的视图。
图31和图32是示出根据本发明构思的一些示例性实施例的制造半导体器件的方法的中间步骤的视图。
具体实施方式
在下文中，将参照图1至图14B描述根据本发明构思的一些示例性实施例的半导体器件。
图1是示出根据本发明构思的一些示例性实施例的半导体器件的布局图。图2是沿着图1的线A-A’截取的截面图。图3是图2的部分R1的放大图。图4是沿着图1的线B-B’截取的截面图。
尽管涉及根据本发明构思的一些示例性实施例的半导体器件的附图示出了包括鳍状沟道区域的鳍型晶体管(finFET)作为示例，但是本公开不限于此。此外，根据本发明构思的一些示例性实施例的半导体器件可以包括隧道FET、双极结晶体管、横向双扩散晶体管(LDMOS)等。半导体器件可以是例如由半导体晶片形成的半导体芯片或管芯的形式。这里使用的术语“半导体器件”还可以指半导体封装，包括封装衬底、一个或多个半导体芯片和密封剂。
参照图1至图4，根据一些示例性实施例的半导体器件包括衬底100、场绝缘膜110、第一栅极结构G1、第一间隔物132、第二间隔物134、第一源/漏区域140、第一封盖图案170、第一层间绝缘膜150和第二层间绝缘膜250。
衬底100可以例如是体硅或绝缘体上硅(SOI)。衬底100可以是硅衬底，或者它可以包括其他材料，例如硅锗、锑化铟、铅碲化合物、砷化铟、磷化铟、砷化镓或锑化镓。备选地，衬底100可以具有形成在基底衬底上的外延层。
衬底100可以包括第一鳍状图案F1。第一鳍状图案F1可以从衬底100的顶部突出并且伸长。第一鳍状图案F1可以是衬底100的一部分，并且可以包括从衬底100生长的外延层。
第一鳍状图案F1可以包括例如作为元素(elemental)半导体材料的硅或锗。此外，第一鳍状图案F1可以包括化合物半导体，例如IV-V族化合物半导体或III-V族化合物半导体。
例如，在第一鳍状图案F1包括IV-V族化合物半导体的示例性实施例中，第一鳍状图案F1可以包括含有碳(C)、硅(Si)、锗(Ge)和锡(Sn)中的至少两种的二元或三元化合物、或通过将IV族元素与化合物掺杂而获得的化合物。例如，在第一鳍状图案F1包括III-V族化合物半导体的示例性实施例中，第一鳍状图案F1可以包括通过将作为III族元素的铝(Al)、镓(Ga)和铟(In)中的至少一种与作为V族元素的磷(P)、砷(As)和锑(Sb)中的一种组合而形成的二元化合物、三元化合物或四元化合物。在根据一些示例性实施例的半导体器件中，第一鳍状图案F1被描述为包括硅的硅鳍状图案。
第一鳍状图案F1可以包括在包括第一栅极结构G1的晶体管的沟道区域中。在本说明书中，包括第一栅极结构G1的晶体管的沟道区域被描述为包括第一鳍状图案F1，但是本公开不限于此。例如，包括第一栅极结构G1的晶体管的沟道区域可以包括纳米线图案、纳米片图案等。
场绝缘膜110可以覆盖衬底100上第一鳍状图案F1的侧壁的一部分。
场绝缘膜110可以包括氧化物膜、氮化物膜、氧氮化物膜及其组合中的至少一种，但是本公开不限于此。
第一栅极结构G1可以形成在衬底100上。例如，第一栅极结构G1可以在第一鳍状图案F1上与第一鳍状图案F1交叉。
第一间隔物132可以形成在第一栅极结构G1的侧壁上。因此，第一间隔物132可以在第一鳍状图案F1上与第一鳍状图案F1交叉。此外，第一间隔物132可以与第一栅极结构G1接触。当元素被称为“接触”另一元素或“与”另一元素“接触”时，不存在中间元素。
第一间隔物132可以在衬底100上限定栅极沟槽T1。例如，可以形成由第一间隔物132的侧壁和第一鳍状图案F1的上表面限定的栅极沟槽T1。由于第一间隔物132可以与第一鳍状案F1交叉，所以栅极沟槽T1也可以与第一鳍状图案F1交叉。在该示例性实施例中，第一栅极结构G1可以填充栅极沟槽T1。
第二间隔物134可以形成在第一间隔物132的侧壁上。因此，第二间隔物134可以在第一鳍状图案F1上与第一鳍状图案F1交叉。在一些示例性实施例中，第二间隔物134的上表面可以形成为在远离衬底100的上表面的方向上高于第一栅极结构G1的上表面。
尽管第一间隔物132和第二间隔物134中的每一个被示出为单层膜，但是本公开不限于此，并且第一间隔物132和第二间隔物134中的每一个可以由多层膜形成。
第一间隔物132和第二间隔物134可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、氮氧化硅(SiOCN)及其组合中的至少一种。在一些示例性实施例中，第一间隔物132可以包括氧化硅，并且第二间隔物134可以包括氮化硅。
第一栅极结构G1可以包括第一界面膜162、第一栅极绝缘膜164和第一栅电极166。
第一界面膜162可以形成在第一鳍状图案F1的上表面上。例如，第一界面膜162可以沿着栅极沟槽T1的底表面的轮廓延伸。然而，本公开不限于此，并且第一界面膜162可以沿着栅极沟槽T1的底表面和侧壁的轮廓延伸。此外，在一些示例性实施例中，可以省略第一界面膜162。
第一界面膜162可以包括例如氧化硅(SiO2)。然而，取决于衬底100的类型、第一鳍状图案F1的类型或第一栅极绝缘膜164的类型，第一界面膜162可以包括其他材料成分。
第一栅极绝缘膜1164可以介于衬底100和第一栅电极166之间。例如，第一栅极绝缘膜164可以形成在第一界面膜162上。例如，第一栅极绝缘膜164可以在第一界面膜162上沿着栅极沟槽T1的底表面和侧壁的轮廓延伸。然而，本公开不限于此，并且第一栅极绝缘膜164可以沿着栅极沟槽T1的底表面的轮廓延伸。
第一栅极绝缘膜164可以包括例如氧化硅(SiO2)、氮氧化硅(SiON)、氮化硅(SiN)和具有介电常数高于氧化硅(SiO2)的介电常数的高介电常数材料中的至少一种。高介电常数材料可以包括，例如，氧化铪、铪氧化硅、氧化铪铝、氧化镧、氧化镧铝、氧化锆、锆氧化硅、氧化钽、氧化钛、钡锶钛氧化物、钡钛氧化物、锶钛氧化物，氧化钇，氧化铝、铅钪钽氧化物、铌酸铅锌及其组合中的至少一种。
第一栅极结构166可以形成在第一沟槽T1中。例如，在形成第一界面膜162和第一栅极绝缘膜164之后，第一栅电极166可以填充栅极沟槽T1的剩余区域。因此，第一栅极绝缘膜164可以沿着第一栅电极166的底表面和侧壁延伸。例如，第一间隔物132的第一侧壁与第一栅极绝缘膜164的第一侧壁接触，第一间隔物132的与第一间隔物132的第一侧壁相对的第二侧壁与第二间隔物134的第一侧壁接触，第一栅电极166的底表面与第一栅极绝缘膜164的底表面的上部分接触以及第一界面膜162的上表面与第一栅极绝缘膜164的底表面的下部分接触，并且第一鳍状图案F1的最上表面与第一界面膜162的下表面接触。在一些实施例中，第一界面膜162的最下表面、第一间隔物132的最下表面、第二间隔物134的最下表面和第一鳍状图案F1的最上表面布置在相同平面上(即，在远离衬底100的上表面的相同的高度处)。在一些实施例中，在第一鳍状图案F1和第一栅电极166之间没有设置第一界面膜162的情况下，第一栅极绝缘膜164的最下表面、第一间隔物132的最下表面、第二间隔物134的最下表面与第一鳍状图案F1的最上表面布置在相同平面上(即，在远离衬底100的上表面的相同的高度处)。
第一栅电极166可以包括导电材料。此外，第一栅电极166可以通过堆叠多种导电材料形成。例如，第一栅电极166可以包括金属层。例如，第一栅电极166可以包括Ti、Ta、W、Al、Co及其组合中的至少一种。此外，例如，第一栅电极166可以由硅或硅锗而不是金属制成。
例如，可以通过替换工艺形成第一栅电极166，但是本公开不限于此。
第一栅极结构G1的与第一间隔物132相邻的上表面可以是凸起的。这里使用的术语“凸起”是指相对于衬底100的上表面的凸起。例如，如图3所示，第一栅极结构G1可以包括第一凸起上表面G1-US。第一栅极结构G1的第一凸起上表面G1-US可以与第一间隔物132的侧壁相邻。在一些示例性实施例中，第一栅极结构G1的第一凸起上表面G1-US的高度可以在远离第一间隔物132的方向上增大。
由于第一栅电极166是填充栅极沟槽T1的第一栅极结构G1的一部分，所以第一栅电极166的与第一间隔物132相邻的上表面可以是凸起的。因此，第一栅电极166的与第一间隔物132相邻的上表面的高度可以在远离第一间隔物132的方向上增大。
第一栅电极166的上表面和第一栅电极166的侧壁可以在第一栅电极166的上表面与第一栅电极166的侧壁会合的点处形成第一角度A1。在一些示例性实施例中，如图3所示，第一角度A1可以是钝角。
在一些示例性实施例中，第一栅极结构G1的第一凸起上表面G1-US可以形成在第一栅电极166的上表面和第一栅极绝缘膜164的上表面之上。例如，当第一栅极绝缘膜164沿着第一栅电极166的侧壁延伸时，第一栅极绝缘膜164的上表面也可以是凸起的。
在图2和图3中，第一栅电极166的上表面和第一栅极绝缘膜164的上表面被示出为连续的，但是本公开不限于此。例如，由于第一栅电极166和第一栅极绝缘膜164之间的抗蚀刻性的差异，第一栅电极166的上表面和第一栅极绝缘膜164的上表面可以是不连续的。
第一间隔物132的上表面可以与第一栅极结构G1的侧壁接触。例如，如图3所示，在第一栅极结构G1的侧壁上的第一点P1处，第一间隔物132的上表面和第一栅极结构G1可以彼此接触。
在一些示例性实施例中，第一间隔物132的上表面的最下部分的高度可以低于第一点P1的高度。例如，第一间隔物132的上表面可以是凹陷的。这里使用的术语“凹陷”是指相对于衬底100的上表面的凹陷。例如，如图3所示，第一间隔物132可以包括第一凹陷上表面132-US。
在第一点P1处，第一间隔物132的侧壁和第一间隔物132的上表面可以形成第二角度A2。在一些示例性实施例中，第二角度A2可以是锐角。
在整个公开内容中，对“高度”的任何提及指的是在与衬底100的上表面垂直的方向上的高度。
在一些示例性实施例中，第一栅极结构G1的高度可以高于第一间隔物132的高度。例如，第一栅极结构G1的最上部分的高度可以高于第一间隔物132的最下部分的高度。例如，如图2和图3所示，第一栅极结构G1的第一高度H1可以高于第一间隔物132的第二高度H2。此外，第一栅极结构G1的第一高度H1可以高于第一点P1的高度。
因此，第一栅极结构G1的第一凸起上表面G1-US的最上部分可以高于第一间隔物132的第一凹陷上表面132-US的最下部分。
第一封盖图案170可以形成在第一栅极结构G1和第一间隔物132上。例如，第一封盖图案170可以覆盖第一栅极结构G1的上表面和第一间隔物132的上表面。第一封盖图案170可以填充由第二间隔物134形成的空间。
第一栅极结构G1的与第一间隔物132相邻的上表面可以是凸起的，并且第一间隔物132的上表面可以是凹陷的。因此，第一封盖图案170的底表面可以具有波浪形状。例如，如图2所示，第一封盖图案170的与第二间隔物134的侧壁相邻的底表面可以具有波浪形状。
第一封盖图案170可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、碳氮化硅(SiCN)、氮氧化硅(SiOCN)及其组合中的至少一种。
第一源/漏区域140可以形成在衬底100上的第一栅极结构G1的侧壁上。例如，如图2所示，第一源/漏区域140可以形成在衬底100上的第二间隔物134的侧壁上。
第一源/漏区域140可以包括形成在第一鳍状图案F1上的外延层。此外，第一源/漏区域140可以是升高的源区域和漏区域，包括在衬底100的上表面上方突出的上表面。例如，第一源/漏区域140的最上表面可以布置在高于第一界面膜162的最下表面、第一间隔物132的最下表面、第二间隔物134的最下表面以及第一鳍状图案F1的最上表面的位置处，但是在与衬底100的上表面垂直的方向上低于第一间隔物132的上表面的凹陷部分。然而，本公开不限于此，并且第一源/漏区域140可以是形成在衬底100中的杂质区域。
第一层间绝缘膜150可以形成在衬底100上。另外，第一层间绝缘膜150可以覆盖第二间隔物134的侧壁。
在图2中，已经示出了第一封盖图案170的上表面、第二间隔物134的上表面和第一层间绝缘膜150的上表面布置在相同平面上。然而，本公开并不限于此。
第二层间绝缘膜250可以形成在第一层间绝缘膜150上。例如，第二层间绝缘膜250可以覆盖第一封盖图案170的上表面、第二间隔物134的上表面和第一层间绝缘膜150的上表面。
第一层间绝缘膜150和第二层间绝缘膜250可以包括氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)和低介电常数材料中的至少一种。然而，在一些示例性实施例中，第一层间绝缘膜150可以包括与第一间隔物132不同的材料成分。
图5是示出根据本发明构思的一些示例性实施例的半导体器件的截面图。图6是图5的部分R2的放大图。为了简化描述，将简要描述或省略与参照图1至图4的描述类似的重复描述。
参考图5和图6，根据一些示例性实施例的半导体器件还包括触点180。
触点180可以在第一源/漏区域140上与第一源/漏区域140接触。另外，触点180可以与第一封盖图案170和第二间隔物134接触。然而，在一些示例性实施例中，触点180可以与第一间隔物132不接触。
触点180可以通过例如自对准接触(SAC)工艺形成。因此，触点180的侧壁可以由第一封盖图案170的侧壁或第二间隔物134的侧壁限定。将参照图30对此进行详细描述。
在一些示例性实施例中，第一间隔物132可以包括低k材料。因此，第一间隔物132可以减小第一栅电极166和触点180之间的寄生电容。
在下文中，将参照图5至图8描述根据本发明构思的一些示例性实施例的半导体器件的效果。
图7是说明根据本发明构思的一些示例性实施例的半导体器件的效果的截面图。图8是图7的部分R3的放大图。为了简化描述，将简要描述或省略与参照图1至图4的描述类似的重复描述。
参照图7和图8，第一栅极结构G1的与第一间隔物132相邻的上表面可以包括尖端。例如，第一栅极结构G1的上表面可以是凹陷的。例如，第一栅电极166的与第一间隔物132相邻的上表面可以包括尖端。
包括尖端的栅电极易于产生漏电流。例如，包括尖端的图7的第一栅电极166缩窄到触点180的距离，这易于产生漏电流。此外，图7的第一栅电极166的尖端可以由于尖锐形状而与触点180形成强磁场。这些导致半导体器件的可靠性降低。
然而，在根据一些示例性实施例的半导体器件中，由于栅电极的与间隔物相邻的上表面是凸起的，因此可以提高半导体器件的可靠性。
例如，由于图6的第一栅电极166包括第一凸起上表面G1-US，所以图6中的第一栅电极166和触点180之间的第一距离D1可以大于图8中的第一栅电极166和触点180之间的第二距离D2。例如，根据一些示例性实施例的半导体器件可以确保栅电极和触点之间的足够距离，从而减小漏电流。
此外，由于图6的第一栅电极166不包括尖锐形状的尖端，因此可以防止在栅电极的尖端处形成强磁场。
再次参照图7和图8，第一间隔物132的上表面可以高于第一栅极结构G1的上表面。在该示例性实施例中，倾向于在第一栅电极166和触点180之间产生漏电流。
例如，在第一间隔物132包括氧化硅(SiO2)并且第二间隔物134包括氮化硅(SiN)的示例性实施例中，第一间隔物132可以具有比第二间隔物134更小的抗蚀刻性。因此，例如，在形成稍后待描述的接触孔CH(参见图30)的过程中，第一间隔物132比第二间隔物134更可能被蚀刻。这可以引起第一栅电极166和触点180之间的距离变窄。
然而，根据一些示例性实施例的半导体器件的第一间隔物132的上表面可以低于第一栅极结构G1的上表面。例如，图5和图6中的第一间隔物132的上表面可以低于第一栅极结构G1的上表面。因此，在形成接触孔CH(参见图30)的过程中，可以不蚀刻第一间隔物132。
图9是示出根据本发明构思的一些示例性实施例的半导体器件的截面图。为了简化描述，将简要描述或省略与参照图1至图4的描述类似的重复描述。
参照图9，根据一些示例性实施例的半导体器件的第一栅电极166可以由多层膜形成。
例如，第一栅电极166可以包括第一导电膜167和第二导电膜168。
第一栅电极166的第一导电膜167可以沿着栅极沟槽T1的底表面和侧壁延伸。例如，第一导电膜167可以沿着第一栅极绝缘膜164的轮廓延伸。
第一导电膜167可以调节功函数。第一栅电极166的第二导电膜168可以填充由第一导电膜167形成的空间。
第一导电膜167可以包括例如TiN、TaN、TiC、TaC、TiAlC及其组合中的至少一种。第二导电膜168可以包括例如W或Al。
图10是示出根据本发明构思的一些示例性实施例的半导体器件的截面图。为了简化描述，将简要描述或省略与参照图1至图4的描述类似的重复描述。
参照图10，在根据一些示例性实施例的半导体器件中，第二间隔物134的上表面可以是凹陷的。此外，第二间隔物134的高度可以低于第一栅极结构G1的高度。
在图10中，第一间隔物132的上表面和第二间隔物134的上表面被示出为连续的，但是本公开不限于此。例如，由于第一间隔物132和第二间隔物134之间的抗蚀性的差异，第一间隔物132的上表面和第二间隔物134的上表面可以是不连续的。此外，第二间隔物134的上表面可以与第一层间绝缘膜150的侧壁接触。
在该示例性实施例中，第一封盖图案170不仅可以覆盖第一栅极结构G1的上表面和第一间隔物132的上表面，还可以覆盖第二间隔物134的上表面。因此，第一封盖图案170可以填充由第一层间绝缘膜150形成的空间。
图11是示出根据本发明构思的一些示例性实施例的半导体器件的截面图。为了简化描述，将简要描述或省略与参照图1至图4的描述类似的重复描述。
参照图11，根据一些示例性实施例的半导体器件不包括第一封盖图案170。
因此，第二层间绝缘膜250可以覆盖第一栅极结构G1的上表面和第一间隔物132的上表面。
第一栅极结构G1的与第一间隔物132相邻的上表面可以是凸起的，并且第一间隔物132的上表面可以是凹陷的。因此，第二层间绝缘膜250的底表面可以具有波浪形状。例如，如图所示，第二层间绝缘膜250的与第二间隔物134的侧壁相邻的底表面可以具有波浪形状。
图12是说明根据本发明构思的一些示例性实施例的半导体器件的布局图。图13是沿着图12的线A-A’和线C-C’截取的截面图。图14A是图13的部分R4的放大图。图14B是图13的部分R5的放大图。为了简化描述，将简要描述或省略与参照图1至图4的描述类似的重复描述。
参照图12至图14B，在根据一些示例性实施例的半导体器件中，衬底100包括第一区域I和第二区域II。
第一区域I和第二区域II可以彼此分离开，或者可以彼此连接。将理解，当提及元件“连接”或“耦接”到另一元件或在另一元件“之上”时，该元件可以直接连接或耦接到该另一元件或直接在该另一元件之上，或者可以存在介于中间的元件。
在根据一些示例性实施例的半导体器件中，可以在第一区域I和第二区域II中形成不同导电类型的晶体管。例如，第一区域I可以是形成NMOS晶体管的区域，并且第二区域II可以是形成PMOS晶体管的区域。相反，第一区域I可以是形成PMOS晶体管的区域，并且第二区域II可以是形成NMOS晶体管的区域。
由于衬底100的第一区域I与参照图1至图4描述的区域基本相同，因此下面将省略详细描述。
在衬底100的第二区域II中，可以形成第二栅极结构G2、第三间隔物232、第四间隔物234、第二源极/漏极区域240、第二封盖图案270、第三层间绝缘膜350和第四层间绝缘膜450。
在第二区域II中，衬底100可以包括第二鳍状图案F2。第二鳍状图案F2可以从衬底100的顶部突出并且伸长。第一鳍状图案F1和第二鳍状图案F2可以在相同方向或不同方向上延伸。
第二栅极结构G2可以形成在衬底100上。例如，第二栅极结构G2可以在第二鳍状图案F2上与第二鳍状图案F2交叉。
第三间隔物232可以形成在第二栅极结构G2的侧壁上。此外，第三间隔物232可以与第二栅极结构G2接触。
第四间隔物234可以形成在第三间隔物232的侧壁上。
第二栅极结构G2可以包括第二界面膜262、第二栅极绝缘膜264和第二栅电极266。
第二栅极结构G2的与第三间隔物232相邻的上表面可以是凸起的。例如，如图14B所示，第二栅极结构G2可以包括第二凸起上表面G2-US。第二栅极结构G2的第二凸起上表面G2-US可以与第三间隔物232的侧壁相邻。在一些示例性实施例中，第二栅极结构G2的第二凸起上表面G2-US的高度可以在远离第三间隔物232的方向上增大然后减小。
第二栅电极266的上表面和第二栅电极266的侧壁可以在第二栅电极266的上表面与第二栅电极266的侧壁会合的点处形成第三角度A3。在一些示例性实施例中，如图14B所示，第三角度A3可以是锐角。然而，本公开不限于此，并且第三角度A3可以是钝角。
然而，在一些示例性实施例中，第三角度A3可以小于第一角度A1。例如，第二凸起上表面G2-US的曲率半径可以小于第一凸起上表面G1-US的曲率半径。
在一些示例性实施例中，第二栅极结构G2的第二凸起上表面G2-US可以形成在第二栅电极266的上表面和第二栅极绝缘膜264的上表面之上。
在图13和图14B中，第一栅电极166的上表面和第一栅极绝缘膜164的上表面被示出为连续的，但是本公开不限于此。
第三间隔物232的上表面可以与第二栅极结构G2的侧壁接触。例如，如图14B所示，在第二栅极结构G2的侧壁上的第二点P2处，第三间隔物232的上表面和第二栅极结构G2可以彼此接触。
在一些示例性实施例中，第三间隔物232的上表面的最下部分的高度可以小于第二点P2的高度。例如，第三间隔物232的上表面可以是凹陷的。例如，如图14B所示，第三间隔物232可以包括第二凹陷上表面232-US。
在第二点P2处，第三间隔物232的侧壁和第三间隔物232的上表面可以形成第四角度A4。在一些示例性实施例中，第四角度A4可以是锐角。
然而，在一些示例性实施例中，第四角度A4可以大于第二角度A2。例如，第二凹陷上表面232-US的曲率半径可以大于第一凹陷上表面132-US的曲率半径。
在一些示例性实施例中，第二栅极结构G2的高度可以高于第三间隔物232的高度。例如，第一栅极结构G1的最上部分的高度可以高于第一间隔物132的最下部分的高度。例如，如图13和图14B所示，第二栅极结构G2的第三高度H3可以高于第三间隔物232的第四高度H4。而且，第二栅极结构G2的第三高度H3可以高于第二点P2的高度。
因此，第二栅极结构G2的第二凸起上表面G2-US的最上部分可以高于第三间隔物232的第二凹陷上表面232-US的最下部分。
然而，在一些示例性实施例中，第二栅极结构G2的第三高度H3可以高于第一栅极结构G1的第一高度H1。此外，在一些示例性实施例中，第三间隔物232的第四高度可以高于第一间隔物132的第二高度H2。
第二封盖图案270可以形成在第二栅极结构G2和第三间隔物232上。
由于第二栅极结构G2的与第三间隔物232相邻的上表面可以是凸起的，并且第三间隔物232的上表面可以是凹陷的，所以第二封盖图案270的底表面可以具有波浪形状。例如，如图13所示，第二封盖图案270的与第三间隔物232的侧壁相邻的底表面可以具有波浪形状。
第二源/漏区域240可以形成在衬底100上的第二栅极结构G2的侧壁上。
第三层间绝缘膜350可以形成在衬底100上。此外，第三层间绝缘膜350可以覆盖第四间隔物234的侧壁。
第四层间绝缘膜450可以形成在第三层间绝缘膜350上。例如，第四层间绝缘膜450可以覆盖第二封盖图案270的上表面、第三间隔物232的上表面和第三层间绝缘膜350的上表面。
在下文中，将参照图5和图15至图32描述根据本发明构思的一些示例性实施例的制造半导体器件的方法。
图15至图30是示出根据本发明构思的一些示例性实施例的制造半导体器件的方法的中间步骤的视图。为了简化描述，将简要描述或省略与参照图1至图14B的描述类似的重复描述。
参考图15，在衬底100上形成虚设栅极结构DG。
首先，第一鳍状图案F1可以形成在衬底100上。第一鳍状图案F1可以是衬底100的一部分，并且可以包括从衬底100生长的外延层。
然后，在衬底100和第一鳍状图案F1上顺序地形成绝缘膜和导电膜，并且可以图案化绝缘膜和导电膜以形成虚设栅极绝缘膜122和与第一鳍状图案F1相交的虚设栅电极124。因此，可以形成包括虚设栅极绝缘膜122和虚设栅电极124的虚设栅极结构DG。
参照图16，第一间隔物132和第二间隔物134形成在虚设栅极结构DG的侧壁上。
第一间隔物132可以形成在虚设栅极结构DG的两个侧壁上。第二间隔物134可以形成在第一间隔物132的侧壁上。
尽管第一间隔物132和第二间隔物134中的每一个被示出为单层膜，但是本公开不限于此，并且第一间隔物132和第二间隔物134中的每一个可以由多层膜形成。
第一间隔物132和第二间隔物134可以包括例如氮化硅(SiN)、氮氧化硅(SiON)、氧化硅(SiO2)、氮氧化硅(SiOCN)及其组合中的至少一种。在一些示例性实施例中，第一间隔物132可以包括氧化硅，并且第二间隔物134可以包括氮化硅。
参照图17，第一源/漏区域140形成在衬底100上。
第一源/漏区域140可以形成在衬底100上的第一栅极结构G1的侧壁上。
例如，第一源/漏区域140可以包括形成在第一鳍状图案F1上的外延层。此外，第一源/漏区域140可以是升高的源区域和漏区域，包括在衬底100的上表面上方突出的上表面。
例如，可以通过使用将第一栅极结构G1、第一间隔物132和第二间隔物134用作蚀刻掩模的蚀刻工艺来蚀刻第一鳍状图案F1的一部分。然后，可以通过使用外延生长在蚀刻的第一鳍状图案F1中形成第一源/漏区域140。
参照图18，在衬底100上形成第一层间绝缘膜150。
第一层间绝缘膜150可以形成为围绕第二间隔物134的侧壁。例如，可以在图17的所得结构上形成第一层间绝缘膜150，并且可以执行平坦化工艺。平坦化工艺可以包括例如化学机械抛光(CMP)工艺。
因此，虚设栅极结构DG的上表面、第二间隔物134的上表面和第一层间绝缘膜150的上表面可以布置在相同平面上，但是本公开不限于此。
参考图19，去除虚设栅极结构DG。
因此，栅极沟槽T1可以形成在去除了虚设栅极结构DG的区域中。例如，可以形成由第一间隔物132的侧壁和第一鳍状图案F1的上表面限定的栅极沟槽T1。
参照图20，在栅极沟槽T1中顺序地形成第一界面膜162、第一栅极绝缘膜164和第一栅电极166。
首先，第一界面膜162可以形成为沿着栅极沟槽T1的底表面延伸。然后，第一栅极绝缘膜164可以形成为沿着第一层间绝缘膜150的上表面、第二间隔物134的上表面、第一间隔物132的上表面、第一间隔物132的侧壁和第一界面膜162的上表面的轮廓延伸。
第一栅电极166可以形成在第一栅极绝缘膜164上。第一栅电极166可以填充由第一栅极绝缘膜164形成的空间。
参照图21和图22，执行具有相对于第一栅极结构G1比第一间隔物132更大的蚀刻速率的第一蚀刻工艺。
可以执行第一蚀刻工艺，直到第一栅极结构G1的上表面变得低于第一间隔物132的上表面。因此，如图所示，第一栅极结构G1的第五高度H11可以低于第一间隔物132的高度。
然而，在一些示例性实施例中，在执行第一蚀刻工艺时，可以不蚀刻第二间隔物134和第一层间绝缘膜150。
第一蚀刻工艺可以包括例如反应离子蚀刻(RIE)工艺或湿法蚀刻工艺，但是本公开不限于此。
然而，由于蚀刻工艺的性质，第一栅极结构G1的与第一间隔物132相邻的上表面可以包括尖端。例如，如图22所示，在执行第一蚀刻工艺之后，第一栅极结构G1的上表面可以是凹陷的。
例如，第一栅电极166的与第一间隔物132相邻的上表面可以包括尖端。例如，第一栅电极166的上表面和第一栅电极166的侧壁可以形成第五角度A11，该第五角度A11是在第一栅电极166的上表面与第一栅电极166的侧壁会合的点处的锐角。
参照图23和图24，在执行第一蚀刻工艺之后，执行具有相对于第一间隔物132比第一栅极结构G1更大的蚀刻速率的第二蚀刻工艺。
可以执行第二蚀刻工艺，直到第一间隔物132的上表面与第一栅极结构G1的侧壁接触为止。因此，如图所示，在第一栅极结构G1的侧壁上的第三点P11处，第一间隔物132的上表面可以与第一栅极结构G1接触。
第二蚀刻工艺可以包括例如反应离子蚀刻(RIE)工艺或湿法蚀刻工艺，但是本公开不限于此。
在一些示例性实施例中，可以执行第二蚀刻工艺，直到第一间隔物132的上表面变得低于第一栅极结构G1的上表面，但是本公开不限于此。
通过第二蚀刻工艺，第一栅电极166的尖端可以是平缓的。例如，在第一栅电极166的上表面与第一栅电极166的侧壁会合的点处，第一栅电极166的上表面和第一栅电极166的侧壁可以形成大于图22的第五角度A11的第六角度A12。
在图24中，尽管第六角度A12被示出为锐角，但是本公开不限于此。例如，取决于第二蚀刻工艺的蚀刻速率，第六角度A12可以是直角或钝角。
此外，由于蚀刻工艺的性质，第一间隔物132的上表面可以是凹陷的。因此，第一间隔物132的上表面的最下部分的高度可以低于第三点P11的高度。例如，如图24所示，第一间隔物132的第六高度H21可以低于第三点P11的高度。此外，例如，在第三点P11处，第一间隔物132的侧壁和第一间隔物132的上表面可以形成为第七角度A21，第七角度A21是锐角。
参照图25和图26，在执行第二蚀刻工艺之后，执行具有相对于第一栅极结构G1比第一间隔物132更大的蚀刻速率的第三蚀刻工艺。
第三蚀刻工艺可以类似于第一蚀刻工艺。因此，第一栅极结构G1的第七高度H12可以低于图22的第一栅极结构G1的第五高度H11。此外，如图所示，第一栅极结构G1的第七高度H12可以低于第一间隔物132的高度。
由于蚀刻工艺的性质，第一栅极结构G1的与第一间隔物132相邻的上表面可以包括尖端。例如，如图26所示，在执行第三蚀刻工艺之后，第一栅极结构G1的上表面可以是凹陷的。
然而，第一栅电极166的尖端可以是平缓的。例如，在第一栅电极166的上表面与第一栅电极166的侧壁会合的点处，第一栅电极166的上表面和第一栅电极166的侧壁可以形成大于图22的第五角度A11的第八角度A13。
然而，在一些示例性实施例中，可以省略第三蚀刻工艺。
参照图27和图28，在执行第三蚀刻工艺之后，执行具有相对于第一间隔物132比第一栅极结构G1更大的蚀刻速率的第四蚀刻工艺。
第四蚀刻工艺可以类似于第二蚀刻工艺。因此，第一间隔物132的第八高度H22可以低于图24的第一间隔物132的第六高度H21。此外，如图所示，在第一栅极结构G1的侧壁上的第四点P12处，第一间隔物132的上表面和第一栅极结构G1可以彼此接触。
在一些示例性实施例中，可以执行第四蚀刻工艺，直到第一间隔物132的上表面变得低于第一栅极结构G1的上表面，但是本公开不限于此。
通过第四蚀刻工艺，第一栅电极166的尖端可以更平缓。例如，在第一栅电极166的上表面与第一栅电极166的侧壁会合的点处，第一栅电极166的上表面和第一栅电极166的侧壁可以形成大于图24的第六角度A12的第九角度A14。例如，第九角度A14可以是钝角。
此外，由于蚀刻工艺的性质，第一间隔物132的上表面可以是凹陷的。因此，第一间隔物132的上表面的最下部分的高度可以低于第四点P12的高度。例如，如图28所示，第一间隔物132的第八高度H22可以低于第四点P12的高度。此外，例如，在第四点P12处，第一间隔物132的侧壁和第一间隔物132的上表面可以形成是第十角度A22，第十角度A22是锐角。在一些示例性实施例中，第十角度A22可以小于图24的第七角度A21。
然而，在一些示例性实施例中，可以省略第四蚀刻工艺。
参照图29，第一封盖图案170形成在第一栅极结构G1和第一间隔物132上。
第一封盖图案170可以填充由第二间隔物134形成的空间。例如，可以在图27和图28的所得结构上形成第一封盖图案170，并且可以执行平坦化工艺。平坦化工艺可以包括例如化学机械抛光(CMP)工艺。因此，第一封盖图案170可以形成为覆盖第一栅极结构G1的上表面和第一间隔物132的上表面。
然后，在第一层间绝缘膜150上形成第二层间绝缘膜250。
例如，第二层间绝缘膜250可以形成为覆盖第一封盖图案170的上表面、第二间隔物134的上表面和第一层间绝缘膜150的上表面。
参照图30，形成接触孔CH以暴露第一源/漏区域140的一部分。
例如，可以蚀刻第一层间绝缘膜150的一部分和第二层间绝缘膜250的一部分以形成使第一源/漏区域140的一部分暴露的接触孔CH。
在形成接触孔CH的工艺中，如图所示，可以蚀刻第一封盖图案170的一部分和第二间隔物134的一部分。可以通过例如用于形成接触孔CH的蚀刻工艺的未对准来蚀刻第一封盖图案170的一部分和第二间隔物134的一部分。然而，在一些示例性实施例中，可以保护第一间隔物132而不被蚀刻。
因此，在一些示例性实施例中，可以形成由第二层间绝缘膜250的侧壁、第一封盖图案170的侧壁和第二间隔物134的侧壁限定的接触孔CH。
然后，参考图5，触点180形成在接触孔CH中。
因此，可以在第一源/漏区域140上形成与第一源/漏区域140接触的触点180。
然而，在一些示例性实施例中，触点180可以不与第一间隔物132接触。
图31和图32是示出根据本发明构思的一些示例性实施例的制造半导体器件的方法的中间步骤的视图。为了简化描述，将简要描述或省略与参照图1至图30的描述类似的重复描述。
作为参考，图31和图32是示出图20的步骤之后的步骤的视图。
参考图31，可以对图20的所得结构执行平坦化工艺。例如，可以执行平坦化工艺，直到暴露第一层间绝缘膜150的上表面。
平坦化工艺可以包括例如化学机械抛光(CMP)工艺。
因此，第一栅极结构G1的上表面、第二间隔物134的上表面、第一间隔物132的上表面和第一层间绝缘膜150的上表面可以设置在相同平面上。然而，本公开并不限于此。
参照图32，执行具有相对于第一间隔物132比第一栅极结构G1更大的蚀刻速率的第五蚀刻工艺。
第五蚀刻工艺可以类似于第二蚀刻工艺。
通过第五蚀刻工艺，第一栅电极166的尖端可以是平缓的。此外，第一间隔物132的上表面可以低于第一栅极结构G1的上表面。
此外，由于蚀刻工艺的性质，第一间隔物132的上表面可以是凹陷的。
尽管已经参考本发明构思的示例性实施例具体示出和描述了本发明构思，但是本领域普通技术人员将理解的是，在不脱离所附权利要求所限定的本发明构思的精神和范围的情况下，可以进行形式和细节上的多种改变。因此，期望本实施例在所有方面被认为是说明性的而不是限制性的，参考所附权利要求而不是前述描述来表示本发明的范围。

Claims (20)

1.一种半导体器件，包括：
衬底；
第一间隔物，在所述衬底上限定栅极沟槽；以及
栅电极，在所述栅极沟槽中；
其中，所述栅电极的与所述第一间隔物相邻的上表面的高度在远离所述第一间隔物的方向上增大。
2.根据权利要求1所述的半导体器件，其中，所述栅电极的与所述第一间隔物相邻的上表面是凸起的。
3.根据权利要求1所述的半导体器件，其中，所述第一间隔物的上表面的高度在远离所述栅电极的方向上减小，然后增大。
4.根据权利要求3所述的半导体器件，其中，所述第一间隔物的上表面是凹陷的。
5.根据权利要求1所述的半导体器件，其中，所述第一间隔物的上表面与所述栅电极的侧壁接触。
6.根据权利要求1所述的半导体器件，还包括：覆盖所述栅电极的上表面和所述第一间隔物的上表面的封盖图案。
7.根据权利要求1所述的半导体器件，还包括：在所述第一间隔物的侧壁上的第二间隔物。
8.根据权利要求7所述的半导体器件，其中，所述第二间隔物的上表面在与所述衬底的上表面垂直的方向上高于所述栅电极的上表面。
9.根据权利要求7所述的半导体器件，其中，所述第二间隔物的上表面在与所述衬底的上表面垂直的方向上低于所述栅电极的上表面。
10.根据权利要求7所述的半导体器件，其中，所述第二间隔物的上表面是凹陷的。
11.根据权利要求7所述的半导体器件，其中，所述第一间隔物包括氧化硅，并且所述第二间隔物包括氮化硅。
12.一种半导体器件，包括：
衬底；
栅极结构，在所述衬底上；以及
间隔物，在所述栅极结构的侧壁上，
其中，所述栅极结构包括相对于所述衬底的上表面的凸起上表面，并且所述间隔物包括相对于所述衬底的上表面的凹陷上表面。
13.根据权利要求12所述的半导体器件，其中，所述栅极结构包括栅电极以及在所述栅电极和所述衬底之间的栅极绝缘膜。
14.根据权利要求13所述的半导体器件，其中，所述栅极绝缘膜沿着所述栅电极的底表面和侧壁延伸。
15.根据权利要求12所述的半导体器件，其中，所述栅极结构的凸起上表面的最上部分在与所述衬底的上表面垂直的方向上高于所述间隔物的凹陷上表面的最下部分。
16.根据权利要求12所述的半导体器件，其中，所述栅极结构的凸起上表面与所述间隔物的侧壁相邻。
17.根据权利要求12所述的半导体器件，还包括：覆盖所述栅极结构的上表面和所述间隔物的上表面的封盖图案，
其中，所述封盖图案的底表面具有波浪形状。
18.一种半导体器件，包括：
衬底；
栅极结构，在所述衬底上；以及
间隔物，在所述栅极结构的侧壁上，
其中，所述间隔物的上表面在第一点处与所述栅极结构的侧壁接触，并且
其中，所述间隔物的上表面的最下部分在与所述衬底的上表面垂直的方向上的高度低于所述第一点的在与所述衬底的上表面垂直的方向上的高度。
19.根据权利要求18所述的半导体器件，其中，所述间隔物的上表面相对于所述衬底的上表面是凹陷的。
20.根据权利要求18所述的半导体器件，其中，在所述第一点处，所述间隔物的侧壁和所述间隔物的上表面形成锐角。
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