KR20240007620A - 게이트 높이 변화에 의한 임계 전압 변조 - Google Patents

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타-춘 린
치-핀 차오
치-하오 창
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Abstract

반도체 디바이스들 및 이를 형성하는 방법들이 제공된다. 반도체 구조물은 기판, 기판 위의 제1 활성 영역, 제2 활성 영역 및 제3 활성 영역, 제1 활성 영역의 채널 영역 위의 제1 게이트 구조물, 제2 활성 영역의 채널 영역 위의 제2 게이트 구조물, 제3 활성 영역의 채널 영역 위의 제3 게이트 구조물, 제1 게이트 구조물 위의 제1 캡 층, 제2 게이트 구조물 위의 제2 캡 층, 및 제3 게이트 구조물 위의 제3 캡 층을 포함한다. 제2 게이트 구조물의 높이는 제1 게이트 구조물의 높이 또는 제3 게이트 구조물의 높이보다 더 낮다.

Description

게이트 높이 변화에 의한 임계 전압 변조{THRESHOLD VOLTAGE MODULATION BY GATE HEIGHT VARIATION}
본 출원은 2022년 7월 8일자로 출원된 미국 가특허 출원 제63/359,284호 및 2022년 7월 29일자로 출원된 미국 가특허 출원 제63/393,489호에 대한 우선권을 주장하고, 이로써, 그들의 전체 개시내용들은 참조로 본원에 포함된다.
반도체 집적 회로(IC) 산업은 급격한 성장을 경험하였다. IC 진화의 과정에서, 기능 밀도(functional density)(즉, 칩 면적당 상호연결된 디바이스들의 수)는 일반적으로 증가된 한편, 제작을 사용하여 생성될 수 있는 기하형상 사이즈(즉, 최소 컴포넌트(또는 라인))는 감소되었다. 일반적으로, 이러한 축소 프로세스는 생산 효율을 증가시키고 연관된 비용들을 낮춤으로써 이익들을 제공한다. 그러나, 이러한 축소는 또한 이러한 IC들을 통합하는 디바이스들의 설계 및 제조의 복잡성 증가를 수반하였고, 이러한 진보들이 실현되기 위해서는 디바이스 제작에서 유사한 발전들이 필요하다.
핀 타입 전계 효과 트랜지스터(FinFET) 또는 다중 브리지 채널(MBC) 트랜지스터와 같은 다중 게이트 트랜지스터를 제작하기 위해 게이트 교체 프로세스들이 사용될 수 있다. FinFET의 제작을 예로 들면, 먼저 반도체 핀 구조물의 채널 영역 위에 더미 게이트가 형성되고, 더미 게이트의 측벽들을 따라 게이트 스페이서가 형성된다. 더미 게이트는 후속하여 제거되고, 게이트 유전체 층 및 일함수 층들을 포함하는 금속 게이트 구조물로 교체된다. 일부 프로세스들에서, 금속 게이트 구조물은 후속 자체 정렬 콘택 형성 프로세스들 동안 금속 게이트 구조물을 보호하기 위해 유전체 캡 층을 위한 공간을 형성하도록 리세싱(recess)된다. 기존의 다중 게이트 트랜지스터들 및 그들을 형성하기 위한 프로세스들은 그들의 의도된 목적들에 일반적으로 적절하지만, 그들이 모든 측면들에서 만족스러운 것은 아니다.
본 개시내용의 양태들은 첨부 도면들과 함께 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처(feature)들이 실척대로 도시된 것은 아니라는 것이 강조된다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 본 개시내용의 다양한 양태들에 따른, 상이한 임계 전압들을 갖는 트랜지스터들을 제작하기 위한 방법의 흐름도이다.
도 2 내지 도 7은 본 개시내용의 다양한 양태들에 따른, 도 1의 방법과 연관된 것들과 같은 다양한 제작 스테이지들에서의 워크피스(workpiece)의 개략적인 부분 단면도들이다.
도 8은 본 개시내용의 다양한 양태들에 따른, 상이한 임계 전압들을 갖는 트랜지스터들을 제작하기 위한 방법의 흐름도이다.
도 9 내지 도 11은 본 개시내용의 다양한 양태들에 따른, 도 8의 방법과 연관된 것들과 같은 다양한 제작 스테이지들에서의 워크피스의 개략적인 부분 단면도들이다.
도 12는 본 개시내용의 다양한 양태들에 따른, 상이한 임계 전압들을 갖는 트랜지스터들을 제작하기 위한 방법의 흐름도이다.
도 13 내지 도 16은 본 개시내용의 다양한 양태들에 따른, 도 12의 방법과 연관된 것들과 같은 다양한 제작 스테이지들에서의 워크피스의 개략적인 부분 단면도들이다.
도 17은 본 개시내용의 다양한 양태들에 따른, 상이한 임계 전압들을 갖는 트랜지스터들을 제작하기 위한 방법의 흐름도이다.
도 18 내지 도 23은 본 개시내용의 다양한 양태들에 따른, 도 17의 방법과 연관된 것들과 같은 다양한 제작 스테이지들에서의 워크피스의 개략적인 부분 단면도들이다.
도 24는 본 개시내용의 다양한 양태들에 따른, 상이한 임계 전압들을 갖는 트랜지스터들을 제작하기 위한 방법의 흐름도이다.
도 25 내지 도 30은 본 개시내용의 다양한 양태들에 따른, 도 24의 방법과 연관된 것들과 같은 다양한 제작 스테이지들에서의 워크피스의 개략적인 부분 단면도들이다.
도 31은 본 개시내용의 다양한 양태들에 따른, 상이한 임계 전압들을 갖는 트랜지스터들을 제작하기 위한 방법의 흐름도이다.
도 32 내지 도 40은 본 개시내용의 다양한 양태들에 따른, 도 31의 방법과 연관된 것들과 같은 다양한 제작 스테이지들에서의 워크피스의 개략적인 부분 단면도들이다.
도 41은 n 타입 금속 산화물 트랜지스터(NMOS)들의 임계 전압들(Vts)에 대한 선택적 금속 층의 존재 및 잔류 게이트 높이들의 효과들을 요약하는 라인 차트를 예시한다.
도 42는 p 타입 금속 산화물 트랜지스터(NMOS)들의 임계 전압들(Vts)에 대한 선택적 금속 층의 존재 및 잔류 게이트 높이들의 효과들을 요약하는 라인 차트를 예시한다.
도 43은 본 개시내용의 모든 실시예들이 어떻게 MBC 트랜지스터들에 대해 용이하게 구현가능할 수 있는지를 대표적으로 예시한다.
아래의 개시내용은 제공된 주제의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 배열들의 특정 예들이 본 개시내용을 간략화하기 위해 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상의 또는 제2 피처 위의 제1 피처의 형성은 제1 피처 및 제2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 피처 및 제2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 피처와 제2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시내용은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이고, 그 자체로, 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
"밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시될 때 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은, 도면들에 도시된 배향 이외에, 사용 또는 동작 시의 디바이스의 상이한 배향들을 포함하는 것으로 의도된다. 장치는 달리(90도 회전되거나 또는 다른 배향들로) 배향될 수 있고, 본원에서 사용되는 공간적으로 상대적인 기술어들은 그에 따라 마찬가지로 해석될 수 있다.
또한, 숫자 또는 숫자의 범위가 "약", "대략" 등으로 기술될 때, 이 용어는 당업자가 이해하는 바와 같이 제조 동안 본질적으로 발생하는 변동들을 고려하여 합리적인 범위 내의 숫자들을 포함하도록 의도된다. 예를 들어, 숫자 또는 숫자의 범위는 숫자와 연관된 특성을 갖는 피처의 제조와 연관된 알려진 제조 공차들을 기반으로, 설명된 숫자의 +/-10% 이내와 같은 설명된 숫자를 포함하는 합리적인 범위를 포함한다. 예를 들어, "약 5 nm"의 두께를 갖는 재료 층은 4.25 nm 내지 5.75 nm 범위의 치수를 포함할 수 있으며, 여기서 재료 층의 성막과 연관된 제조 공차들은 당업자에 의해 +/-15%인 것으로 알려져 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이고, 그 자체로, 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계를 지시하는 것은 아니다.
집적 회로(IC) 기술들이 더 작은 기술 노드들을 행해 발전됨에 따라, 다중 게이트 금속 산화물 반도체 전계 효과 트랜지스터(다중 게이트 MOSFET 또는 다중 게이트 디바이스들)가 게이트 채널 커플링의 증가, 오프 상태 전류의 감소 및 단채널 효과(SCE)들의 감소에 의해 게이트 제어를 개선하기 위해 도입되었다. 다중 게이트 디바이스는 채널 영역의 하나 초과의 측에 배치된 게이트 구조물 또는 그의 부분을 갖는 디바이스를 일반적으로 지칭한다. 핀형 전계 효과 트랜지스터(FinFET)들 및 다중 브리지 채널(MBC) 트랜지스터들은 고성능 및 저누설 애플리케이션들에 대해 인기 있고 유망한 후보들이 된 다중 게이트 디바이스들의 예들이다. FinFET는 하나 초과의 측에서 게이트에 의해 감싸인 높은 채널을 갖는다(예컨대, 게이트는 기판으로부터 연장되는 반도체 재료의 "핀"의 최상부 및 측벽들을 감싼다. MBC 트랜지스터는 2개 이상의 측에서 채널 영역에 대한 접근을 제공하도록 채널 영역 주위로 부분적으로 또는 완전히 연장될 수 있는 게이트 구조물을 갖는다. 그의 게이트 구조물이 채널 영역들을 둘러싸기 때문에, MBC 트랜지스터는 SGT(surrounding gate transistor) 또는 GAA(gate-all-around) 트랜지스터로 또한 지칭될 수 있다.
자체 정렬 콘택 기술은 더 작은 다중 게이트 트랜지스터 구조물들에 대해 콘택들을 형성하는 데 유용하다. 콘택 구조물들의 자체 정렬 형성을 허용하기 위해, 자체 정렬 캡핑 층들이 다중 게이트 디바이스의 금속 게이트 구조물 위에 형성될 수 있다. 이러한 자체 정렬 캡핑 층들의 형성은 금속 게이트 구조물을 리세싱하여 리세스를 형성하고 리세스에 유전체 캡을 성막하는 것을 포함한다. 본 개시내용은 상이한 임계 전압들의 트랜지스터들을 형성하기 위한 프로세스들 및 구조물들을 제공한다. 게이트 리세스 프로세스는 알루미늄과 같은 특정 임계 전압 결정 종을 소모할 수 있다는 것이 관찰되었다. 예컨대, 게이트 리세스 프로세스들 동안의 알루미늄의 소모는 임계 전압 변조와 관련하여 n 타입 및 p 타입 트랜지스터들에 대해 반대의 효과들을 가질 수 있다. 본 개시내용의 실시예들은 상이한 트랜지스터들에 대해 상이한 임계 전압들을 달성하기 위해 게이트 구조물들을 상이하게 리세싱하기 위한 상이한 접근법들을 포함한다.
이제 본 개시물의 다양한 양상들이 도면들을 참조하여 더 상세하게 설명될 것이다. 도 1, 도 8, 도 12, 도 17, 도 24, 및 31은 상이한 임계 전압들의 반도체 디바이스들을 제조하기 위한 방법들(100, 300, 400, 500, 600 및 700)의 흐름도들이다. 방법들(100, 300, 400, 500, 600 및 700) 각각은 단지 예이고, 그러한 방법에 명시적으로 예시된 것으로 본 개시내용을 제한하려는 의도는 아니다. 추가적인 단계들이 방법(100, 300, 400, 500, 600 또는 700) 전에, 그 동안에, 및 그 후에 제공될 수 있으며, 설명된 단계들 중 일부는 추가 실시예들을 위해 이동되거나, 교체되거나, 또는 제거될 수 있다. 단순함을 위해 본 명세서에서 모든 단계들을 자세히 설명되지는 않는다. 방법(100)은 도 2 내지 도 7에 도시된 워크피스(200)의 부분 단면도들과 함께 아래에서 설명될 것이다. 방법(300)은 도 9 내지 도 11에 도시된 워크피스(200)의 부분 단면도들과 함께 아래에서 설명될 것이다. 방법(400)은 도 13 내지 도 16에 도시된 워크피스(200)의 부분 단면도들과 함께 아래에서 설명될 것이다. 방법(500)은 도 18 내지 도 23에 도시된 워크피스(200)의 부분 단면도들과 함께 아래에서 설명될 것이다. 방법(600)은 도 25 내지 도 30에 도시된 워크피스(200)의 부분 단면도들과 함께 아래에서 설명될 것이다. 방법(700)은 도 32 내지 도 40에 도시된 워크피스(200)의 부분 단면도들과 함께 아래에서 설명될 것이다. 반도체 디바이스는 워크피스(200)로부터 형성될 것이기 때문에, 워크피스(200)는 문맥상 필요에 따라 반도체 디바이스(200)로 지칭될 수 있다. 추가적으로, 본 개시물 전반에 걸쳐, 달리 설명되지 않는 한, 유사한 참조 번호들은 유사한 피처들을 나타낸다.
도 1 및 도 2를 참조하면, 방법(100)은 블록(102)을 포함하고, 여기서, 제1 영역(10) 위의 제1 트랜지스터 구조물(12), 제2 영역(20) 위의 제2 트랜지스터 구조물(22) 및 제3 영역 위의 제3 트랜지스터 구조물을 포함하는 워크피스(200)가 수용된다. 워크피스(200)는 기판(202)을 포함한다. 도시된 실시예에서, 기판(202)은 실리콘(Si)을 포함하는 벌크 기판이다. 대안적으로, 일부 구현들에서, 기판(202)은 벌크 기판(예컨대, 실리콘을 포함함) 및 벌크 기판 위에 배치된 하나 이상의 재료 층을 포함한다. 예컨대, 하나 이상의 재료 층은 벌크 기판 위에 배치된 (이종구조물과 같은) 다양한 반도체 층들을 갖는 반도체 층 스택을 포함할 수 있고, 여기서, 반도체 층 스택은 핀들을 형성하기 위해 후속하여 패터닝된다. 반도체 층들은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 다른 적합한 반도체 재료들 또는 그들의 조합들과 같은 임의의 적합한 반도체 재료들을 포함할 수 있다. 반도체 층들은 반도체 디바이스(200)의 설계 요건들에 따라 동일한 또는 상이한 재료들, 에칭 레이트들, 구성 원자 퍼센티지들, 구성 중량 퍼센티지들, 두께들 및/또는 구성들을 포함할 수 있다. 대안적으로 또는 추가적으로, 벌크 기판(202) 및/또는 하나 이상의 재료 층은 게르마늄(Ge)과 같은 다른 원소 반도체; 실리콘 탄화물(SiC), 실리콘 인화물(SiP), 갈륨 비화물(GaAs), 갈륨 인화물(GaP), 인듐 인화물(InP), 인듐 비화물(InAs), 인듐 안티모나이드(InSb), 아연 산화물(ZnO), 아연 셀레나이드(ZnSe), 아연 설파이드(ZnS), 아연 텔루라이드(ZnTe), 카드뮴 셀레나이드(CdSe), 카드뮴 설파이드(CdS) 및/또는 카드뮴 텔루라이드(CdTe)와 같은 화합물 반도체; 실리콘 게르마늄(SiGe), 실리콘 인 탄화물(SiPC), 갈륨 비소 인화물(GaAsP), 알루미늄 인듐 비화물(AlInAs), 알루미늄 갈륨 비화물(AlGaAs), 갈륨 인듐 비화물(GaInAs), 갈륨 인듐 인화물(GaInP) 및/또는 갈륨 인듐 비소 인화물(GaInAsP)과 같은 합금 반도체; 다른 III-V족 재료들; 다른 II-V족 재료들; 또는 그들의 조합들을 포함한다. 대안적으로, 기판(202)은 실리콘-온-절연체(SOI) 기판 또는 게르마늄-온-절연체(GeOI) 기판과 같은 반도체-온-절연체 기판이다. 반도체-온-절연체 기판들은 산소 주입에 의한 분리(separation by implantation of oxygen)(SIMOX), 웨이퍼 본딩 및/또는 다른 적합한 방법들을 사용하여 제작될 수 있다. 기판(202)은 상이한 디바이스들의 형성을 위해 지정된 상이한 영역들을 포함할 수 있다. 도시된 실시예들에서, 기판(202)은 제1 영역(10), 제2 영역(20) 및 제3 영역(30)을 포함한다. 도면들에 명시적으로 도시되어 있지 않지만, 제1 영역(10), 제2 영역(20) 및 제3 영역(30)은 기판(202) 상에 서로 인접하게 또는 나란히 배치될 수 있다.
도 2에 도시된 바와 같이, 워크피스(200)는 또한 제1 영역(10) 위의 제1 트랜지스터 구조물(12), 제2 영역(20) 위의 제2 트랜지스터 구조물(22) 및 제3 영역(30) 위의 제3 트랜지스터 구조물을 포함한다. 도시된 실시예들에서, 제1 트랜지스터 구조물(12), 제2 트랜지스터 구조물(22) 및 제3 트랜지스터 구조물(32)은 FinFET 구조물들이다. 예시의 편의를 위해, 제1 트랜지스터 구조물(12), 제2 트랜지스터 구조물(22) 및 제3 트랜지스터 구조물(32) 각각은 기판(202) 또는 기판(202) 위에 성막된 반도체 층들로부터 형성된 핀(204) 위에 형성된다. 제1 영역(10), 제2 영역(20) 및 제3 영역(30) 각각 위에서, 핀(204)은 2개의 소스/드레인 영역들(204S/D) 사이에 샌드위치된 채널 영역(204C)을 포함한다. 제1 영역(10)에서, 제1 트랜지스터 구조물(12)은 채널 영역(204C)을 감싸는(wrapping over) 제1 게이트 구조물(220)을 포함하고, 채널 영역(204C)은 소스/드레인 영역들(204S/D) 위에 형성된 2개의 소스/드레인 피처들(206) 사이에 배치된다. 제2 영역(20)에서, 제2 트랜지스터 구조물(22)은 채널 영역(204C)을 감싸는 제2 게이트 구조물(222)을 포함하고, 채널 영역(204C)은 소스/드레인 영역들(204S/D) 위에 형성된 2개의 소스/드레인 피처들(206) 사이에 배치된다. 제3 영역(30)에서, 제3 트랜지스터 구조물(32)은 채널 영역(204C)을 감싸는 제3 게이트 구조물(224)을 포함하고, 채널 영역(204C)은 소스/드레인 영역들(204S/D) 위에 형성된 2개의 소스/드레인 피처들(206) 사이에 배치된다. 제1 게이트 구조물(220), 제2 게이트 구조물(222) 및 제3 게이트 구조물(224) 각각은 2개의 게이트 스페이서 층들(230) 사이에 정의된다. 제1 트랜지스터 구조물(12), 제2 트랜지스터 구조물(22) 및 제3 트랜지스터 구조물(32) 각각은 또한 소스/드레인 피처들(206) 위에 배치된 콘택 에칭 정지 층(CESL)(232) 및 층간 유전체(ILD) 층(234)을 포함한다.
핀(204)뿐만 아니라 기판(202) 위의 다른 유사한 핀들이 하나 이상의 포토리소그래피 프로세스 및 하나 이상의 에칭 프로세스를 사용하여 형성될 수 있다. 일부 구현들에서, 핀(204)은 단일 패터닝 프로세스 또는 다중 패터닝 프로세스를 사용하여 형성될 수 있다. 다중 패터닝 프로세스들의 예들은 이중 패터닝 리소그래피(double patterning lithography)(DPL) 프로세스(예컨대, 리소그래피-에칭-리소그래피-에칭(lithography-etch-lithography-etch)(LELE) 프로세스, 자체 정렬 이중 패터닝(self-aligned double patterning)(SADP) 프로세스, SIDP(spacer-is-dielectric patterning) 프로세스, 다른 이중 패터닝 프로세스 또는 그들의 조합들), 삼중 패터닝 프로세스(예컨대, 리소그래피-에칭-리소그래피-에칭-리소그래피-에칭(LELELE) 프로세스, 자체 정렬 삼중 패터닝(SATP) 프로세스, 다른 삼중 패터닝 프로세스 또는 그들의 조합들), 다른 다중 패터닝 프로세스(예컨대, 자체 정렬 사중 패터닝(SAQP) 프로세스) 또는 그들의 조합들을 포함한다. 핀(204)을 형성하기 위해, 핀 최상부 하드 마스크 층이 기판(202) 위에 성막된 후에 패터닝되어 패터닝된 핀 최상부 하드 마스크 층을 형성한다. 이어서, 패터닝된 핀 최상부 하드 마스크 층이 에칭 마스크로서 적용되어 기판(202)(또는 기판(202) 상의 반도체 층 스택)을 에칭하여 핀(204)을 형성한다. 핀 최상부 하드 마스크 층은 단일 층 또는 다중 층일 수 있다. 일부 경우들에서, 핀 최상부 하드 마스크 층은 실리콘 질화물, 실리콘 옥시나이트라이드, 실리콘 카보나이트라이드, 실리콘 산화물 또는 다른 적합한 유전체 재료를 포함할 수 있다.
일부 실시예들에서, 제1 트랜지스터 구조물(12), 제2 트랜지스터 구조물(22) 및 제3 트랜지스터 구조물(32)을 형성하기 위해 게이트 교체 프로세스가 채택될 수 있다. 예시적인 게이트 교체 프로세스에서, 제1 영역(10), 제2 영역(20) 및 제3 영역(30)에서 채널 영역들(204C) 위에 더미 게이트 스택들이 형성된다. 더미 게이트 스택들은 다양한 프로세스들을 거치고 제거되어 제1 게이트 구조물(220), 제2 게이트 구조물(222) 및 제3 게이트 구조물(224)로 교체되기 위한 플레이스홀더(placeholder)로서 역할을 한다. 더미 게이트 스택은 더미 유전체 층 및 더미 유전체 층 위의 더미 전극 층을 포함할 수 있다. 일부 실시예들에서, 더미 유전체 층은 실리콘 산화물을 포함할 수 있고, 더미 전극 층은 폴리실리콘(poly Si)을 포함할 수 있다. 더미 유전체 층은 화학 기상 증착(CVD) 프로세스, ALD 프로세스, 산소 플라즈마 산화 프로세스, 열 산화 프로세스 또는 다른 적합한 프로세스들을 사용하여 핀(204) 상에 형성될 수 있다. 더미 전극 층은 CVD 프로세스, ALD 프로세스 또는 다른 적합한 프로세스들을 사용하여 더미 유전체 층 위에 성막될 수 있다. 더미 유전체 층 및 더미 전극 층을 더미 게이트 스택으로 패터닝하기 위해, CVD 프로세스, ALD 프로세스 또는 다른 적합한 프로세스들을 사용하여 더미 전극 층 상에 게이트 최상부 하드 마스크 층이 성막될 수 있다. 이어서, 게이트 최상부 하드 마스크 층은 더미 게이트 스택을 형성하기 위해 더미 전극 층 및 더미 유전체 층을 에칭하기 위한 에칭 마스크로서 역할을 하도록 패터닝된다.
게이트 스페이서 층들(230)은 ALD, CVD 또는 다른 적합한 방법들을 사용하여 성막될 수 있다. 일부 구현들에서, 게이트 스페이서 층들(230)은 실리콘 옥시카보나이트라이드, 탄소 도핑된 실리콘 산화물, 실리콘 질화물, 실리콘 옥시나이트라이드 또는 그들의 조합을 포함할 수 있다. 소스/드레인 피처들(206)은 소스/드레인 영역들(204S/D)에 형성된 소스/드레인 리세스들의 표면들로부터 에피택셜 방식으로 그리고 선택적으로 형성될 수 있다. 적합한 에피택셜 프로세스들은 기상 에피택시(VPE), 초고진공 CVD(UHV-CVD), 분자 빔 에피택시(MBE) 및/또는 다른 적합한 프로세스들을 포함할 수 있다. 소스/드레인 피처들(206)에 대한 에피택셜 성장 프로세스는 핀(204) 및 기판(202)의 조성물과 상호작용하는 가스 전구체들을 사용할 수 있다. 트랜지스터 구조물들의 전도성 타입에 따라, 소스/드레인 피처(206)는 다른 조성물들을 가질 수 있다. 반도체 디바이스(200) 내의 트랜지스터 구조물이 n 타입일 때, 소스/드레인 피처들(206)은 실리콘(Si)을 포함할 수 있고 인(P) 또는 비소(As)와 같은 n 타입 도펀트로 도핑될 수 있다. 반도체 디바이스(200) 내의 트랜지스터 구조물이 p 타입일 때, 소스/드레인 피처들(206)은 실리콘 게르마늄(SiGe)을 포함할 수 있고, 붕소(B), 붕소 이플루오르화물(BF2) 또는 갈륨(Ga)으로 도핑될 수 있다. 도 2에 명시적으로 도시되어 있지 않지만, 소스/드레인 피처(206)는 2개 이상의 에피택셜 층을 포함할 수 있다. 예컨대, 소스/드레인 피처들(206) 각각은 동일한 타입의 도펀트로 도핑되지만 결함 밀도 및 콘택 저항을 감소시키기 위해 상이한 도핑 농도들로 도핑된 제1 에피택셜 층, 제2 에피택셜 층 및 제3 에피택셜 층을 포함할 수 있다. 일 실시예에서, 소스/드레인 피처(206)는 n 타입 FinFET들이 요구될 때 인 도핑된 실리콘(Si:P)을 포함할 수 있고, p 타입 FinFET들이 요구될 때 붕소 도핑된 실리콘 게르마늄(SiGe:B)을 포함할 수 있다.
도 2에 도시된 바와 같이, CESL(232)이 ILD 층(234)을 형성하기 전에 형성된다. 일부 예들에서, CESL(232)은 실리콘 질화물, 실리콘 옥시나이트라이드 및/또는 관련 기술분야에서 알려져 있는 다른 재료들을 포함한다. CESL(232)은 ALD, 플라즈마 강화 화학 기상 증착(PECVD) 프로세스 및/또는 다른 적합한 성막 프로세스들에 의해 형성될 수 있다. 이어서, ILD 층(234)이 CESL(232) 위에 성막된다. 일부 실시예들에서, ILD 층(234)은 테트라에틸오르토실리케이트(TEOS) 산화물, 도핑되지 않은 실리케이트 유리 또는 도핑된 실리콘 산화물, 이를테면, 보로포스포실리케이트 유리(BPSG), 용융 실리카 유리(FSG), 포스포실리케이트 유리(PSG), 붕소 도핑된 실리콘 유리(BSG) 및/또는 다른 적합한 유전체 재료들과 같은 재료들을 포함한다. ILD 층(234)은 PECVD 프로세스 또는 다른 적합한 성막 기법에 의해 성막될 수 있다. 일부 실시예들에서, ILD 층(234)의 형성 후에, 워크피스(200)는 ILD 층(234)의 무결성을 개선하기 위해 어닐링될 수 있다.
ILD 층(234)의 형성 후에, 더미 게이트 스택들은 제1 게이트 구조물(220), 제2 게이트 구조물(222) 및 제3 게이트 구조물(224)로 교체된다. 더미 게이트 스택은 선택적 에칭 프로세스에 의해 워크피스(200)로부터 제거된다. 더미 게이트 스택의 제거는 제1 영역(10), 제2 영역(20) 및 제3 영역(30)에서 채널 영역(204C) 위에 게이트 트렌치를 결과로 생성한다. 더미 게이트 스택의 제거 후에, 제1 게이트 구조물(220), 제2 게이트 구조물(222) 및 제3 게이트 구조물(224)이 제1 영역(10), 제2 영역(20) 및 제3 영역(30)에서 채널 영역(204C)을 감싸도록 워크피스(200) 위에 성막된다. 제1 게이트 구조물(220), 제2 게이트 구조물(222) 및 제3 게이트 구조물(224) 각각은 채널 영역(204C) 위의 계면 층(207), 계면 층(207) 위의 게이트 유전체 층(208)을 포함한다. 일부 실시예들에서, 계면 층(207)은 실리콘 산화물을 포함하고, 사전 세정 프로세스의 결과로서 형성될 수 있다. 사전 세정 프로세스의 예는 RCA SC-1(암모니아, 과산화 수소 및 물) 및/또는 RCA SC-2(염산, 과산화 수소 및 물)의 사용을 포함할 수 있다. 사전 세정 프로세스는 채널 영역(204C)의 노출된 표면들을 산화시켜서 계면 층(207)을 형성한다. 이어서, 게이트 유전체 층(208)이 ALD, CVD 및/또는 다른 적합한 방법들을 사용하여 계면 층(207) 위에 성막된다. 일 실시예에서, 게이트 유전체 층(208)은 하프늄 산화물을 포함할 수 있다. 대안적으로, 게이트 유전체 층(208)은 티타늄 산화물(TiO2), 하프늄 지르코늄 산화물(HfZrO), 탄탈럼 산화물(Ta2O5), 하프늄 실리콘 산화물(HfSiO4), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSiO2), 란타넘 산화물(La2O3), 알루미늄 산화물(Al2O3), 지르코늄 산화물(ZrO), 이트륨 산화물(Y2O3), SrTiO3(STO), BaTiO3(BTO), BaZrO, 하프늄 란타넘 산화물(HfLaO), 란타넘 실리콘 산화물(LaSiO), 알루미늄 실리콘 산화물(AlSiO), 하프늄 탄탈럼 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), (Ba,Sr)TiO3(BST), 실리콘 질화물(SiN), 실리콘 옥시나이트라이드(SiON), 그들의 조합들 또는 다른 적합한 재료와 같은 다른 하이 K 유전체들을 포함할 수 있다. 게이트 유전체 층(208)의 성막 후에, 일함수 층들이 제1 영역(10), 제2 영역(20) 및 제3 영역(30)에서 게이트 유전체 층(208) 위에 성막된다.
설계에 따라, 제1 게이트 구조물(220), 제2 게이트 구조물(222) 및 제3 게이트 구조물(224)은 상이한 일함수 층들을 포함할 수 있다. 예컨대, 제1 게이트 구조물(220) 및 제2 게이트 구조물(222)은 n 타입 일함수 층(210)을 포함하고, 제3 게이트 구조물(224)은 p 타입 일함수 층(212)을 포함한다. n 타입 일함수 층(210)은 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈럼 알루미늄 탄화물(TaAlC), 티타늄 알루미늄 탄화물(TiAlC), 실리콘 도핑된 탄탈럼 알루미늄 탄화물(TaAlC:Si), 실리콘 도핑된 티타늄 알루미늄 탄화물(TiAlC:Si) 또는 그들의 조합을 포함할 수 있다. p 타입 일함수 층(212)은 티타늄 질화물(TiN), 탄탈럼 질화물(TaN), 탄탈럼 카보나이트라이드(TaCN), 텅스텐 카보나이트라이드(WCN), 티타늄 실리콘 질화물(TiSiN), 탄탈럼 실리콘 질화물(TaSiN) 또는 탄탈럼 탄화물(TaC)을 포함할 수 있다. 명시적으로 도시되어 있지 않지만, 제1 게이트 구조물(220), 제2 게이트 구조물(222) 및 제3 게이트 구조물(224) 각각은 n 타입 일함수 층(210) 또는 p 타입 일함수 층(212) 위에 금속 충전 층(metal fill layer)을 더 포함할 수 있다. 금속 충전 층은 알루미늄(Al), 텅스텐(W), 니켈(Ni), 티타늄(Ti), 루테늄(Ru), 코발트(Co), 백금(Pt), 다른 내화성 금속 또는 다른 적합한 금속 재료들, 또는 그들의 조합을 포함할 수 있다.
도 1, 도 3 및 도 4를 참조하면, 방법(100)은 블록(104)을 포함하고, 여기서, 제2 트랜지스터 구조물(22)의 제2 게이트 구조물(222)이 선택적으로 리세싱된다. 블록(104)에서의 선택적 리세싱은 포토리소그래피 및 에칭 프로세스들의 사용을 포함할 수 있다. 도 3에 도시된 실시예들에서, 제1 패터닝된 에칭 마스크(235)가 제2 영역(20)이 노출되어 있으면서 제1 영역(10) 및 제3 영역(30)을 덮도록 워크피스(200) 위에 형성된다. 제1 패터닝된 에칭 마스크(235)는 포토레지스트 층 또는 포토레지스트 층과 하드 마스크 층의 조합일 수 있다. 하드 마스크 층은 실리콘 산화물, 실리콘 질화물 또는 그들의 조합을 포함할 수 있다. 제1 패터닝된 에칭 마스크(235)가 적소에 있는 상태로, 도 4에 예시된 바와 같이, 워크피스(200)는 게이트 스페이서 층들(230), CESL(232) 및 ILD 층(234)을 에칭하는 것보다 더 빠르게 제2 게이트 구조물(222)을 에칭하는 건식 에칭 프로세스를 거친다. 일부 구현들에서, 블록(104)에서의 건식 에칭 프로세스는 염소 함유 종(예컨대, BCl3, SiCl4, Cl2), 불소 함유 종(예컨대, CF4 또는 SF6), 브롬 함유 종( 예컨대, HBr), 산소(O2) 또는 질소(N2)를 포함할 수 있다. 일부 예시적인 건식 에칭 프로세스들에서, 붕소 삼염화물(BCl3)에 대한 유량은 약 0 SCCM(standard cubic centimeter per minute) 내지 약 1000 SCCM일 수 있고, 염소(Cl2)에 대한 유량은 약 0 SCCM 내지 약 1000 SCCM일 수 있고, 수소 브롬화물(HBr)에 대한 유량은 약 0 SCCM 내지 약 400 SCCM일 수 있고, 실리콘 사염화물(SiCl4)에 대한 유량은 약 0 SCCM 내지 약 100 SCCM일 수 있고, 산소(O2)에 대한 유량은 약 0 SCCM 내지 약 100 SCCM일 수 있고, 질소(N2)에 대한 유량은 약 0 SCCM 내지 약 100 SCCM일 수 있고, 탄소 사플루오르화물(CF4)에 대한 유량은 약 0 SCCM 내지 약 100 SCCM일 수 있고, 황 육플루오르화물(SF6)에 대한 유량은 약 0 SCCM 내지 약 50 SCCM일 수 있다. 일부 구현들에서, 건식 에칭 프로세스에 대한 라디오 주파수(RF) 전력은 300 W 내지 약 1800 W일 수 있고, 건식 에칭 프로세스에 대한 바이어스 전력은 약 0 W 내지 약 100 W일 수 있다. 도 4에 도시된 바와 같이, 블록(104)에서의 리세싱은 제2 게이트 구조물(222)에 파일럿 리세스(240)를 형성한다. 파일럿 리세스(240)의 형성 후에, 제1 영역(10) 및 제3 영역(30) 위의 제1 패터닝된 에칭 마스크(235)는, 예컨대, 애싱(ashing) 또는 선택적 에칭에 의해 제거한다. 이 스테이지에서, 파일럿 리세스(240)의 형성으로 인해, 제2 게이트 구조물(222)의 높이는 제1 게이트 구조물(220) 및 제3 게이트 구조물(224)의 높이보다 더 낮다.
도 1 및 도 5를 참조하면, 방법(100)은 블록(106)을 포함하고, 여기서, 제1 트랜지스터 구조물(12)의 제1 게이트 구조물(220), 제2 트랜지스터 구조물(22)의 제2 게이트 구조물(222) 및 제3 트랜지스터 구조물(32)의 제3 게이트 구조물(224)이 제1 게이트 리세스(242), 제2 게이트 리세스(243) 및 제3 게이트 리세스(244)를 형성하기 위해 전역적으로 리세싱된다. 제1 패터닝된 에칭 마스크(235)의 제거 후에, 블록(106)에서, 제1 게이트 구조물(220), 제2 게이트 구조물(222) 및 제3 게이트 구조물(224)은 동일한 전역적 에칭 프로세스를 거친다. 전역적 에칭 프로세스는 블록(104)에서의 건식 에칭 프로세스와 유사한 화학물질들 및 조건들을 포함할 수 있다. 다시 말하면, 블록들(104 및 106)에서의 동작들은 본질적으로 제2 게이트 구조물(222)을 두 번 에칭하는 한편 제1 게이트 구조물(220) 및 제3 게이트 구조물(224)을 한 번 에칭한다. 블록(106)에서의 전역적 에칭은 제1 게이트 구조물(220) 위에 제1 게이트 리세스(242)를 형성하고, 파일럿 리세스(240)를 제2 게이트 구조물(222) 내로 더 연장시켜서 제2 게이트 리세스(243)를 형성하고, 제3 게이트 구조물(224) 위에 제3 게이트 리세스(244)를 형성한다. 도 5에 도시된 바와 같이, 제1 게이트 리세스(242)는 제1 깊이(D1)를 갖고, 제2 게이트 리세스(243)는 제2 깊이(D2)를 갖고, 제3 게이트 리세스(244)는 제3 깊이(D3)를 갖는다. 도시된 실시예들에서, 제2 깊이(D2)는 제1 깊이(D1) 또는 제3 깊이(D3)보다 더 깊다. 제1 깊이(D1)는 제3 깊이(D3)와 매우 유사할 수 있는데, 그 이유는 블록(106)에서의 전역적 에칭 프로세스가 n 타입 일함수 층(210) 및 p 타입 일함수 층(212)을 실질적으로 동일한 레이트로 에칭하기 때문이다. 반대로, 더 깊은 제2 깊이(D2)로 인해, 제2 게이트 구조물(222)의 높이는 제1 게이트 구조물(220) 또는 제3 게이트 구조물(224)의 높이보다 더 낮게 형성된다. 일함수 층의 소모의 측면에서, 제2 게이트 구조물(222)은 추가적인 에칭을 거친다. 그 결과, 알루미늄과 같은 제2 게이트 구조물(222) 내의 임계 전압 결정 종이 더 많이 소모된다. 둘 모두 n 타입 트랜지스터 구조물들인 제1 트랜지스터 구조물(12)과 제2 트랜지스터 구조물(22) 사이에 대해, 제2 트랜지스터 구조물(22)은 제2 게이트 구조물(222) 내의 알루미늄의 추가적인 소모로 인해 더 높은 임계 전압을 가질 수 있다.
도 1 및 도 6을 참조하면, 방법(100)은 블록(108)을 포함하고, 여기서, 캡 층(250)이 제1 게이트 리세스(242), 제2 게이트 리세스(243) 및 제3 게이트 리세스(244) 위에 성막된다. 일부 실시예들에서, 캡 층(250)은 실리콘 산화물, 실리콘 질화물, 실리콘 카보나이트라이드, 실리콘 옥시카보나이트라이드, 실리콘 옥시카바이드, 알루미늄 산화물, 지르코늄 실리케이트(ZrSiO4), 하프늄 실리케이트(HfSiO4), 하프늄 산화물 또는 지르코늄 산화물을 포함할 수 있다. 캡 층(250)이 자체 정렬 콘택(self-aligned contact)(SAC) 형성 프로세스 동안 게이트 구조물들을 보호하도록 기능하기 때문에, 캡 층(250)은 SAC 캡 층(250) 또는 콘택 하드 마스크(250)로 또한 지칭될 수 있다. 그 후, CMP 프로세스와 같은 평탄화 프로세스가 캡 층(250), CESL(232) 및 ILD 층(234)의 최상부 표면들이 동일 평면에 있도록 ILD 층(234) 위의 과도한 재료를 제거하기 위해 수행될 수 있다.
도 1 및 도 7을 참조하면, 방법(100)은 블록(110)을 포함하고, 여기서, 소스/드레인 콘택들(260)이 형성된다. 블록(110)에서의 동작들은 ILD 층(234) 및 CESL(232)을 통하는 소스/드레인 콘택 개구들의 형성, 소스/드레인 피처들(206) 위의 실리사이드 층(256)의 형성, 및 실리사이드 층(256) 위의 소스/드레인 콘택들(260)의 형성을 포함할 수 있다. 일부 구현들에서, 캡 층(250), 게이트 스페이서 층들(230) 및 CESL(232)이 게이트 구조물들(즉, 제1 게이트 구조물(220), 제2 게이트 구조물(222) 및 제3 게이트 구조물(224))을 보호하는 상태로, 워크피스(200)는 제1 영역(10), 제2 영역(20) 및 제3 영역(30)에서 소스/드레인 피처들(206)을 노출시키는 소스/드레인 콘택 개구들을 형성하기 위해 이방성 에칭된다. 자체 정렬 성질로 인해, 포토리소그래피 기법들은 여기서 블록(110)에서의 동작들에 대해 사용되지 않는다. 다시 말하면, 블록(110)에서 포토 마스크가 사용되지 않는다.
도시된 실시예들에서, 콘택 저항을 감소시키기 위해, 소스/드레인 피처들(206) 위에 금속 전구체 층을 성막하고 어닐링 프로세스를 수행하여 금속 전구체 층과 소스/드레인 피처들(206) 사이에 실리사이드화를 발생시킴으로써, 소스/드레인 피처들(206)의 노출된 표면들 상에 실리사이드 층(256)이 형성될 수 있다. 적합한 금속 전구체 층은 티타늄(Ti), 탄탈럼(Ta), 니켈(Ni), 코발트(Co) 또는 텅스텐(W)을 포함할 수 있다. 실리사이드 층(256)은 티타늄 실리사이드(TiSi), 티타늄 실리콘 질화물(TiSiN), 탄탈럼 실리사이드(TaSi), 텅스텐 실리사이드(WSi), 코발트 실리사이드(CoSi) 또는 니켈 실리사이드(NiSi)를 포함할 수 있다.
실리사이드 층(256)의 형성 후에, 금속 충전 층(258)이 소스/드레인 콘택들(260)을 형성하기 위해 콘택 개구들에 성막될 수 있다. 금속 충전 층은 티타늄 질화물(TiN), 티타늄(Ti), 루테늄(Ru), 니켈(Ni), 코발트(Co), 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 탄탈럼(Ta) 또는 탄탈럼 질화물(TaN)을 포함할 수 있다. 도 7에 도시된 바와 같이, 실리사이드 층(256)은 소스/드레인 피처들(206)과 금속 충전 층(258) 사이에 배치된다. 소스/드레인 피처(206) 위의 실리사이드 층(256) 및 금속 충전 층(258)은 소스/드레인 콘택(260)으로 일괄적으로 지칭될 수 있다. 도시된 실시예들에서, 소스/드레인 콘택들(260)의 측벽들은 CESL(232)과 직접 접촉한다. 금속 충전 층(258)의 성막 후에, 도 7에 도시된 바와 같이, 워크피스(200)는 소스/드레인 콘택들(260), CESL(232) 및 캡 층(250)의 최상부 표면들이 동일 평면에 있도록 과도한 재료들을 제거하기 위해 평탄화된다.
도 7이 여전히 참조된다. 제1 게이트 구조물(220), 제2 게이트 구조물(222) 및 제3 게이트 구조물(224)을 가로지르는 점선에 의해 표시된 바와 같이, 제1 게이트 구조물(220) 및 제3 게이트 구조물(224)은 제2 게이트 구조물(222)의 게이트 높이보다 게이트 높이 차이 E만큼 더 높은 게이트 높이들을 갖는다. 동일한 토큰(token)에서, 제2 게이트 구조물(222) 위의 캡 층(250)은 또한 제1 게이트 구조물(220) 또는 제3 게이트 구조물(224) 위의 캡 층(250)보다 게이트 높이 차이 E만큼 더 두껍다. 일부 경우들에서, 게이트 높이 차이 E는 약 3 nm 내지 약 14 nm일 수 있다.
도 8은 방법(300)을 예시한다. 아래에서 설명될 바와 같이, 방법(300)은 방법(300)이 포토리소그래피에 의한 것이 아니라 상이한 게이트 구조물들의 차별적 게이트 리세스 레이트들을 통해 상이한 게이트 리세스 깊이들을 달성한다는 점에서 방법(100)과 상이하다.
도 8 및 도 2를 참조하면, 방법(300)은 블록(302)을 포함하고, 여기서, 제1 영역(10) 위의 제1 트랜지스터 구조물(12), 제2 영역(20) 위의 제2 트랜지스터 구조물(22) 및 제3 영역 위의 제3 트랜지스터 구조물을 포함하는 워크피스(200)가 수용된다. 블록(302)에서의 동작들은 도 2와 관련하여 설명된 블록(102)에서의 동작들과 실질적으로 유사하다. 그러한 이유로, 블록(302)에서의 동작들의 상세한 설명은 간결성을 위해 생략된다.
도 8 및 도 9를 참조하면, 방법(300)은 블록(304)을 포함하고, 여기서, 제1 트랜지스터 구조물(12)의 제1 게이트 구조물(220), 제2 트랜지스터 구조물(22)의 제2 게이트 구조물(222) 및 제3 트랜지스터 구조물(32)의 제3 게이트 구조물(224)이 제1 게이트 리세스(242), 제2 게이트 리세스(243) 및 제3 게이트 리세스(244)를 형성하기 위해 전역적으로 리세싱된다. 일부 실시예들에서, 블록(304)에서의 전역적 에칭 프로세스는 블록(104)에서의 건식 에칭 프로세스와 유사한 화학물질들을 포함할 수 있지만, 에칭 선택성을 향상시키기 위해 더 약한 바이어스뿐만 아니라 더 낮은 RF 전력을 구현할 수 있다. 일부 대안적인 실시예들에서, 블록(304)에서의 전역적 에칭 프로세스는 n 타입 일함수 층(210) 및 p 타입 일함수 층(212)을 상이한 레이트들로 에칭하도록 구성된다. 예컨대, p 타입 일함수 층(212)이 금속 질화물을 포함하는 경향이 있기 때문에, 블록(304)에서의 전역적 에칭 프로세스는 금속 질화물을 더 높은 레이트 또는 더 낮은 레이트로 에칭하도록 이루어질 수 있다. 도 9에 표현된 실시예들에서, 블록(304)에서의 전역적 에칭 프로세스는 p 타입 일함수 층(212)을 n 타입 일함수 층보다 더 빠르게 에칭할 수 있다. 그 결과, 제3 게이트 리세스(244)는 제1 게이트 리세스(242) 또는 제2 게이트 리세스(244)보다 더 깊을 수 있다. 도 9에 도시된 바와 같이, 제1 게이트 리세스(242)는 제1 깊이(D1)를 갖고, 제2 게이트 리세스(243)는 제2 깊이(D2)를 갖고, 제3 게이트 리세스(244)는 제3 깊이(D3)를 갖는다. 도시된 실시예들에서, 제1 깊이(D1)와 제2 깊이(D2)는 실질적으로 동일하거나 또는 동일한 한편, 제3 깊이(D3)는 제1 깊이(D1) 또는 제2 깊이(D2)보다 더 깊다. 전역적 에칭 프로세스가 n 타입 일함수 층(210)을 에칭하는 일부 대안적인 실시예들에서, 제3 깊이(D3)는 3개 중 가장 얕을 것이다. 일함수 층들 내의 재료들의 소모의 측면에서, 제3 게이트 리세스(D3)의 더 깊은 깊이는 제3 트랜지스터 구조물(32)의 임계 전압을 낮출 수 있다.
도 8 및 도 10을 참조하면, 방법(300)은 블록(306)을 포함하고, 여기서, 캡 층(250)이 제1 게이트 리세스(242), 제2 게이트 리세스(243) 및 제3 게이트 리세스(244) 위에 성막된다. 블록(306)에서의 동작들은 도 6와 관련하여 설명된 블록(108)에서의 동작들과 실질적으로 유사하다. 그러한 이유로, 블록(306)에서의 동작들의 상세한 설명은 간결성을 위해 생략된다. 그러나, 평탄화 후에, 제3 게이트 구조물(224) 위의 캡 층(250)이 가장 두꺼운 한편 제1 게이트 구조물(220) 및 제2 게이트 구조물(222) 위의 캡 층(250)은 동일한 두께로 이루어진다는 것에 유의한다.
도 8 및 도 11을 참조하면, 방법(300)은 블록(308)을 포함하고, 여기서, 소스/드레인 콘택들(260)이 형성된다. 블록(308)에서의 동작들은 도 7과 관련하여 설명된 블록(110)에서의 동작들과 실질적으로 유사하다. 그러한 이유로, 블록(308)에서의 동작들의 상세한 설명은 간결성을 위해 생략된다. 도 11에서 제1 게이트 구조물(220), 제2 게이트 구조물(222) 및 제3 게이트 구조물(224)을 가로지르는 점선에 의해 표시된 바와 같이, 제1 게이트 구조물(220) 및 제2 게이트 구조물(222)은 제3 게이트 구조물(224)의 게이트 높이보다 게이트 높이 차이 E만큼 더 높은 게이트 높이들을 갖는다. 동일한 토큰에서, 제3 게이트 구조물(224) 위의 캡 층(250)은 또한 제1 게이트 구조물(220) 또는 제2 게이트 구조물(222) 위의 캡 층(250)보다 게이트 높이 차이 E만큼 더 두껍다. 일부 경우들에서, 게이트 높이 차이 E는 약 3 nm 내지 약 14 nm일 수 있다.
도 12는 방법(400)를 예시한다. 아래에서 설명될 바와 같이, 방법(400)은 캡 층(250)의 성막 전에 선택적 금속 층(270)의 형성을 포함한다. 선택적 금속 층(270)은 게이트 저항을 감소시키기 위해, 리세싱된 게이트 구조물들 위에 선택적으로 성막된다. 선택적 금속 층(270)의 구현이 p 타입 트랜지스터들에 대한 임계 전압을 효과적으로 감소시킬 수 있다는 것이 관찰되었다. 선택적 금속 층(270)을 n 타입 트랜지스터들에 대해 구현하는 것은 반대의 결과를 생성하는 경향이 있다.
도 12 및 도 2를 참조하면, 방법(400)은 블록(402)을 포함하고, 여기서, 제1 영역(10) 위의 제1 트랜지스터 구조물(12), 제2 영역(20) 위의 제2 트랜지스터 구조물(22) 및 제3 영역 위의 제3 트랜지스터 구조물을 포함하는 워크피스(200)가 수용된다. 블록(402)에서의 동작들은 도 2와 관련하여 설명된 블록(102)에서의 동작들과 실질적으로 유사하다. 그러한 이유로, 블록(402)에서의 동작들의 상세한 설명은 간결성을 위해 생략된다.
도 12 및 도 13를 참조하면, 방법(400)은 블록(404)을 포함하고, 여기서, 제1 트랜지스터 구조물(12)의 제1 게이트 구조물(220), 제2 트랜지스터 구조물(22)의 제2 게이트 구조물(222) 및 제3 트랜지스터 구조물(32)의 제3 게이트 구조물(224)이 제1 게이트 리세스(242), 제2 게이트 리세스(243) 및 제3 게이트 리세스(244)를 형성하기 위해 전역적으로 리세싱된다. 블록(404)에서의 동작들은 도 5와 관련하여 설명된 블록(106)에서의 동작들과 실질적으로 유사하다. 그러한 이유로, 블록(404)에서의 동작들의 상세한 설명은 간결성을 위해 생략된다. 도 5에 도시된 것과 상이하게, 게이트 구조물 중 어느 것도 먼저 선택적으로 리세싱되지 않기 때문에, 도 13의 제1 게이트 리세스(242), 제2 게이트 리세스(243) 및 제3 게이트 리세스(244)는 동일한 깊이를 갖는다. 즉, 도 13의 제1 깊이(D1), 제2 깊이(D2) 및 제3 깊이(D3)는 실질적으로 동일하다.
도 12 및 도 14을 참조하면, 방법(400)은 블록(406)을 포함하고, 여기서, 선택적 금속 층(270)이 제1 게이트 구조물(220), 제2 게이트 구조물(222) 및 제3 게이트 구조물(224) 위에 성막된다. 일부 실시예들에서, 선택적 금속 층(270)은 티타늄(Ti), 탄탈럼(Ta), 알루미늄(Al), 몰리브덴(Mo), 텅스텐(W), 코발트(Co), 구리(Cu), 루테늄(Ru), 지르코늄(Zr), 그들의 조합 또는 그들의 전도성 화합물을 포함할 수 있다. 일부 예에서, 선택적 금속 층(270)은 티타늄 질화물(TiN)과 같은 티타늄 함유 화합물 또는 탄탈럼 질화물(TaN)과 같은 탄탈럼 함유 화합물을 포함할 수 있다. 선택적 금속 층(270)은 원자 층 증착(ALD) 또는 플라즈마 강화 ALD(PEALD)에 의해 n 타입 일함수 층(210), p 타입 일함수 층(212) 또는 금속 충전 층(도시되지 않음)의 표면들과 같은 전도성 표면들 상에 선택적으로 성막될 수 있다. 예컨대, 선택적 금속 층(270)이 티타늄 질화물을 포함할 때, 선택적 금속 층(270)의 성막은 테트라키스(디메틸아미도)티타늄(TDMAT) 및 암모니아(NH3) 또는 티타늄 사염화물(TiCl4) 및 암모니아(NH3)의 사용을 포함할 수 있다. 일부 실시예들에서, 선택적 금속 층(270)은 약 1 nm 내지 약 8 nm의 두께를 가질 수 있다. 선택적 금속 층(270)의 두께가 1 nm 미만일 때, 선택적 금속 층(270)의 임계 전압 시프팅 효과는 검출가능하지 않을 수 있다. 선택적 금속 층(270)의 두께가 8 nm 초과일 때, 선택적 금속 층(270)은 캡 층(250)이 게이트 구조물들에 대한 충분한 보호를 제공하기에는 너무 많이 변위시킬 수 있다.
도 12 및 도 15을 참조하면, 방법(400)은 블록(408)을 포함하고, 여기서, 캡 층(250)이 제1 게이트 리세스(242), 제2 게이트 리세스(243) 및 제3 게이트 리세스(244) 위에 성막된다. 블록(408)에서의 동작들은 도 6와 관련하여 설명된 블록(108)에서의 동작들과 실질적으로 유사하다. 그러한 이유로, 블록(408)에서의 동작들의 상세한 설명은 간결성을 위해 생략된다. 도 6에 도시된 것과 상이하게, 블록(408)에서의 동작들은 제1 게이트 구조물(220), 제2 게이트 구조물(222) 및 제3 게이트 구조물(224) 각각 위의 선택적 금속 층(270) 위의 캡 층(250)을 성막한다.
도 12 및 도 16을 참조하면, 방법(400)은 블록(410)을 포함하고, 여기서, 소스/드레인 콘택들(260)이 형성된다. 블록(410)에서의 동작들은 도 7과 관련하여 설명된 블록(110)에서의 동작들과 실질적으로 유사하다. 그러한 이유로, 블록(410)에서의 동작들의 상세한 설명은 간결성을 위해 생략된다. 도 7에 도시된 것과 상이하게, 도 16의 제1 게이트 구조물(220), 제2 게이트 구조물(222) 및 제3 게이트 구조물(224)은 동일한 게이트 높이를 갖는다.
도 17은 방법(500)을 예시한다. 아래에서 설명될 바와 같이, 방법(500)은 방법(400)과 연관하여 설명된 선택적 금속 층(270)의 형성을 방법(100)에 통합한다.
도 17 및 도 2를 참조하면, 방법(500)은 블록(502)을 포함하고, 여기서, 제1 영역(10) 위의 제1 트랜지스터 구조물(12), 제2 영역(20) 위의 제2 트랜지스터 구조물(22) 및 제3 영역 위의 제3 트랜지스터 구조물을 포함하는 워크피스(200)가 수용된다. 블록(502)에서의 동작들은 도 2와 관련하여 설명된 블록(102)에서의 동작들과 실질적으로 유사하다. 그러한 이유로, 블록(502)에서의 동작들의 상세한 설명은 간결성을 위해 생략된다.
도 17, 도 18 및 도 19를 참조하면, 방법(500)은 블록(504)을 포함하고, 여기서, 제2 트랜지스터 구조물(22)의 제2 게이트 구조물(222)이 선택적으로 리세싱된다. 블록(504)에서의 동작들은 도 3 및 도 4와 관련하여 설명된 블록(104)에서의 동작들과 실질적으로 유사하다. 그러한 이유로, 블록(504)에서의 동작들의 상세한 설명은 간결성을 위해 생략된다. 도 18 및 도 19는 도 3 및 도 4와 유사하고, 도 3 및 도 4의 설명은 도 18 및 도 19에 또한 실질적으로 적용된다.
도 17 및 도 20를 참조하면, 방법(500)은 블록(506)을 포함하고, 여기서, 제1 트랜지스터 구조물(12)의 제1 게이트 구조물(220), 제2 트랜지스터 구조물(22)의 제2 게이트 구조물(222) 및 제3 트랜지스터 구조물(32)의 제3 게이트 구조물(224)이 제1 게이트 리세스(242), 제2 게이트 리세스(243) 및 제3 게이트 리세스(244)를 형성하기 위해 전역적으로 리세싱된다. 블록(506)에서의 동작들은 도 5와 관련하여 설명된 블록(106)에서의 동작들과 실질적으로 유사하다. 그러한 이유로, 블록(506)에서의 동작들의 상세한 설명은 간결성을 위해 생략된다. 도 20은 도 5와 유사하고, 도 5의 설명은 도 20에 또한 실질적으로 적용된다. 특히, 도 5의 제1 깊이(D1), 제2 깊이(D2) 및 제3 깊이(D3) 사이의 관계는 도 20의 대응물들에 또한 적용된다.
도 17 및 도 21을 참조하면, 방법(500)은 블록(508)을 포함하고, 여기서, 선택적 금속 층(270)이 제1 게이트 구조물(220), 제2 게이트 구조물(222) 및 제3 게이트 구조물(224) 위에 성막된다. 블록(508)에서의 동작들은 도 14와 관련하여 설명된 블록(406)에서의 동작들과 실질적으로 유사하다. 그러한 이유로, 블록(508)에서의 동작들의 상세한 설명은 간결성을 위해 생략된다. 그러나, 도 21의 제1 게이트 구조물(220), 제2 게이트 구조물(222) 및 제3 게이트 구조물(224)은 도 14에서와 동일한 게이트 높이들을 갖지 않는다는 것에 유의한다.
도 17 및 도 22를 참조하면, 방법(500)은 블록(510)을 포함하고, 여기서, 캡 층이 제1 게이트 리세스(242), 제2 게이트 리세스(243) 및 제3 게이트 리세스(244) 위에 성막된다. 블록(510)에서의 동작들은 도 15와 관련하여 설명된 블록(408)에서의 동작들과 실질적으로 유사하다.
도 17 및 도 23을 참조하면, 방법(500)은 블록(512)을 포함하고, 여기서, 소스/드레인 콘택들(260)이 형성된다. 블록(512)에서의 동작들은 도 16와 관련하여 설명된 블록(410)에서의 동작들과 실질적으로 유사하다.
도 24는 방법(600)을 예시한다. 아래에서 설명될 바와 같이, 방법(600)은 상이한 트랜지스터 구조물들 사이에서 임계 전압들의 변조를 달성하기 위해 게이트 구조물들을 개별적으로 리세싱하기 위한 하나 초과의 선택적 게이트 리세스 프로세스를 포함한다.
도 24 및 도 2를 참조하면, 방법(600)은 블록(602)을 포함하고, 여기서, 제1 영역(10) 위의 제1 트랜지스터 구조물(12), 제2 영역(20) 위의 제2 트랜지스터 구조물(22) 및 제3 영역 위의 제3 트랜지스터 구조물을 포함하는 워크피스(200)가 수용된다. 블록(602)에서의 동작들은 도 2와 관련하여 설명된 블록(102)에서의 동작들과 실질적으로 유사하다. 그러한 이유로, 블록(602)에서의 동작들의 상세한 설명은 간결성을 위해 생략된다.
도 24, 도 25 및 도 26을 참조하면, 방법(600)은 블록(604)을 포함하고, 여기서, 제2 트랜지스터 구조물(22)의 제2 게이트 구조물(222)이 제2 게이트 리세스(243)를 형성하기 위해 선택적으로 리세싱된다. 블록(604)에서의 동작들은 도 3 및 도 4와 관련하여 설명된 블록(104)에서의 동작들과 실질적으로 유사하다. 그러한 이유로, 블록(604)에서의 동작들의 상세한 설명은 간결성을 위해 생략된다. 도 25 및 도 26는 도 3 및 도 4와 유사하고, 도 3 및 도 4의 설명은 도 25 및 도 26에 또한 실질적으로 적용된다. 파일럿 리세스(240) 대신에, 블록(604)에서의 동작들은 제2 게이트 리세스(243)를 형성하는데, 그 이유는 제2 게이트 구조물(222)에 대해 추가의 리세싱 프로세스가 의도되지 않기 때문이다.
도 24, 도 27 및 도 28을 참조하면, 방법(600)은 블록(606)을 포함하고, 여기서, 제1 트랜지스터 구조물(12)의 제1 게이트 구조물(220) 및 제3 트랜지스터 구조물(32)의 제3 게이트 구조물(224)이 제1 게이트 리세스(242) 및 제3 게이트 리세스(244)를 형성하기 위해 선택적으로 리세싱된다. 블록(604)에서의 선택적 리세싱과 마찬가지로, 블록(606)에서의 선택적 리세싱은 포토리소그래피 및 에칭 프로세스들의 사용을 포함할 수 있다. 도 27에 도시된 실시예들에서, 제2 패터닝된 에칭 마스크(236)가 제1 영역(10) 및 제3 영역(30)이 노출되어 있으면서 제2 영역(20)을 덮도록 워크피스(200) 위에 형성된다. 제2 패터닝된 에칭 마스크(236)는 포토레지스트 층 또는 포토레지스트 층과 하드 마스크 층의 조합일 수 있다. 하드 마스크 층은 실리콘 산화물, 실리콘 질화물 또는 그들의 조합을 포함할 수 있다. 제2 패터닝된 에칭 마스크(236)가 적소에 있는 상태로, 도 27에 예시된 바와 같이, 워크피스(200)는 게이트 스페이서 층들(230), CESL(232) 및 ILD 층(234)을 에칭하는 것보다 더 빠르게 제1 게이트 구조물(220) 및 제3 게이트 구조물(224)을 에칭하는 건식 에칭 프로세스를 거친다. 일부 구현들에서, 블록(606)에서의 건식 에칭 프로세스는 염소 함유 종(예컨대, BCl3, SiCl4, Cl2), 불소 함유 종(예컨대, CF4 또는 SF6), 브롬 함유 종(예컨대, HBr), 산소(O2) 또는 질소(N2)를 포함할 수 있다. 일부 예시적인 건식 에칭 프로세스들에서, 붕소 삼염화물(BCl3)에 대한 유량은 약 0 SCCM(standard cubic centimeter per minute) 내지 약 1000 SCCM일 수 있고, 염소(Cl2)에 대한 유량은 약 0 SCCM 내지 약 1000 SCCM일 수 있고, 수소 브롬화물(HBr)에 대한 유량은 약 0 SCCM 내지 약 400 SCCM일 수 있고, 실리콘 사염화물(SiCl4)에 대한 유량은 약 0 SCCM 내지 약 100 SCCM일 수 있고, 산소(O2)에 대한 유량은 약 0 SCCM 내지 약 100 SCCM일 수 있고, 질소(N2)에 대한 유량은 약 0 SCCM 내지 약 100 SCCM일 수 있고, 탄소 사플루오르화물(CF4)에 대한 유량은 약 0 SCCM 내지 약 100 SCCM일 수 있고, 황 육플루오르화물(SF6)에 대한 유량은 약 0 SCCM 내지 약 50 SCCM일 수 있다. 일부 구현들에서, 블록(606)에서의 건식 에칭 프로세스에 대한 라디오 주파수(RF) 전력은 300 W 내지 약 1800 W일 수 있고, 건식 에칭 프로세스에 대한 바이어스 전력은 약 0 W 내지 약 100 W일 수 있다. 도 27에 도시된 바와 같이, 블록(606)에서의 리세싱은 제1 게이트 구조물(220) 위의 제1 게이트 리세스(242) 및 제3 게이트 구조물(224) 위의 제3 게이트 리세스(244)를 형성한다. 제1 게이트 리세스(242) 및 제3 게이트 리세스(244)의 형성 후에, 제2 영역(20) 위의 제2 패터닝된 에칭 마스크(236)는, 예컨대, 애싱 또는 선택적 에칭에 의해 제거된다.
도 28에 표현된 일부 실시예들에서, 블록(606)에서의 선택적 리세싱은 제1 게이트 리세스(242) 및 제3 게이트 리세스(244)가 제2 게이트 리세스(243)보다 더 깊도록 수행된다. 도 28에서, 제1 게이트 리세스(242)는 제1 깊이(D1)를 갖고, 제2 게이트 리세스(243)는 제2 깊이(D2)를 갖고, 제3 게이트 리세스(244)는 제3 깊이(D3)를 갖는다. 도시된 실시예들에서, 제2 깊이(D2)는 제1 깊이(D1) 또는 제3 깊이(D3)보다 더 얕고, 제1 깊이(D1)는 제3 깊이(D3)와 매우 유사할 수 있는데, 그 이유는 블록(606)에서의 리세싱이 n 타입 일함수 층(210) 및 p 타입 일함수 층(212)을 실질적으로 동일한 레이트로 에칭하기 때문이다. 반대로, 더 깊은 제1 깊이(D1)로 인해, 제2 게이트 구조물(222)의 높이는 제1 게이트 구조물(220) 또는 제3 게이트 구조물(224)의 높이보다 더 높게 형성된다. 일함수 층의 소모의 측면에서, 제1 게이트 구조물(220) 및 제3 게이트 구조물(224)은 추가적인 에칭을 거친다. 그 결과, 알루미늄과 같은 제1 게이트 구조물(220) 내의 임계 전압 결정 종이 더 많이 소모된다. 둘 모두 n 타입 트랜지스터 구조물들인 제1 트랜지스터 구조물(12)과 제2 트랜지스터 구조물(22) 사이에 대해, 제1 트랜지스터 구조물(12)은 제1 게이트 구조물(220) 내의 알루미늄의 추가적인 소모로 인해 더 높은 임계 전압을 가질 수 있다.
도 24 및 도 29를 참조하면, 방법(600)은 블록(608)을 포함하고, 여기서, 캡 층(250)이 제1 게이트 리세스(242), 제2 게이트 리세스(243) 및 제3 게이트 리세스(244) 위에 성막된다. 블록(608)에서의 동작들은 도 6와 관련하여 설명된 블록(108)에서의 동작들과 실질적으로 유사하다. 그러한 이유로, 블록(608)에서의 동작들의 상세한 설명은 간결성을 위해 생략된다. 도 29는 도 6과 유사하고, 도 29의 설명은 도 29에 또한 실질적으로 적용된다. 도 29에 도시된 바와 같이, 제1 게이트 구조물(220) 및 제3 게이트 구조물(224) 위의 캡 층(250)은 제2 게이트 구조물(222) 위의 캡 층(250)보다 더 두껍다.
도 24 및 도 30을 참조하면, 방법(600)은 블록(610)을 포함하고, 여기서, 소스/드레인 콘택들(260)이 형성된다. 블록(610)에서의 동작들은 도 7과 관련하여 설명된 블록(110)에서의 동작들과 실질적으로 유사하다. 그러한 이유로, 블록(610)에서의 동작들의 상세한 설명은 간결성을 위해 생략된다. 도 30은 도 7과 유사하고, 도 7의 설명은 도 30에 또한 실질적으로 적용된다. 제1 게이트 구조물(220), 제2 게이트 구조물(222) 및 제3 게이트 구조물(224)을 가로지르는 점선에 의해 표시된 바와 같이, 제2 게이트 구조물(222)은 제1 게이트 구조물(220) 및 제3 게이트 구조물(224)의 게이트 높이들보다 게이트 높이 차이 E만큼 더 높은 게이트 높이를 갖는다.
도 31 및 도 32를 참조하면, 방법(700)은 블록(702)을 포함하고, 여기서, 제1 영역(10) 위의 제1 트랜지스터 구조물(12), 제2 영역(20) 위의 제2 트랜지스터 구조물(22) 및 제3 영역 위의 제3 트랜지스터 구조물을 포함하는 워크피스(200)가 수용된다. 도 32에 예시된 워크피스(200)는 다수의 측면에서 도 2에 도시된 것과 유사하다. 그러나, 도 2의 워크피스(200)와 달리, 도 32의 워크피스(200)는 제1 영역(10), 제2 영역(20) 및 제3 영역(30)에서 채널 영역들(204C) 위에 형성된 n 타입 일함수 층(210) 또는 p 타입 일함수 층(212)을 포함하지 않는다. 대신에, 도 32의 워크피스(200)는 제1 영역(10) 위의 제1 게이트 트렌치(221), 제2 영역(20) 위의 제2 게이트 트렌치(223) 및 제3 영역(30) 위의 제3 게이트 트렌치(225)를 포함한다. 제1 게이트 트렌치(221), 제2 게이트 트렌치(223) 및 제3 게이트 트렌치(225) 각각은 계면 층(207) 상에 배치된 게이트 유전체(208)를 노출시킨다.
도 31 및 도 33을 참조하면, 방법(700)은 블록(704)을 포함하고, 여기서, 쌍극자 유도 층(209)이 게이트 유전체 층(208) 위에 성막된다. 일부 실시예들에서, 쌍극자 유도 층(209)은 알루미늄 산화물, 지르코늄 산화물, 아연 산화물, 이트륨 산화물 또는 란타넘 산화물을 포함한다. 이러한 재료들 중에서, 알루미늄 산화물 및 지르코늄 산화물은 p 타입 디바이스들에 대한 임계 전압을 낮추는 경향이 있는 쌍극자 모멘트를 생성할 수 있는 한편, 아연 산화물, 이트륨 산화물 또는 란타넘 산화물은 n 타입 디바이스들에 대한 임계 전압을 낮추는 경향이 있는 쌍극자 모멘트를 생성할 수 있다. 쌍극자 유도 층(209)은 ALD, 원격 플라즈마 ALD(RPALD) 또는 CVD를 사용하여 성막될 수 있다. 일부 경우들에서, 쌍극자 유도 층(209)은 약 10 Å 내지 약 60 Å의 두께를 가질 수 있다. 도 32에 예시된 바와 같이, 쌍극자 유도 층(209)은 게이트 유전체 층(208), ILD 층(234), CESL(232) 및 게이트 스페이서 층들(230)의 표면들 위에 등각적으로 성막될 수 있다.
도 31 및 도 34를 참조하면, 방법(700)은 블록(706)을 포함하고, 여기서, 워크피스(200)에 대해 어닐링 프로세스(800)가 수행된다. 일부 실시예들에서, 어닐링 프로세스(800)는 쌍극자 유도 층(209)으로부터 게이트 유전체 층(208) 내로의 확산을 유발하기 위해 약 500 ℃ 내지 약 900 ℃의 온도를 포함한다. 어닐링 프로세스(800)는 금속 열 어닐링(RTA) 프로세스, 레이저 스파이크 어닐링 프로세스, 플래시 어닐링 프로세스 또는 퍼니스 어닐링 프로세스일 수 있다. 어닐링 프로세스(800)가 수행된 후에, 게이트 유전체 층(208)은 쌍극자 게이트 유전체 층(208')이 된다.
도 31 및 도 34를 참조하면, 방법(700)은 블록(708)을 포함하고, 여기서, 과도한 쌍극자 유도 층(209)이 제거된다. 블록(708)에서, n 타입 일함수 층(210) 및 p 타입 일함수 층(212)을 위한 공간을 형성하기 위해, 블록(706)에서의 어닐링 프로세스(800) 후에, 과도한 쌍극자 유도 층(209)이 제거된다. 일부 실시예들에서, 과도한 쌍극자 유도 층(209)은 건식 에칭 프로세스 또는 습식 에칭 프로세스를 사용하여 제거될 수 있다. 과도한 습식 에칭 프로세스는 인산의 사용을 포함할 수 있다. 예시적인 건식 에칭 프로세스는 붕소 삼염화물(BCl3), 염소(Cl2) 또는 질소(N2)의 사용을 포함할 수 있다.
도 31 및 도 35를 참조하면, 방법(700)은 블록(710)을 포함하고, 여기서, 게이트 전극들이 제1 게이트 트렌치(221), 제2 게이트 트렌치(223) 및 제3 게이트 트렌치(225) 위에 형성된다. 도 35에 표현된 일부 실시예들에서, n 타입 일함수 층(210)이 제1 게이트 트렌치(221) 및 제2 게이트 트렌치(223) 위에 성막되고, p 타입 일함수 층(212)이 제3 게이트 트렌치(225) 위에 성막된다. 그 결과, 제1 게이트 구조물(220) 및 제2 게이트 구조물(222)은 n 타입 일함수 층(210)을 포함하고, 제3 게이트 구조물(224)은 p 타입 일함수 층(212)을 포함한다. n 타입 일함수 층(210)은 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈럼 알루미늄 탄화물(TaAlC), 티타늄 알루미늄 탄화물(TiAlC), 실리콘 도핑된 탄탈럼 알루미늄 탄화물(TaAlC:Si), 실리콘 도핑된 티타늄 알루미늄 탄화물(TiAlC:Si) 또는 그들의 조합을 포함할 수 있다. p 타입 일함수 층(212)은 티타늄 질화물(TiN), 탄탈럼 질화물(TaN), 탄탈럼 카보나이트라이드(TaCN), 텅스텐 카보나이트라이드(WCN), 티타늄 실리콘 질화물(TiSiN), 탄탈럼 실리콘 질화물(TaSiN) 또는 탄탈럼 탄화물(TaC)을 포함할 수 있다. 명시적으로 도시되어 있지 않지만, 제1 게이트 구조물(220), 제2 게이트 구조물(222) 및 제3 게이트 구조물(224) 각각은 n 타입 일함수 층(210) 또는 p 타입 일함수 층(212) 위에 금속 충전 층을 더 포함할 수 있다. 금속 충전 층은 알루미늄(Al), 텅스텐(W), 니켈(Ni), 티타늄(Ti), 루테늄(Ru), 코발트(Co), 백금(Pt), 다른 내화성 금속 또는 다른 적합한 금속 재료들, 또는 그들의 조합을 포함할 수 있다. 금속 충전 층과 개개의 일함수 층은 게이트 전극으로 일괄적으로 지칭될 수 있다.
도 31, 도 36 및 도 37을 참조하면, 방법(700)은 블록(712)을 포함하고, 여기서, 제2 트랜지스터 구조물(22)의 제2 게이트 구조물(222)이 선택적으로 리세싱된다. 블록(712)에서의 동작들은 도 3 및 도 4와 관련하여 설명된 블록(104)에서의 동작들과 실질적으로 유사하다. 그러한 이유로, 블록(712)에서의 동작들의 상세한 설명은 간결성을 위해 생략된다. 도 36 및 도 37은 도 3 및 도 4와 유사하고, 도 3 및 도 4의 설명은 도 36 및 도 37에 또한 실질적으로 적용된다. 도 37의 제1 게이트 구조물(220), 제2 게이트 구조물(222) 및 제3 게이트 구조물(224) 각각은 쌍극자 게이트 유전체 층(208')을 포함한다는 것에 유의한다.
도 31 및 도 38을 참조하면, 방법(700)은 블록(714)을 포함하고, 여기서, 제1 트랜지스터 구조물(12)의 제1 게이트 구조물(220), 제2 트랜지스터 구조물(22)의 제2 게이트 구조물(222) 및 제3 트랜지스터 구조물(32)의 제3 게이트 구조물(224)이 제1 게이트 리세스(242), 제2 게이트 리세스(243) 및 제3 게이트 리세스(244)를 형성하기 위해 전역적으로 리세싱된다. 블록(714)에서의 동작들은 도 5와 관련하여 설명된 블록(106)에서의 동작들과 실질적으로 유사하다. 그러한 이유로, 블록(714)에서의 동작들의 상세한 설명은 간결성을 위해 생략된다. 도 5에 도시된 것과 상이하게, 도 37의 제1 게이트 구조물(220), 제2 게이트 구조물(222) 및 제3 게이트 구조물(224) 각각은 쌍극자 게이트 유전체 층(208')을 포함한다.
도 31 및 도 39를 참조하면, 방법(700)은 블록(716)을 포함하고, 여기서, 캡 층(250)이 제1 게이트 리세스(242), 제2 게이트 리세스(243) 및 제3 게이트 리세스(244) 위에 성막된다. 블록(716)에서의 동작들은 도 6과 관련하여 설명된 블록(108)에서의 동작들과 실질적으로 유사하다. 그러한 이유로, 블록(716)에서의 동작들의 상세한 설명은 간결성을 위해 생략된다. 도 39은 도 6과 유사하고, 도 6의 설명은 도 39에 또한 실질적으로 적용된다.
도 31 및 도 40을 참조하면, 방법(700)은 블록(718)을 포함하고, 여기서, 소스/드레인 콘택들(260)이 형성된다. 블록(718)에서의 동작들은 도 7과 관련하여 설명된 블록(110)에서의 동작들과 실질적으로 유사하다. 그러한 이유로, 블록(718)에서의 동작들의 상세한 설명은 간결성을 위해 생략된다. 도 40은 도 7과 유사하고, 도 7의 설명은 도 40에 또한 실질적으로 적용된다. 제1 게이트 구조물(220), 제2 게이트 구조물(222) 및 제3 게이트 구조물(224)을 가로지르는 점선에 의해 표시된 바와 같이, 제2 게이트 구조물(222)은 제1 게이트 구조물(220) 및 제3 게이트 구조물(224)의 게이트 높이들보다 게이트 높이 차이 E만큼 더 낮은 게이트 높이를 갖는다. 일부 경우들에서, 게이트 높이 차이 E는 약 3 nm 내지 약 14 nm일 수 있다.
n 타입 일함수 층(210) 또는 p 타입 일함수 층(212)에 대한 선택적 금속 층(270)의 존재 및 게이트 높이들의 효과들은 도 41 및 도 42의 라인 차트들에서 요약될 수 있다. 도 41이 먼저 참조된다. 상이한 임계 전압들을 갖는 NMOS(즉, n 타입 FinFET들 또는 n 타입 MBC 트랜지스터들)를 제공하는 것이 목적일 때, n 타입 일함수 층(210)을 갖는 게이트 구조물의 잔류 게이트 높이는 임계 전압 감소에 비례한다. n 타입 일함수 층(210) 위의 선택적 금속 층(270)의 존재는 임계 전압들을 증가시키는 효과를 갖는다. 게이트 구조물들에서 p 타입 일함수 층(212)이 사용될 때, 임계 전압이 증가된다. 선택적 금속 층(270)이 p 타입 일함수 층(212) 위에 형성될 때, NMOS의 임계 전압은 한층 더 증가된다. 일반적으로, n 타입 일함수 층 또는 p 타입 일함수 층의 리세싱은 NMOS의 임계 전압 레벨을 증가시키는 효과를 갖는다는 것에 유의한다.
이어서, 도 42가 참조된다. 상이한 임계 전압들을 갖는 PMOS(즉, p 타입 FinFET들 또는 p 타입 MBC 트랜지스터들)를 제공하는 것이 목적일 때, p 타입 일함수 층(212)을 갖는 게이트 구조물의 잔류 게이트 높이는 임계 전압 증가에 비례한다. p 타입 일함수 층(212) 위의 선택적 금속 층(270)의 존재는 임계 전압들을 감소시키는 효과를 갖는다. 게이트 구조물들에서 n 타입 일함수 층(210)이 사용될 때, 임계 전압은 증가된다. 선택적 금속 층(270)이 n 타입 일함수 층(210) 위에 형성될 때, PMOS의 임계 전압은 한층 더 증가된다. 일반적으로, n 타입 일함수 층 또는 p 타입 일함수 층의 리세싱은 PMOS의 임계 전압 레벨을 감소시키는 효과를 갖는다는 것에 유의한다.
방법들(100, 300, 400, 500, 600 및 700)에서의 동작들이 FinFET들을 참조하여 설명되지만, 다양한 방법들 및 프로세스들이 MBC 트랜지스터들에 적용될 수 있다는 것을 이해해야 한다. 예컨대, 도 43은 방법(100)을 사용하여 형성된 제1 MBC 트랜지스터(12'), 제2 MBC 트랜지스터(22') 및 제3 MBC 트랜지스터(32')를 예시한다. 제1 MBC 트랜지스터(12')는 나노구조물들(2040) 각각을 감싸는 제1 MBC 게이트 구조물(2200)을 포함한다. 나노구조물들(2040)은 제1 영역(10)에서 채널 영역(204C) 위에 수직으로 적층된다. Y 방향을 따라, 나노구조물들(2040)은 2개의 MBC 소스/드레인 피처(2060) 사이에서 연장된다. Y 방향을 따라, 제1 MBC 게이트 구조물(2200)은 복수의 내측 스페이서 피처들(2075)에 의해 MBC 소스/드레인 피처들(2060)로부터 이격된다. 제2 MBC 트랜지스터(22')는 나노구조물들(2040) 각각을 감싸는 제2 MBC 게이트 구조물(2202)을 포함한다. 나노구조물들(2040)은 제2 영역(20)에서 채널 영역(204C) 위에 수직으로 적층된다. Y 방향을 따라, 나노구조물들(2040)은 2개의 MBC 소스/드레인 피처(2060) 사이에서 연장된다. Y 방향을 따라, 제2 MBC 게이트 구조물(2202)은 복수의 내측 스페이서 피처들(2075)에 의해 MBC 소스/드레인 피처들(2060)로부터 이격된다. 제3 MBC 트랜지스터(32')는 나노구조물들(2040) 각각을 감싸는 제3 MBC 게이트 구조물(2204)을 포함한다. 나노구조물들(2040)은 제3 영역(30)에서 채널 영역(204C) 위에 수직으로 적층된다. Y 방향을 따라, 나노구조물들(2040)은 2개의 MBC 소스/드레인 피처(2060) 사이에서 연장된다. Y 방향을 따라, 제3 MBC 게이트 구조물(2204)은 복수의 내측 스페이서 피처들(2075)에 의해 MBC 소스/드레인 피처들(2060)로부터 이격된다. 제1 MBC 게이트 구조물(2200), 제2 MBC 게이트 구조물(2202) 및 제3 MBC 게이트 구조물(2204) 각각은 나노구조물들(2040) 각각을 감싸는 게이트 유전체 층(208)을 포함한다. 제1 MBC 게이트 구조물(2200), 제2 MBC 게이트 구조물(2202) 및 제3 MBC 게이트 구조물(2204)을 가로지르는 점선에 의해 표시된 바와 같이, 제2 MBC 게이트 구조물(2202)은 제1 MBC 게이트 구조물(2200) 및 제3 MBC 게이트 구조물(2204)의 게이트 높이들보다 게이트 높이 차이 E만큼 더 낮은 게이트 높이를 갖는다. 일부 경우들에서, 게이트 높이 차이 E는 약 3 nm 내지 약 14 nm일 수 있다.
본 개시물은 많은 상이한 실시예들을 제공한다. 일 실시예에서, 반도체 구조체가 제공된다. 반도체 구조체는 기판, 기판 위의 제1 활성 영역, 제2 활성 영역 및 제3 활성 영역, 제1 활성 영역의 채널 영역 위의 제1 게이트 구조체, 제2 활성 영역의 채널 영역 위의 제2 게이트 구조체, 제3 활성 영역의 채널 영역 위의 제3 게이트 구조체, 제1 게이트 구조체 위의 제1 캡 층; 제2 게이트 구조체 위의 제2 캡 층, 및 제3 게이트 구조체 위의 제3 캡 층을 포함한다. 제2 게이트 구조체의 높이는 제1 게이트 구조체의 높이 또는 제3 게이트 구조체의 높이보다 더 낮다.
일부 실시예들에서, 제1 게이트 구조체 및 제2 게이트 구조체는 n 타입 일함수 금속 층을 포함하고, 제3 게이트 구조체는 p 타입 일함수 금속 층을 포함한다. 일부 구현들에서, n 타입 일함수 금속 층은 TiAlC, TaAlC, 실리콘 도핑된 TiAlC 또는 실리콘 도핑된 TaAlC를 포함하고, p 타입 일함수 금속 층은 TiN, TaN, WCN, TiSiN 또는 TaSiN을 포함한다. 일부 경우들에서, 반도체 구조체는 제1 게이트 구조체와 제1 캡 층 사이에 배치된 제1 선택적 금속 층, 제2 게이트 구조체와 제2 캡 층 사이에 배치된 제2 선택적 금속 층, 및 제3 게이트 구조체와 제3 캡 층 사이에 배치된 제3 선택적 금속 층을 더 포함한다. 제1 선택적 금속 층, 제2 선택적 금속 층 및 제3 선택적 금속 층은 Ti, Ta, Al, Mo, W, Co, Cu, Ru, Mo 또는 Zr을 포함한다. 일부 실시예들에서, 제1 캡 층, 제2 캡 층 및 제3 캡 층은 실리콘 산화물, 실리콘 질화물, 실리콘 카보나이트라이드, 실리콘 옥시카보나이트라이드, 실리콘 옥시카바이드, 알루미늄 산화물, 지르코늄 실리케이트, 하프늄 실리케이트, 하프늄 산화물 또는 지르코늄 산화물을 포함한다. 일부 실시예들에서, 반도체 구조체는 제1 활성 영역과 n 타입 일함수 금속 층 사이에 배치된 제1 게이트 유전체 층, 및 제3 활성 영역과 p 타입 일함수 금속 층 사이에 배치된 제2 게이트 유전체 층을 더 포함한다. 일부 경우들에서, 제1 게이트 유전체 층은 란타넘, 아연 또는 이트륨을 포함하고, 제2 게이트 유전체 층은 알루미늄 또는 지르코늄을 포함한다. 일부 실시예들에서, 제3 캡 층의 두께는 제1 캡 층의 두께 또는 제2 캡 층의 두께보다 더 두껍다.
다른 실시예에서, 방법이 제공된다. 방법은 워크피스(workpiece)를 수용하는 단계 ― 워크피스는, 기판 위의 제1 활성 영역, 제2 활성 영역 및 제3 활성 영역, 제1 활성 영역의 채널 영역 위의 제1 게이트 구조체, 제2 활성 영역의 채널 영역 위의 제2 게이트 구조체, 및 제3 활성 영역의 채널 영역 위의 제3 게이트 구조체를 포함함 ― , 제2 게이트 구조체를 선택적으로 리세싱(recessing)하는 단계, 선택적으로 리세싱하는 단계 후에, 제1 게이트 구조체 위의 제1 게이트 리세스, 제2 게이트 구조체 위의 제2 게이트 리세스 및 제3 게이트 구조체 위의 제3 게이트 리세스를 형성하기 위해, 제1 게이트 구조체, 제2 게이트 구조체 및 제3 게이트 구조체를 리세싱하는 단계, 리세싱하는 단계 후에, 제1 게이트 리세스, 제2 게이트 리세스 및 제3 게이트 리세스 위에 유전체 캡 층을 성막하는 단계, 및 성막하는 단계 후에, 유전체 캡 층의 두께를 감소시키기 위해 워크피스를 평탄화하는 단계를 포함한다.
일부 실시예들에서, 제2 게이트 구조체를 선택적으로 리세싱하는 단계는, 제2 게이트 구조체가 노출되어 있는 동안 제1 게이트 구조체 및 제2 게이트 구조체 위에 패터닝된 포토레지스트 층을 형성하는 단계, 및 패터닝된 포토레지스트 층을 에칭 마스크로서 사용하여 제2 게이트 구조체를 에칭하는 단계를 포함한다. 일부 구현들에서, 제1 게이트 구조체 및 제2 게이트 구조체 각각은 n 타입 일함수 금속 층을 포함하고, 제3 게이트 구조체는 p 타입 일함수 금속 층을 포함한다. 일부 경우들에서, n 타입 일함수 금속 층은 TiAlC, TaAlC, 실리콘 도핑된 TiAlC 또는 실리콘 도핑된 TaAlC를 포함하고, p 타입 일함수 금속 층은 TiN, TaN, WCN, TiSiN 또는 TaSiN을 포함한다. 일부 경우들에서, 유전체 캡 층은 실리콘 산화물, 실리콘 질화물, 실리콘 카보나이트라이드, 실리콘 옥시카보나이트라이드, 실리콘 옥시카바이드, 알루미늄 산화물, 지르코늄 실리케이트, 하프늄 실리케이트, 하프늄 산화물 또는 지르코늄 산화물을 포함한다. 일부 실시예들에서, 방법은 유전체 캡 층을 성막하는 단계 전에, 제1 게이트 리세스, 제2 게이트 리세스 및 제3 게이트 리세스 위에 선택적 금속 층을 성막하는 단계를 더 포함한다. 선택적 금속 층은 Ti, Ta, Al, Mo, W, Co, Cu, Ru, Mo 또는 Zr을 포함한다. 일부 경우들에서, 리세싱은 BCl3, Cl2, HBr, SiCl4, O2, N2, CF4 또는 SF6의 사용을 포함한다. 일부 구현들에서, 리세싱은 약 300 W 내지 약 1800 W의 전력을 포함한다. 일부 실시예들에서, 리세싱은 약 0 W 내지 약 100 W의 바이어스 전력을 포함한다.
또 다른 실시예에서, 방법이 제공된다. 방법은 워크피스를 수용하는 단계 ― 워크피스는, 제1 영역 위의 제1 게이트 구조체, 제2 영역 위의 제2 게이트 구조체, 및 제3 영역 위의 제3 게이트 구조체를 포함하고, 제1 게이트 구조체는 제1 일함수 금속 층을 포함하고, 제2 게이트 구조체는 제1 일함수 금속 층을 포함하며, 제3 게이트 구조체는 제2 일함수 금속 층을 포함함 ― , 제1 게이트 리세스, 제2 게이트 리세스 및 제3 게이트 리세스를 형성하기 위해, 제1 게이트 구조체, 제2 게이트 구조체 및 제3 게이트 구조체를 리세싱하는 단계, 리세싱하는 단계 후에, 제1 게이트 리세스, 제2 게이트 리세스 및 제3 게이트 리세스 위에 유전체 캡 층을 성막하는 단계, 및 성막하는 단계 후에, 유전체 캡 층의 두께를 감소시키기 위해 워크피스를 평탄화하는 단계를 포함한다. 리세싱하는 단계는 제3 게이트 리세스가 제1 게이트 리세스 또는 제2 게이트 리세스보다 더 깊도록 제3 게이트 구조체를 더 빠르게 에칭하는 단계를 포함한다.
일부 실시예들에서, 제1 일함수 금속 층은 TiAlC, TaAlC, 실리콘 도핑된 TiAlC 또는 실리콘 도핑된 TaAlC를 포함하고, 제2 일함수 금속 층은 TiN, TaN, WCN, TiSiN 또는 TaSiN을 포함한다. 일부 경우들에서, 방법은 유전체 캡 층을 성막하는 단계 전에, 제1 게이트 리세스, 제2 게이트 리세스 및 제3 게이트 리세스 위에 선택적 금속 층을 성막하는 단계를 더 포함한다. 선택적 금속 층은 Ti, Ta, Al, Mo, W, Co, Cu, Ru, Mo 또는 Zr을 포함한다.
전술한 내용은 수개의 실시예들의 피처들을 약술하였다. 본 기술분야의 당업자들은 본 명세서에서 소개한 실시예들의 동일한 목적들을 수행하고/수행하거나 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 본 개시물의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알아야 한다.
실시예들
실시예 1. 반도체 구조체에 있어서,
기판;
상기 기판 위의 제1 활성 영역, 제2 활성 영역 및 제3 활성 영역;
상기 제1 활성 영역의 채널 영역 위의 제1 게이트 구조체;
상기 제2 활성 영역의 채널 영역 위의 제2 게이트 구조체;
상기 제3 활성 영역의 채널 영역 위의 제3 게이트 구조체;
상기 제1 게이트 구조체 위의 제1 캡 층;
상기 제2 게이트 구조체 위의 제2 캡 층; 및
상기 제3 게이트 구조체 위의 제3 캡 층
을 포함하고,
상기 제2 게이트 구조체의 높이는 상기 제1 게이트 구조체의 높이 또는 상기 제3 게이트 구조체의 높이보다 더 낮은 것인, 반도체 구조체.
실시예 2. 실시예 1에 있어서,
상기 제1 게이트 구조체 및 상기 제2 게이트 구조체는 n 타입 일함수 금속 층을 포함하고,
상기 제3 게이트 구조체는 p 타입 일함수 금속 층을 포함하는 것인, 반도체 구조체.
실시예 3. 실시예 2에 있어서,
상기 n 타입 일함수 금속 층은 TiAlC, TaAlC, 실리콘 도핑된 TiAlC 또는 실리콘 도핑된 TaAlC를 포함하고,
상기 p 타입 일함수 금속 층은 TiN, TaN, WCN, TiSiN 또는 TaSiN을 포함하는 것인, 반도체 구조체.
실시예 4. 실시예 1에 있어서,
상기 제1 게이트 구조체와 상기 제1 캡 층 사이에 배치된 제1 선택적 금속 층;
상기 제2 게이트 구조체와 상기 제2 캡 층 사이에 배치된 제2 선택적 금속 층; 및
상기 제3 게이트 구조체와 상기 제3 캡 층 사이에 배치된 제3 선택적 금속 층
을 더 포함하고,
상기 제1 선택적 금속 층, 상기 제2 선택적 금속 층 및 상기 제3 선택적 금속 층은 Ti, Ta, Al, Mo, W, Co, Cu, Ru, Mo 또는 Zr을 포함하는 것인, 반도체 구조체.
실시예 5. 실시예 1에 있어서,
상기 제1 캡 층, 상기 제2 캡 층 및 상기 제3 캡 층은 실리콘 산화물, 실리콘 질화물, 실리콘 카보나이트라이드, 실리콘 옥시카보나이트라이드, 실리콘 옥시카바이드, 알루미늄 산화물, 지르코늄 실리케이트, 하프늄 실리케이트, 하프늄 산화물 또는 지르코늄 산화물을 포함하는 것인, 반도체 구조체.
실시예 6. 실시예 2에 있어서,
상기 제1 활성 영역과 상기 n 타입 일함수 금속 층 사이에 배치된 제1 게이트 유전체 층; 및
상기 제3 활성 영역과 상기 p 타입 일함수 금속 층 사이에 배치된 제2 게이트 유전체 층
을 더 포함하는, 반도체 구조체.
실시예 7. 실시예 6에 있어서,
상기 제1 게이트 유전체 층은 란타넘, 아연 또는 이트륨을 포함하고,
상기 제2 게이트 유전체 층은 알루미늄 또는 지르코늄을 포함하는 것인, 반도체 구조체.
실시예 8. 실시예 1에 있어서,
상기 제3 캡 층의 두께는 상기 제1 캡 층의 두께 또는 상기 제2 캡 층의 두께보다 더 두꺼운 것인, 반도체 구조체.
실시예 9. 방법에 있어서,
워크피스(workpiece)를 수용하는 단계 ― 상기 워크피스는,
기판 위의 제1 활성 영역, 제2 활성 영역 및 제3 활성 영역,
상기 제1 활성 영역의 채널 영역 위의 제1 게이트 구조체,
상기 제2 활성 영역의 채널 영역 위의 제2 게이트 구조체, 및
상기 제3 활성 영역의 채널 영역 위의 제3 게이트 구조체
를 포함함 ― ;
상기 제2 게이트 구조체를 선택적으로 리세싱(recessing)하는 단계;
상기 선택적으로 리세싱하는 단계 후에, 상기 제1 게이트 구조체 위의 제1 게이트 리세스, 상기 제2 게이트 구조체 위의 제2 게이트 리세스 및 상기 제3 게이트 구조체 위의 제3 게이트 리세스를 형성하기 위해, 상기 제1 게이트 구조체, 상기 제2 게이트 구조체 및 상기 제3 게이트 구조체를 리세싱하는 단계;
상기 리세싱하는 단계 후에, 상기 제1 게이트 리세스, 상기 제2 게이트 리세스 및 상기 제3 게이트 리세스 위에 유전체 캡 층을 성막하는 단계; 및
상기 성막하는 단계 후에, 상기 유전체 캡 층의 두께를 감소시키기 위해 상기 워크피스를 평탄화하는 단계
를 포함하는, 방법.
실시예 10. 실시예 9에 있어서,
상기 제2 게이트 구조체를 선택적으로 리세싱하는 단계는,
상기 제2 게이트 구조체가 노출되어 있는 동안 상기 제1 게이트 구조체 및 상기 제2 게이트 구조체 위에 패터닝된 포토레지스트 층을 형성하는 단계; 및
상기 패터닝된 포토레지스트 층을 에칭 마스크로서 사용하여 상기 제2 게이트 구조체를 에칭하는 단계
를 포함하는 것인, 방법.
실시예 11. 실시예 9에 있어서,
상기 제1 게이트 구조체 및 상기 제2 게이트 구조체 각각은 n 타입 일함수 금속 층을 포함하고,
상기 제3 게이트 구조체는 p 타입 일함수 금속 층을 포함하는 것인, 방법.
실시예 12. 실시예 11에 있어서,
상기 n 타입 일함수 금속 층은 TiAlC, TaAlC, 실리콘 도핑된 TiAlC 또는 실리콘 도핑된 TaAlC를 포함하고,
상기 p 타입 일함수 금속 층은 TiN, TaN, WCN, TiSiN 또는 TaSiN을 포함하는 것인, 방법.
실시예 13. 실시예 9에 있어서,
상기 유전체 캡 층은 실리콘 산화물, 실리콘 질화물, 실리콘 카보나이트라이드, 실리콘 옥시카보나이트라이드, 실리콘 옥시카바이드, 알루미늄 산화물, 지르코늄 실리케이트, 하프늄 실리케이트, 하프늄 산화물 또는 지르코늄 산화물을 포함하는 것인, 방법.
실시예 14. 실시예 9에 있어서,
상기 유전체 캡 층을 성막하는 단계 전에, 상기 제1 게이트 리세스, 제2 게이트 리세스 및 상기 제3 게이트 리세스 위에 선택적 금속 층을 성막하는 단계
를 더 포함하고,
상기 선택적 금속 층은 Ti, Ta, Al, Mo, W, Co, Cu, Ru, Mo 또는 Zr을 포함하는 것인, 방법.
실시예 15. 실시예 9에 있어서,
상기 리세싱은 BCl3, Cl2, HBr, SiCl4, O2, N2, CF4 또는 SF6의 사용을 포함하는 것인, 방법.
실시예 16. 실시예 15에 있어서,
상기 리세싱은 약 300 W 내지 약 1800 W의 전력을 포함하는 것인, 방법.
실시예 17. 실시예 15에 있어서,
상기 리세싱은 약 0 W 내지 약 100 W의 바이어스 전력을 포함하는 것인, 방법.
실시예 18. 방법에 있어서,
워크피스를 수용하는 단계 ― 상기 워크피스는,
제1 영역 위의 제1 게이트 구조체,
제2 영역 위의 제2 게이트 구조체, 및
제3 영역 위의 제3 게이트 구조체
를 포함하고, 상기 제1 게이트 구조체는 제1 일함수 금속 층을 포함하고, 상기 제2 게이트 구조체는 상기 제1 일함수 금속 층을 포함하며, 상기 제3 게이트 구조체는 제2 일함수 금속 층을 포함함 ― ;
제1 게이트 리세스, 제2 게이트 리세스 및 제3 게이트 리세스를 형성하기 위해, 상기 제1 게이트 구조체, 상기 제2 게이트 구조체 및 상기 제3 게이트 구조체를 리세싱하는 단계;
상기 리세싱하는 단계 후에, 상기 제1 게이트 리세스, 상기 제2 게이트 리세스 및 상기 제3 게이트 리세스 위에 유전체 캡 층을 성막하는 단계; 및
상기 성막하는 단계 후에, 상기 유전체 캡 층의 두께를 감소시키기 위해 상기 워크피스를 평탄화하는 단계
를 포함하고,
상기 리세싱하는 단계는 상기 제3 게이트 리세스가 상기 제1 게이트 리세스 또는 상기 제2 게이트 리세스보다 더 깊도록 상기 제3 게이트 구조체를 더 빠르게 에칭하는 단계를 포함하는 것인, 방법.
실시예 19. 실시예 18에 있어서,
상기 제1 일함수 금속 층은 TiAlC, TaAlC, 실리콘 도핑된 TiAlC 또는 실리콘 도핑된 TaAlC를 포함하고,
상기 제2 일함수 금속 층은 TiN, TaN, WCN, TiSiN 또는 TaSiN을 포함하는 것인, 방법.
실시예 20. 실시예 18에 있어서,
상기 유전체 캡 층을 성막하는 단계 전에, 상기 제1 게이트 리세스, 제2 게이트 리세스 및 상기 제3 게이트 리세스 위에 선택적 금속 층을 성막하는 단계
를 더 포함하고,
상기 선택적 금속 층은 Ti, Ta, Al, Mo, W, Co, Cu, Ru, Mo 또는 Zr을 포함하는 것인, 방법.

Claims (10)

  1. 반도체 구조체에 있어서,
    기판;
    상기 기판 위의 제1 활성 영역, 제2 활성 영역 및 제3 활성 영역;
    상기 제1 활성 영역의 채널 영역 위의 제1 게이트 구조체;
    상기 제2 활성 영역의 채널 영역 위의 제2 게이트 구조체;
    상기 제3 활성 영역의 채널 영역 위의 제3 게이트 구조체;
    상기 제1 게이트 구조체 위의 제1 캡 층;
    상기 제2 게이트 구조체 위의 제2 캡 층; 및
    상기 제3 게이트 구조체 위의 제3 캡 층
    을 포함하고,
    상기 제2 게이트 구조체의 높이는 상기 제1 게이트 구조체의 높이 또는 상기 제3 게이트 구조체의 높이보다 더 낮은 것인, 반도체 구조체.
  2. 제1항에 있어서,
    상기 제1 게이트 구조체 및 상기 제2 게이트 구조체는 n 타입 일함수 금속 층을 포함하고,
    상기 제3 게이트 구조체는 p 타입 일함수 금속 층을 포함하는 것인, 반도체 구조체.
  3. 제2항에 있어서,
    상기 n 타입 일함수 금속 층은 TiAlC, TaAlC, 실리콘 도핑된 TiAlC 또는 실리콘 도핑된 TaAlC를 포함하고,
    상기 p 타입 일함수 금속 층은 TiN, TaN, WCN, TiSiN 또는 TaSiN을 포함하는 것인, 반도체 구조체.
  4. 제1항에 있어서,
    상기 제1 게이트 구조체와 상기 제1 캡 층 사이에 배치된 제1 선택적 금속 층;
    상기 제2 게이트 구조체와 상기 제2 캡 층 사이에 배치된 제2 선택적 금속 층; 및
    상기 제3 게이트 구조체와 상기 제3 캡 층 사이에 배치된 제3 선택적 금속 층
    을 더 포함하고,
    상기 제1 선택적 금속 층, 상기 제2 선택적 금속 층 및 상기 제3 선택적 금속 층은 Ti, Ta, Al, Mo, W, Co, Cu, Ru, Mo 또는 Zr을 포함하는 것인, 반도체 구조체.
  5. 제1항에 있어서,
    상기 제1 캡 층, 상기 제2 캡 층 및 상기 제3 캡 층은 실리콘 산화물, 실리콘 질화물, 실리콘 카보나이트라이드, 실리콘 옥시카보나이트라이드, 실리콘 옥시카바이드, 알루미늄 산화물, 지르코늄 실리케이트, 하프늄 실리케이트, 하프늄 산화물 또는 지르코늄 산화물을 포함하는 것인, 반도체 구조체.
  6. 제2항에 있어서,
    상기 제1 활성 영역과 상기 n 타입 일함수 금속 층 사이에 배치된 제1 게이트 유전체 층; 및
    상기 제3 활성 영역과 상기 p 타입 일함수 금속 층 사이에 배치된 제2 게이트 유전체 층
    을 더 포함하는, 반도체 구조체.
  7. 제6항에 있어서,
    상기 제1 게이트 유전체 층은 란타넘, 아연 또는 이트륨을 포함하고,
    상기 제2 게이트 유전체 층은 알루미늄 또는 지르코늄을 포함하는 것인, 반도체 구조체.
  8. 제1항에 있어서,
    상기 제3 캡 층의 두께는 상기 제1 캡 층의 두께 또는 상기 제2 캡 층의 두께보다 더 두꺼운 것인, 반도체 구조체.
  9. 방법에 있어서,
    워크피스(workpiece)를 수용하는 단계 ― 상기 워크피스는,
    기판 위의 제1 활성 영역, 제2 활성 영역 및 제3 활성 영역,
    상기 제1 활성 영역의 채널 영역 위의 제1 게이트 구조체,
    상기 제2 활성 영역의 채널 영역 위의 제2 게이트 구조체, 및
    상기 제3 활성 영역의 채널 영역 위의 제3 게이트 구조체
    를 포함함 ― ;
    상기 제2 게이트 구조체를 선택적으로 리세싱(recessing)하는 단계;
    상기 선택적으로 리세싱하는 단계 후에, 상기 제1 게이트 구조체 위의 제1 게이트 리세스, 상기 제2 게이트 구조체 위의 제2 게이트 리세스 및 상기 제3 게이트 구조체 위의 제3 게이트 리세스를 형성하기 위해, 상기 제1 게이트 구조체, 상기 제2 게이트 구조체 및 상기 제3 게이트 구조체를 리세싱하는 단계;
    상기 리세싱하는 단계 후에, 상기 제1 게이트 리세스, 상기 제2 게이트 리세스 및 상기 제3 게이트 리세스 위에 유전체 캡 층을 성막하는 단계; 및
    상기 성막하는 단계 후에, 상기 유전체 캡 층의 두께를 감소시키기 위해 상기 워크피스를 평탄화하는 단계
    를 포함하는, 방법.
  10. 방법에 있어서,
    워크피스를 수용하는 단계 ― 상기 워크피스는,
    제1 영역 위의 제1 게이트 구조체,
    제2 영역 위의 제2 게이트 구조체, 및
    제3 영역 위의 제3 게이트 구조체
    를 포함하고, 상기 제1 게이트 구조체는 제1 일함수 금속 층을 포함하고, 상기 제2 게이트 구조체는 상기 제1 일함수 금속 층을 포함하며, 상기 제3 게이트 구조체는 제2 일함수 금속 층을 포함함 ― ;
    제1 게이트 리세스, 제2 게이트 리세스 및 제3 게이트 리세스를 형성하기 위해, 상기 제1 게이트 구조체, 상기 제2 게이트 구조체 및 상기 제3 게이트 구조체를 리세싱하는 단계;
    상기 리세싱하는 단계 후에, 상기 제1 게이트 리세스, 상기 제2 게이트 리세스 및 상기 제3 게이트 리세스 위에 유전체 캡 층을 성막하는 단계; 및
    상기 성막하는 단계 후에, 상기 유전체 캡 층의 두께를 감소시키기 위해 상기 워크피스를 평탄화하는 단계
    를 포함하고,
    상기 리세싱하는 단계는 상기 제3 게이트 리세스가 상기 제1 게이트 리세스 또는 상기 제2 게이트 리세스보다 더 깊도록 상기 제3 게이트 구조체를 더 빠르게 에칭하는 단계를 포함하는 것인, 방법.
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