DE102023109998A1 - Schwellenspannungsmodulation durch gatehöhenvariation - Google Patents

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    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

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Abstract

Es werden Halbleitervorrichtungen und Verfahren zum Ausbilden von diesen bereitgestellt. Eine Halbleiterstruktur weist auf: ein Substrat, ein erstes aktives Gebiet, ein zweites aktives Gebiet und ein drittes aktives Gebiet über dem Substrat, eine erste Gatestruktur über einem Kanalgebiet des ersten aktiven Gebiets, eine zweite Gatestruktur über einem Kanalgebiet des zweiten aktiven Gebiets, und eine dritte Gatestruktur über einem Kanalgebiet des dritten aktiven Gebiets, eine erste Abdeckschicht über der ersten Gatestruktur, eine zweite Abdeckschicht über der zweiten Gatestruktur, und eine dritte Abdeckschicht über der dritten Gatestruktur. Eine Höhe der zweiten Gatestruktur ist kleiner als eine Höhe der ersten Gatestruktur oder eine Höhe der dritten Gatestruktur.

Description

  • PRIORITÄTSDATEN
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung Nr. 63/359,284 , die am 8. Juli 2022 eingereicht wurde, und der vorläufigen US-Patentanmeldung Nr. 63/393,489 , die am 29. Juli 2022 eingereicht wurde, deren gesamte Offenbarungen hier durch Rückbezug jeweils aufgenommen sind.
  • HINTERGRUND
  • Die Industrie für integrierte Halbleiterschaltungen (IC) hat ein sehr schnelles Wachstum erfahren. Die Funktionsdichte (d.h. die Anzahl miteinander verschalteter Bauelemente pro Chipfläche) ist im Laufe der IC-Entwicklung grundsätzlich gestiegen, während die geometrische Größe (d.h. die kleinste Komponente (oder Leiterbahn), die unter Verwendung eines Fertigungsprozesses erzeugt werden kann) kleiner geworden ist. Dieser Miniaturisierungsprozess (Skalierung) bringt grundsätzlich Vorteile, indem die Produktionseffizienz gesteigert und die damit verbundenen Kosten gesenkt werden. Eine solche Miniaturisierung ging jedoch auch mit einer erhöhten Komplexität bei Design und Herstellung von Vorrichtungen, die diese ICs aufnehmen, einher, und damit diese Fortschritte umgesetzt werden können, sind ähnliche Entwicklungen bei der Vorrichtungsherstellung erforderlich.
  • Gateaustauschprozesse können verwendet werden, um einen Multi-Gate-Transistor, wie z.B. einen finnenartigen Feldeffekttransistor (FinFET) oder einen Multi-Bridge-Channel-Transistor (MBC-Transistor) herzustellen. Am Beispiel der Herstellung eines FinFET wird zunächst ein Dummy-Gate über einem Kanalgebiet einer Halbleiterfinnenstruktur ausgebildet und ein Gatespacer wird entlang von Seitenwänden des Dummy-Gates ausgebildet. Das Dummy-Gate wird anschließend entfernt und durch eine Metallgatestruktur ersetzt, die eine Gatedielektrikumsschicht und Austrittsarbeitsschichten aufweist. In einigen Prozessen wird die Metallgatestruktur ausgespart, um Platz für eine dielektrische Abdeckschicht zu schaffen, um die Metallgatestruktur während anschließender selbstjustierender Kontaktausbildungsprozesse zu schützen. Obwohl vorhandene Multi-Gate-Transistoren und Prozesse zum Ausbilden von diesen im Allgemeinen für ihre beabsichtigten Zwecke geeignet sind, sind sie nicht in allen Aspekten zufriedenstellend.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es wird betont, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein
    • 1 ist ein Ablaufdiagramm eines Verfahrens zum Herstellen von Transistoren, die unterschiedliche Schwellenspannungen aufweisen, gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 2 bis 7 sind schematische Querschnittsteilansichten eines Werkstücks bei verschiedenen Herstellungsstufen, wie z.B. jenen, die mit dem Verfahren in 1 assoziiert sind, gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 8 ist ein Ablaufdiagramm eines Verfahrens zum Herstellen von Transistoren, die unterschiedliche Schwellenspannungen aufweisen, gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 9 bis 11 sind schematische Querschnittsteilansichten eines Werkstücks bei verschiedenen Herstellungsstufen, wie z.B. jenen, die mit dem Verfahren in 8 assoziiert sind, gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 12 ist ein Ablaufdiagramm eines Verfahrens zum Herstellen von Transistoren, die unterschiedliche Schwellenspannungen aufweisen, gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 13 bis 16 sind schematische Querschnittsteilansichten eines Werkstücks bei verschiedenen Herstellungsstufen, wie z.B. jenen, die mit dem Verfahren in 12 assoziiert sind, gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 17 ist ein Ablaufdiagramm eines Verfahrens zum Herstellen von Transistoren, die unterschiedliche Schwellenspannungen aufweisen, gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 18 bis 23 sind schematische Querschnittsteilansichten eines Werkstücks bei verschiedenen Herstellungsstufen, wie z.B. jenen, die mit dem Verfahren in 17 assoziiert sind, gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 24 ist ein Ablaufdiagramm eines Verfahrens zum Herstellen von Transistoren, die unterschiedliche Schwellenspannungen aufweisen, gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 25 bis 30 sind schematische Querschnittsteilansichten eines Werkstücks bei verschiedenen Herstellungsstufen, wie z.B. jenen, die mit dem Verfahren in 24 assoziiert sind, gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 31 ist ein Ablaufdiagramm eines Verfahrens zum Herstellen von Transistoren, die unterschiedliche Schwellenspannungen aufweisen, gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 32 bis 40 sind schematische Querschnittsteilansichten eines Werkstücks bei verschiedenen Herstellungsstufen, wie z.B. jenen, die mit dem Verfahren in 31 assoziiert sind, gemäß verschiedenen Aspekten der vorliegenden Offenbarung.
    • 41 zeigt ein Liniendiagramm, das die Auswirkungen verbleibender Gatehöhen und der Anwesenheit der selektiven Metallschicht auf Schwellenspannungen (Vts) von n-Metalloxidtransistoren (NMOS) zusammenfasst.
    • 42 zeigt ein Liniendiagramm, das die Auswirkungen verbleibender Gatehöhen und der Anwesenheit der selektiven Metallschicht auf Schwellenspannungen (Vts) von p-Metalloxidtransistoren (PMOS) zusammenfasst.
    • 43 zeigt repräsentativ, wie alle Ausführungsformen der vorliegenden Offenbarung problemlos auf MBC-Transistoren implementiert werden können.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale des vorliegenden Gegenstands bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese stellen selbstverständlich lediglich Beispiele dar und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Element in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element ausgebildet werden können, so dass das erste und das zweite Element möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „unterhalb“, „unter“, „unterer“, „oberhalb“, „oberer“ und dergleichen, können hierin zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden.
  • Wenn eine Zahl oder ein Bereich von Zahlen mit „ungefähr“, „etwa“ und dergleichen beschrieben wird, wird des Weiteren beabsichtigt, dass der Begriff Zahlen umfasst, die sich innerhalb eines vernünftigen Bereichs befinden, wenn Schwankungen, die während der Herstellung inhärent auftreten, berücksichtigt werden, wie von einem Durchschnittsfachmann verstanden. Zum Beispiel umfasst die Zahl oder der Bereich von Zahlen einen vernünftigen Bereich, der die beschriebene Zahl umfasst, wie z.B. innerhalb von +/-10% der beschriebenen Zahl, auf der Grundlage der an sich bekannten Herstellungstoleranzen, die mit der Herstellung eines Elements, das eine mit der Zahl assoziierte Charakteristik aufweist, assoziiert sind. Zum Beispiel kann eine Materialschicht, die eine Dicke von „ungefähr 5 nm“ aufweist, einen Abmessungsbereich von 4,25 nm bis 5,75 nm aufweisen, wenn einem Durchschnittsfachmann bekannt ist, dass die Herstellungstoleranzen, die mit dem Abscheiden der Materialschicht assoziiert sind, +/-15% betragen. Noch ferner kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Mit dem Fortschritt der Technologien für integrierte Schaltungen (IC-Technologien) zu kleineren Technologieknoten werden Multi-Gate-Metall-Oxid-Halbleiter-Feldeffekttransistoren (Multi-Gate-MOSFET- oder Multi-Gate-Vorrichtungen) eingeführt, um die Gatesteuerung zu verbessern, indem die Gate-Kanal-Kopplung erhöht, der Strom im Ausschaltzustand reduziert und die Kurzkanaleffekte (SCEs) verringert werden. Eine Multi-Gate-Vorrichtung bezieht sich im Allgemeinen auf eine Vorrichtung, die eine Gatestruktur oder einen Abschnitt davon aufweist, die/der über mehr als einer Seite eines Kanalgebiets angeordnet ist. Finnenartige Feldeffekttransistoren (FinFETs) und Multi-Bridge-Channel-Transistoren (MBC-Transistoren) stellen Beispiele für Multi-Gate-Vorrichtungen dar, die zu populären und vielversprechenden Kandidaten für Hochleistungsanwendungen mit niedrigem Leckstrom wurden. Ein FinFET weist einen erhöhten Kanal auf, der durch ein Gate auf mehr als einer Seite umschlossen ist (zum Beispiel umschließt das Gate eine Oberseite und Seitenwände einer „Finne“ aus einem Halbleitermaterial, die sich von einem Substrat erstreckt). Ein MBC-Transistor weist eine Gatestruktur auf, die sich teilweise oder vollständig um ein Kanalgebiet erstrecken kann, um einen Zugang zum Kanalgebiet auf zwei oder mehr Seiten bereitzustellen. Da seine Gatestruktur die Kanalgebiete umgibt, kann ein MBC-Transistor auch als ein SGT-Transistor (surrounding gate transistor, Transistor mit umgebendem Gate) oder ein Gate-all-Around-Transistor (GAA-Transistor) bezeichnet werden.
  • Selbstjustierende Kontakttechnologie ist beim Ausbilden von Kontakten zu immer kleineren Multi-Gate-Transistorstrukturen hilfreich. Um ein selbstjustierendes Ausbilden von Kontaktstrukturen zu ermöglichen, können selbstjustierende Abdeckschichten über einer Metallgatestruktur einer Multi-Gate-Vorrichtung ausgebildet werden. Das Ausbilden solcher selbstjustierender Abdeckschichten umfasst ein Aussparen der Metallgatestruktur, um eine Aussparung auszubilden, und ein Abscheiden einer dielektrischen Abdeckung in der Aussparung. Die vorliegende Offenbarung stellt Prozesse und Strukturen zum Ausbilden von Transistoren unterschiedlicher Schwellenspannungen bereit. Es wurde beobachtet, dass der Gate-Aussparungsprozess bestimmte Spezies, die die Schwellenspannung bestimmen, wie z.B. Aluminium, verbrauchen kann. Zum Beispiel kann der Verbrauch von Aluminium während der Gate-Aussparungsprozesse im Hinblick auf eine Schwellenspannungsmodulation gegensätzliche Auswirkungen auf n- und p-Transistoren aufweisen. Ausführungsformen der vorliegenden Offenbarung umfassen unterschiedliche Ansätze, um Gatestrukturen unterschiedlich auszusparen, um verschiedene Schwellenspannungen für verschiedene Transistoren zustande zu bringen.
  • Die verschiedenen Aspekte der vorliegenden Offenbarung werden nun ausführlicher unter Bezugnahme auf die Figuren beschrieben. 1, 8, 12, 17, 24 und 31 sind Ablaufdiagramme von Verfahren 100, 300, 400, 500, 600 und 700 zum Herstellen von Halbleitervorrichtungen unterschiedlicher Schwellenspannungen. Jedes der Verfahren 100, 300, 400, 500, 600 und 700 ist lediglich ein Beispiel und soll die vorliegende Offenbarung nicht darauf beschränken, was explizit in einem solchen Verfahren dargestellt ist. Zusätzliche Schritte können für zusätzliche Ausführungsformen vor, während und nach dem Verfahren 100, 300, 400, 500, 600 oder 700 bereitgestellt werden, und einige der beschriebenen Schritte können verlegt, ersetzt oder eliminiert werden. Der Einfachheit halber werden hier nicht alle Schritte ausführlich beschrieben. Das Verfahren 100 wird nachstehend in Verbindung mit den Querschnittsteilansichten eines in 2 bis 7 gezeigten Werkstücks 200 beschrieben. Das Verfahren 300 wird nachstehend in Verbindung mit den Querschnittsteilansichten eines in 9 bis 11 gezeigten Werkstücks 200 beschrieben. Das Verfahren 400 wird nachstehend in Verbindung mit den Querschnittsteilansichten eines in 13 bis 16 gezeigten Werkstücks 200 beschrieben. Das Verfahren 500 wird nachstehend in Verbindung mit den Querschnittsteilansichten eines in 18 bis 23 gezeigten Werkstücks 200 beschrieben. Das Verfahren 600 wird nachstehend in Verbindung mit den Querschnittsteilansichten eines in 25 bis 30 gezeigten Werkstücks 200 beschrieben. Das Verfahren 700 wird nachstehend in Verbindung mit den Querschnittsteilansichten eines in 32 bis 40 gezeigten Werkstücks 200 beschrieben. Da eine Halbleitervorrichtung aus dem Werkstück 200 ausgebildet werden wird, kann das Werkstück 200 als eine Halbleitervorrichtung 200 bezeichnet werden, wie es der Kontext erfordert. Außerdem verweisen in der gesamten vorliegenden Offenbarung gleiche Bezugszeichen auf gleiche Elemente, sofern nicht anders beschrieben.
  • Unter Bezugnahme auf 1 und 2 umfasst das Verfahren 100 einen Block 102, in dem ein Werkstück 200 eine erste Transistorstruktur 12 über einem ersten Bereich 10, eine zweite Transistorstruktur 22 über einem zweiten Bereich 20, und eine dritte Transistorstruktur über einem dritten Bereich 30 aufweist. Das Werkstück 200 weist ein Substrat 202 auf. In der dargestellten Ausführungsform ist das Substrat 202 ein Bulk-Substrat, das Silizium (Si) enthält. Alternativ weist in einigen Implementierungen das Substrat 202 ein Bulk-Substrat (das zum Beispiel Silizium enthält) und eine oder mehrere Materialschichten, die über dem Bulk-Substrat angeordnet sind, auf. Zum Beispiel können die eine oder die mehreren Materialschichten einen Halbleiterschichtstapel aufweisen, der verschiedene über dem Bulk-Substrat angeordnete Halbleiterschichten aufweist (wie z.B. eine Heterostruktur), wobei der Halbleiterschichtstapel anschließend strukturiert wird, um Finnen auszubilden. Die Halbleiterschichten können beliebige geeignete Halbleitermaterialien enthalten, wie z.B. Silizium (Si), Germanium (Ge), Siliziumgermanium (SiGe), andere geeignete Halbleitermaterialien oder Kombinationen davon. Die Halbleiterschichten können je nach Designanforderungen der Halbleitervorrichtung 200 gleiche oder unterschiedliche Materialien, Ätzraten, Komponentenatomprozentsätze, Komponentengewichtsprozentsätze, Dicken und/oder Ausgestaltungen aufweisen. Alternativ oder zusätzlich enthalten das Bulk-Substrat 202 und/oder die eine oder die mehreren Materialschichten einen anderen Elementhalbleiter, wie z.B. Germanium (Ge); einen Verbindungshalbleiter, wie z.B. Siliziumkarbid (SiC), Siliziumphosphid (SiP), Galliumarsenid (GaAs), Galliumphosphid (GaP), Indiumphosphid (InP), Indiumarsenid (InAs), Indiumantimonid (InSb), Zinkoxid (ZnO), Zinkselenid (ZnSe), Zinksulfid (ZnS), Zinktellurid (ZnTe), Cadmiumselenid (CdSe), Cadmiumsulfid (CdS) und/oder Cadmiumtellurid (CdTe); einen Legierungshalbleiter, wie z.B. Siliziumgermanium (SiGe), Siliziumphosphorkarbid (SiPC), Galliumarsenphosphid (GaAsP), Aluminiumindiumarsenid (AlInAs), Aluminiumgalliumarsenid (AlGaAs), Galliumindiumarsenid (GaInAs), Galliumindiumphosphid (GaInP), und/oder Galliumindiumphosphid (GaInP); andere Gruppe-III-V-Materialien; oder Gruppe II-V-Materialien; oder Kombinationen davon. Alternativ ist das Substrat 202 ein Halbleiter-auf-Isolator-Substrat, wie z.B. ein SOI-Substrat (Silizium auf einem Isolator) oder ein GeOI-Substrat (Germanium auf einem Isolator). Halbleiter-auf-Isolator-Substrate können unter Verwendung eines SIMOX-Verfahrens (Trennung durch Sauerstoffimplantation), eines Waferbond-Verfahrens und/oder anderer geeigneter Verfahren hergestellt werden. Das Substrat 202 kann verschiedene Bereiche aufweisen, die zum Ausbilden verschiedener Vorrichtungen vorgesehen sind. In den dargestellten Ausführungsformen weist das Substrat 202 einen ersten Bereich 10, einen zweiten Bereich 20 und einen dritten Bereich 30 auf. Obwohl in den Figuren nicht explizit dargestellt, können der erste Bereich 10, der zweite Bereich 20 und der dritte Bereich 30 nebeneinander oder benachbart zueinander auf dem Substrat 202 angeordnet sein.
  • Wie in 2 dargestellt, weist das Werkstück 200 außerdem eine erste Transistorstruktur 12 über dem ersten Bereich 10, eine zweite Transistorstruktur 22 über dem zweiten Bereich 20, und eine dritte Transistorstruktur über dem dritten Bereich 30 auf. In den dargestellten Ausführungsformen sind die erste Transistorstruktur 12, die zweite Transistorstruktur 22 und die dritte Transistorstruktur 32 FinFET-Strukturen. Zur einfacheren Veranschaulichung wird jede von der ersten Transistorstruktur 12, der zweiten Transistorstruktur 22 und der dritten Transistorstruktur 32 über einer Finne 204 ausgebildet, die aus dem Substrat 202 oder über dem Substrat 202 abgeschiedenen Halbleiterschichten ausgebildet ist. Über jedem von dem ersten Bereich 10, dem zweiten Bereich 20 und dem dritten Bereich 30 weist die Finne 204 ein Kanalgebiet 204C auf, das zwischen zwei Source-/Draingebieten 204S/D angeordnet ist. Im ersten Bereich 10 weist die erste Transistorstruktur 12 eine erste Gatestruktur 220 auf, die das Kanalgebiet 204C umwickelt, und das Kanalgebiet 204C ist zwischen zwei Source-/Drainelementen 206, die über den Source-/Draingebieten 204S/D ausgebildet sind, angeordnet. Im zweiten Bereich 20 weist die zweite Transistorstruktur 22 eine zweite Gatestruktur 222 auf, die das Kanalgebiet 204C umwickelt, und das Kanalgebiet 204C ist zwischen zwei Source-/Drainelementen 206, die über den Source-/Draingebieten 204S/D ausgebildet sind, angeordnet. Im dritten Bereich 30 weist die dritte Transistorstruktur 32 eine dritte Gatestruktur 224 auf, die das Kanalgebiet 204C umwickelt, und das Kanalgebiet 204C ist zwischen zwei Source-/Drainelementen 206, die über den Source-/Draingebieten 204S/D ausgebildet sind, angeordnet. Jede von der ersten Gatestruktur 220, der zweiten Gatestruktur 222 und der dritten Gatestruktur 224 ist zwischen zwei Gatespacerschichten 230 definiert. Jede von der ersten Transistorstruktur 12, der zweiten Transistorstruktur 22 und der dritten Transistorstruktur 32 weist außerdem eine Kontaktätzstoppschicht (CESL) 232 und eine dielektrische Zwischenschicht (ILD-Schicht) 234, die über den Source-/Drainelementen 206 angeordnet sind, auf.
  • Die Finne 204 sowie andere ähnliche Finnen über dem Substrat 202 können unter Verwendung eines oder mehrerer fotolithografischer Prozesse und eines oder mehrerer Ätzprozesse ausgebildet werden. In einigen Implementierungen kann die Finne 204 unter Verwendung eines Einfachstrukturierungsprozesses oder eines Mehrfachstrukturierungsprozesses ausgebildet werden. Beispiele für Mehrfachstrukturierungsprozesse umfassen einen lithografischen Doppelstrukturierungsprozess (DPL-Prozess) (zum Beispiel einen LELE-Prozess (Lithografie-Ätzen-Lithografie-Ätzen), einen SADP-Prozess (eine selbstjustierende Doppelstrukturierung), einen SIDP-Prozess (Spacer-is-Dielectric-Prozess), einen anderen Doppelstrukturierungsprozess oder Kombinationen davon), einen Dreifachstrukturierungsprozess (z.B. einen LELELE-Prozess (Lithografie-Ätzen-Lithografie-Ätzen-Lithografie-Ätzen), einen selbstjustierenden Dreifachstrukturierungsprozess (SATP-Prozess), einen anderen Dreifachstrukturierungsprozess oder Kombinationen davon), einen anderen Mehrfachstrukturierungsprozess (zum Beispiel einen selbstjustierenden Vierfachstrukturierungsprozess (SAQP-Prozess)) oder Kombinationen davon. Um die Finne 204 auszubilden, wird eine Finnenoberseiten-Hartmaskenschicht über dem Substrat 202 abgeschieden und dann strukturiert, um eine strukturierte Finnenoberseiten-Hartmaskenschicht auszubilden. Die strukturierte Finnenoberseiten-Hartmaskenschicht wird dann als eine Ätzmaske zum Ätzen des Substrats 202 (oder einer darauf gestapelten Halbleiterschicht) verwendet, um die Finne 204 auszubilden. Die Finnenoberseiten-Hartmaskenschicht kann eine einzelne Schicht oder eine Mehrfachschicht sein. In manchen Fällen kann die Finnenoberseiten-Hartmaskenschicht Siliziumnitrid, Siliziumoxinitrid, Siliziumkarbonitrid, Siliziumoxid oder ein anderes geeignetes dielektrisches Material enthalten.
  • In einigen Ausführungsformen kann ein Gateaustauschprozess zum Ausbilden der ersten Transistorstruktur 12, der zweiten Transistorstruktur 22 und der dritten Transistorstruktur 32 angewendet werden. In einem Beispiel eines Gateaustauschprozesses werden Dummy-Gatestapel über den Kanalgebieten 204C im ersten Bereich 10, dem zweiten Bereich 20 und dem dritten Bereich 30 ausgebildet. Die Dummy-Gatestapel dienen als Platzhalter, die verschiedenen Prozessen unterzogen werden und entfernt und durch die erste Gatestruktur 220, die zweite Gatestruktur 222 und die dritte Gatestruktur 224 ersetzt werden sollen. Der Dummy-Gatestapel kann eine Dummy-Dielektrikumsschicht und eine Dummy-Elektrodenschicht über der Dummy-Dielektrikumsschicht aufweisen. In einigen Ausführungsformen kann die Dummy-Dielektrikumsschicht Siliziumoxid enthalten und die Dummy-Elektrodenschicht kann Polysilizium (poly-Si) enthalten. Die Dielektrikumsschicht kann auf der Finne 204 unter Verwendung eines chemischen Gasphasenabscheidungsprozesses (CVD-Prozesses), eines ALD-Prozesses, eines Sauerstoffplasma-Oxidationsprozesses, eines thermischen Oxidationsprozesses oder anderer geeigneter Prozesse ausgebildet werden. Die Dummy-Elektrodenschicht kann über der Dummy-Dielektrikumsschicht unter Verwendung eines CVD-Prozesses, eines ALD-Prozesses oder anderer geeigneter Prozesse abgeschieden werden. Um die Dummy-Dielektrikumsschicht und die Dummy-Elektrodenschicht zum Dummy-Gatestapel zu strukturieren, kann eine Gateoberseiten-Hartmaskenschicht auf der Dummy-Elektrodenschicht unter Verwendung eines CVD-Prozesses, eines ALD-Prozesses oder anderer geeigneter Prozesse abgeschieden werden. Die Gateoberseiten-Hartmaskenschicht wird dann strukturiert, um als eine Ätzmaske zum Ätzen der Dummy-Elektrodenschicht und der Dummy-Dielektrikumsschicht zu dienen, um den Dummy-Gatestapel auszubilden.
  • Die Gatespacerschichten 230 können unter Verwendung einer ALD, einer CVD oder anderer geeigneter Verfahren abgeschieden werden. In einigen Implementierungen können die Gatespacerschichten 230 Siliziumoxikarbonitrid, mit Kohlenstoff dotiertes Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder eine Kombination davon enthalten. Die Source-/Drainelemente 206 können von Flächen von Source-/Drainaussparungen, die in den Source-/Draingebieten 204S/D ausgebildet sind, epitaktisch und selektiv ausgebildet werden. Geeignete epitaktische Prozesse können eine Gasphasenepitaxie (VPE), eine Ultrahochvakuum-CVD (UHV-CVD), eine Molekularstrahlepitaxie (MBE) und/oder andere geeignete Prozesse umfassen. Der epitaktische Aufwachsprozess für die Source-/Drainelemente 206 kann gasförmige Vorstufen verwenden, die mit der Zusammensetzung des Substrats 202 und der Finne 204 wechselwirken. In Abhängigkeit vom Leitfähigkeitstyp der Transistorstrukturen können die Source-/Drainelemente 206 verschiedene Zusammensetzungen aufweisen. Wenn die Transistorstruktur in der Halbleitervorrichtung 200 den n-Typ aufweist, können die Source-/Drainelemente 206 Silizium (Si) enthalten, und können mit einem n-Dotierstoff, wie z.B. Phosphor (P) oder Arsen (As), dotiert sein. Wenn die Transistorstruktur in der Halbleitervorrichtung 200 den p-Typ aufweist, können die Source-/Drainelemente 206 Siliziumgermanium (SiGe) enthalten und sind mit p-Dotierstoff, wie z.B. Bor (B), Bordifluorid (BF2) oder Gallium (Ga) dotiert. Obwohl in 2 nicht explizit dargestellt, kann das Source-/Drainelement 206 zwei oder mehr epitaktische Schichten aufweisen Zum Beispiel kann jedes von den Source-/Drainelementen 206 eine erste epitaktische Schicht, eine zweite epitaktische Schicht und eine dritte epitaktische Schicht aufweisen, die mit dem gleichen Dotierstofftyp aber mit unterschiedlichen Dotierungskonzentrationen dotiert sind, um Defektdichte und Kontaktwiderstand zu reduzieren. In einer Ausführungsform kann das Source-/Drainelement 206 mit Phosphor dotiertes Silizium (Si:P) enthalten, wenn n-FinFETs gewünscht sind, und kann mit Bor dotiertes Siliziumgermanium (SiGe:B) enthalten, wenn p-FinFETs gewünscht sind.
  • Wie in 2 dargestellt, wird die CESL 232 vor dem Ausbilden der ILD-Schicht 234 ausgebildet. In einigen Beispielen enthält die CESL 232 Siliziumnitrid, Siliziumoxinitrid, und/oder andere in der Technik bekannte Materialien. Die CESL 232 kann mithilfe einer ALD, eines plasmaunterstützten chemischen Gasphasenabscheidungsprozesses (PECVD-Prozesses) und/oder anderer geeigneter Abscheidungsprozesse ausgebildet werden. Die ILD-Schicht 234 wird dann über der CESL 232 abgeschieden. In einigen Ausführungsformen enthält die ILD Schicht 234 Materialien auf, wie z.B. Tetraethylorthosilikatoxid (TEOS-Oxid), undotiertes Silikatglas oder dotiertes Siliziumoxid, wie z.B. Borphosphosilikatglas (BPSG), Quarzglas (fused silica glass, FSG), Phosphorsilikatglas (PSG), mit Bor dotiertes Silikatglas (BSG) und/oder andere geeignete dielektrische Materialien. Die ILD-Schicht 234 kann mithilfe eines PECVD-Prozesses oder einer anderen geeigneten Abscheidungstechnik abgeschieden werden. In einigen Ausführungsformen kann nach dem Ausbilden der ILD-Schicht 234 das Werkstück 200 temperiert werden, um die Integrität der ILD-Schicht 234 zu verbessern.
  • Nach dem Ausbilden der ILD-Schicht 234 werden die Dummy-Gatestapel durch die erste Gatestruktur 220, die zweite Gatestruktur 222 und die dritte Gatestruktur 224 ersetzt. Der Dummy-Gatestapel wird vom Werkstück 200 mithilfe eines selektiven Ätzprozesses entfernt. Das Entfernen des Dummy-Gatestapels führt zu einem Gategraben über dem Kanalgebiet 204C im ersten Bereich 10, dem zweiten Bereich 20 und dem dritten Bereich 30. Nach dem Entfernen des Dummy-Gatestapels werden dann die erste Gatestruktur 220, die zweite Gatestruktur 222 und die dritte Gatestruktur 224 über dem Werkstück 200 abgeschieden, so dass sie das Kanalgebiet 20C im ersten Bereich 10, dem zweiten Bereich 20 und dem dritten Bereich 30 umwickeln. Jede von der ersten Gatestruktur 220, der zweiten Gatestruktur 222 und der dritten Gatestruktur 224 weist eine Grenzflächenschicht 207 über dem Kanalgebiet 204C, eine Gatedielektrikumsschicht 208 über der Grenzflächenschicht 207 auf. In einigen Ausführungsformen enthält die Grenzflächenschicht 207 Siliziumoxid und kann als Folge eines Vorreinigungsprozesses ausgebildet werden. Ein Beispiel eines Vorreinigungsprozesses kann ein Verwenden von RCA SC-1 (Ammoniak, Wasserstoffperoxid und Wasser) und/oder RCA SC-2 (Salzsäure, Wasserstoffperoxid und Wasser) umfassen. Der Vorreinigungsprozess oxidiert die freigelegten Flächen des Kanalgebiets 204C, um die Grenzflächenschicht 207 auszubilden. Die Gatedielektrikumsschicht 208 wird dann über der Grenzflächenschicht 207 unter Verwendung einer ALD, einer CVD, und/oder anderer geeigneter Verfahren abgeschieden. In einer Ausführungsform kann die Gatedielektrikumsschicht 208 Hafniumoxid enthalten. Alternativ kann die Gatedielektrikumsschicht andere High-k-Dielektrika, wie z.B. Titanoxid (TiO2), Hafnium-Zirkoniumoxid (HfZrO), Tantaloxid (Ta2O5), Hafniumsiliziumoxid (HfSiO4), Zirkoniumoxid (ZrO2), Zirkoniumsiliziumoxid (ZrSiO2), Lanthanoxid (La2O3), Aluminiumoxid (Al2O3), Zirkoniumoxid (ZrO), Yttriumoxid (Y2O3), SrTiO3 (STO), BaTiO3 (BTO), BaZrO, Hafnium-Lanthanoxid (HfLaO), Lanthan-Siliziumoxid (LaSiO), Aluminiumsiliziumoxid (AlSiO), Hafniumtantaloxid (HfTaO), Hafniumtitanoxid (HfTiO), (Ba,Sr)TiO3 (BST), Siliziumnitrid (SiN), Siliziumoxinitrid (SiON), Kombinationen davon oder ein anderes geeignetes Material enthalten. Nach dem Abscheiden der Gatedielektrikumsschicht 209 werden Austrittsarbeitsschichten über der Gatedielektrikumsschicht 208 im ersten Bereich 10, dem zweiten Bereich 20 und dem dritten Bereich 30 abgeschieden.
  • In Abhängigkeit vom Design können die erste Gatestruktur 220, die zweite Gatestruktur 222 und die dritte Gatestruktur 224 verschiedene Austrittsarbeitsschichten aufweisen. Zum Beispiel weisen die erste Gatestruktur 220 und die zweite Gatestruktur 222 eine n-Austrittsarbeitsschicht 210 auf und die dritte Gatestruktur 224 weist eine p-Austrittsarbeitsschicht 212 auf. Die n-Austrittsarbeitsschicht 210 kann Titanaluminium (TiAl), Titanaluminiumnitrid (TiAlN), Tantalaluminiumkarbid (TaAlC), Titanaluminiumkarbid (TiAlC), mit Silizium dotiertes Tantalaluminiumkarbid (TaAlC:Si), mit Silizium dotiertes Titanaluminiumkarbid (TiAlC:Si) oder eine Kombination davon enthalten. Die p-Austrittsarbeitsschicht 212 kann Titannitrid (TiN), Tantalnitrid (TaN), Tantalkarbonitrid (TaCN), Wolframkarbonitrid (WCN), Titansiliziumnitrid (TiSiN), Tantalsiliziumnitrid (TaSiN), oder Tantalkarbid (TaC) enthalten. Obwohl nicht explizit dargestellt kann jede von der ersten Gatestruktur 220, der zweiten Gatestruktur 222 und der dritten Gatestruktur 224 ferner eine Metallfüllschicht über der n-Austrittsarbeitsschicht 210 oder der p-Austrittsarbeitsschicht 212 aufweisen. Die Metallfüllschicht kann Aluminium (Al), Wolfram (W), Nickel (Ni), Titan (Ti), Ruthenium (Ru), Kobalt (Co), Platin (Pt), andere Refraktärmetalle, oder andere geeignete Metallmaterialien oder eine Kombination davon enthalten.
  • Unter Bezugnahme auf 1, 3 und 4 umfasst das Verfahren 100 einen Block 104, in dem die zweite Gatestruktur 222 der zweiten Transistorstruktur 22 selektiv ausgespart wird. Das selektive Aussparen bei Block 104 kann ein Verwenden fotolithografischer und Ätzprozesse umfassen. In den in 3 dargestellten Ausführungsformen wird eine erste strukturierte Ätzmaske 235 über dem Werkstück 200 ausgebildet, um den ersten Bereich 10 und den dritten Bereich 30 abzudecken, während der zweite Bereich 20 freigelegt ist. Die erste strukturierte Ätzmaske 235 kann eine Fotolackschicht oder eine Kombination einer Fotolackschicht und einer Hartmaskenschicht sein. Die Hartmaskenschicht kann Siliziumoxid, Siliziumnitrid oder eine Kombination davon enthalten. Bei der angeordneten ersten strukturierten Ätzmaske 235 wird das Werkstück 200 einem Trockenätzprozess unterzogen, der die zweite Gatestruktur 222 schneller ätzt als die Gatespacerschichten 230, die CESL 232 und die ILD-Schicht 234, wie in 4 dargestellt. In einigen Implementierungen kann der Trockenätzprozess bei Block 104 eine chlorhaltige Spezies (z.B. BCl3, SiCl4, Cl2), eine fluorhaltige Spezies (z.B. CF4 oder CF6), eine bromhaltige Spezies (z.B. HBr), Sauerstoff (O2) oder Stickstoff (N2) umfassen. In einigen Beispielen für Trockenätzprozesse kann eine Durchflussrate für Bortrichlorid (BCl3) zwischen ungefähr 0 Standardkubikzentimeter pro Minute (SCCM) und ungefähr 1000 SCCM betragen, eine Durchflussrate für Chlor (Cl2) kann zwischen ungefähr 0 SCCM und ungefähr 1000 SCCM betragen, eine Durchflussrate für Wasserstoffbromid (HBr) kann zwischen ungefähr 0 SCCM und ungefähr 400 SCCM betragen, eine Durchflussrate für Siliziumtetrachlorid (SiCl4) kann zwischen ungefähr 0 SCCM und ungefähr 100 SCCM betragen, eine Durchflussrate für Sauerstoff (O2) kann zwischen ungefähr 0 SCCM und ungefähr 100 SCCM betragen, eine Durchflussrate für Stickstoff (N2) kann zwischen ungefähr 0 SCCM und ungefähr 100 SCCM betragen, eine Durchflussrate für Kohlenstofftetrafluorid (CF4) kann zwischen ungefähr 0 SCCM und ungefähr 100 SCCM betragen, und eine Durchflussrate für Schwefelhexafluorid (SF6) kann zwischen ungefähr 0 SCCM und ungefähr 50 SCCM betragen. In einigen Implementierungen kann eine Funkfrequenzleistung (RF-Leistung) für den Trockenätzprozess zwischen 300 W und ungefähr 1800 W betragen, und eine Bias-Leistung für den Trockenätzprozess kann zwischen ungefähr 0 W und ungefähr 100 W betragen. Wie in 4 dargestellt, bildet das Aussparen bei Block 104 eine Pilotaussparung 240 in der zweiten Gatestruktur 222 aus. Nach dem Ausbilden der Pilotaussparung 240 wird die erste strukturierte Ätzmaske 235 über dem ersten Bereich 10 und dem dritten Bereich 30 zum Beispiel mithilfe eines Veraschens oder eines selektiven Ätzens entfernt. Bei dieser Stufe ist eine Höhe der zweiten Gatestruktur 222 aufgrund des Ausbildens der Pilotaussparung 240 kleiner als jene der ersten Gatestruktur 220 und der dritten Gatestruktur 224.
  • Unter Bezugnahme auf 1 und 5 umfasst das Verfahren 100 einen Block 106, in dem die erste Gatestruktur 220 der ersten Transistorstruktur 12 die zweite Gatestruktur 222 der zweiten Transistorstruktur 22, und die dritte Gatestruktur 224 der dritten Transistorstruktur 32 global ausgespart werden, um eine erste Gateaussparung 242, eine zweite Gateaussparung 243 und eine dritte Gateaussparung 244 auszubilden. Nach dem Entfernen der ersten strukturierten Ätzmaske 235 werden die erste Gatestruktur 220, die zweite Gatestruktur 222, und die dritte Gatestruktur 224 demselben globalen Ätzprozess bei Block 106 unterzogen. Der globale Ätzprozess kann Chemikalien und Bedingungen umfassen, die dem Trockenätzprozess bei Block 104 ähnlich sind. Mit anderen Worten ätzen Operationen bei Block 104 und 106 im Wesentlichen die zweite Gatestruktur 222 zweimal, während die erste Gatestruktur 220 und die dritte Gatestruktur 224 einmal geätzt werden. Das globale Ätzen bei Block 106 bildet eine erste Gateaussparung 242 über der ersten Gatestruktur 220 aus, verlängert die Pilotaussparung 240 weiter in die zweite Gatestruktur 222, um eine zweite Gateaussparung 243 auszubilden, und bildet eine dritte Gateaussparung 244 über der dritten Gatestruktur 224 aus. Wie in 5 dargestellt weist die erste Gateaussparung 242 eine erste Tiefe D1 auf, die zweite Gateaussparung 243 weist eine zweite Tiefe D2 auf, und die dritte Gateaussparung 244 weist eine dritte Tiefe D3 auf. In den dargestellten Ausführungsformen ist die zweite Tiefe D2 größer als die erste Tiefe D1 oder die dritte Tiefe D3. Die erste Tiefe D1 kann der dritten Tiefe D3 sehr ähnlich sein, da der globale Ätzprozess bei Block 106 die n-Austrittsarbeitsschicht 210 und die p-Austrittsarbeitsschicht 212 im Wesentlichen mit der gleichen Rate ätzt. Aufgrund der größeren zweiten Tiefe D2 wird dagegen eine Höhe der zweiten Gatestruktur 222 kleiner hergestellt als eine Höhe der ersten Gatestruktur 220 oder der dritten Gatestruktur 224. Im Hinblick auf den Verbrauch der Austrittsarbeitsschicht wird die zweite Gatestruktur 222 einem zusätzlichen Ätzen unterzogen. Folglich wird eine die Schwellenspannung bestimmende Spezies in der zweiten Gatestruktur 222, wie z.B. Aluminium, stärker verbraucht. Zwischen der ersten Transistorstruktur 12 und der zweiten Transistorstruktur 22, die beide n-Transistorstrukturen sind, kann die zweite Transistorstruktur 22 aufgrund des zusätzlichen Verbrauchs von Aluminium in der zweiten Gatestruktur 222 eine höhere Schwellenspannung aufweisen.
  • Unter Bezugnahme auf 1 und 6 umfasst das Verfahren 100 einen Block 108, in dem eine Abdeckschicht 250 über der ersten Gateaussparung 242, der zweiten Gateaussparung 243 und der dritten Gateaussparung 244 abgeschieden wird. In einigen Ausführungsformen kann die Abdeckschicht Siliziumoxid, Siliziumnitrid, Siliziumkarbonitrid, Siliziumoxikarbonitrid, Siliziumoxikarbid, Aluminiumoxid, Zirkoniumsilikat (ZrSiO4), Hafniumsilikat (HfSiO4), Hafniumoxid oder Zirkoniumoxid enthalten, da die Abdeckschicht 250 zum Schützen der Gatestrukturen während eines SAC-Ausbildungsprozesses (selbstjustierender Kontakt) dient. Die Abdeckschicht 250 kann auch als eine SAC-Abdeckschicht 250 oder eine Kontakthartmaske 250 bezeichnet werden. Danach kann ein Planarisierungsprozess, wie z.B. ein CMP-Prozess, durchgeführt werden, um überschüssiges Material über der ILD-Schicht 234 zu entfernen, so dass obere Flächen der Abdeckschicht 250, der CESL 232 und der ILD-Schicht 234 komplanar sind.
  • Unter Bezugnahme auf 1 und 7 umfasst das Verfahren 100 einen Block 110, in dem Source-/Drainkontakte 260 ausgebildet werden. Operationen bei Block 110 können ein Ausbilden von Source-/Drainkontaktöffnungen durch die ILD-Schicht 234 und die CESL232, ein Ausbilden einer Silizidschicht 256 über den Source-/Drainelementen 206, und ein Ausbilden von Source-/Drainkontakten 260 über der Silizidschicht 256 umfassen. In einigen Implementierungen wird das Werkstück 250, wobei die Abdeckschicht 250, die Gatespacerschichten 230 und die CESL232 die Gatestrukturen (d.h. die erste Gatestruktur 220, die zweite Gatestruktur 222 und die dritte Gatestruktur 224) schützen, anisotrop geätzt, um Source-/Drainkontaktöffnungen auszubilden, die die Source-/Drainelemente 206 im ersten Bereich 10, dem zweiten Bereich 20 und dem dritten Bereich 30 freilegen. Aufgrund des Selbstausrichtungscharakters werden fotolithografische Techniken hier nicht für die Operationen bei Block 110 verwendet. Mit anderen Worten wird keine Fotomaske bei Block 110 verwendet.
  • In den dargestellten Ausführungsformen kann, um Kontaktwiderstand zu reduzieren, eine Silizidschicht 256 auf den freigelegten Flächen der Source-/Drainelemente 206 ausgebildet werden, indem eine Metallvorstufenschicht über den Source-/Drainelementen 206 abgeschieden wird und ein Temperprozess durchgeführt wird, um eine Silizidierung zwischen der Metallvorstufenschicht und den Source/Drainelementen herbeizuführen. Eine geeignete Metallvorstufenschicht kann Titan (Ti), Tantal (Ta), Nickel (Ni), Kobalt (Co), oder Wolfram (W) enthalten. Die Silizidschicht 256 kann Titansilizid (TiSi), Titansiliziumnitrid (TiSiN), Tantalsilizid (TaSi), Wolframsilizid (WSi), Kobaltsilizid (CoSi), oder Nickelsilizid (NiDi) enthalten.
  • Nach dem Ausbilden der Silizidschicht 256 kann eine Metallfüllschicht 258 in den Kontaktöffnungen abgeschieden werden, um die Source-/Drainkontakte 260 auszubilden. Die Metallfüllschicht kann Titannitrid (TiN), Titan (Ti), Ruthenium (Ru), Nickel (Ni), Kobalt (Co), Kupfer (Cu), Molybdän (Mo), Wolfram (W), Tantal (Ta), oder Tantalnitrid (TaN) enthalten. Wie in 7 dargestellt, wird die Silizidschicht 256 zwischen den Source-/Drainelementen 206 und der Metallfüllschicht 258 angeordnet. Die Silizidschicht 256 und die Metallfüllschicht 258 über einem Source-/Drainelement 206 können gemeinsam als ein Source-/Drainkontakt 260 bezeichnet werden. In den dargestellten Ausführungsformen befinden sich Seitenwände der Source-/Drainkontakte 260 in direktem Kontakt mit der CESL 232. Nach der Abscheidung der Metallfüllschicht 258 wird das Werkstück 200 planarisiert, um überschüssige Materialien zu entfernen, so dass obere Flächen der Source-/Drainkontakte 260, der CESL 232 und der Abdeckschicht 250 komplanar sind, wie in 7 dargestellt.
  • Es wird weiterhin Bezug auf 7 genommen. Wie durch die gestrichelte Linie quer durch die erste Gatestruktur 220, die zweite Gatestruktur 222 und die dritte Gatestruktur 224 angezeigt, weisen die erste Gatestruktur 220 und die dritte Gatestruktur 224 Gatehöhen auf, die um einen Gatehöhenunterschied E größer sind als jene der zweiten Gatestruktur 222. Andererseits ist die Abdeckschicht 250 über der zweiten Gatestruktur 222 auch um den Gatehöhenunterschied E dicker als die Abdeckschicht 250 über der ersten Gatestruktur 220 oder der dritten Gatestruktur 224. In manchen Fällen kann der Gatehöhenunterschied E zwischen ungefähr 3 nm und ungefähr 14 nm betragen.
  • 8 zeigt ein Verfahren 300. Wie nachstehend beschrieben sein wird, unterschiedet sich das Verfahren 300 vom Verfahren 100 darin, dass das Verfahren 300 unterschiedliche Gateaussparungstiefen durch verschiedene Gateaussparungsraten unterschiedlicher Gatestrukturen, nicht durch Fotolithografie, zustande bring.
  • Unter Bezugnahme auf 8 und 2 umfasst das Verfahren 300 einen Block 302, in dem ein Werkstück 200 eine erste Transistorstruktur 12 über einem ersten Bereich 10, eine zweite Transistorstruktur 22 über einem zweiten Bereich 20, und eine dritte Transistorstruktur über einem dritten Bereich 30 aufweist. Operationen bei Block 302 sind jenen bei Block 102, der in Verbindung mit 2 beschrieben wurde, im Wesentlichen ähnlich. Aus diesem Grund wird der Kürze halber eine ausführliche Beschreibung von Operationen bei Block 302 ausgelassen.
  • Unter Bezugnahme auf 8 und 9 umfasst das Verfahren 300 einen Block 304, in dem die erste Gatestruktur 220 der ersten Transistorstruktur 12, die zweite Gatestruktur 222 der zweiten Transistorstruktur 22, und die dritte Gatestruktur 224 der dritten Transistorstruktur 32 global ausgespart werden, um eine erste Gateaussparung 242, eine zweite Gateaussparung 243 und eine dritte Gateaussparung 244 auszubilden. In einigen Ausführungsformen kann der globale Ätzprozess bei Block 304 Chemikalien umfassen, die dem Trockenätzprozess bei Block 104 ähnlich sind, aber kann eine niedrigere RF-Leistung sowie ein schwächeres Bias implementieren, um die Ätzselektivität zu erhöhen. In einigen alternativen Ausführungsformen ist der globale Ätzprozess bei Block 304 dazu eingerichtet, eine n-Austrittsarbeitsschicht 210 und eine p-Austrittsarbeitsschicht 212 mit unterschiedlichen Raten zu ätzen. Da die p-Austrittsarbeitsschicht 212 tendenziell Metallnitrid enthält, kann zum Beispiel der globale Ätzprozess bei Block 304 dazu veranlasst werden, Metallnitrid mit einer größeren Rate oder einer kleineren Rate zu ätzen. In den in 9 repräsentierten Ausführungsformen kann der globale Ätzprozess bei Block 304 die p-Austrittsarbeitsschicht 212 schneller ätzen als die n-Austrittsarbeitsschicht. Folglich kann die dritte Gateaussparung 244 tiefer sein als die erste Gateaussparung 242 oder die zweite Gateaussparung 244. Wie in 9 dargestellt weist die erste Gateaussparung 242 eine erste Tiefe D1 auf, die zweite Gateaussparung 243 weist eine zweite Tiefe D2 auf, und die dritte Gateaussparung 244 weist eine dritte Tiefe D3 auf. In den dargestellten Ausführungsformen sind die erste Tiefe D2 und die zweite Tiefe D2 im Wesentlichen gleich oder gleich, während die dritte Tiefe D3 größer ist als die erste Tiefe D1 oder die zweite Tiefe D2. In einigen alternativen Ausführungsformen, in denen der globale Ätzprozess die n-Austrittsarbeitsschicht 210 ätzt, wäre die dritte Tiefe D3 die kleinste unter den dreien. Im Hinblick auf den Verbrauch von Materialien in Austrittsarbeitsschichten kann die größere Tiefe der dritten Gateaussparung D3 die Schwellenspannung der dritten Transistorstruktur 32 senken.
  • Unter Bezugnahme auf 8 und 10 umfasst das Verfahren 300 einen Block 306, in dem eine Abdeckschicht 250 über der ersten Gateaussparung 242, der zweiten Gateaussparung 243 und der dritten Gateaussparung 244 abgeschieden wird. Operationen bei Block 306 sind jenen bei Block 108, der in Verbindung mit 6 beschrieben wurde, im Wesentlichen ähnlich. Aus diesem Grund wird der Kürze halber eine ausführliche Beschreibung von Operationen bei Block 306 ausgelassen. Es ist jedoch zu beachten, dass nach der Planarisierung die Abdeckschicht 250 über der dritten Gatestruktur 224 am dicksten ist, während die Abdeckschicht 250 über der ersten Gatestruktur 220 und der zweiten Gatestruktur 222 die gleiche Dicke aufweisen.
  • Unter Bezugnahme auf 8 und 11 umfasst das Verfahren 300 einen Block 308, in dem Source-/Drainkontakte 260 ausgebildet werden. Operationen bei Block 308 sind jenen bei Block 110, der in Verbindung mit 7 beschrieben wurde, im Wesentlichen ähnlich. Aus diesem Grund wird der Kürze halber eine ausführliche Beschreibung von Operationen bei Block 308 ausgelassen. Wie durch die gestrichelte Linie quer durch die erste Gatestruktur 220, die zweite Gatestruktur 222 und die dritte Gatestruktur 224 in 11 angezeigt, weisen die erste Gatestruktur 220 und die zweite Gatestruktur 222 Gatehöhen auf, die um einen Gatehöhenunterschied E größer sind als jene der dritten Gatestruktur 224. Andererseits ist die Abdeckschicht 250 über der dritten Gatestruktur 224 auch um den Gatehöhenunterschied E dicker als die Abdeckschicht 250 über der ersten Gatestruktur 220 oder der zweiten Gatestruktur 222. In manchen Fällen kann der Gatehöhenunterschied E zwischen ungefähr 3 nm und ungefähr 14 nm betragen.
  • 12 zeigt ein Verfahren 400. Wie nachstehend beschrieben sein wird, umfasst das Verfahren 400 ein Ausbilden einer selektiven Metallschicht 270 vor dem Abscheiden der Abdeckschicht 250. Die selektive Metallschicht 270 wird über den ausgesparten Gatestrukturen selektiv abgeschieden, um Gatewiderstand zu reduzieren. Es wurde beobachtet, dass eine Implementierung der selektiven Metallschicht 270 die Schwellenspannung für p-Transistoren effektiv reduzieren kann. Die Implementierung der selektiven Metallschicht 270 in n-Transistoren führt tendenziell zu gegenteiligen Ergebnissen.
  • Unter Bezugnahme auf 12 und 2 umfasst das Verfahren 400 einen Block 402, in dem ein Werkstück 200 eine erste Transistorstruktur 12 über einem ersten Bereich 10, eine zweite Transistorstruktur 22 über einem zweiten Bereich 20, und eine dritte Transistorstruktur über einem dritten Bereich 30 aufweist. Operationen bei Block 402 sind jenen bei Block 102, der in Verbindung mit 2 beschrieben wurde, im Wesentlichen ähnlich. Aus diesem Grund wird der Kürze halber eine ausführliche Beschreibung von Operationen bei Block 402 ausgelassen.
  • Unter Bezugnahme auf 12 und 13 umfasst das Verfahren 400 einen Block 404, in dem die erste Gatestruktur 220 der ersten Transistorstruktur 12, die zweite Gatestruktur 222 der zweiten Transistorstruktur 22, und die dritte Gatestruktur 224 der dritten Transistorstruktur 32 global ausgespart werden, um eine erste Gateaussparung 242, eine zweite Gateaussparung 243 und eine dritte Gateaussparung 244 auszubilden. Operationen bei Block 404 sind jenen bei Block 106, der in Verbindung mit 5 beschrieben wurde, im Wesentlichen ähnlich. Aus diesem Grund wird der Kürze halber eine ausführliche Beschreibung von Operationen bei Block 404 ausgelassen. Anders als in 5 dargestellt, weisen die erste Gateaussparung 242, die zweite Gateaussparung 243 und die dritte Gateaussparung 244 in 13 die gleiche Tiefe auf, da keine der Gatestrukturen zuerst selektiv ausgespart wird. Das heißt, die erste Tiefe D1, die zweite Tiefe D2, und die dritte Tiefe D3 in 13 sind im Wesentlichen gleich.
  • Unter Bezugnahme auf 12 und 14 umfasst das Verfahren 400 einen Block 406, in dem eine selektive Metallschicht 270 über der ersten Gatestruktur 220, der zweiten Gatestruktur 222 und der dritten Gatestruktur 224 abgeschieden wird. In einigen Ausführungsformen kann die selektive Metallschicht 270 Titan (Ti), Tantal (Ta), Aluminium (Al), Molybdän (Mo), Wolfram (W), Kobalt (Co), Kupfer (Cu), Ruthenium (Ru), Zirkonium (Zr), eine Kombination davon, oder eine leitfähige Verbindung davon enthalten. In einigen Beispielen kann die selektive Metallschicht 270 eine titanhaltige Verbindung, wie z.B. Titannitrid (TiN), oder eine tantalhaltige Verbindung, wie z.B. Tantalnitrid (TaN), enthalten. Die selektive Metallschicht 270 kann auf leitfähigen Flächen, wie z.B. Flächen der n-Austrittsarbeitsschicht 210, der p-Austrittsarbeitsschicht 212, oder der Metallfüllschicht (nicht dargestellt), mithilfe einer Atomlagenabscheidung (ALD) oder einer plasmaunterstützten ALD (PEALD) selektiv abgeschieden werden. Wenn zum Beispiel die selektive Metallschicht 270 Titannitrid enthält, kann die Abscheidung der selektiven Metallschicht 270 ein Verwenden von Tetrakis(dimethylamido)titan (TDMAT) und Ammoniak (NH3) oder Titantetrachlorid (TiCl4) und Ammoniak (NH3) umfassen. In einigen Ausführungsformen kann die selektive Metallschicht 270 eine Dicke von zwischen ungefähr 1 nm und ungefähr 8 nm aufweisen. Wenn die Dicke der selektiven Metallschicht 270 kleiner ist als 1 nm, ist der Schwellenspannungsverschiebungseffekt der selektiven Metallschicht 270 möglicherweise nicht feststellbar. Wenn die Dicke der selektiven Metallschicht 270 größer ist als 8 nm, kann die selektive Metallschicht 270 die Abdeckschicht 250 zu stark verdrängen, um einen ausreichenden Schutz für die Gatestrukturen bereitzustellen.
  • Unter Bezugnahme auf 12 und 15 umfasst das Verfahren 400 einen Block 408, in dem eine Abdeckschicht 250 über der ersten Gateaussparung 242, der zweiten Gateaussparung 243 und der dritten Gateaussparung 244 abgeschieden wird. Operationen bei Block 408 sind jenen bei Block 108, der in Verbindung mit 6 beschrieben wurde, im Wesentlichen ähnlich. Aus diesem Grund wird der Kürze halber eine ausführliche Beschreibung von Operationen bei Block 408 ausgelassen. Anders als in 6 dargestellt, scheiden die Operationen bei Block 408 die Abdeckschicht 250 über der selektiven Metallschicht 270 über jeder von der ersten Gatestruktur 220, der zweiten Gatestruktur 222 und der dritten Gatestruktur 224 ab.
  • Unter Bezugnahme auf 12 und 16 umfasst das Verfahren 400 einen Block 410, in dem die Source-/Drainkontakte 260 ausgebildet werden. Operationen bei Block 410 sind jenen bei Block 110, der in Verbindung mit 7 beschrieben wurde, im Wesentlichen ähnlich. Aus diesem Grund wird der Kürze halber eine ausführliche Beschreibung von Operationen bei Block 410 ausgelassen. Anders als in 7 dargestellt, weisen die erste Gatestruktur 220, die zweite Gatestruktur 222 und die dritte Gatestruktur 224 in 16 die gleiche Gatehöhe auf.
  • 17 zeigt ein Verfahren 500. Wie nachstehend beschrieben sein wird, nimmt das Verfahren 500 das Ausbilden der selektiven Metallschicht 270, die in Verbindung mit dem Verfahren 400 beschrieben wurde, in Verfahren 100 auf.
  • Unter Bezugnahme auf 17 und 2 umfasst das Verfahren 500 einen Block 502, in dem ein Werkstück 200 eine erste Transistorstruktur 12 über einem ersten Bereich 10, eine zweite Transistorstruktur 22 über einem zweiten Bereich 20, und eine dritte Transistorstruktur über einem dritten Bereich 30 aufweist. Operationen bei Block 502 sind jenen bei Block 102, der in Verbindung mit 2 beschrieben wurde, im Wesentlichen ähnlich. Aus diesem Grund wird der Kürze halber eine ausführliche Beschreibung von Operationen bei Block 502 ausgelassen.
  • Unter Bezugnahme auf 17, 18 und 19 umfasst das Verfahren 500 einen Block 504, in dem die zweite Gatestruktur 222 der zweiten Transistorstruktur 22 selektiv ausgespart wird. Operationen bei Block 504 sind jenen bei Block 104, der in Verbindung mit 3 und 4 beschrieben wurde, im Wesentlichen ähnlich. Aus diesem Grund wird der Kürze halber eine ausführliche Beschreibung von Operationen bei Block 504 ausgelassen. 18 und 19 ähneln 3 und 4 und die Beschreibung von 3 und 4 gilt im Wesentlichen auch für 18 und 19.
  • Unter Bezugnahme auf 17 und 20 umfasst das Verfahren 500 einen Block 506, in dem die erste Gatestruktur 220 der ersten Transistorstruktur 12, die zweite Gatestruktur 222 der zweiten Transistorstruktur 22, und die dritte Gatestruktur 224 der dritten Transistorstruktur 32 global ausgespart werden, um eine erste Gateaussparung 242, eine zweite Gateaussparung 243 und eine dritte Gateaussparung 244 auszubilden. Operationen bei Block 506 sind jenen bei Block 106, der in Verbindung mit 5 beschrieben wurde, im Wesentlichen ähnlich. Aus diesem Grund wird der Kürze halber eine ausführliche Beschreibung von Operationen bei Block 506 ausgelassen. 20 ähnelt 5 und die Beschreibung von 5 gilt im Wesentlichen auch für 20. Insbesondere gilt die Beziehung zwischen der ersten Tiefe D1, der zweiten Tiefe D2 und der dritten Tiefe D3 in 5 auch für die Gegenstücke in 20.
  • Unter Bezugnahme auf 17 und 21 umfasst das Verfahren 500 einen Block 508, in dem eine selektive Metallschicht 270 über der ersten Gatestruktur 220, der zweiten Gatestruktur 222 und der dritten Gatestruktur 224 abgeschieden wird. Operationen bei Block 508 sind jenen bei Block 406, der in Verbindung mit 14 beschrieben wurde, im Wesentlichen ähnlich. Aus diesem Grund wird der Kürze halber eine ausführliche Beschreibung von Operationen bei Block 508 ausgelassen. Es ist jedoch zu beachten, dass die erste Gatestruktur 220, die zweite Gatestruktur 222 und die dritte Gatestruktur 224 in 21 nicht die gleichen Gatehöhen aufweisen wie in 14.
  • Unter Bezugnahme auf 17 und 22 umfasst das Verfahren 500 einen Block 510, in dem eine Abdeckschicht über der ersten Gateaussparung 242, der zweiten Gateaussparung 243 und der dritten Gateaussparung 244 abgeschieden wird. Operationen bei Block 510 sind jenen bei Block 408, der in Verbindung mit 15 beschrieben wurde, im Wesentlichen ähnlich.
  • Unter Bezugnahme auf 17 und 23 umfasst das Verfahren 500 einen Block 512, in dem Source-/Drainkontakte 260 ausgebildet werden. Operationen bei Block 512 sind jenen bei Block 410, der in Verbindung mit 16 beschrieben wurde, im Wesentlichen ähnlich.
  • 24 zeigt ein Verfahren 600. Wie nachstehend beschrieben sein wird, umfasst das Verfahren 600 mehr als einen selektiven Gateaussparungsprozess, um die Gatestrukturen separat auszusparen, um eine Modulation der Schwellenspannungen zwischen verschiedenen Transistorstrukturen zu erreichen.
  • Unter Bezugnahme auf 24 und 2 umfasst das Verfahren 600 einen Block 602, in dem ein Werkstück 200 eine erste Transistorstruktur 12 über einem ersten Bereich 10, eine zweite Transistorstruktur 22 über einem zweiten Bereich 20, und eine dritte Transistorstruktur über einem dritten Bereich 30 aufweist. Operationen bei Block 602 sind jenen bei Block 102, der die in Verbindung mit 2 beschrieben wurde, im Wesentlichen ähnlich. Aus diesem Grund wird der Kürze halber eine ausführliche Beschreibung von Operationen bei Block 602 ausgelassen.
  • Unter Bezugnahme auf 24, 25 und 26 umfasst das Verfahren 600 einen Block 604, in dem die zweite Gatestruktur 222 der zweiten Transistorstruktur 22 selektiv ausgespart wird, um die zweite Gateaussparung 243 auszubilden. Operationen bei Block 604 sind jenen bei Block 104, der in Verbindung mit 3 und 4 beschrieben wurde, im Wesentlichen ähnlich. Aus diesem Grund wird der Kürze halber eine ausführliche Beschreibung von Operationen bei Block 604 ausgelassen. 25 und 26 ähneln 3 und 4 und die Beschreibung von 3 und 4 gilt im Wesentlichen auch für 25 und 26. Anstelle der Pilotaussparung 240 bilden Operationen bei Block 604 die zweite Gateaussparung 243 aus, da kein weiterer Aussparungsprozess für die zweite Gatestruktur 222 vorgesehen ist.
  • Unter Bezugnahme auf 24, 27 und 28 umfasst das Verfahren 600 einen Block 606, in dem die erste Gatestruktur 220 der ersten Transistorstruktur 12 und die dritte Gatestruktur 224 der dritten Transistorstruktur 32 selektiv ausgespart werden, um eine erste Gateaussparung 242 und eine dritte Gateaussparung 244 auszubilden. Ähnlich wie das selektive Aussparen bei Block 604 kann das selektive Aussparen bei Block 606 ein Verwenden fotolithografischer und Ätzprozesse umfassen. In den in 27 dargestellten Ausführungsformen wird eine zweite strukturierte Ätzmaske 236 über dem Werkstück 200 ausgebildet, um den zweiten Bereich 20 abzudecken, während der erste Bereich 10 und der dritte Bereich 30 freigelegt sind. Die zweite strukturierte Ätzmaske 236 kann eine Fotolackschicht oder eine Kombination einer Fotolackschicht und einer Hartmaskenschicht sein. Die Hartmaskenschicht kann Siliziumoxid, Siliziumnitrid oder eine Kombination davon enthalten. Bei der angeordneten zweiten strukturierten Ätzmaske 236 wird das Werkstück 200 einem Trockenätzprozess unterzogen, der die erste Gatestruktur 220 und die dritte Gatestruktur 224 schneller ätzt als die Gatespacerschichten 230, die CESL 232 und die ILD-Schicht 234, wie in 27 dargestellt. In einigen Implementierungen kann der Trockenätzprozess bei Block 606 eine chlorhaltige Spezies (z.B. BCl3, SiCl4, Cl2), eine fluorhaltige Spezies (z.B. CF4 oder CF6), eine bromhaltige Spezies (z.B. HBr), Sauerstoff (O2) oder Stickstoff (N2) umfassen. In einigen Beispielen für Trockenätzprozesse kann eine Durchflussrate für Bortrichlorid (BCl3) zwischen ungefähr 0 Standardkubikzentimeter pro Minute (SCCM) und ungefähr 1000 SCCM betragen, eine Durchflussrate für Chlor (Cl2) kann zwischen ungefähr 0 SCCM und ungefähr 1000 SCCM betragen, eine Durchflussrate für Wasserstoffbromid (HBr) kann zwischen ungefähr 0 SCCM und ungefähr 400 SCCM betragen, eine Durchflussrate für Siliziumtetrachlorid (SiCl4) kann zwischen ungefähr 0 SCCM und ungefähr 100 SCCM betragen, eine Durchflussrate für Sauerstoff (O2) kann zwischen ungefähr 0 SCCM und ungefähr 100 SCCM betragen, eine Durchflussrate für Stickstoff (N2) kann zwischen ungefähr 0 SCCM und ungefähr 100 SCCM betragen, eine Durchflussrate für Kohlenstofftetrafluorid (CF4) kann zwischen ungefähr 0 SCCM und ungefähr 100 SCCM betragen, und eine Durchflussrate für Schwefelhexafluorid (SF6) kann zwischen ungefähr 0 SCCM und ungefähr 50 SCCM betragen. In einigen Implementierungen kann eine Funkfrequenzleistung (RF-Leistung) für den Trockenätzprozess bei Block 606 zwischen 300 W und ungefähr 1800 W betragen, und eine Bias-Leistung für den Trockenätzprozess kann zwischen ungefähr 0 W und ungefähr 100 W betragen. Wie in 27 dargestellt, bildet das Aussparen bei Block 606 eine erste Gateaussparung 242 über der ersten Gatestruktur 220 und eine dritte Gateaussparung 244 über der dritten Gatestruktur 224 aus. Nach dem Ausbilden der ersten Gateaussparung 242 und der dritten Gateaussparung 244 wird die zweite strukturierte Ätzmaske 236 über dem zweiten Bereich 20 zum Beispiel mithilfe eines Veraschens oder selektiven Ätzens entfernt.
  • In einigen in 28 repräsentierten Ausführungsformen wird das selektive Aussparen bei Block 606 derart durchgeführt, dass die erste Gateaussparung 242 und die dritte Gateaussparung 244 tiefer sind als die zweite Gateaussparung 243. In 28 weist die erste Gateaussparung 242 eine erste Tiefe D1 auf, die zweite Gateaussparung 243 weist eine zweite Tiefe D2 auf und die dritte Gateaussparung 244 weist eine dritte Tiefe D3 auf. In den dargestellten Ausführungsformen ist die zweite Tiefe D2 kleiner als die erste Tiefe D1 oder die dritte Tiefe D3 und die erste Tiefe D1 kann der dritten Tiefe D2 sehr ähnlich sein, da das Aussparen bei Block 606 die n-Austrittsarbeitsschicht 210 und die p-Austrittsarbeitsschicht 212 im Wesentlichen mit der gleichen Rate ätzt. Aufgrund der größeren ersten Tiefe D1 wird dagegen eine Höhe der zweiten Gatestruktur 222 größer hergestellt als eine Höhe der ersten Gatestruktur 220 oder der dritten Gatestruktur 224. Im Hinblick auf den Verbrauch der Austrittsarbeitsschicht werden die erste Gatestruktur 220 und die dritte Gatestruktur 224 einem zusätzlichen Ätzen unterzogen. Folglich wird eine die Schwellenspannung bestimmende Spezies in der ersten Gatestruktur 220, wie z.B. Aluminium, stärker verbraucht. Zwischen der ersten Transistorstruktur 12 und der zweiten Transistorstruktur 22, die beide n-Transistorstrukturen sind, kann die erste Transistorstruktur 12 aufgrund des zusätzlichen Verbrauchs von Aluminium in der ersten Gatestruktur 220 eine höhere Schwellenspannung aufweisen.
  • Unter Bezugnahme auf 24 und 29 umfasst das Verfahren 600 einen Block 608, in dem eine Abdeckschicht 250 über der ersten Gateaussparung 242, der zweiten Gateaussparung 243 und der dritten Gateaussparung 244 abgeschieden wird. Operationen bei Block 608 sind jenen bei Block 108, der in Verbindung mit 6 beschrieben wurde, im Wesentlichen ähnlich. Aus diesem Grund wird der Kürze halber eine ausführliche Beschreibung von Operationen bei Block 608 ausgelassen. 29 ähnelt 6 und die Beschreibung von 29 gilt im Wesentlichen auch für 29. Wie in 29 dargestellt, ist die Abdeckschicht 250 über der ersten Gatestruktur 220 und der dritten Gatestruktur 224 dicker als die Abdeckschicht 250 über der zweiten Gatestruktur 222.
  • Unter Bezugnahme auf 24 und 30 umfasst das Verfahren 600 einen Block 610, in dem die Source-/Drainkontakte 260 ausgebildet werden. Operationen bei Block 610 sind jenen bei Block 110, der in Verbindung mit 7 beschrieben wurde, im Wesentlichen ähnlich. Aus diesem Grund wird der Kürze halber eine ausführliche Beschreibung von Operationen bei Block 610 ausgelassen. 30 ähnelt 7 und die Beschreibung von 7 gilt im Wesentlichen auch für 30. Wie durch die gestrichelte Linie quer durch die erste Gatestruktur 220, die zweite Gatestruktur 222 und die dritte Gatestruktur 224 angezeigt, weist die zweite Gatestruktur 222 eine Gatehöhe auf, die um einen Gatehöhenunterschied E größer ist als jene der ersten Gatestruktur 220 und der dritten Gatestruktur 224.
  • Unter Bezugnahme auf 31 und 32 umfasst das Verfahren 700 einen Block 702, in dem ein Werkstück 200 eine erste Transistorstruktur 12 über einem ersten Bereich 10, eine zweite Transistorstruktur 22 über einem zweiten Bereich 20, und eine dritte Transistorstruktur über einem dritten Bereich 30 aufweist. Das in 32 dargestellte Werkstück 200 ist in vielerlei Hinsicht jenem in 2 gezeigten ähnlich. Anders als das Werkstück 200 in 2, weist das Werkstück 200 in 32 jedoch die n-Austrittsarbeitsschicht 210 oder die p-Austrittsarbeitsschicht 212, die über den Kanalgebieten 204C im ersten Bereich 10, dem zweiten Bereich 20 und dem dritten Bereich 30 ausgebildet sind, nicht auf. Stattdessen weist das Werkstück 200 in 32 einen ersten Gategraben 221 über dem ersten Bereich 10, einen zweiten Gategraben 223 über dem zweiten Bereich 20, und einen dritten Gategraben 225 über dem dritten Bereich 30 auf. Jeder von dem ersten Gategraben 221, dem zweiten Gategraben 223 und dem dritten Gategraben 225 legt das Gatedielektrikum 208 frei, das auf der Grenzflächenschicht 207 angeordnet ist.
  • Unter Bezugnahme auf 31 und 33 umfasst das Verfahren 700 einen Block 704, in dem eine Dipol-induzierende Schicht 209 über der Gatedielektrikumsschicht 208 abgeschieden wird. In einigen Ausführungsformen enthält die Dipol-induzierende Schicht 209 Aluminiumoxid, Zirkoniumoxid, Zinkoxid, Yttriumoxid oder Lanthanoxid. Von diesen Materialien können Aluminiumoxid und Zirkoniumoxid ein Dipolmoment erzeugen, das eine Schwellenspannung für p-Vorrichtungen tendenziell senkt, während Zinkoxid, Yttriumoxid oder Lanthanoxid ein Dipolmoment erzeugen können, das die Schwellenspannung für n-Vorrichtungen tendenziell senkt. Die Dipol-induzierende Schicht 209 kann unter Verwendung einer ALD, einer Fernplasma-ALD (RPALD) oder einer CVD abgeschieden werden. In einigen Fällen kann die Dipol-induzierende Schicht 209 eine Dicke von zwischen ungefähr 10Å und ungefähr 60 Ä aufweisen. Wie in 32 dargestellt, kann die Dipol-induzierende Schicht 209 konform über Flächen der Gatedielektrikumsschicht 208, der ILD-Schicht 234, der CESL 232 und der Gatespacerschichten 230 abgeschieden werden.
  • Unter Bezugnahme auf 31 und 34 umfasst das Verfahren 700 einen Block 706, in dem ein Temperprozess 800 am Werkstück 200 durchgeführt wird. In einigen Ausführungsformen umfasst der Temperprozess 800 eine Temperatur zwischen ungefähr 500 °C und ungefähr 900 °C, um eine Diffusion aus der Dipol-induzierenden Schicht 209 in die Gatedielektrikumsschicht 209 zu veranlassen. Der Temperprozess 900 kann ein RTA-Prozess (schnelles thermisches Tempern), ein Laser-Spike-Temperprozess, ein Flash-Temperprozess oder ein Ofen-Temperprozess sein. Nachdem der Temperprozess 800 durchgeführt wurde, wird die Gatedielektrikumsschicht 208 zu Dipol-Gatedielektrikumsschicht 208'.
  • Unter Bezugnahme auf 31 und 34 umfasst das Verfahren 700 einen Block 708, in dem überschüssige Dipol-induzierende Schicht 209 entfernt wird. Bei Block 708 wird, um Platz für die n-Austrittsarbeitsschicht 210 und die p-Austrittsarbeitsschicht 212 zu schaffen, die überschüssige Dipol-induzierende Schicht 209 nach dem Temperprozess 800 bei Block 706 entfernt. In einigen Ausführungsformen kann die überschüssige Dipol-induzierende Schicht 209 unter Verwendung eines Trockenätzprozesses oder eines Nassätzprozesses entfernt werden. Ein überschüssiger Nassätzprozess kann die Verwendung von Phosphorsäure umfassen Ein Beispieltrockenätzprozess kann ein Verwenden von Bortrichlorid (BCl3), Chlor (Cl2) oder Stickstoff (N2) umfassen.
  • Unter Bezugnahme auf 31 und 35 umfasst das Verfahren 700 einen Block 710, in dem Gateelektroden über dem ersten Gategraben 221, dem zweiten Gategraben 223 und dem dritten Gategraben 225 ausgebildet werden. In einigen in 36 repräsentierten Ausführungsformen wird die n-Austrittsarbeitsschicht 210 über dem ersten Gategraben 221 und dem zweiten Gategraben 223 abgeschieden, und die p-Austrittsarbeitsschicht 212 wird über dem dritten Gategraben 225 abgeschieden. Folglich weisen die erste Gatestruktur 220 und die zweite Gatestruktur 222 die n-Austrittsarbeitsschicht 210 auf und die dritte Gatestruktur 224 weist die p-Austrittsarbeitsschicht 212 auf. Die n-Austrittsarbeitsschicht 210 kann Titanaluminium (TiAl), Titanaluminiumnitrid (TiAlN), Tantalaluminiumkarbid (TaAlC), Titanaluminiumkarbid (TiAlC), mit Silizium dotiertes Tantalaluminiumkarbid (TaAlC:Si), mit Silizium dotiertes Titanaluminiumkarbid (TiAlC:Si) oder eine Kombination davon enthalten. Die p-Austrittsarbeitsschicht 212 kann Titannitrid (TiN), Tantalnitrid (TaN), Tantalkarbonitrid (TaCN), Wolframkarbonitrid (WCN), Titansiliziumnitrid (TiSiN), Tantalsiliziumnitrid (TaSiN), oder Tantalkarbid (TaC) enthalten. Obwohl nicht explizit dargestellt, kann jede von der ersten Gatestruktur 220, der zweiten Gatestruktur 222 und der dritten Gatestruktur 224 ferner eine Metallfüllschicht über der n-Austrittsarbeitsschicht 210 oder der p-Austrittsarbeitsschicht 212 aufweisen. Die Metallfüllschicht kann Aluminium (Al), Wolfram (W), Nickel (Ni), Titan (Ti), Ruthenium (Ru), Kobalt (Co), Platin (Pt), andere Refraktärmetalle, oder andere geeignete Metallmaterialien oder eine Kombination davon enthalten. Die Metallfüllschicht und die jeweilige Austrittsarbeitsschicht können gemeinsam als eine Gateelektrode bezeichnet werden.
  • Unter Bezugnahme auf 31, 36 und 37 umfasst das Verfahren 700 einen Block 712, in dem die zweite Gatestruktur 222 der zweiten Transistorstruktur 22 selektiv ausgespart wird. Operationen bei Block 712 sind jenen bei Block 104, der die in Verbindung mit 3 und 4 beschrieben wurde, im Wesentlichen ähnlich. Aus diesem Grund wird der Kürze halber eine ausführliche Beschreibung von Operationen bei Block 712 ausgelassen. 36 und 37 ähneln 3 und 4 und die Beschreibung von 3 und 4 gilt im Wesentlichen auch für 36 und 37. Es ist zu beachten, dass jede von der ersten Gatestruktur 220, der zweiten Gatestruktur 222 und der dritten Gatestruktur 224 in 37 die Dipol-Gatedielektrikumsschicht 208' aufweist.
  • Unter Bezugnahme auf 31 und 38 umfasst das Verfahren 700 einen Block 714, in dem die erste Gatestruktur 220 der ersten Transistorstruktur 12, die zweite Gatestruktur 222 der zweiten Transistorstruktur 22, und die dritte Gatestruktur 224 der dritten Transistorstruktur 32 global ausgespart werden, um eine erste Gateaussparung 242, eine zweite Gateaussparung 243 und eine dritte Gateaussparung 244 auszubilden. Operationen bei Block 714 sind jenen bei Block 106, der in Verbindung mit 5 beschrieben wurde, im Wesentlichen ähnlich. Aus diesem Grund wird der Kürze halber eine ausführliche Beschreibung von Operationen bei Block 714 ausgelassen. Anders als in 5 dargestellt, weist jede von der ersten Gatestruktur 220, der zweiten Gatestruktur 222 und der dritten Gatestruktur 224 in 37 die Dipol-Gatedielektrikumsschicht 208' auf.
  • Unter Bezugnahme auf 31 und 39 umfasst das Verfahren 700 einen Block 716, in dem eine Abdeckschicht 250 über der ersten Gateaussparung 242, der zweiten Gateaussparung 243 und der dritten Gateaussparung 244 abgeschieden wird. Operationen bei Block 716 sind jenen bei Block 108, der in Verbindung mit 6 beschrieben wurde, im Wesentlichen ähnlich. Aus diesem Grund wird der Kürze halber eine ausführliche Beschreibung von Operationen bei Block 716 ausgelassen. 39 ähnelt 6 und die Beschreibung von 6 gilt im Wesentlichen auch für 39.
  • Unter Bezugnahme auf 31 und 40 umfasst das Verfahren 700 einen Block 718, in dem die Source-/Drainkontakte 260 ausgebildet werden. Operationen bei Block 718 sind jenen bei Block 110, der in Verbindung mit 7 beschrieben wurde, im Wesentlichen ähnlich. Aus diesem Grund wird der Kürze halber eine ausführliche Beschreibung von Operationen bei Block 718 ausgelassen. 40 ähnelt 7 und die Beschreibung von 7 gilt im Wesentlichen auch für 40. Wie durch die gestrichelte Linie quer durch die erste Gatestruktur 220, die zweite Gatestruktur 222 und die dritte Gatestruktur 224 angezeigt, weist die zweite Gatestruktur 222 eine Gatehöhe auf, die um einen Gatehöhenunterschied E kleiner ist als jene der ersten Gatestruktur 220 und der dritten Gatestruktur 224. In manchen Fällen kann der Gatehöhenunterschied E zwischen ungefähr 3 nm und ungefähr 14 nm betragen.
  • Die Auswirkungen der Gatehöhen und der Anwesenheit der selektiven Metallschicht 270 in Bezug auf die n-Austrittsarbeitsschicht 210 oder die p-Austrittsarbeitsschicht 212 können in den Liniendiagrammen in den 41 und 42 zusammengefasst werden. Es wird zunächst Bezug auf 41 genommen. Wenn das Ziel darin besteht, NMOS (d.h. n-FinFETs oder n-MBC-Transistoren) bereitzustellen, die unterschiedliche Schwellenspannungen aufweisen, ist die verbleibende Gatehöhe einer Gatestruktur, die die n-Austrittsarbeitsschicht 210 aufweist, proportional zur Schwellenspannungsreduzierung. Die Anwesenheit der selektiven Metallschicht 280 über der n-Austrittsarbeitsschicht 210 weist den Effekt einer Erhöhung der Schwellenspannungen auf. Wenn die p-Austrittsarbeitsschicht 212 in den Gatestrukturen verwendet wird, wird die Schwellenspannung erhöht. Wenn die selektive Metallschicht 270 über der p-Austrittsarbeitsschicht 212 ausgebildet wird, wird die Schwellenspannung des NMOS noch mehr erhöht. Es ist zu beachten, dass das Aussparen der n-Austrittsarbeitsschicht oder der p-Austrittsarbeitsschicht im Allgemeinen den Effekt aufweist, den Schwellenspannungspegel des NMOS zu erhöhen.
  • Es wird dann Bezug auf 42 genommen. Wenn das Ziel darin besteht, PMOS (d.h. p-FinFETs oder p-MBC-Transistoren) bereitzustellen, die unterschiedliche Schwellenspannungen aufweisen, ist die verbleibende Gatehöhe einer Gatestruktur, die die p-Austrittsarbeitsschicht 212 aufweist, proportional zum Schwellenspannungsanstieg. Die Anwesenheit der selektiven Metallschicht 270 über der p-Austrittsarbeitsschicht 212 weist den Effekt der Reduzierung der Schwellenspannungen auf. Wenn die n-Austrittsarbeitsschicht 210 in den Gatestrukturen verwendet wird, wird die Schwellenspannung erhöht. Wenn die selektive Metallschicht 270 über der n-Austrittsarbeitsschicht 210 ausgebildet wird, wird die Schwellenspannung des PMOS noch mehr erhöht. Es ist zu beachten, dass das Aussparen der n-Austrittsarbeitsschicht oder der p-Austrittsarbeitsschicht im Allgemeinenden den Effekt aufweist, den Schwellenspannungspegel des PMOS zu reduzieren.
  • Obwohl Operationen in Verfahren 100, 300, 400, 500, 600 und 700 unter Bezugnahme auf FinFETs beschrieben werden, versteht es sich, dass verschiedene Verfahren und Prozesse auf MBC-Transistoren angewendet werden können. Zum Beispiel zeigt 43 einen ersten MBC-Transistor 12', einen zweiten MBC-Transistor 22' und einen dritten MBC-Transistor 32', die unter Verwendung des Verfahrens 100 ausgebildet werden. Der erste MBC-Transistor 12' weist eine erste MBC-Gatestruktur 2200 auf, die jede der Nanostrukturen 2040 umwickelt. Die Nanostrukturen 2040 sind über dem Kanalgebiet 204C im ersten Bereich 10 vertikal gestapelt. Entlang der Y-Richtung erstrecken sich die Nanostrukturen 2040 zwischen zwei MBC-Source-/Drainelementen 2060. Entlang der Y-Richtung ist die erste MBC-Gatestruktur 2200 von den MBC-Source-/Drainelementen 2060 um mehrere Innenspacerelemente 2075 beabstandet. Der zweite MBC-Transistor 22' weist eine zweite MBC-Gatestruktur 2202 auf, die jede der Nanostrukturen 2040 umwickelt. Die Nanostrukturen 2040 sind über dem Kanalgebiet 204C im zweiten Bereich 20 vertikal gestapelt. Entlang der Y-Richtung erstrecken sich die Nanostrukturen 2040 zwischen zwei MBC-Source-/Drainelementen 2060. Entlang der Y-Richtung ist die zweite MBC-Gatestruktur 2202 von den MBC-Source-/Drainelementen 2060 um mehrere Innenspacerelemente 2075 beabstandet. Der dritte MBC-Transistor 32' weist eine dritte MBC-Gatestruktur 2204 auf, die jede der Nanostrukturen 2040 umwickelt. Die Nanostrukturen 2040 sind über dem Kanalgebiet 204C im dritten Bereich 30 vertikal gestapelt. Entlang der Y-Richtung erstrecken sich die Nanostrukturen 2040 zwischen zwei MBC-Source-/Drainelementen 2060. Entlang der Y-Richtung ist die dritte MBC-Gatestruktur 2204 von den MBC-Source-/Drainelementen 2060 um mehrere Innenspacerelemente 2075 beabstandet. Jede von der ersten MBC-Gatestruktur 2200, der zweiten MBC-Gatestruktur 2202 und der dritten MBC-Gatestruktur 2204 weist eine Gatedielektrikumsschicht 208 auf, die jede der Nanostrukturen 2040 umwickelt. Wie durch die gestrichelte Linie quer durch die erste MBC-Gatestruktur 2200, die zweite MBC-Gatestruktur 2202 und die dritte MBC-Gatestruktur 2204 angezeigt, weist die zweite MBC-Gatestruktur 2202 eine Gatehöhe auf, die um einen Gatehöhenunterschied E kleiner ist als jene der ersten MBC-Gatestruktur 2200 und der dritten MBC-Gatestruktur 2204. In manchen Fällen kann der Gatehöhenunterschied E zwischen ungefähr 3 nm und ungefähr 14 nm betragen.
  • Die vorliegende Offenbarung stellt viele verschiedene Ausführungsformen bereit. In einer Ausführungsform wird eine Halbleiterstruktur bereitgestellt. Die Halbleiterstruktur weist auf: ein Substrat, ein erstes aktives Gebiet, ein zweites aktives Gebiet und ein drittes aktives Gebiet über dem Substrat, eine erste Gatestruktur über einem Kanalgebiet des ersten aktiven Gebiets, eine zweite Gatestruktur über einem Kanalgebiet des zweiten aktiven Gebiets, und eine dritte Gatestruktur über einem Kanalgebiet des dritten aktiven Gebiets, eine erste Abdeckschicht über der ersten Gatestruktur, eine zweite Abdeckschicht über der zweiten Gatestruktur, und eine dritte Abdeckschicht über der dritten Gatestruktur. Eine Höhe der zweiten Gatestruktur ist kleiner als eine Höhe der ersten Gatestruktur oder eine Höhe der dritten Gatestruktur.
  • In einigen Ausführungsformen weisen die erste Gatestruktur und die zweite Gatestruktur eine n-Austrittsarbeitsmetallschicht auf und die dritte Gatestruktur weist eine p-Austrittsarbeitsmetallschicht auf. In einigen Implementierungen enthält die n-Austrittsarbeitsmetallschicht TiAlC, TaAlC, mit Silizium dotiertes TiAlC, oder mit Silizium dotiertes TaAlC, und die p-Austrittsarbeitsmetallschicht enthält TiN, TaN, WCN, TiSiN oder TaSiN. In manchen Fällen weist die Halbleiterstruktur ferner eine erste selektive Metallschicht, die zwischen der ersten Gatestruktur und der ersten Abdeckschicht angeordnet ist, eine zweite selektive Metallschicht, die zwischen der zweiten Gatestruktur und der zweiten Abdeckschicht angeordnet ist, und eine dritte selektive Metallschicht, die zwischen der dritten Gatestruktur und der dritten Abdeckschicht angeordnet ist, auf. Die erste selektive Metallschicht, die zweite selektive Metallschicht und die dritte selektive Metallschicht enthalten Ti, Ta, Al, Mo, W, Co, Cu, Ru, Mo oder Zr. In einigen Ausführungsformen enthalten die erste Abdeckschicht, die zweite Abdeckschicht und die dritte Abdeckschicht Siliziumoxid, Siliziumnitrid, Siliziumkarbonitrid, Siliziumoxikarbonitrid, Siliziumoxikarbid, Aluminiumoxid, Zirkoniumsilikat, Hafniumsilikat, Hafniumoxid oder Zirkoniumoxid. In einigen Ausführungsformen weist die Halbleiterstruktur ferner eine erste Gatedielektrikumsschicht, die zwischen dem ersten aktiven Gebiet und der n-Metallschicht angeordnet ist, und eine zweite Gatedielektrikumsschicht, die zwischen dem dritten aktiven Gebiet und der p-Metallschicht angeordnet ist, auf. In manchen Fällen enthält die erste Gatedielektrikumsschicht Lanthan, Zink oder Yttrium, und die zweite Gatedielektrikumsschicht enthält Aluminium oder Zirkonium. In einigen Ausführungsformen ist eine Dicke der dritten Abdeckschicht größer als eine Dicke der ersten Abdeckschicht oder eine Dicke der zweiten Abdeckschicht.
  • In einer anderen Ausführungsform wird ein Verfahren bereitgestellt. Das Verfahren umfasst: Empfangen eines Werkstücks, das ein erstes aktives Gebiet, ein zweites aktives Gebiet und ein drittes aktives Gebiets über einem Substrat, eine erste Gatestruktur über einem Kanalgebiet des ersten aktiven Gebiets, eine zweite Gatestruktur über einem Kanalgebiet des zweiten aktiven Gebiets, und eine dritte Gatestruktur über einem Kanalgebiet des dritten aktiven Gebiets umfasst, selektives Aussparen der zweiten Gatestruktur, nach dem selektiven Aussparen, Aussparen der ersten Gatestruktur, der zweiten Gatestruktur und der dritten Gatestruktur, um eine erste Gateaussparung über der ersten Gatestruktur, eine zweite Gateaussparung über der zweiten Gatestruktur, und eine dritte Gateaussparung über der dritten Gatestruktur auszubilden, nach dem Aussparen, Abscheiden einer dielektrischen Abdeckschicht über der ersten Gateaussparung, der zweiten Gateaussparung und der dritten Gateaussparung, und nach dem Abscheiden, Planarisieren des Werkstücks, um eine Dicke der dielektrischen Abdeckschicht zu reduzieren.
  • In einigen Ausführungsformen umfasst das selektive Aussparen der zweiten Gatestruktur ein Ausbilden einer strukturierten Fotolackschicht über der ersten Gatestruktur und der zweiten Gatestruktur, während die zweite Gatestruktur freigelegt ist, und ein Ätzen der zweiten Gatestruktur unter Verwendung der strukturierten Fotolackschicht als einer Ätzmaske. In einigen Implementierungen weist jede von der ersten Gatestruktur und der zweiten Gatestruktur eine n-Austrittsarbeitsmetallschicht auf und die dritte Gatestruktur weist eine p-Austrittsarbeitsmetallschicht auf. In einigen Fällen enthält die n-Austrittsarbeitsmetallschicht TiAlC, TaAlC, mit Silizium dotiertes TiAlC, oder mit Silizium dotiertes TaAlC, und die p-Austrittsarbeitsmetallschicht enthält TiN, TaN, WCN, TiSiN oder TaSiN. In einigen Fällen enthält die dielektrische Abdeckschicht Siliziumoxid, Siliziumnitrid, Siliziumkarbonitrid, Siliziumoxikarbonitrid, Siliziumoxikarbid, Aluminiumoxid, Zirkoniumsilikat, Hafniumsilikat, Hafniumoxid oder Zirkoniumoxid. In einigen Ausführungsformen umfasst das Verfahren ferner, vor dem Abscheiden der dielektrischen Abdeckschicht, ein Abscheiden einer selektiven Metallschicht über der ersten Gateaussparung, einer zweiten Gateaussparung und der dritten Gateaussparung. Die selektive Metallschicht enthält Ti, Ta, Al, Mo, W, Co, Cu, Ru, Mo oder Zr. In manchen Fällen umfasst das Aussparen ein Verwenden von BCl3, Cl2, HBr, SiCl4, O2, N2, CF4 oder SF6. In einigen Implementierungen umfasst das Aussparen eine Leistung zwischen ungefähr 300 W und ungefähr 1800 W. In einigen Ausführungsformen umfasst das Aussparen eine Bias-Leistung zwischen ungefähr 0 W und ungefähr 100 W.
  • In einer noch anderen Ausführungsform wird ein Verfahren bereitgestellt. Das Verfahren umfasst: Empfangen eines Werkstücks, das aufweist: eine erste Gatestruktur über einem ersten Bereich, wobei die erste Gatestruktur eine erste Austrittsarbeitsmetallschicht aufweist, eine zweite Gatestruktur über einem zweiten Bereich, wobei die zweite Gatestruktur die erste Austrittsarbeitsmetallschicht aufweist, und eine dritte Gatestruktur über einem dritten Bereich, wobei die dritte Gatestruktur eine zweite Austrittsarbeitsmetallschicht aufweist, Aussparen der ersten Gatestruktur, der zweiten Gatestruktur und der dritten Gatestruktur, um eine erste Gateaussparung, eine zweite Gateaussparung, und eine dritte Gateaussparung auszubilden, nach dem Aussparen, Abscheiden einer dielektrischen Abdeckschicht über der ersten Gateaussparung, der zweiten Gateaussparung, und der dritten Gateaussparung, und nach dem Abscheiden, Planarisieren des Werkstücks, um eine Dicke der dielektrischen Abdeckschicht zu reduzieren. Das Aussparen umfasst ein schnelleres Ätzen der dritten Gatestruktur, so dass die dritte Gateaussparung tiefer ist als die erste Gateaussparung oder die zweite Gateaussparung.
  • In einigen Ausführungsformen enthält die erste Austrittsarbeitsmetallschicht TiAlC, TaAlC, mit Silizium dotiertes TiAlC, oder mit Silizium dotiertes TaAlC, und die zweite Austrittsarbeitsmetallschicht enthält TiN, TaN, WCN, TiSiN oder TaSiN. In einigen Fällen kann das Verfahren ferner, vor dem Abscheiden der dielektrischen Abdeckschicht, ein Abscheiden einer selektiven Metallschicht über der ersten Gateaussparung, einer zweiten Gateaussparung und der dritten Gateaussparung umfassen. Die selektive Metallschicht enthält Ti, Ta, Al, Mo, W, Co, Cu, Ru, Mo oder Zr.
  • Das Vorstehende legte Merkmale mehrerer Ausführungsformen dar. Ein Fachmann sollte erkennen, dass er die vorliegende Offenbarung als eine Grundlage zum Entwerfen oder Modifizieren anderer Prozesse und Strukturen leicht verwenden kann, um die gleichen Aufgaben durchzuführen und/oder die gleichen Vorteile der hier vorgestellten Ausführungsformen zu erzielen. Ein Fachmann sollte ebenfalls verstehen, dass derartige äquivalente Ausführungen nicht vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abweichen, und dass er verschiedene Änderungen, Ersetzungen und Modifizierungen hier vornehmen kann, ohne vom Erfindungsgedanken und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63359284 [0001]
    • US 63393489 [0001]

Claims (20)

  1. Halbleiterstruktur, aufweisend: ein Substrat, ein erstes aktives Gebiet, ein zweites aktives Gebiet und ein drittes aktives Gebiet über dem Substrat, eine erste Gatestruktur über einem Kanalgebiet des ersten aktiven Gebiets, eine zweite Gatestruktur über einem Kanalgebiet des zweiten aktiven Gebiets, eine dritte Gatestruktur über einem Kanalgebiet des dritten aktiven Gebiets, eine erste Abdeckschicht über der ersten Gatestruktur, eine zweite Abdeckschicht über der zweiten Gatestruktur, und eine dritte Abdeckschicht über der dritten Gatestruktur, wobei eine Höhe der zweiten Gatestruktur kleiner ist als eine Höhe der ersten Gatestruktur oder eine Höhe der dritten Gatestruktur.
  2. Halbleiterstruktur nach Anspruch 1, wobei die erste Gatestruktur und die zweite Gatestruktur eine n-Austrittsarbeitsmetallschicht aufweisen, wobei die dritte Gatestruktur eine p-Austrittsarbeitsmetallschicht aufweist.
  3. Halbleiterstruktur nach Anspruch 2, wobei die n-Austrittsarbeitsmetallschicht TiAlC, TaAlC, mit Silizium dotiertes TiAlC, oder mit Silizium dotiertes TaAlC enthält, wobei die p-Austrittsarbeitsmetallschicht TiN, TaN, WCN, TiSiN oder TaSiN enthält.
  4. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, ferner umfassend: eine erste selektive Metallschicht, die zwischen der ersten Gatestruktur und der ersten Abdeckschicht angeordnet ist, eine zweite selektive Metallschicht, die zwischen der zweiten Gatestruktur und der zweiten Abdeckschicht angeordnet ist, und eine dritte selektive Metallschicht, die zwischen der dritten Gatestruktur und der dritten Abdeckschicht angeordnet ist, wobei die erste selektive Metallschicht, die zweite selektive Metallschicht und die dritte selektive Metallschicht Ti, Ta, Al, Mo, W, Co, Cu, Ru, Mo oder Zr enthalten.
  5. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, wobei die erste Abdeckschicht, die zweite Abdeckschicht und die dritte Abdeckschicht Siliziumoxid, Siliziumnitrid, Siliziumkarbonitrid, Siliziumoxikarbonitrid, Siliziumoxikarbid, Aluminiumoxid, Zirkoniumsilikat, Hafniumsilikat, Hafniumoxid oder Zirkoniumoxid enthalten.
  6. Halbleiterstruktur nach einem der vorhergehenden Ansprüche 2 bis 5, ferner aufweisend: eine erste Gatedielektrikumsschicht, die zwischen dem ersten aktiven Gebiet und der n-Metallschicht angeordnet ist, und eine zweite Gatedielektrikumsschicht, die zwischen dem dritten aktiven Gebiet und der p-Metallschicht angeordnet ist.
  7. Halbleiterstruktur nach Anspruch 6, wobei die erste Gatedielektrikumsschicht Lanthan, Zink oder Yttrium enthält, wobei die zweite Gatedielektrikumsschicht Aluminium oder Zirkonium enthält.
  8. Halbleiterstruktur nach einem der vorhergehenden Ansprüche, wobei eine Dicke der dritten Abdeckschicht größer ist als eine Dicke der ersten Abdeckschicht oder eine Dicke der zweiten Abdeckschicht.
  9. Verfahren, umfassend: Empfangen eines Werkstücks, aufweisend: ein erstes aktives Gebiet, ein zweites aktives Gebiet und ein drittes aktives Gebiet über einem Substrat, eine erste Gatestruktur über einem Kanalgebiet des ersten aktiven Gebiets, eine zweite Gatestruktur über einem Kanalgebiet des zweiten aktiven Gebiets, und eine dritte Gatestruktur über einem Kanalgebiet des dritten aktiven Gebiets, selektives Aussparen der zweiten Gatestruktur, nach dem selektiven Aussparen, Aussparen der ersten Gatestruktur, der zweiten Gatestruktur und der dritten Gatestruktur, um eine erste Gateaussparung über der ersten Gatestruktur, eine zweite Gateaussparung über der zweiten Gatestruktur, und eine dritte Gateaussparung über der dritten Gatestruktur auszubilden, nach dem Aussparen, Abscheiden einer dielektrischen Abdeckschicht über der ersten Gateaussparung, der zweiten Gateaussparung und der dritten Gateaussparung, und nach dem Abscheiden, Planarisieren des Werkstücks, um eine Dicke der dielektrischen Abdeckschicht zu reduzieren.
  10. Verfahren nach Anspruch 9, wobei das selektive Aussparen der zweiten Gatestruktur umfasst: Ausbilden einer strukturierten Fotolackschicht über der ersten Gatestruktur und der zweiten Gatestruktur, während die zweite Gatestruktur freigelegt ist, und Ätzen der zweiten Gatestruktur unter Verwendung der strukturierten Fotolackschicht als einer Ätzmaske.
  11. Verfahren nach Anspruch 9 oder 10, wobei jede von der ersten Gatestruktur und der zweiten Gatestruktur eine n-Austrittsarbeitsmetallschicht aufweist, wobei die dritte Gatestruktur eine p-Austrittsarbeitsmetallschicht aufweist.
  12. Verfahren nach Anspruch 11, wobei die n-Austrittsarbeitsmetallschicht TiAlC, TaAlC, mit Silizium dotiertes TiAlC, oder mit Silizium dotiertes TaAlC enthält, wobei die p-Austrittsarbeitsmetallschicht TiN, TaN, WCN, TiSiN oder TaSiN enthält.
  13. Verfahren nach einem der vorhergehenden Ansprüche 9 bis 12, wobei die dielektrische Abdeckschicht Siliziumoxid, Siliziumnitrid, Siliziumkarbonitrid, Siliziumoxikarbonitrid, Siliziumoxikarbid, Aluminiumoxid, Zirkoniumsilikat, Hafniumsilikat, Hafniumoxid oder Zirkoniumoxid enthält.
  14. Verfahren nach einem der vorhergehenden Ansprüche 9 bis 13, ferner umfassend: vor dem Abscheiden der dielektrischen Abdeckschicht, Abscheiden einer selektiven Metallschicht über der ersten Gateaussparung, einer zweiten Gateaussparung und der dritten Gateaussparung, wobei die selektive Metallschicht Ti, Ta, Al, Mo, W, Co, Cu, Ru, Mo oder Zr enthält.
  15. Verfahren nach einem der vorhergehenden Ansprüche 9 bis 14, wobei das Aussparen ein Verwenden von BCl3, Cl2, HBr, SiCl4, O2, N2, CF4 oder SF6 umfasst.
  16. Verfahren nach Anspruch 15, wobei das Aussparen eine Leistung zwischen ungefähr 300 W und ungefähr 1800 W umfasst.
  17. Verfahren nach Anspruch 15 oder 16, wobei das Aussparen eine Bias-Leistung zwischen ungefähr 0 W und ungefähr 100 W umfasst.
  18. Verfahren, umfassend: Empfangen eines Werkstücks, aufweisend: eine erste Gatestruktur über einem ersten Bereich, wobei die erste Gatestruktur eine erste Austrittsarbeitsmetallschicht aufweist, eine zweite Gatestruktur über einem zweiten Bereich, wobei die zweite Gatestruktur die erste Austrittsarbeitsmetallschicht aufweist, und eine dritte Gatestruktur über einem dritten Bereich, wobei die dritte Gatestruktur eine zweite Austrittsarbeitsmetallschicht aufweist, Aussparen der ersten Gatestruktur, der zweiten Gatestruktur und der dritten Gatestruktur, um eine erste Gateaussparung, eine zweite Gateaussparung und eine dritte Gateaussparung auszubilden, nach dem Aussparen, Abscheiden einer dielektrischen Abdeckschicht über der ersten Gateaussparung, der zweiten Gateaussparung und der dritten Gateaussparung, und nach dem Abscheiden, Planarisieren des Werkstücks, um eine Dicke der dielektrischen Abdeckschicht zu reduzieren, wobei das Aussparen ein schnelleres Ätzen der dritten Gatestruktur umfasst, so dass die dritte Gateaussparung tiefer ist als die erste Gateaussparung oder die zweite Gateaussparung.
  19. Verfahren nach Anspruch 18, wobei die erste Austrittsarbeitsmetallschicht TiAlC, TaAlC, mit Silizium dotiertes TiAlC, oder mit Silizium dotiertes TaAlC enthält, wobei die zweite Austrittsarbeitsmetallschicht TiN, TaN, WCN, TiSiN oder TaSiN enthält.
  20. Verfahren nach Anspruch 18 oder 19, ferner umfassend: vor dem Abscheiden der dielektrischen Abdeckschicht, Abscheiden einer selektiven Metallschicht über der ersten Gateaussparung, einer zweiten Gateaussparung und der dritten Gateaussparung, wobei die selektive Metallschicht Ti, Ta, Al, Mo, W, Co, Cu, Ru, Mo oder Zr enthält.
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