KR20190061524A - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

신뢰성이 개선된 반도체 장치 및 그 제조 방법이 제공된다. 반도체 장치는, 기판, 기판 상에, 게이트 트렌치를 정의하는 제1 스페이서, 및 게이트 트렌치 내의 게이트 전극을 포함하고, 제1 스페이서에 인접하는 게이트 전극의 상면의 높이는, 제1 스페이서로부터 멀어짐에 따라 증가한다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
한편, 반도체 장치가 고집적화됨에 따라, 반도체 장치에서 발생되는 누설 전류(leakage current)의 영향성은 점점 증가한다. 이러한 누설 전류는 반도체 장치의 신뢰성을 저하시키는 원인이 된다.
본 발명이 해결하고자 하는 기술적 과제는 신뢰성이 개선된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 신뢰성이 개선된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판, 기판 상에, 게이트 트렌치를 정의하는 제1 스페이서, 및 게이트 트렌치 내의 게이트 전극을 포함하고, 제1 스페이서에 인접하는 게이트 전극의 상면의 높이는, 제1 스페이서로부터 멀어짐에 따라 증가한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판, 기판 상의 게이트 구조체, 및 게이트 구조체의 측벽 상의 스페이서를 포함하고, 게이트 구조체는 볼록한 상면을 포함하고, 스페이서는 오목한 상면을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 기판, 기판 상의 게이트 구조체, 및 게이트 구조체의 측벽 상의 스페이서를 포함하고, 스페이서의 상면은 제1 지점에서 게이트 구조체의 측벽과 접촉하고, 스페이서의 상면의 최하부의 높이는 제1 지점의 높이보다 낮다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치는, 제1 영역 및 제2 영역을 포함하는 기판, 기판의 제1 영역 상의 제1 게이트 구조체, 제1 게이트 구조체의 측벽 상의 제1 스페이서, 기판의 제2 영역 상의 제2 게이트 구조체, 및 제2 게이트 구조체의 측벽 상의 제2 스페이서를 포함하고, 제1 스페이서의 상면은 제1 지점에서 제1 게이트 구조체의 측벽과 접촉하고, 제2 스페이서의 상면은 제2 지점에서 제2 게이트 구조체의 측벽과 접촉하고, 제1 지점에서, 제1 스페이서의 상면과 제1 스페이서의 측벽은 제1 예각을 형성하고, 제2 지점에서, 제2 스페이서의 상면과 제2 스페이서의 측벽은 제1 예각보다 큰 제2 예각을 형성한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에, 게이트 트렌치를 정의하는 스페이서를 형성하고, 기판 상에, 게이트 트렌치를 채우는 게이트 구조체를 형성하고, 스페이서보다 게이트 구조체에 대해 더 큰 식각률을 갖는 제1 식각 공정을 수행하고, 제1 식각 공정을 수행한 후에, 게이트 구조체보다 스페이서에 대해 더 큰 식각률을 갖는 제2 식각 공정을 수행하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2는 도 1의 A-A'를 따라 절단한 단면도이다.
도 3은 도 2의 R1 부분을 확대한 확대도이다.
도 4는 도 1의 B-B'를 따라 절단한 단면도이다.
도 5는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 6은 도 5의 R2 부분을 확대한 확대도이다.
도 7은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 효과를 설명하기 위한 단면도이다.
도 8은 도 7의 R3 부분을 확대한 확대도이다.
도 9는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 10은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 11은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 12는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 13은 도 12의 A-A' 및 C-C'를 따라 절단한 단면도이다.
도 14a는 도 13의 R4 부분을 확대한 확대도이다.
도 14b는 도 13의 R5 부분을 확대한 확대도이다.
도 15 내지 도 30은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 31 및 도 32는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
이하에서, 도 1 내지 도 14b를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2는 도 1의 A-A'를 따라 절단한 단면도이다. 도 3은 도 2의 R1 부분을 확대한 확대도이다. 도 4는 도 1의 B-B'를 따라 절단한 단면도이다.
본 발명의 몇몇 실시예에 따른 반도체 장치에 관한 도면에서는, 예시적으로, 핀(fin) 형상의 채널 영역을 포함하는 핀형 트랜지스터(finFET)를 도시하였지만, 이에 제한되는 것은 아니다. 또한, 본 발명의 몇몇 실시예에 따른 반도체 장치는 터널링 트랜지스터(tunneling FET), 양극성 접합(bipolar junction) 트랜지스터, 횡형 이중 확산 트랜지스터(LDMOS) 등을 포함할 수도 있다.
도 1 내지 도 4를 참조하면, 몇몇 실시예에 따른 반도체 장치는 기판(100), 필드 절연막(110), 제1 게이트 구조체(G1), 제1 스페이서(132), 제2 스페이서(134), 제1 소오스 및 드레인 영역(140), 제1 캡핑 패턴(170), 제1 층간 절연막(150) 및 제2 층간 절연막(250)을 포함한다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수도 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
기판(100)은 제1 핀형 패턴(F1)을 포함할 수 있다. 제1 핀형 패턴(F1)은, 기판(100)의 상부로부터 돌출되어 길게 연장될 수 있다. 제1 핀형 패턴(F1)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수도 있다.
제1 핀형 패턴(F1)은 예를 들어, 원소 반도체 물질인 실리콘 또는 게르마늄을 포함할 수 있다. 또한, 제1 핀형 패턴(F1)은 화합물 반도체, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
제1 핀형 패턴(F1)이 IV-IV족 화합물 반도체를 포함하는 경우를 예로 들면, 제1 핀형 패턴(F1)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물을 포함할 수 있다. 제1 핀형 패턴(F1)이 III-V족 화합물 반도체를 포함하는 경우를 예로 들면, 제1 핀형 패턴(F1)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P), 비소(As) 및 안티모늄(Sb) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나를 포함할 수 있다. 몇몇 실시예에 따른 반도체 장치에서, 제1 핀형 패턴(F1)은 실리콘을 포함하는 실리콘 핀형 패턴인 것으로 설명한다.
제1 핀형 패턴(F1)은 제1 게이트 구조체(G1)를 포함하는 트랜지스터의 채널 영역에 포함될 수 있다. 본 명세서에서, 제1 게이트 구조체(G1)를 포함하는 트랜지스터의 채널 영역은 제1 핀형 패턴(F1)을 포함하는 것으로 설명되지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 게이트 구조체(G1)를 포함하는 트랜지스터의 채널 영역은 나노 와이어 패턴, 나노 시트 패턴 등을 포함할 수도 있다.
필드 절연막(110)은 기판(100) 상에서 제1 핀형 패턴(F1)의 측벽의 일부를 덮을 수 있다.
필드 절연막(110)은 예를 들어, 산화막, 질화막, 산질화막 및 이들의 조합 중 적어도 하나를 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 게이트 구조체(G1)는 기판(100) 상에 형성될 수 있다. 예를 들어, 제1 게이트 구조체(G1)는, 제1 핀형 패턴(F1) 상에서 제1 핀형 패턴(F1)과 교차할 수 있다.
제1 스페이서(132)는 제1 게이트 구조체(G1)의 측벽 상에 형성될 수 있다. 이에 따라, 제1 스페이서(132)는 제1 핀형 패턴(F1) 상에서 제1 핀형 패턴(F1)과 교차할 수 있다. 또한, 제1 스페이서(132)는 제1 게이트 구조체(G1)와 직접(directly) 접촉할 수 있다.
제1 스페이서(132)는 기판(100) 상의 게이트 트렌치(T1)를 정의할 수 있다. 예를 들어, 제1 스페이서(132)의 측벽 및 제1 핀형 패턴(F1)의 상면에 의해 정의되는 게이트 트렌치(T1)가 형성될 수 있다. 제1 스페이서(132)는 제1 핀형 패턴(F1)과 교차할 수 있으므로, 게이트 트렌치(T1) 또한 제1 핀형 패턴(F1)과 교차할 수 있다. 이 때, 제1 게이트 구조체(G1)는 게이트 트렌치(T1)를 채울 수 있다.
제2 스페이서(134)는 제1 스페이서(132)의 측벽 상에 형성될 수 있다. 이에 따라, 제2 스페이서(134)는 제1 핀형 패턴(F1) 상에서 제1 핀형 패턴(F1)과 교차할 수 있다. 몇몇 실시예에서, 제2 스페이서(134)의 상면은 제1 게이트 구조체(G1)의 상면보다 높게 형성될 수 있다.
제1 스페이서(132) 및 제2 스페이서(134)는 각각 단일막인 것으로 도시되었지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 스페이서(132) 및 제2 스페이서(134)는 각각 다중막으로 형성될 수도 있다.
제1 스페이서(132) 및 제2 스페이서(134)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 몇몇 실시예에서, 제1 스페이서(132)는 실리콘 산화물을 포함할 수 있고, 제2 스페이서(134)는 실리콘 질화물을 포함할 수 있다.
제1 게이트 구조체(G1)는 제1 계면막(162), 제1 게이트 절연막(164) 및 제1 게이트 전극(166)을 포함할 수 있다.
제1 계면막(162)은 제1 핀형 패턴(F1)의 상면 상에 형성될 수 있다. 예를 들어, 제1 계면막(162)은 게이트 트렌치(T1)의 바닥면의 프로파일을 따라 연장될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 계면막(162)은 게이트 트렌치(T1)의 바닥면 및 측벽의 프로파일을 따라 연장될 수도 있다. 또한, 몇몇 실시예에서, 제1 계면막(162)은 생략될 수도 있다.
제1 계면막(162)은 예를 들어, 실리콘 산화물(SiO2)을 포함할 수 있다. 그러나, 기판(100)의 종류, 제1 핀형 패턴(F1)의 종류 또는 제1 게이트 절연막(164)의 종류 등에 따라, 제1 계면막(162)은 다른 물질을 포함할 수도 있다.
제1 게이트 절연막(164)은 기판(100)과 제1 게이트 전극(166) 사이에 개재될 수 있다. 예를 들어, 제1 게이트 절연막(164)은 제1 계면막(162) 상에 형성될 수 있다. 예를 들어, 제1 게이트 절연막(164)은, 제1 계면막(162) 상에서 게이트 트렌치(T1)의 바닥면 및 측벽의 프로파일을 따라 연장될 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 게이트 절연막(164)은 게이트 트렌치(T1)의 바닥면의 프로파일을 따라 연장될 수도 있다.
제1 게이트 절연막(164)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 산질화물(SiON), 실리콘 질화물(SiN), 또는 실리콘 산화물(SiO2)보다 유전 상수가 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 고유전율 물질은 예를 들어, 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(SiO2)(hafnium silicon oxide), 하프늄 알루미늄 산화물(hafnium aluminum oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(SiO2)(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 납 아연 니오브산염(lead zinc niobate) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 게이트 전극(166)은 게이트 트렌치(T1) 내에 형성될 수 있다. 예를 들어, 제1 게이트 전극(166)은 제1 계면막(162) 및 제1 게이트 절연막(164)이 형성되고 남은 게이트 트렌치(T1)의 영역을 채울 수 있다. 이에 따라, 제1 게이트 절연막(164)은 제1 게이트 전극(166)의 바닥면 및 측벽을 따라 연장될 수 있다.
제1 게이트 전극(166)은 도전성 물질을 포함할 수 있다. 또한, 제1 게이트 전극(166)은 복수의 도전성 물질이 적층되어 형성될 수 있다. 예를 들어, 제1 게이트 전극(166)은 금속층을 포함할 수 있다. 예를 들어, 제1 게이트 전극(166)은 Ti, Ta, W, Al, Co 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 또한 예를 들어, 제1 게이트 전극(166)은 금속이 아닌, 실리콘 또는 실리콘 게르마늄 등으로 이루어질 수도 있다.
이러한 제1 게이트 전극(166)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 스페이서(132)에 인접하는 제1 게이트 구조체(G1)의 상면은 볼록할(convex) 수 있다. 예를 들어, 도 3에 도시된 것처럼, 제1 게이트 구조체(G1)는 제1 볼록한 상면(G1-US)을 포함할 수 있다. 제1 게이트 구조체(G1)의 제1 볼록한 상면(G1-US)은 제1 스페이서(132)의 측벽에 인접할 수 있다. 몇몇 실시예에서, 제1 게이트 구조체(G1)의 제1 볼록한 상면(G1-US)의 높이는, 제1 스페이서(132)로부터 멀어짐에 따라 증가할 수 있다.
제1 게이트 전극(166)은 게이트 트렌치(T1)를 채우는 제1 게이트 구조체(G1)의 일부이므로, 제1 스페이서(132)에 인접하는 제1 게이트 전극(166)의 상면은 볼록할 수 있다. 이에 따라, 제1 스페이서(132)에 인접하는 제1 게이트 전극(166)의 상면의 높이는, 제1 스페이서(132)로부터 멀어짐에 따라 증가할 수 있다.
제1 게이트 전극(166)의 상면과 제1 게이트 전극(166)의 측벽이 만나는 지점에서, 제1 게이트 전극(166)의 상면과 제1 게이트 전극(166)의 측벽은 제1 각(A1)을 형성할 수 있다. 몇몇 실시예에서, 도 3에 도시된 것처럼, 제1 각(A1)은 둔각일 수 있다.
몇몇 실시예에서, 제1 게이트 구조체(G1)의 제1 볼록한 상면(G1-US)은, 제1 게이트 전극(166)의 상면과 제1 게이트 절연막(164)의 상면에 걸쳐 형성될 수 있다. 예를 들어, 제1 게이트 절연막(164)이 제1 게이트 전극(166)의 측벽을 따라 연장되는 경우에, 제1 게이트 절연막(164)의 상면 또한 볼록할 수 있다.
도 2 및 도 3에서, 제1 게이트 전극(166)의 상면과 제1 게이트 절연막(164)의 상면은 연속적인 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 게이트 전극(166)과 제1 게이트 절연막(164) 사이의 식각 내성 차이에 의해, 제1 게이트 전극(166)의 상면과 제1 게이트 절연막(164)의 상면은 불연속적일 수도 있다.
제1 스페이서(132)의 상면은 제1 게이트 구조체(G1)의 측벽과 접촉할 수 있다. 예를 들어, 도 3에 도시된 것처럼, 제1 게이트 구조체(G1)의 측벽 상의 제1 지점(P1)에서, 제1 스페이서(132)의 상면과 제1 게이트 구조체(G1)가 접촉할 수 있다.
몇몇 실시예에서, 제1 스페이서(132)의 상면의 최하부의 높이는 제1 지점(P1)의 높이보다 낮을 수 있다. 예를 들어, 제1 스페이서(132)의 상면은 오목할(concave) 수 있다. 예를 들어, 도 3에 도시된 것처럼, 제1 스페이서(132)는 제1 오목한 상면(132-US)을 포함할 수 있다.
제1 지점(P1)에서, 제1 스페이서(132)의 측벽과 제1 스페이서(132)의 상면은 제2 각(A2)을 형성할 수 있다. 몇몇 실시예에서, 제2 각(A2)은 예각일 수 있다.
몇몇 실시예에서, 제1 게이트 구조체(G1)의 높이는 제1 스페이서(132)의 높이보다 높을 수 있다. 예를 들어, 제1 게이트 구조체(G1)의 최상부의 높이는, 제1 스페이서(132)의 최하부의 높이보다 높을 수 있다. 예를 들어, 도 2 및 도 3에 도시된 것처럼, 제1 게이트 구조체(G1)의 제1 높이(H1)는 제1 스페이서(132)의 제2 높이(H2)보다 높을 수 있다. 또한, 제1 게이트 구조체(G1)의 제1 높이(H1)는 제1 지점(P1)의 높이보다 높을 수 있다.
이에 따라, 제1 게이트 구조체(G1)의 제1 볼록한 상면(G1-US)의 최상부는, 제1 스페이서(132)의 제1 오목한 상면(132-US)의 최하부보다 높을 수 있다.
제1 캡핑 패턴(170)은 제1 게이트 구조체(G1) 및 제1 스페이서(132) 상에 형성될 수 있다. 예를 들어, 제1 캡핑 패턴(170)은 제1 게이트 구조체(G1)의 상면 및 제1 스페이서(132)의 상면을 덮을 수 있다. 제1 캡핑 패턴(170)은 제2 스페이서(134)에 의해 형성된 공간을 채울 수 있다.
제1 스페이서(132)에 인접하는 제1 게이트 구조체(G1)의 상면은 볼록할 수 있고, 제1 스페이서(132)의 상면은 오목할 수 있으므로, 제1 캡핑 패턴(170)의 바닥면은 물결 모양을 가질 수 있다. 예를 들어, 도 2에 도시된 것처럼, 제2 스페이서(134)의 측벽에 인접하는 제1 캡핑 패턴(170)의 바닥면은 물결 모양을 가질 수 있다.
제1 캡핑 패턴(170)은 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
제1 소오스 및 드레인 영역(140)은 기판(100) 상에서 제1 게이트 구조체(G1)의 측벽 상에 형성될 수 있다. 예를 들어, 도 2에 도시된 것처럼, 제1 소오스 및 드레인 영역(140)은 기판(100) 상에서 제2 스페이서(134)의 측벽 상에 형성될 수 있다.
제1 소오스 및 드레인 영역(140)은 제1 핀형 패턴(F1) 상에 형성된 에피택셜층을 포함할 수 있다. 또한, 제1 소오스 및 드레인 영역(140)은 기판(100)의 상면보다 위로 돌출된 상면을 포함하는 상승된 소오스 및 드레인 영역일 수도 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 소오스 및 드레인 영역(140)은 기판(100) 내에 형성된 불순물 영역일 수도 있다.
제1 층간 절연막(150)은 기판(100) 상에 형성될 수 있다. 또한, 제1 층간 절연막(150)은 제2 스페이서(134)의 측벽을 감쌀 수 있다.
도 2에서, 제1 캡핑 패턴(170)의 상면, 제2 스페이서(134)의 상면 및 제1 층간 절연막(150)의 상면은 동일 평면 상에 배치되는 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 층간 절연막(250)은 제1 층간 절연막(150) 상에 형성될 수 있다. 예를 들어, 제2 층간 절연막(250)은 제1 캡핑 패턴(170)의 상면, 제2 스페이서(134)의 상면 및 제1 층간 절연막(150)의 상면을 덮을 수 있다.
제1 층간 절연막(150) 및 제2 층간 절연막(250)은 예를 들어, 실리콘 산화물(SiO2), 실리콘 질화물(SiN), 실리콘 산질화물(SiON) 및 저유전율 물질 중 적어도 하나를 포함할 수 있다. 그러나, 몇몇 실시예에서, 제1 층간 절연막(150)은 제1 스페이서(132)와 다른 물질을 포함할 수 있다.
도 5는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 도 6은 도 5의 R2 부분을 확대한 확대도이다. 설명의 편의를 위해, 도 1 내지 도 4를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 5 및 도 6을 참조하면, 몇몇 실시예에 따른 반도체 장치는 컨택(180)을 더 포함한다.
컨택(180)은 제1 소오스 및 드레인 영역(140) 상에서 제1 소오스 및 드레인 영역(140)과 접촉할 수 있다. 또한, 컨택(180)은 제1 캡핑 패턴(170) 및 제2 스페이서(134)와 접촉할 수 있다. 그러나, 몇몇 실시예에서, 컨택(180)은 제1 스페이서(132)와 접촉하지 않을 수 있다.
컨택(180)은 예를 들어, 자기 정렬 컨택(SAC; Self Aligned Contact) 공정에 의해 형성될 수 있다. 이에 따라, 컨택(180)의 측벽은, 제1 캡핑 패턴(170)의 측벽 또는 제2 스페이서(134)의 측벽에 의해 정의될 수 있다. 이에 관하여는, 도 30에 관한 설명에서 자세히 후술한다.
몇몇 실시예에서, 제1 스페이서(132)는 저유전율(low-k) 물질을 포함할 수 있다. 이에 따라, 제1 스페이서(132)는 제1 게이트 전극(166)과 컨택(180) 사이의 기생 커패시턴스(parasitic capacitance)를 감소시킬 수 있다.
이하에서, 도 5 내지 도 8을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 효과를 설명한다.
도 7은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 효과를 설명하기 위한 단면도이다. 도 8은 도 7의 R3 부분을 확대한 확대도이다. 설명의 편의를 위해, 도 1 내지 도 4를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 7 및 도 8을 참조하면, 제1 스페이서(132)에 인접하는 제1 게이트 구조체(G1)의 상면은 첨점을 포함할 수 있다. 예를 들어, 제1 게이트 구조체(G1)의 상면은 오목할 수 있다. 즉, 제1 스페이서(132)에 인접하는 제1 게이트 전극(166)의 상면은 첨점을 포함할 수 있다.
첨점을 포함하는 게이트 전극은 누설 전류(leakage current)를 발생시키기 쉽다. 예를 들어, 첨점을 포함하는 도 7의 제1 게이트 전극(166)은, 컨택(180)과의 거리를 협소하게 만들어 누설 전류를 발생시키기 쉽다. 또한, 도 7의 제1 게이트 전극(166)의 첨점은, 뾰족한 형상으로 인하여 컨택(180)과의 사이에서 강한 자기장을 형성할 수 있다. 이들은 반도체 장치의 신뢰성을 저하시키는 원인이 된다.
그러나, 몇몇 실시예에 따른 반도체 장치에서, 스페이서에 인접하는 게이트 전극의 상면은 볼록하므로, 반도체 장치의 신뢰성이 개선될 수 있다.
예를 들어, 도 6에서 제1 게이트 전극(166)은 제1 볼록한 상면(G1-US)을 포함하므로, 도 6의 제1 게이트 전극(166)과 컨택(180) 사이의 제1 거리(D1)는, 도 8의 제1 게이트 전극(166)과 컨택(180) 사이의 제2 거리(D2)보다 클 수 있다. 즉, 몇몇 실시예에 따른 반도체 장치는, 게이트 전극과 컨택 사이에서 충분한 거리를 확보하여 누설 전류를 감소시킬 수 있다.
또한, 도 6의 제1 게이트 전극(166)은 뽀족한 형상의 첨점을 포함하지 않으므로, 게이트 전극의 첨점에서 발생되는 강한 자기장의 형성을 방지할 수 있다.
다시 도 7 및 도 8을 참조하면, 제1 스페이서(132)의 상면은 제1 게이트 구조체(G1)의 상면보다 높을 수 있다. 이러한 경우에, 제1 게이트 전극(166)과 컨택(180) 사이에서 누설 전류가 발생되기 쉽다.
예를 들어, 제1 스페이서(132)가 실리콘 산화물(SiO2)을 포함하고, 제2 스페이서(134)가 실리콘 질화물(SiN)을 포함하는 경우에, 제1 스페이서(132)는 제2 스페이서(134)보다 식각 내성이 작을 수 있다. 이에 따라, 예를 들어, 후술되는 컨택홀(도 30의 CH)을 형성하는 과정에서, 제1 스페이서(132)는 제2 스페이서(134)보다 식각되기 쉽다. 이는 제1 게이트 전극(166)과 컨택(180) 사이의 거리를 협소하게 하는 원인이 될 수 있다.
그러나, 몇몇 실시예에 따른 반도체 장치의 제1 스페이서(132)의 상면은 제1 게이트 구조체(G1)의 상면보다 낮을 수 있다. 예를 들어, 도 5 및 도 6의 제1 스페이서(132)의 상면은, 제1 게이트 구조체(G1)의 상면보다 낮을 수 있다. 이에 따라, 컨택홀(도 30의 CH)을 형성하는 과정에서, 제1 스페이서(132)는 식각되지 않을 수 있다.
도 9는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 4를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 9를 참조하면, 몇몇 실시예에 따른 반도체 장치의 제1 게이트 전극(166)은 다중막으로 형성될 수 있다.
예를 들어, 제1 게이트 전극(166)은 제1 도전막(167) 및 제2 도전막(168)을 포함할 수 있다.
제1 게이트 전극(166)의 제1 도전막(167)은 게이트 트렌치(T1)의 바닥면 및 측벽을 따라 연장될 수 있다. 예를 들어, 제1 도전막(167)은 제1 게이트 절연막(164)의 프로파일을 따라 연장될 수 있다.
제1 도전막(167)은 일함수를 조절할 수 있다. 제1 게이트 전극(166)의 제2 도전막(168)은 제1 도전막(167)에 의해 형성된 공간을 채울 수 있다.
제1 도전막(167)은 예를 들어, TiN, TaN, TiC, TaC, TiAlC 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 제2 도전막(168)은 예를 들어, W 또는 Al을 포함할 수 있다.
도 10은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 4를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 10을 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 제2 스페이서(134)의 상면은 오목할 수 있다. 또한, 제2 스페이서(134)의 높이는 제1 게이트 구조체(G1)의 높이보다 낮을 수 있다.
도 10에서, 제1 스페이서(132)의 상면과 제2 스페이서(134)의 상면은 연속적인 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제1 스페이서(132)와 제2 스페이서(134) 사이의 식각 내성 차이에 의해, 제1 스페이서(132)의 상면과 제2 스페이서(134)의 상면은 불연속적일 수도 있다. 또한, 제2 스페이서(134)의 상면은 제1 층간 절연막(150)의 측벽과 접촉할 수 있다.
이러한 경우에, 제1 캡핑 패턴(170)은 제1 게이트 구조체(G1)의 상면 및 제1 스페이서(132)의 상면뿐만 아니라, 제2 스페이서(134)의 상면도 덮을 수도 있다. 이에 따라, 제1 캡핑 패턴(170)은 제1 층간 절연막(150)에 의해 형성된 공간을 채울 수 있다.
도 11은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다. 설명의 편의를 위해, 도 1 내지 도 4를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 11을 참조하면, 몇몇 실시예에 따른 반도체 장치는 제1 캡핑 패턴(170)을 포함하지 않는다.
이에 따라, 제2 층간 절연막(250)은 제1 게이트 구조체(G1)의 상면 및 제1 스페이서(132)의 상면을 덮을 수 있다.
제1 스페이서(132)에 인접하는 제1 게이트 구조체(G1)의 상면은 볼록할 수 있고, 제1 스페이서(132)의 상면은 오목할 수 있으므로, 제2 층간 절연막(250)의 바닥면은 물결 모양을 가질 수 있다. 예를 들어, 도시된 것처럼, 제2 스페이서(134)의 측벽에 인접하는 제2 층간 절연막(250)의 바닥면은 물결 모양을 가질 수 있다.
도 12는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 13은 도 12의 A-A' 및 C-C'를 따라 절단한 단면도이다. 도 14a는 도 13의 R4 부분을 확대한 확대도이다. 도 14b는 도 13의 R5 부분을 확대한 확대도이다. 설명의 편의를 위해, 도 1 내지 도 4를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 12 내지 도 14b를 참조하면, 몇몇 실시예에 따른 반도체 장치에서, 기판(100)은 제1 영역(I) 및 제2 영역(II)을 포함한다.
제1 영역(I)과 제2 영역(II)은 서로 이격된 영역일 수도 있고, 서로 연결된 영역일 수도 있다.
몇몇 실시예에 따른 반도체 장치에서, 제1 영역(I) 및 제2 영역(II)에는, 서로 다른 도전형의 트랜지스터가 형성될 수도 있다. 예를 들어, 제1 영역(I)은 NMOS 트랜지스터가 형성되는 영역일 수 있고, 제2 영역(II)은 PMOS 트랜지스터가 형성되는 영역일 수 있다. 반대로, 제1 영역(I)은 PMOS 트랜지스터가 형성되는 영역일 수 있고, 제2 영역(II)은 NMOS 트랜지스터가 형성되는 영역일 수도 있다.
기판(100)의 제1 영역(I)은 도 1 내지 도 4를 이용하여 설명한 것과 실질적으로 동일하므로, 이하에서 자세한 설명은 생략한다.
기판(100)의 제2 영역(II)에는 제2 게이트 구조체(G2), 제3 스페이서(232), 제4 스페이서(234), 제2 소오스 및 드레인 영역(240), 제2 캡핑 패턴(270), 제3 층간 절연막(350) 및 제4 층간 절연막(450)이 형성될 수 있다.
제2 영역(II)에서, 기판(100)은 제2 핀형 패턴(F2)을 포함할 수 있다. 제2 핀형 패턴(F2)은, 기판(100)의 상부로부터 돌출되어 길게 연장될 수 있다. 제1 핀형 패턴(F1)과 제2 핀형 패턴(F2)은 서로 동일한 방향으로 연장될 수도 있고, 서로 다른 방향으로 연장될 수도 있다.
제2 게이트 구조체(G2)는 기판(100) 상에 형성될 수 있다. 예를 들어, 제2 게이트 구조체(G2)는, 제2 핀형 패턴(F2) 상에서 제2 핀형 패턴(F2)과 교차할 수 있다.
제3 스페이서(232)는 제2 게이트 구조체(G2)의 측벽 상에 형성될 수 있다. 또한, 제3 스페이서(232)는 제2 게이트 구조체(G2)와 직접(directly) 접촉할 수 있다.
제4 스페이서(234)는 제3 스페이서(232)의 측벽 상에 형성될 수 있다.
제2 게이트 구조체(G2)는 제2 계면막(262), 제2 게이트 절연막(264) 및 제2 게이트 전극(266)을 포함할 수 있다.
제3 스페이서(232)에 인접하는 제2 게이트 구조체(G2)의 상면은 볼록할(convex) 수 있다. 예를 들어, 도 14b에 도시된 것처럼, 제2 게이트 구조체(G2)는 제2 볼록한 상면(G2-US)을 포함할 수 있다. 제2 게이트 구조체(G2)의 제2 볼록한 상면(G2-US)은 제3 스페이서(232)의 측벽에 인접할 수 있다. 몇몇 실시예에서, 제2 게이트 구조체(G2)의 제2 볼록한 상면(G2-US)의 높이는, 제2 스페이서(232)로부터 멀어짐에 따라 증가하다가 감소할 수 있다.
제2 게이트 전극(266)의 상면과 제2 게이트 전극(266)의 측벽이 만나는 지점에서, 제2 게이트 전극(266)의 상면과 제2 게이트 전극(266)의 측벽은 제3 각(A3)을 형성할 수 있다. 몇몇 실시예에서, 도 14b에 도시된 것처럼, 제3 각(A3)은 예각일 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제3 각(A3)은 둔각일 수도 있다.
그러나, 몇몇 실시예에서, 제3 각(A3)은 제1 각(A1)보다 작을 수 있다. 예를 들어, 제2 볼록한 상면(G2-US)의 곡률 반경은 제1 볼록한 상면(G1-US)의 곡률 반경보다 작을 수 있다.
몇몇 실시예에서, 제2 게이트 구조체(G2)의 제2 볼록한 상면(G2-US)은, 제2 게이트 전극(266)의 상면과 제2 게이트 절연막(264)의 상면에 걸쳐 형성될 수 있다.
도 13 및 도 14b에서, 제1 게이트 전극(166)의 상면과 제1 게이트 절연막(164)의 상면은 연속적인 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제3 스페이서(232)의 상면은 제2 게이트 구조체(G2)의 측벽과 접촉할 수 있다. 예를 들어, 도 14b에 도시된 것처럼, 제2 게이트 구조체(G2)의 측벽 상의 제2 지점(P2)에서, 제3 스페이서(232)의 상면과 제2 게이트 구조체(G2)가 접촉할 수 있다.
몇몇 실시예에서, 제3 스페이서(232)의 상면의 최하부의 높이는 제2 지점(P2)의 높이보다 낮을 수 있다. 예를 들어, 제3 스페이서(232)의 상면은 오목할(concave) 수 있다. 예를 들어, 도 14b에 도시된 것처럼, 제3 스페이서(232)는 제2 오목한 상면(232-US)을 포함할 수 있다.
제2 지점(P2)에서, 제3 스페이서(232)의 측벽과 제3 스페이서(232)의 상면은 제4 각(A4)을 형성할 수 있다. 몇몇 실시예에서, 제4 각(A4)은 예각일 수 있다.
그러나, 몇몇 실시예에서, 제4 각(A4)은 제2 각(A2)보다 클 수 있다. 예를 들어, 제2 오목한 상면(232-US)의 곡률 반경은 제1 오목한 상면(132-US)의 곡률 반경보다 클 수 있다.
몇몇 실시예에서, 제2 게이트 구조체(G2)의 높이는 제3 스페이서(232)의 높이보다 높을 수 있다. 예를 들어, 제1 게이트 구조체(G1)의 최상부의 높이는, 제1 스페이서(132)의 최하부의 높이보다 높을 수 있다. 예를 들어, 도 13 및 도 14b에 도시된 것처럼, 제2 게이트 구조체(G2)의 제3 높이(H3)는 제3 스페이서(232)의 제4 높이(H4)보다 높을 수 있다. 또한, 제2 게이트 구조체(G2)의 제3 높이(H3)는 제2 지점(P2)의 높이보다 높을 수 있다.
이에 따라, 제2 게이트 구조체(G2)의 제2 볼록한 상면(G2-US)의 최상부는, 제3 스페이서(232)의 제2 오목한 상면(232-US)의 최하부보다 높을 수 있다.
그러나, 몇몇 실시예에서, 제2 게이트 구조체(G2)의 제3 높이(H3)는 제1 게이트 구조체(G1)의 제1 높이(H1)보다 높을 수 있다. 또한, 몇몇 실시예에서, 제3 스페이서(232)의 제4 높이는 제1 스페이서(132)의 제2 높이(H2)보다 높을 수 있다.
제2 캡핑 패턴(270)은 제2 게이트 구조체(G2) 및 제3 스페이서(232) 상에 형성될 수 있다.
제3 스페이서(232)에 인접하는 제2 게이트 구조체(G2)의 상면은 볼록할 수 있고, 제3 스페이서(232)의 상면은 오목할 수 있으므로, 제2 캡핑 패턴(270)의 바닥면은 물결 모양을 가질 수 있다. 예를 들어, 도 13에 도시된 것처럼, 제3 스페이서(232)의 측벽에 인접하는 제2 캡핑 패턴(270)의 바닥면은 물결 모양을 가질 수 있다.
제2 소오스 및 드레인 영역(240)은 기판(100) 상에서 제2 게이트 구조체(G2)의 측벽 상에 형성될 수 있다.
제3 층간 절연막(350)은 기판(100) 상에 형성될 수 있다. 또한, 제3 층간 절연막(350)은 제4 스페이서(234)의 측벽을 감쌀 수 있다.
제4 층간 절연막(450)은 제3 층간 절연막(350) 상에 형성될 수 있다. 예를 들어, 제4 층간 절연막(450)은 제2 캡핑 패턴(270)의 상면, 제3 스페이서(232)의 상면 및 제3 층간 절연막(350)의 상면을 덮을 수 있다.
이하에서, 도 5 및 도 15 내지 도 32를 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명한다.
도 15 내지 도 30은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 14b를 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 15를 참조하면, 기판(100) 상에 더미 게이트 구조체(DG)를 형성한다.
먼저, 기판(100) 상에 제1 핀형 패턴(F1)을 형성할 수 있다. 제1 핀형 패턴(F1)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수도 있다.
이어서, 기판(100) 및 제1 핀형 패턴(F1) 상에 절연막 및 도전막을 차례로 형성하고, 상기 절연막 및 상기 도전막을 패터닝하여, 제1 핀형 패턴(F1)과 교차하는 더미 게이트 절연막(122) 및 더미 게이트 전극(124)을 형성할 수 있다. 이에 따라, 더미 게이트 절연막(122) 및 더미 게이트 전극(124)을 포함하는 더미 게이트 구조체(DG)가 형성될 수 있다.
도 16을 참조하면, 더미 게이트 구조체(DG)의 측벽 상에 제1 스페이서(132) 및 제2 스페이서(134)를 형성한다.
제1 스페이서(132)는 더미 게이트 구조체(DG)의 양 측벽 상에 형성될 수 있다. 제2 스페이서(134)는 제1 스페이서(132)의 측벽 상에 형성될 수 있다.
제1 스페이서(132) 및 제2 스페이서(134)는 각각 단일막인 것으로 도시되었지만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니고, 제1 스페이서(132) 및 제2 스페이서(134)는 각각 다중막으로 형성될 수도 있다.
제1 스페이서(132) 및 제2 스페이서(134)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다. 몇몇 실시예에서, 제1 스페이서(132)는 실리콘 산화물을 포함할 수 있고, 제2 스페이서(134)는 실리콘 질화물을 포함할 수 있다.
도 17을 참조하면, 기판(100) 상에 제1 소오스 및 드레인 영역(140)을 형성한다.
제1 소오스 및 드레인 영역(140)은 기판(100) 상에서 제1 게이트 구조체(G1)의 측벽 상에 형성될 수 있다.
예를 들어, 제1 소오스 및 드레인 영역(140)은 제1 핀형 패턴(F1) 상에 형성된 에피택셜층을 포함할 수 있다. 또한, 제1 소오스 및 드레인 영역(140)은 기판(100)의 상면보다 위로 돌출된 상면을 포함하는 상승된 소오스 및 드레인 영역일 수도 있다.
예를 들어, 제1 게이트 구조체(G1), 제1 스페이서(132) 및 제2 스페이서(134)를 식각 마스크로 이용하는 식각 공정을 이용하여, 제1 핀형 패턴(F1)의 일부를 식각할 수 있다. 이어서, 에피택셜 성장(epitaxial growth)을 이용하여, 식각된 제1 핀형 패턴(F1) 내에 제1 소오스 및 드레인 영역(140)을 형성할 수 있다.
도 18을 참조하면, 기판(100) 상에 제1 층간 절연막(150)을 형성한다.
제1 층간 절연막(150)은 제2 스페이서(134)의 측벽을 감싸도록 형성될 수 있다. 예를 들어, 도 17의 결과물 상에 제1 층간 절연막(150)을 형성하고, 평탄화 공정을 수행할 수 있다. 평탄화 공정은 예를 들어, 화학적 기계적 연마(CMP; Chemical Mechanical Polishing) 공정을 포함할 수 있다.
이에 따라, 더미 게이트 구조체(DG)의 상면, 제2 스페이서(134)의 상면 및 제1 층간 절연막(150)의 상면은 동일 평면 상에 배치될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 19를 참조하면, 더미 게이트 구조체(DG)를 제거한다.
이에 따라, 더미 게이트 구조체(DG)가 제거된 영역에 게이트 트렌치(T1)가 형성될 수 있다. 즉, 제1 스페이서(132)의 측벽 및 제1 핀형 패턴(F1)의 상면에 의해 정의되는 게이트 트렌치(T1)가 형성될 수 있다.
도 20을 참조하면, 게이트 트렌치(T1) 내에 제1 계면막(162), 제1 게이트 절연막(164) 및 제1 게이트 전극(166)을 차례로 형성한다.
먼저, 게이트 트렌치(T1)의 바닥면을 따라 연장되는 제1 계면막(162)이 형성될 수 있다. 이어서, 제1 층간 절연막(150)의 상면, 제2 스페이서(134)의 상면, 제1 스페이서(132)의 상면, 제1 스페이서(132)의 측벽 및 제1 계면막(162)의 상면의 프로파일을 따라 연장되는 제1 게이트 절연막(164)이 형성될 수 있다.
이어서, 제1 게이트 절연막(164) 상에 제1 게이트 전극(166)이 형성될 수 있다. 제1 게이트 전극(166)은 제1 게이트 절연막(164)에 의해 형성된 공간을 채울 수 있다.
도 21 및 도 22를 참조하면, 제1 스페이서(132)보다 제1 게이트 구조체(G1)에 대해 더 큰 식각률을 갖는 제1 식각 공정을 수행한다.
상기 제1 식각 공정은, 제1 게이트 구조체(G1) 상면이 제1 스페이서(132)의 상면보다 낮아질 때까지 수행될 수 있다. 이에 따라, 도시된 것처럼, 제1 게이트 구조체(G1)의 제5 높이(H11)는 제1 스페이서(132)의 높이보다 낮아질 수 있다.
그러나, 몇몇 실시예에서, 제1 식각 공정이 수행되는 동안, 제2 스페이서(134) 및 제1 층간 절연막(150)은 식각되지 않을 수 있다.
상기 제1 식각 공정은 예를 들어, 반응 이온 식각(RIE; reactive ion etching) 공정 또는 습식 식각 공정을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
그러나, 식각 공정의 특성에 의해, 제1 스페이서(132)에 인접하는 제1 게이트 구조체(G1)의 상면은 첨점을 포함할 수 있다. 예를 들어, 도 22에 도시된 것처럼, 상기 제1 식각 공정이 수행된 후에, 제1 게이트 구조체(G1)의 상면은 오목할 수 있다.
즉, 제1 스페이서(132)에 인접하는 제1 게이트 전극(166)의 상면은 첨점을 포함할 수 있다. 예를 들어, 제1 게이트 전극(166)의 상면과 제1 게이트 전극(166)의 측벽이 만나는 지점에서, 제1 게이트 전극(166)의 상면과 제1 게이트 전극(166)의 측벽은 예각인 제5 각(A11)을 형성할 수 있다.
도 23 및 도 24를 참조하면, 상기 제1 식각 공정을 수행한 후에, 제1 게이트 구조체(G1)보다 제1 스페이서(132)에 대해 더 큰 식각률을 갖는 제2 식각 공정을 수행한다.
상기 제2 식각 공정은, 제1 스페이서(132)의 상면이 제1 게이트 구조체(G1)의 측벽과 접촉할 때까지 수행될 수 있다. 이에 따라, 도시된 것처럼, 제1 게이트 구조체(G1)의 측벽 상의 제3 지점(P11)에서, 제1 스페이서(132)의 상면과 제1 게이트 구조체(G1)가 접촉할 수 있다.
상기 제2 식각 공정은 예를 들어, 반응 이온 식각(RIE; reactive ion etching) 공정 또는 습식 식각 공정을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 상기 제2 식각 공정은, 제1 스페이서(132)의 상면이 제1 게이트 구조체(G1)의 상면보다 낮아질 때까지 수행될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
상기 제2 식각 공정에 의해, 제1 게이트 전극(166)의 첨점은 완만해질 수 있다. 예를 들어, 제1 게이트 전극(166)의 상면과 제1 게이트 전극(166)의 측벽이 만나는 지점에서, 제1 게이트 전극(166)의 상면과 제1 게이트 전극(166)의 측벽은, 도 22의 제5 각(A11)보다 큰 제6 각(A12)을 형성할 수 있다.
도 24에서, 제6 각(A12)은 예각인 것으로 도시되었으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 예를 들어, 제2 식각 공정의 식각률에 따라, 제6 각(A12)은 직각 또는 둔각일 수도 있다.
또한, 식각 공정의 특성에 의해, 제1 스페이서(132)의 상면은 오목할 수 있다. 이에 따라, 제1 스페이서(132)의 상면의 최하부의 높이는 제3 지점(P11)의 높이보다 낮을 수 있다. 예를 들어, 도 24에 도시된 것처럼, 제1 스페이서(132)의 제6 높이(H21)는 제3 지점(P11)의 높이보다 낮을 수 있다. 또한, 예를 들어, 제3 지점(P11)에서, 제1 스페이서(132)의 측벽과 제1 스페이서(132)의 상면은 예각인 제7 각(A21)을 형성할 수 있다.
도 25 및 도 26을 참조하면, 상기 제2 식각 공정을 수행한 후에에, 제1 스페이서(132)보다 제1 게이트 구조체(G1)에 대해 더 큰 식각률을 갖는 제3 식각 공정을 수행한다.
상기 제3 식각 공정은 상기 제1 식각 공정과 유사할 수 있다. 이에 따라, 제1 게이트 구조체(G1)의 제7 높이(H12)는, 도 22의 제1 게이트 구조체(G1)의 제5 높이(H11)보다 낮아질 수 있다. 또한, 도시된 것처럼, 제1 게이트 구조체(G1)의 제7 높이(H12)는 제1 스페이서(132)의 높이보다 낮아질 수 있다.
식각 공정의 특성에 의해, 제1 스페이서(132)에 인접하는 제1 게이트 구조체(G1)의 상면은 첨점을 포함할 수 있다. 예를 들어, 도 26에 도시된 것처럼, 상기 제3 식각 공정이 수행된 후에, 제1 게이트 구조체(G1)의 상면은 오목할 수 있다.
그러나, 제1 게이트 전극(166)의 첨점은 완만해질 수 있다. 예를 들어, 제1 게이트 전극(166)의 상면과 제1 게이트 전극(166)의 측벽이 만나는 지점에서, 제1 게이트 전극(166)의 상면과 제1 게이트 전극(166)의 측벽은, 도 22의 제5 각(A11)보다 큰 제8 각(A13)을 형성할 수 있다.
그러나, 몇몇 실시예에서, 상기 제3 식각 공정은 생략될 수도 있다.
도 27 및 도 28을 참조하면, 상기 제3 식각 공정을 수행한 후에, 제1 게이트 구조체(G1)보다 제1 스페이서(132)에 대해 더 큰 식각률을 갖는 제4 식각 공정을 수행한다.
상기 제4 식각 공정은 상기 제2 식각 공정과 유사할 수 있다. 이에 따라, 제1 스페이서(132)의 제8 높이(H22)는, 도 24의 제1 스페이서(132)의 제6 높이(H21)보다 낮아질 수 있다. 또한, 도시된 것처럼, 제1 게이트 구조체(G1)의 측벽 상의 제4 지점(P12)에서, 제1 스페이서(132)의 상면과 제1 게이트 구조체(G1)가 접촉할 수 있다.
몇몇 실시예에서, 상기 제4 식각 공정은, 제1 스페이서(132)의 상면이 제1 게이트 구조체(G1)의 상면보다 낮아질 때까지 수행될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
상기 제4 식각 공정에 의해, 제1 게이트 전극(166)의 첨점은 더욱 완만해질 수 있다. 예를 들어, 제1 게이트 전극(166)의 상면과 제1 게이트 전극(166)의 측벽이 만나는 지점에서, 제1 게이트 전극(166)의 상면과 제1 게이트 전극(166)의 측벽은, 도 24의 제6 각(A12)보다 큰 제9 각(A14)을 형성할 수 있다. 예를 들어, 제9 각(A14)은 둔각일 수 있다.
또한, 식각 공정의 특성에 의해, 제1 스페이서(132)의 상면은 오목할 수 있다. 이에 따라, 제1 스페이서(132)의 상면의 최하부의 높이는 제4 지점(P12)의 높이보다 낮을 수 있다. 예를 들어, 도 28에 도시된 것처럼, 제1 스페이서(132)의 제8 높이(H22)는 제4 지점(P12)의 높이보다 낮을 수 있다. 또한, 예를 들어, 제4 지점(P12)에서, 제1 스페이서(132)의 측벽과 제1 스페이서(132)의 상면은 예각인 제10 각(A22)을 형성할 수 있다. 몇몇 실싱예에서, 제10 각(A22)은 도 24의 제7 각(A21)보다 작을 수 있다.
그러나, 몇몇 실시예에서, 상기 제4 식각 공정은 생략될 수도 있다.
도 29를 참조하면, 제1 게이트 구조체(G1) 및 제1 스페이서(132) 상에 제1 캡핑 패턴(170)을 형성한다.
제1 캡핑 패턴(170)은 제2 스페이서(134)에 의해 형성된 공간을 채울 수 있다. 예를 들어, 도 27 및 도 28에 따른 결과물 상에 제1 캡핑 패턴(170)을 형성하고, 평탄화 공정을 수행할 수 있다. 평탄화 공정은 예를 들어, 화학적 기계적 연마(CMP) 공정을 포함할 수 있다. 이에 따라, 제1 게이트 구조체(G1)의 상면 및 제1 스페이서(132)의 상면을 덮는 제1 캡핑 패턴(170)을 형성할 수 있다.
이어서, 제1 층간 절연막(150) 상에 제2 층간 절연막(250)을 형성한다.
예를 들어, 제1 캡핑 패턴(170)의 상면, 제2 스페이서(134)의 상면 및 제1 층간 절연막(150)의 상면을 덮는 제2 층간 절연막(250)이 형성될 수 있다.
도 30을 참조하면, 제1 소오스 및 드레인 영역(140)의 일부를 노출시키는 컨택홀(CH)을 형성한다.
예를 들어, 제1 층간 절연막(150)의 일부 및 제2 층간 절연막(250)의 일부가 식각되어, 제1 소오스 및 드레인 영역(140)의 일부를 노출시키는 컨택홀(CH)이 형성될 수 있다.
컨택홀(CH)을 형성하는 과정에서, 도시된 것처럼, 제1 캡핑 패턴(170)의 일부 및 제2 스페이서(134)의 일부가 식각될 수도 있다. 예를 들어, 컨택홀(CH)을 형성하기 위한 식각 공정의 오정렬(misalignment) 등에 의해, 제1 캡핑 패턴(170)의 일부 및 제2 스페이서(134)의 일부가 식각될 수 있다. 그러나, 몇몇 실시예에서, 제1 스페이서(132)는 식각되지 않고 보호될 수 있다.
이에 따라, 몇몇 실시예에서, 제2 층간 절연막(250)의 측벽, 제1 캡핑 패턴(170)의 측벽 및 제2 스페이서(134)의 측벽에 의해 정의되는 컨택홀(CH)이 형성될 수 있다.
이어서, 도 5를 참조하면, 컨택홀(CH) 내에 컨택(180)을 형성한다.
이에 따라, 제1 소오스 및 드레인 영역(140) 상에서 제1 소오스 및 드레인 영역(140)과 접촉하는 컨택(180)이 형성될 수 있다.
그러나, 몇몇 실시예에서, 컨택(180)은 제1 스페이서(132)와 접촉하지 않을 수 있다.
도 31 및 도 32는 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 30을 이용하여 설명한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
참고적으로, 도 31 및 도 32는 도 20 이후의 공정을 설명하기 위한 도면이다.
도 31을 참조하면, 도 20에 따른 결과물 상에 평탄화 공정을 수행할 수 있다. 평탄화 공정은 예를 들어, 제1 층간 절연막(150)의 상면이 노출될 때까지 수행될 수 있다.
평탄화 공정은 예를 들어, 화학적 기계적 연마(CMP) 공정을 포함할 수 있다.
이에 따라, 제1 게이트 구조체(G1)의 상면, 제2 스페이서(134)의 상면, 제1 스페이서(132)의 상면 및 제1 층간 절연막(150)의 상면은 동일 평면 상에 배치될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 32를 참조하면, 제1 게이트 구조체(G1)보다 제1 스페이서(132)에 대해 더 큰 식각률을 갖는 제5 식각 공정을 수행한다.
상기 제5 식각 공정은 상기 제2 식각 공정과 유사할 수 있다.
상기 제5 식각 공정에 의해, 제1 게이트 전극(166)의 첨점은 완만해질 수 있다. 또한, 제1 스페이서(132)의 상면은 제1 게이트 구조체(G1)의 상면보다 낮을 수 있다.
또한, 식각 공정의 특성에 의해, 제1 스페이서(132)의 상면은 오목할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 필드 절연막
132: 제1 스페이서 134: 제2 스페이서
140: 소오스 및 드레인 영역 150: 제1 층간 절연막
162: 제1 계면막 164: 제1 게이트 절연막
166: 제1 게이트 전극 170: 제1 캡핑 패턴
250: 제2 층간 절연막 F1: 제1 핀형 패턴
G1: 제1 게이트 구조체

Claims (20)

  1. 기판;
    상기 기판 상에, 게이트 트렌치를 정의하는 제1 스페이서; 및
    상기 게이트 트렌치 내의 게이트 전극을 포함하고,
    상기 제1 스페이서에 인접하는 상기 게이트 전극의 상면의 높이는, 상기 제1 스페이서로부터 멀어짐에 따라 증가하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 스페이서에 인접하는 상기 게이트 전극의 상면은 볼록한(convex) 반도체 장치.
  3. 제 1항에 있어서,
    상기 제1 스페이서의 상면의 높이는, 상기 게이트 전극으로부터 멀어짐에 따라 감소하다가 증가하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 스페이서의 상면은 상기 게이트 전극의 측벽과 접촉하는 반도체 장치.
  5. 제 1항에 있어서,
    상기 게이트 전극의 상면 및 상기 제1 스페이서의 상면을 덮는 캡핑 패턴을 더 포함하는 반도체 장치.
  6. 제 1항에 있어서,
    상기 제1 스페이서의 측벽 상의 제2 스페이서를 더 포함하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 제2 스페이서의 상면은 상기 게이트 전극의 상면보다 높은 반도체 장치.
  8. 제 6항에 있어서,
    상기 제2 스페이서의 상면은 상기 게이트 전극의 상면보다 낮은 반도체 장치.
  9. 제 6항에 있어서,
    상기 제2 스페이서의 상면은 오목한 반도체 장치.
  10. 제 6항에 있어서,
    상기 제1 스페이서는 실리콘 산화물을 포함하고,
    상기 제2 스페이서는 실리콘 질화물을 포함하는 반도체 장치.
  11. 기판;
    상기 기판 상의 게이트 구조체; 및
    상기 게이트 구조체의 측벽 상의 스페이서를 포함하고,
    상기 게이트 구조체는 볼록한 상면을 포함하고,
    상기 스페이서는 오목한 상면을 포함하는 반도체 장치.
  12. 제 11항에 있어서,
    상기 게이트 구조체는, 게이트 전극 및 상기 게이트 전극과 상기 기판 사이의 게이트 절연막을 포함하는 반도체 장치.
  13. 제 12항에 있어서,
    상기 게이트 절연막은, 상기 게이트 전극의 바닥면 및 측벽을 따라 연장되는 반도체 장치.
  14. 제 11항에 있어서,
    상기 게이트 구조체의 상기 볼록한 상면의 최상부는, 상기 스페이서의 상기 오목한 상면의 최하부보다 높은 반도체 장치.
  15. 제 11항에 있어서,
    상기 게이트 구조체의 상기 볼록한 상면은, 상기 스페이서의 측벽에 인접하는 반도체 장치.
  16. 제 11항에 있어서,
    상기 게이트 구조체의 상면 및 상기 스페이서의 상면을 덮는 캡핑 패턴을 더 포함하고,
    상기 캡핑 패턴의 바닥면은 물결 모양을 갖는 반도체 장치.
  17. 기판;
    상기 기판 상의 게이트 구조체; 및
    상기 게이트 구조체의 측벽 상의 스페이서를 포함하고,
    상기 스페이서의 상면은 제1 지점에서 상기 게이트 구조체의 측벽과 접촉하고,
    상기 스페이서의 상면의 최하부의 높이는 상기 제1 지점의 높이보다 낮은 반도체 장치.
  18. 제 17항에 있어서,
    상기 스페이서의 상면은 오목한 반도체 장치.
  19. 제 17항에 있어서,
    상기 제1 지점에서, 상기 스페이서의 측벽과 상기 스페이서의 상면은 예각을 형성하는 반도체 장치.
  20. 기판 상에, 게이트 트렌치를 정의하는 스페이서를 형성하고,
    상기 기판 상에, 상기 게이트 트렌치를 채우는 게이트 구조체를 형성하고,
    상기 스페이서보다 상기 게이트 구조체에 대해 더 큰 식각률을 갖는 제1 식각 공정을 수행하고,
    상기 제1 식각 공정을 수행한 후에, 상기 게이트 구조체보다 상기 스페이서에 대해 더 큰 식각률을 갖는 제2 식각 공정을 수행하는 것을 포함하는 반도체 장치의 제조 방법.
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