CN109390340A - 半导体存储器件 - Google Patents

半导体存储器件 Download PDF

Info

Publication number
CN109390340A
CN109390340A CN201810901544.3A CN201810901544A CN109390340A CN 109390340 A CN109390340 A CN 109390340A CN 201810901544 A CN201810901544 A CN 201810901544A CN 109390340 A CN109390340 A CN 109390340A
Authority
CN
China
Prior art keywords
layer
groove
electrode
storage unit
semiconductor storage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201810901544.3A
Other languages
English (en)
Other versions
CN109390340B (zh
Inventor
金熙中
赵珉熙
金奉秀
金俊秀
山田悟
李元锡
黄有商
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN109390340A publication Critical patent/CN109390340A/zh
Application granted granted Critical
Publication of CN109390340B publication Critical patent/CN109390340B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28088—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a composite, e.g. TiN
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Non-Volatile Memory (AREA)

Abstract

提供了半导体存储器件。一种半导体存储器件包括在第一沟槽中的隔离层和在隔离层上的第一栅电极部分。该半导体存储器件包括在第二沟槽中的第二栅电极部分。在一些实施方式中，第二栅电极部分在一方向上比第一栅电极部分宽。而且，在一些实施方式中，第二沟槽的上部区域比第二沟槽的下部区域在所述方向上与第一沟槽间隔开更大的距离。还提供了形成半导体存储器件的相关方法。

Description

半导体存储器件
技术领域
本公开涉及半导体存储器件。
背景技术
由于其小尺寸、多功能和/或低成本特性，半导体器件被认为是电子产业中的重要元件。半导体器件(诸如半导体存储器件)的更高集成可有利于满足消费者对优良性能和低廉价格的需求。就半导体存储器件而言，增加的集成可以是特别有利的，因为其集成会是决定产品价格的重要因素。然而，用于增加图案精细度的极端昂贵的工艺设备会对为半导体存储器件增加集成设定实际限制。为了克服这样的限制，已经进行了关于用来增加半导体器件的集成密度的新技术的各种研究。
发明内容
本发明构思的一些实施方式提供了具有增加的集成密度和改善的电特性的半导体存储器件及其制造方法。
根据本发明构思的一些实施方式，一种半导体存储器件可以包括衬底。该半导体存储器件可以包括限定衬底的有源区域的器件隔离层。该半导体存储器件可以包括栅极线结构，栅极线结构包括埋入衬底的沟槽中以跨越有源区域的栅极绝缘层和栅电极。沟槽可以包括在器件隔离层上的第一沟槽部分和在有源区域上的第二沟槽部分。而且，在第二沟槽部分中，栅极绝缘层可以重叠栅电极的顶表面。
根据本发明构思的一些实施方式，一种半导体存储器件可以包括衬底。该半导体存储器件可以包括限定衬底的有源区域的器件隔离层。该半导体存储器件可以包括埋入衬底中的沟槽中以跨越有源区域的栅极线结构。栅极线结构可以包括沟槽中的栅极绝缘层和栅电极。栅电极可以包括在器件隔离层上的第一电极部分和在有源区域上的第二电极部分。而且，第二电极部分可以比第一电极部分宽。
根据本发明构思的一些实施方式，一种形成半导体存储器件的方法包括在衬底中形成器件隔离层以限定有源区域。该方法可以包括形成跨越有源区域的沟槽。沟槽可以包括暴露器件隔离层的第一沟槽部分和暴露有源区域的第二沟槽部分。而且，该方法可以包括在沟槽中顺序地形成栅极绝缘层和栅电极层。每个第二沟槽部分可以包括上沟槽和比上沟槽宽的下沟槽。所述顺序地形成可以包括在上沟槽中形成栅极绝缘层以限定下沟槽中的栅极区域。所述顺序地形成还可以包括通过第一沟槽部分在栅极区域中形成栅电极层。
根据本发明构思的一些实施方式，一种半导体存储器件可以包括衬底，衬底在其中包括第一沟槽和第二沟槽。该半导体存储器件可以包括在第一沟槽中的隔离层。该半导体存储器件可以包括在第一沟槽中的隔离层中的第一栅电极部分。而且，该半导体存储器件可以包括在第二沟槽中的第二栅电极部分。第二沟槽可以没有隔离层。第二栅电极部分可以在一方向上比第一栅电极部分宽。第二沟槽的上部区域可以比第二沟槽的下部区域在所述方向上与第一沟槽间隔开更大的距离。
附图说明
示例实施方式将由以下结合附图的简要描述被更清楚地理解。附图显示了如这里描述的非限制性的示例实施方式。
图1是根据本发明构思的一些实施方式的半导体存储器件的俯视图。
图2是示出沿图1的线A-A'和B-B'截取的剖面的剖视图。
图3至图11是被提供以描述根据本发明构思的一些实施方式的制造半导体存储器件的方法并且每个示出沿图1的线A-A'和B-B'截取的剖面的剖视图。
图12是示出根据本发明构思的一些实施方式的半导体存储器件的剖视图。
图13至图16是示出根据本发明构思的一些实施方式的半导体存储器件及其制造方法的剖视图。
图17至图19是示出根据本发明构思的一些实施方式的半导体存储器件及其制造方法的剖视图。
图20至图22是示出根据本发明构思的一些实施方式的半导体存储器件及其制造方法的剖视图。
应注意，这些图旨在示出某些示例实施方式中利用的方法、结构和/或材料的一般特性，并补充下面提供的书面描述。然而，这些图未按比例绘制，可能不精确地反映任何给出的实施方式的精确结构或性能特性，并且不应被解释为限定或限制示例实施方式所涵盖的值或属性的范围。例如，为了清楚，分子、层、区域和/或结构元件的相对厚度和定位可以被减小或夸大。在各个附图中使用相似或相同的附图标记旨在表示存在相似或相同的元件或特征。
具体实施方式
图1是根据本发明构思的一些实施方式的半导体存储器件的俯视图。图2是示出沿图1的线A-A'和B-B'截取的剖面的剖视图。
参照图1和图2，衬底100可以被提供为具有由器件隔离层110限定的有源区域AR。例如，衬底100可以是硅晶片。器件隔离层110可以由硅氧化物形成或者包括硅氧化物。有源区域AR可以在水平方向上彼此间隔开，并且每个有源区域AR可以是在第三方向D3上延伸的条形图案。衬底100的顶表面可以平行于第一方向D1和第二方向D2，并且第三方向D3可以交叉但不垂直于第一方向D1和第二方向D2两者。
多个沟槽TR可以提供在衬底100的上部区域中，并且栅极线结构可以提供在沟槽TR中以跨越有源区域AR。当在此使用时，术语“栅极线结构”可以是指包括栅极绝缘层120和栅电极GE(图2)的结构。沟槽TR可以在第二方向D2上彼此间隔开。作为示例，每个有源区域AR可以被提供为跨越一对沟槽TR。每个沟槽TR可以在第一方向D1上延伸以交替地跨越器件隔离层110和有源区域AR。在下文中，将参照沟槽TR中的一个来描述本发明构思的一些实施方式。
作为示例，沟槽TR可以包括在器件隔离层110上/中的第一沟槽部分T1”和在有源区域AR上/中的第二沟槽部分T2”。第二沟槽部分T2”可以没有(即其中可以不包括)器件隔离层110。第一沟槽部分T1”和第二沟槽部分T2”可以在第一方向D1上交替地布置。当在第三方向D3上测量时，第一沟槽部分T1”可以具有比第二沟槽部分T2”的第三宽度W3大的第二宽度W2。作为示例，第一沟槽部分T1”的第二宽度W2可以比第二沟槽部分T2”的第三宽度W3大出约10％至90％。宽度W2和W3可以是指沟槽部分T1”和T2”的上部(例如最上面的)宽度。
如图1所示，第一沟槽部分T1”可以包括在第一方向D1上具有大宽度的第一区域R1和在第一方向D1上具有小宽度的第二区域R2。当在第一方向D1上测量时，第一区域R1的宽度可以是第二区域R2的宽度的约2-10倍。第一区域R1和第二区域R2可以在第一方向D1上交替地布置。第二沟槽部分T2”可以提供在第一区域R1和第二区域R2中的彼此相邻的第一区域R1与第二区域R2之间。换言之，第一区域R1、第二沟槽部分T2”、第二区域R2和第二沟槽部分T2”可以按列举的次序在第一方向D1上顺序地布置。
第一沟槽部分T1”可以具有比第二沟槽部分T2”的底表面低的底表面。作为示例，第一沟槽部分T1”的底表面可以比第二沟槽部分T2”的底表面低约至每个第二沟槽部分T2”可以包括提供为具有相对小的宽度的上沟槽UT以及从上沟槽UT延伸并具有比上沟槽UT的宽度大的宽度的下沟槽BT。第二沟槽部分T2”(例如其下沟槽BT)可以包括扩展区域EN2，扩展区域EN2从上沟槽UT延伸并在水平和/或垂直方向上扩展以具有比上沟槽UT大的宽度。扩展区域EN2被示出为具有比水平长度大的垂直长度或者被示出为具有椭圆形状，但本发明构思不限于此。例如，在一些实施方式中，扩展区域EN2的形状可以被不同地改变。
栅极绝缘层120可以提供在沟槽TR中。在第一沟槽部分T1”中，栅极绝缘层120可以被提供为共形地覆盖第一沟槽部分T1”的侧表面和底表面。在第二沟槽部分T2”中，栅极绝缘层120可以被提供为填充上沟槽UT，从而限定在下沟槽BT中的空的空间(在下文中，栅极区域GR)。每个栅极区域GR可以具有由栅极绝缘层120封闭的顶部，并且可以连接到水平地与其相邻安置的一些第一沟槽部分T1”。栅极绝缘层120可以由硅氧化物、硅氮化物和硅氮氧化物中的至少一种形成，或者可以包括硅氧化物、硅氮化物和硅氮氧化物中的至少一种。作为示例，栅极绝缘层120可以是硅氧化物层。
栅电极GE可以提供在栅极绝缘层120上。栅电极GE可以包括阻挡电极层131和金属电极层136。阻挡电极层131可以由导电金属氮化物(例如钽氮化物(TaN)、钛氮化物(TiN)或钨氮化物(WN))中的至少一种形成，或者可以包括导电金属氮化物(例如钽氮化物(TaN)、钛氮化物(TiN)或钨氮化物(WN))中的至少一种。金属电极层136可以是(例如钨(W)、钛(Ti)或钽(Ta)的)金属层。栅电极GE可以包括在第一沟槽部分T1”中的第一电极部分GE1和在第二沟槽部分T2”中的第二电极部分GE2。
第一电极部分GE1可以提供在第一沟槽部分T1”的下部中，并且第一电极部分GE1的顶表面可以与占据第一沟槽部分T1”的上部区域的盖绝缘图案141重叠(例如覆盖有占据第一沟槽部分T1”的上部区域的盖绝缘图案141)。第二电极部分GE2可以被提供为填充第二沟槽部分T2”的栅极区域GR。第二电极部分GE2的顶表面可以与填充上沟槽UT的栅极绝缘层120重叠(例如覆盖有填充上沟槽UT的栅极绝缘层120)。由于栅极区域GR的圆化表面，第二电极部分GE2的顶表面也可以具有圆化的形状。在一些实施方式中，第一电极部分GE1的每个可以具有基本上平坦的顶表面。
在第一电极部分GE1的上部区域处，阻挡电极层131可以暴露金属电极层136的顶表面。盖绝缘图案141可以连接到金属电极层136的暴露的顶表面。在一些实施方式中，在第二电极部分GE2的上部区域处，金属电极层136可以与阻挡电极层131重叠(例如覆盖有阻挡电极层131)。换言之，金属电极层136的顶表面可以与栅极绝缘层120间隔开且其间插置有阻挡电极层131。作为示例，在第二电极部分GE2中，阻挡电极层131可以具有环形剖面，并且在第一电极部分GE1中，阻挡电极层131可以具有“U”形剖面。
第二电极部分GE2可以包括突出部分PP，突出部分PP在从第一电极部分GE1的顶表面朝向衬底100的顶表面的方向上突出。也就是，第二电极部分GE2的顶表面可以比第一电极部分GE1的顶表面高出高度h。在一些实施方式中，高度h可以大于栅极绝缘层120的厚度。在一些实施方式中，高度h可以范围从约至约
当在第三方向D3上测量时，第二电极部分GE2的宽度d2可以大于第一电极部分GE1的宽度d1。例如，第二电极部分GE2的宽度d2可以是第一电极部分GE1的宽度d1的约1.1至3倍。第一电极部分GE1的底表面可以低于第二电极部分GE2的底表面。
间隔物115可以提供在沟槽TR的侧表面与栅极绝缘层120之间。在第一沟槽部分T1”中，间隔物115可以沿第一电极部分GE1的侧表面提供。也就是，在第一沟槽部分T1”中，间隔物115可以通过栅极绝缘层120与第一电极部分GE1水平地间隔开。在第二沟槽部分T2”中，间隔物115的底表面可以通过栅极绝缘层120与第二电极部分GE2的底表面垂直地间隔开。间隔物115可以提供在上沟槽UT的侧表面上，并且可以不延伸到下沟槽BT。在一些实施方式中，间隔物115可以由硅氧化物、硅氮氧化物和硅氮化物中的至少一种形成，或者包括硅氧化物、硅氮氧化物和硅氮化物中的至少一种。
盖绝缘图案141可以提供在器件隔离层110上，并且可以不提供在有源区域AR上。第二沟槽部分T2”的上沟槽UT可以被栅极绝缘层120占据，并且盖绝缘图案141可以不提供在上沟槽UT中。因此，有源区域AR可以没有盖绝缘图案141。盖绝缘图案141可以包括在第一区域R1上的第一盖绝缘图案141a和在第二区域R2上的第二盖绝缘图案141b。当在第一方向D1上测量时，第一盖绝缘图案141a的宽度可以大于第二盖绝缘图案141b的宽度。盖绝缘图案141可以由硅氮化物或硅氮氧化物形成，或者包括硅氮化物或硅氮氧化物。
第一杂质区域171和第二杂质区域172可以提供在有源区域AR中。第一杂质区域171和第二杂质区域172可以彼此间隔开且其间插置有沟槽TR。作为示例，第一杂质区域171可以提供在每个有源区域AR的两个/彼此相反端部中，并且第二杂质区域172可以提供在一对第一杂质区域171之间。杂质区域171和172可以被掺杂为具有与衬底100的导电类型不同的导电类型。
位线BL和数据存储部(例如数据存储元件/结构)DS可以形成在栅极线结构上。为了图示的方便，位线BL和数据存储部DS可以在图1中部分地示出。位线BL可以在第二方向D2上延伸，并且可以通过第一接触161连接到多个第二杂质区域172。数据存储部DS可以通过第二接触163连接到第一杂质区域171。位线BL以及第一接触161和第二接触163的每个可以由金属、导电金属氮化物和半导体材料中的至少一种形成，或者包括金属、导电金属氮化物和半导体材料中的至少一种。
在存储器件是DRAM器件的情况下，每个数据存储部DS可以是包括下电极、电介质层和上电极的电容器。在一些实施方式中，每个数据存储部DS可以包括相变层、可变电阻层或磁隧道结层。层间绝缘层195可以被提供为重叠(例如覆盖)数据存储部DS。在一些实施方式中，层间绝缘层195可以由硅氧化物形成或者包括硅氧化物。
根据本发明构思的一些实施方式，第一电极部分GE1和第二电极部分GE2的形状、高度和宽度可以被不同地改变。在一些实施方式中，每个第二电极部分GE2可以用作用于向有源区域AR施加电压的存取字线。在一些实施方式中，第一电极部分GE1可以是埋入器件隔离层110中并用作传输字线的区域，并且可以不用于向有源区域AR直接施加电压。
为了增加半导体器件的集成密度，可以减小栅电极的宽度。然而，为了允许晶体管具有期望的电特性，将栅极绝缘层的厚度保持在特定的厚度范围内可以是有利的/有必要的。此外，栅电极宽度的减小可以导致栅电极的电阻增大，因而可能难以减小栅电极的尺寸。在一些实施方式中，用于向有源区域AR施加电压的第二电极部分GE2可以形成为(例如在第三方向D3上)具有比埋入器件隔离层110中的第一电极部分GE1的宽度大的宽度，这可以确保半导体器件的集成密度和晶体管的电特性。而且，栅电极之间的有源区域AR(特别是第一杂质区域171和第二杂质区域172)的宽度可以增大，因而穿过其的电流也可以增大。
在第一电极部分GE1相对靠近第一杂质区域171的情况下，半导体器件的泄漏电流会增大。在一些实施方式中，第一电极部分GE1可以形成为具有比第二电极部分GE2的顶表面低的顶表面，这可以减小泄漏电流并因而改善半导体器件的电特性。
图3至图11是被提供以描述根据本发明构思的一些实施方式的制造半导体存储器件的方法并且每个示出沿图1的线A-A'和B-B'截取的剖面的剖视图。
参照图1和图3，器件隔离层110可以形成在衬底100中以限定有源区域AR。器件隔离层110可以由例如硅氧化物形成或者包括例如硅氧化物。可以对衬底100的上部执行蚀刻工艺以形成跨越有源区域AR或在第一方向D1上延伸的初始沟槽PTR。通过蚀刻工艺形成的每个初始沟槽PTR可以具有取决于位置的深度。例如，初始沟槽PTR可以包括暴露器件隔离层110的第一沟槽部分T1和暴露有源区域AR的第二沟槽部分T2。第一沟槽部分T1可以在衬底100中形成为具有比第二沟槽部分T2大(即深)的深度。当在第三方向D3上测量时，第一沟槽部分T1的第一宽度W1可以等于第二沟槽部分T2的第三宽度W3，但是在一些实施方式中，第一宽度W1可以大于第二沟槽部分T2的第三宽度W3。蚀刻工艺可以是或者可以包括干蚀刻工艺。
参照图1和图4，可以对限定第一沟槽部分T1的器件隔离层110执行选择性刻蚀工艺，以形成具有扩展结构的第一沟槽部分T1'。作为示例，选择性蚀刻工艺可以使用能够蚀刻器件隔离层110同时抑制对有源区域AR的蚀刻的蚀刻配方来执行。当在第三方向D3上测量时，第一沟槽部分T1'可以具有比第一宽度W1大(并且比第三宽度W3大)的第二宽度W2。第一沟槽部分T1'的深度也可以增加。相反，第二沟槽部分T2的第三宽度W3和深度可以不增加，或者可以以相对较低的速率增加。
参照图1和图5，间隔物115可以形成在初始沟槽PTR的内侧壁上。间隔物115的形成可以包括形成间隔物层以覆盖初始沟槽PTR以及对间隔物层执行各向异性蚀刻工艺。在一些实施方式中，间隔物115可以由硅氧化物、硅氮氧化物和硅氮化物中的至少一种形成，或者包括硅氧化物、硅氮氧化物和硅氮化物中的至少一种。
由间隔物115暴露的器件隔离层110可以被进一步蚀刻，结果，具有增加的深度的第一沟槽部分T1'(在下文中，第一沟槽部分T1”)可以被形成。对器件隔离层110的蚀刻可以在间隔物115的形成期间执行或者在间隔物115的形成之后立刻执行。
参照图1和图6，第一扩展区域EN1可以通过蚀刻有源区域AR的由间隔物115暴露或位于第二沟槽部分T2下方的部分而形成。在下文中，第二沟槽部分T2'将被描述为包括第一扩展区域EN1。第一扩展区域EN1的形成可以包括对由间隔物115暴露的有源区域AR执行各向同性蚀刻工艺。第一扩展区域EN1可以通过使用包含磷酸或氢氟酸的蚀刻溶液的蚀刻工艺而形成。如图所示，第一扩展区域EN1可以具有圆形剖面，但本发明构思不限于此。在第一扩展区域EN1的形成期间，由第一沟槽部分T1”暴露的器件隔离层110可以不被蚀刻，或者可以以相对低的速率被蚀刻。
参照图1和图7，第一扩展区域EN1可以被扩展以形成第二扩展区域EN2。与第一扩展区域EN1相比，第二扩展区域EN2可以具有垂直延伸的形状。例如，第二扩展区域EN2可以具有其横向宽度小于其竖直宽度的椭圆形剖面，但本发明构思不限于此。第二扩展区域EN2可以通过对有源区域AR执行另外的各向异性蚀刻工艺而形成。作为示例，各向异性蚀刻工艺可以是干蚀刻工艺。在下文中，第二沟槽部分T2”将被描述为包括第二扩展区域EN2。此外，沟槽TR将被描述为包括第一沟槽部分T1”和第二沟槽部分T2”。已参照图6和图7描述的工艺可以在工艺次序方面彼此交换。换言之，各向异性蚀刻工艺之后可以跟着各向同性蚀刻工艺。
参照图1和图8，栅极绝缘层120可以形成在提供有沟槽TR的所得结构上。在第一沟槽部分T1”中，栅极绝缘层120可以形成为共形地覆盖间隔物115的侧表面和器件隔离层110的顶表面。作为示例，在第一沟槽部分T1”中，栅极绝缘层120可以具有“U”形剖面。
第二沟槽部分T2”可以包括具有第一宽度的上沟槽和具有比第一宽度大的第二宽度的下沟槽(即第二扩展区域EN2)。栅极绝缘层120可以形成为填充上沟槽，因而栅极区域GR可以形成在下沟槽(即第二扩展区域EN2)
中。每个栅极区域GR可以具有由栅极绝缘层120封闭的顶部，并且可以连接到水平地与其相邻安置的一些第一沟槽部分T1”。栅极绝缘层120可以由硅氧化物、硅氮化物和硅氮氧化物中的至少一种形成，或者可以包括硅氧化物、硅氮化物和硅氮氧化物中的至少一种。作为示例，栅极绝缘层120可以是硅氧化物层。栅极绝缘层120可以通过化学气相沉积(CVD)或原子层沉积(ALD)形成。
参照图1和图9，栅电极层可以形成在沟槽TR中。例如，栅电极层可以包括顺序地形成在栅极绝缘层120上的阻挡电极层131和金属电极层136。阻挡电极层131可以由导电金属氮化物(例如TaN、TiN或WN)中的至少一种形成或者可以包括导电金属氮化物(例如TaN、TiN或WN)中的至少一种。金属电极层136可以是(例如W、Ti或Ta的)金属层。栅电极层可以使用化学气相沉积(CVD)、物理气相沉积(PVD)和原子层沉积(ALD)中的至少一种形成。
栅电极层131和136可以通过第一沟槽部分T1”形成在栅极区域GR中。例如，导电材料可以通过第一沟槽部分T1”被供应以填充相邻的栅极区域GR。
参照图1和图10，栅电极层131和136可以被部分地蚀刻。第一沟槽部分T1”中的栅电极层131和136可以被部分地去除以形成凹陷区域RS，结果，栅电极GE可以被形成。凹陷区域RS的形成可以包括对栅电极层131和136执行回蚀刻工艺。第二沟槽部分T2”(特别是栅极区域GR)中的栅电极层131和136的上部可以与栅极绝缘层120重叠(例如，覆盖有栅极绝缘层120)，并且可以在蚀刻工艺期间不被蚀刻，因而栅电极层131和136的上部可以留在第二沟槽部分T2”中。阻挡电极层131和金属电极层136可以被同时蚀刻，或者可以通过不同的蚀刻剂被顺序地蚀刻。
作为栅电极层131和136的局部蚀刻的结果，每个栅电极GE可以包括形成在其顶表面上的突出部分PP。每个栅电极GE可以包括在第一沟槽部分T1”中的第一电极部分GE1和在第二沟槽部分T2”中的第二电极部分GE2。第二电极部分GE2的顶表面可以比第一电极部分GE1的顶表面高出高度h。在一些实施方式中，高度h可以范围从约至约
参照图1和图11，盖绝缘图案141可以被形成以填充凹陷区域RS。盖绝缘图案141可以不形成在第二沟槽部分T2”中，并且可以形成在第一沟槽部分T1”中。换言之，当在俯视图中被观察时，盖绝缘图案141可以不形成在有源区域AR上，并且可以局部地形成在器件隔离层110上。
如图11所示，盖绝缘图案141可以包括形成在第一区域R1上的第一盖绝缘图案141a和形成在第二区域R2上的第二盖绝缘图案141b，在第一区域R1中有源区域AR之间的距离相对较大，在第二区域R2中所述距离相对较小。当在第一方向D1上测量时，第一盖绝缘图案141a的宽度可以大于第二盖绝缘图案141b的宽度。
盖绝缘图案141可以由硅氮化物或硅氮氧化物形成，或者包括硅氮化物或硅氮氧化物。盖绝缘图案141的形成可以包括化学气相沉积工艺。此后，可以执行平坦化工艺以暴露有源区域AR的顶表面。栅极线结构可以(例如通过图3至图11的步骤/操作)形成在衬底100的上部区域中。作为示例，栅极线结构可以包括字线。例如，栅极区域GR中的金属电极层136可以提供埋入衬底100中的字线。
参照回图1和图2，第一杂质区域171和第二杂质区域172可以形成在有源区域AR中。例如，第一杂质区域171可以形成在每个有源区域AR的两个/彼此相反端部中，第二杂质区域172可以形成在一对第一杂质区域171之间。在一些实施方式中，杂质区域171和172可以通过将其导电类型不同于衬底100的导电类型的杂质离子注入到衬底100的上部中而形成。杂质区域171和172的底表面可以低于第二电极部分GE2的顶表面，并且可以高于第一电极部分GE1的顶表面。本发明构思不限于在形成第一栅电极部分GE1和第二栅电极部分GE2之后形成杂质区域171和172的方法。而是，杂质区域171和172可以在图3至图11的任何步骤/操作中形成。
位线BL和数据存储部DS可以形成在提供有栅极线结构的所得结构上。位线BL可以在第二方向D2上延伸，并且可以通过第一接触161连接到多个第二杂质区域172。数据存储部DS可以通过第二接触163连接到第一杂质区域171。位线BL以及第一接触161和第二接触163的每个可以由金属、导电金属氮化物和半导体材料中的至少一种形成，或者可以包括金属、导电金属氮化物和半导体材料中的至少一种。
在一些实施方式中，每个数据存储部DS可以是包括下电极、电介质层和上电极的电容器。接着，层间绝缘层195可以被形成为覆盖数据存储部DS。在一些实施方式中，层间绝缘层195可以由硅氧化物形成或者可以包括硅氧化物。
根据本发明构思的一些实施方式，可以确保沟槽TR之间的距离，更具体地，确保沟槽TR的上部之间的距离，并增加栅电极GE的宽度。在其中栅电极的宽度增加的一些器件中，栅电极之间的有源区域可以具有减小的厚度，在这样的情况下，有源区域可能在制造工艺期间弯曲。然而，根据本发明构思的一些实施方式，如图7所示，由于第二扩展区域EN2，可以确保沟槽TR之间的距离并增加栅电极(例如第二栅电极部分GE2)的宽度。
根据本发明构思的一些实施方式，突出部分PP可以在没有额外的光刻工艺的情况下被形成。换言之，如参照图10所述，在蚀刻工艺期间，第二沟槽部分T2”中的栅极区域GR内的栅电极层131和136的上部可以被栅极绝缘层120保护，因而第一沟槽部分T1”中的栅电极层131和136的上部可以在蚀刻工艺期间被选择性地去除。因此，可以确保半导体器件的电特性并简化制造半导体器件的工艺。
图12是示出根据本发明构思的一些实施方式的半导体存储器件的剖视图。为了简要描述，先前描述的元件可以由相似或相同的附图标记标识而不重复其重叠描述。
参照图12，半导体存储器件可以通过图3至图11的工艺制造，但是没有图7的工艺。换言之，根据一些实施方式的半导体存储器件可以在没有对第一扩展区域EN1的各向异性蚀刻工艺的情况下被制造。结果，第一扩展区域EN1中的第二电极部分GE2可以形成为具有基本上圆形剖面。
图13至图16是示出根据本发明构思的一些实施方式的半导体存储器件及其制造方法的剖视图。为了简要描述，先前描述的元件可以由相似或相同的附图标记标识而不重复其重叠描述。
参照图1和图13，可以对参照图10描述的所得结构执行蚀刻工艺。结果，参照图10描述的突出部分PP可以被去除。凹陷区域RS可以扩展为包括在第一沟槽部分T1”中的第一凹陷区域RS1和在栅极区域GR中的第二凹陷区域RS2。第一凹陷区域RS1和第二凹陷区域RS2的底表面可以位于基本相同的高度处，但本发明构思不限于此。例如，由于栅极区域GR的空间限制，第二凹陷区域RS2的底表面可以形成在比第一凹陷区域RS1的底表面高的水平处。所述蚀刻工艺可以是与图10的蚀刻工艺不同的工艺，但在一些实施方式中，它可以是图10的蚀刻工艺的一部分，或者可以在图10的蚀刻工艺之后连续地执行。作为示例，第二凹陷区域RS2可以通过增加图10的蚀刻工艺的工艺时间的方法或增强作为蚀刻工艺的一部分而执行的清洁工艺的方法来形成。
参照图1和图14，半导体层138可以被形成以填充第一凹陷区域RS1和第二凹陷区域RS2。半导体层138可以包括掺杂多晶硅层。在一些实施方式中，半导体层138可以以原位方式由n型杂质掺杂。半导体层138可以通过化学气相沉积工艺形成。
参照图1和图15，半导体层138可以从第一凹陷区域RS1被去除，但可以留在第二凹陷区域RS2中，从而在第二凹陷区域RS2中形成半导体图案139。可以执行回蚀刻工艺以从第一凹陷区域RS1去除半导体层138。第二凹陷区域RS2中的半导体层138可以被其上的栅极绝缘层120保护，并且可以不从第二凹陷区域RS2去除。在栅极区域GR中，半导体图案139可以与金属电极层136的顶表面接触。半导体图案139与阻挡电极层131和金属电极层136一起可以构成第二电极部分GE2。相反，第一电极部分GE1可以包括阻挡电极层131和金属电极层136，但不包括半导体图案139。
参照图1和图16，盖绝缘图案141可以被形成以填充第一凹陷区域RS1。此后，第一杂质区域171和第二杂质区域172可以被形成。
图17至图19是示出根据本发明构思的一些实施方式的半导体存储器件及其制造方法的剖视图。
参照图1和图17，功函数调整层151和上金属电极层152可以形成在参照图13描述的所得结构上。功函数调整层151和上金属电极层152的组合可以由具有比阻挡电极层131和金属电极层136(在下文中可以被称为下金属电极层)的组合的功函数低的功函数的材料形成。作为示例，功函数调整层151可以包括功函数调整材料。功函数调整材料可以包括镧(La)、锶(Sr)、锑(Sb)、钇(Y)、铝(Al)、铪(Hf)和铱(Ir)中的至少一种。
功函数调整层151的形成可以包括沉积多个层以及对其执行热处理工艺。例如，镧氧化物层和钛氮化物层可以在凹陷区域RS中被顺序地沉积，然后，退火工艺可以在范围从约500℃至约1000℃的温度下执行。在一些实施方式中，镧氧化物层与钛氮化物层之间的界面可以被保持。另一方面，在一些实施方式中，作为材料的反扩散的结果，在镧氧化物层与钛氮化物层之间可以没有界面。上金属电极层152可以由W、Ti和Ta中的至少一种形成，或者可以包括W、Ti和Ta中的至少一种。例如，上金属电极层152可以由与下金属电极层136相同的材料形成，或者包括与下金属电极层136相同的材料。
参照图1和图18，功函数调整层151和上金属电极层152的上部可以被去除。功函数调整层151和上金属电极层152的上部的去除可以包括回蚀刻工艺。功函数调整层151和上金属电极层152可以从第一凹陷区域RS1被去除，而第二凹陷区域RS2中的功函数调整层151和上金属电极层152可以与栅极绝缘层120重叠(例如覆盖有栅极绝缘层120)，因而可以不被去除。在一些实施方式中，功函数调整层151和上金属电极层152可以从第一凹陷区域RS1被完全去除。另一方面，在一些实施方式中，它们的一部分可以留在第一凹陷区域RS1中。
在第一凹陷区域RS1中，功函数调整层151可以被提供为暴露上金属电极层152。例如，在第一凹陷区域RS1中，功函数调整层151可以具有“U”形剖面。相反，在第二凹陷区域RS2中，功函数调整层151可以被提供为重叠(例如覆盖)上金属电极层152的顶表面。例如，在第二凹陷区域RS2中，功函数调整层151可以具有环形剖面。功函数调整层151可以包括插置在上金属电极层152与下金属电极层136之间的部分。
作为前述工艺的结果，栅电极GE可以形成为包括阻挡电极层131、下金属电极层136、功函数调整层151和上金属电极层152。阻挡电极层131和下金属电极层136的组合可以是具有相对大的功函数的电极部分，功函数调整层151和上金属电极层152的组合可以是具有相对小的功函数的电极部分。
参照图1和图19，盖绝缘图案141可以被形成以填充第一凹陷区域RS1。此后，第一杂质区域171和第二杂质区域172可以被形成。
图20至图22是示出根据本发明构思的一些实施方式的半导体存储器件及其制造方法的剖视图。
参照图1和图20，金属氧化物176可以形成在参照图10描述的所得结构上。金属氧化物176可以包括功函数调整材料。功函数调整材料可以包括镧(La)、锶(Sr)、锑(Sb)、钇(Y)、铝(Al)、铪(Hf)和铱(Ir)中的至少一种。金属氧化物176可以形成为填充凹陷区域RS的至少一部分并与阻挡电极层131和金属电极层136接触。
参照图1和图21，可以执行热处理工艺，因而金属氧化物176中的功函数调整材料可以扩散到阻挡电极层131中。热处理工艺可以在范围从约500℃至约1000℃的温度下执行。在金属氧化物176是镧氧化物的情况下，金属氧化物176中的镧可以通过热处理工艺扩散到阻挡电极层131的上部中。阻挡电极层131的一部分可以与扩散的镧结合以形成功函数调整层153。在阻挡电极层131由钛氮化物形成的情况下，功函数调整层153可以是钛-镧氮化物层。
功函数调整层153可以局部地形成在阻挡电极层131上。也就是，功函数调整材料可以容易地扩散到阻挡电极层131中，并且可以不扩散到金属电极层136中。在一些实施方式中，功函数调整材料可以以相对低的速率扩散到金属电极层136中。功函数调整材料可以水平地扩散，在这种情况下，功函数调整层153也可以形成在栅极区域GR中的阻挡电极层131的上部中。功函数调整层153的深度(或功函数调整层153与阻挡电极层131之间的边界的位置)可以通过调节热处理工艺的工艺参数(例如温度和/或时间)来确定。
参照图1和图22，在热处理工艺之后，金属氧化物176可以被去除。此后，盖绝缘图案141可以被形成以填充凹陷区域RS。
根据本发明构思的一些实施方式，可以实现具有高集成密度和改善的电特性的半导体器件。此外，可以简化制造半导体器件的工艺。
以上公开的主题将被认为是说明性的而非限制性的，并且所附权利要求旨在覆盖落入真正的精神和范围内的所有这样的修改、增强和其它实施方式。因此，在法律所允许的最大程度上，范围将由所附权利要求及其等同物的最宽可允许的解释决定，并且不应受前面详细描述的限制或约束。
本申请要求享有2017年8月10日向韩国知识产权局提交的韩国专利申请第10-2017-0101835号的优先权，其全部内容通过引用全文合并于此。

Claims (25)

1.一种半导体存储器件，包括：
衬底；
器件隔离层，其限定所述衬底的有源区域；以及
栅极线结构，其包括埋入所述衬底的沟槽中以跨越所述有源区域的栅极绝缘层和栅电极，
其中所述沟槽包括在所述器件隔离层上的第一沟槽部分和在所述有源区域上的第二沟槽部分，以及
其中，在所述第二沟槽部分中，所述栅极绝缘层重叠所述栅电极的顶表面。
2.根据权利要求1所述的半导体存储器件，其中所述第二沟槽部分的每个包括上沟槽和下沟槽，所述上沟槽包括第一宽度，所述下沟槽包括比所述第一宽度宽的第二宽度。
3.根据权利要求2所述的半导体存储器件，其中，在所述第二沟槽部分中，所述栅电极在所述下沟槽中，并且所述栅极绝缘层包围所述栅电极。
4.根据权利要求3所述的半导体存储器件，其中所述栅极绝缘层在所述上沟槽中，并且所述上沟槽没有所述栅电极。
5.根据权利要求1所述的半导体存储器件，其中所述栅极线结构还包括在所述栅电极的所述顶表面上在所述第一沟槽部分中的盖绝缘图案。
6.根据权利要求5所述的半导体存储器件，其中，在所述第一沟槽部分中，所述盖绝缘图案在由所述栅极绝缘层的内侧表面和所述栅电极的所述顶表面限定的区域中。
7.根据权利要求5所述的半导体存储器件，其中在俯视图中，所述盖绝缘图案中相邻的第一盖绝缘图案和第二盖绝缘图案通过所述有源区域中的一个彼此间隔开。
8.根据权利要求5所述的半导体存储器件，其中所述盖绝缘图案和所述栅极绝缘层沿着所述栅极线结构的顶表面交替地布置。
9.根据权利要求5所述的半导体存储器件，
其中所述盖绝缘图案包括第一盖绝缘图案和第二盖绝缘图案，在所述沟槽延伸的第一方向上，所述第一盖绝缘图案包括第一宽度，所述第二盖绝缘图案包括比所述第一宽度窄的第二宽度，以及
其中所述第一盖绝缘图案和所述第二盖绝缘图案在所述第一方向上彼此交替。
10.根据权利要求5所述的半导体存储器件，其中所述栅电极在所述盖绝缘图案之间朝向所述衬底的顶表面突出。
11.根据权利要求1所述的半导体存储器件，还包括在所述栅极绝缘层的外侧表面上的间隔物，
其中，在所述第一沟槽部分中，所述间隔物通过所述栅极绝缘层与所述栅电极水平地间隔开，以及
其中，在所述第二沟槽部分中，所述间隔物的底表面通过所述栅极绝缘层与所述栅电极的所述顶表面垂直地间隔开。
12.根据权利要求1所述的半导体存储器件，
其中所述栅电极包括在所述第一沟槽部分中的第一电极部分和在所述第二沟槽部分中的第二电极部分，以及
其中所述第二电极部分的顶表面位于比所述第一电极部分的顶表面离所述衬底的顶表面更近的水平处。
13.根据权利要求12所述的半导体存储器件，其中所述第二电极部分的所述顶表面分别包括圆化的表面。
14.根据权利要求12所述的半导体存储器件，其中所述第二电极部分比所述第一电极部分宽。
15.根据权利要求12所述的半导体存储器件，其中所述第二电极部分包括朝向所述衬底的所述顶表面突出的突出部分。
16.根据权利要求15所述的半导体存储器件，其中所述突出部分包括掺杂硅。
17.根据权利要求1所述的半导体存储器件，
其中所述栅电极包括下栅电极和上栅电极，
其中所述下栅电极包括下金属电极层和下阻挡电极层，以及
其中所述上栅电极包括上金属电极层和包围所述上金属电极层的至少一部分的功函数调整层。
18.根据权利要求17所述的半导体存储器件，其中，在所述第二沟槽部分中，所述功函数调整层在所述上金属电极层的顶表面上。
19.根据权利要求17所述的半导体存储器件，其中所述功函数调整层包括在所述下金属电极层与所述上金属电极层之间的部分。
20.根据权利要求1所述的半导体存储器件，
其中所述栅电极包括金属电极层和在所述金属电极层的侧表面上的功函数调整层，以及
其中所述功函数调整层在所述第二沟槽部分中。
21.根据权利要求1所述的半导体存储器件，
其中所述栅电极包括金属电极层和在所述金属电极层与所述栅极绝缘层之间的阻挡电极层，以及
其中，在所述第二沟槽部分中，所述阻挡电极层在所述金属电极层的顶表面上。
22.一种半导体存储器件，包括：
衬底；
器件隔离层，其限定所述衬底的有源区域；以及
栅极线结构，其埋入所述衬底中的沟槽中以跨越所述有源区域，
其中所述栅极线结构包括在所述沟槽中的栅极绝缘层和栅电极，
其中所述栅电极包括在所述器件隔离层上的第一电极部分和在所述有源区域上的第二电极部分，以及
其中所述第二电极部分比所述第一电极部分宽。
23.根据权利要求22所述的半导体存储器件，其中所述第二电极部分的底表面比所述第一电极部分的底表面离所述衬底的顶表面更近。
24.根据权利要求22所述的半导体存储器件，其中所述第一电极部分的顶表面比所述第二电极部分的顶表面离所述衬底的顶表面更远。
25.根据权利要求24所述的半导体存储器件，还包括在所述有源区域的上部中的杂质区域，
其中所述杂质区域的底部边界位于所述第一电极部分的所述顶表面与所述第二电极部分的所述顶表面之间。
CN201810901544.3A 2017-08-10 2018-08-09 半导体存储器件 Active CN109390340B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2017-0101835 2017-08-10
KR1020170101835A KR102358460B1 (ko) 2017-08-10 2017-08-10 반도체 메모리 소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
CN109390340A true CN109390340A (zh) 2019-02-26
CN109390340B CN109390340B (zh) 2024-03-15

Family

ID=65084548

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201810901544.3A Active CN109390340B (zh) 2017-08-10 2018-08-09 半导体存储器件

Country Status (6)

Country Link
US (3) US10615164B2 (zh)
JP (1) JP7323991B2 (zh)
KR (1) KR102358460B1 (zh)
CN (1) CN109390340B (zh)
DE (1) DE102018110956B4 (zh)
SG (1) SG10201804042RA (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021218268A1 (zh) * 2020-04-30 2021-11-04 长鑫存储技术有限公司 埋入式栅极制备方法和半导体器件制备方法
CN114005828A (zh) * 2020-07-28 2022-02-01 华邦电子股份有限公司 半导体装置及其制造方法
US11862697B2 (en) 2020-04-30 2024-01-02 Changxin Memory Technologies, Inc. Method for manufacturing buried gate and method for manufacturing semiconductor device

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10727232B2 (en) 2018-11-07 2020-07-28 Applied Materials, Inc. Dram and method of making
KR20210003997A (ko) * 2019-07-02 2021-01-13 삼성전자주식회사 반도체 소자 및 그의 제조방법
KR102686881B1 (ko) 2019-10-24 2024-07-18 삼성전자주식회사 반도체 장치 및 그 제조 방법
JP7450058B2 (ja) * 2020-08-05 2024-03-14 チャンシン メモリー テクノロジーズ インコーポレイテッド 半導体構造及び半導体構造の製造方法
CN114078853B (zh) * 2020-08-18 2023-02-24 长鑫存储技术有限公司 存储器及其制作方法
KR20220131227A (ko) 2021-03-18 2022-09-27 창신 메모리 테크놀로지즈 아이엔씨 반도체 구조의 제조 방법 및 반도체 구조

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080003753A1 (en) * 2006-06-28 2008-01-03 Hyeoung-Won Seo Semiconductor Device Having Buried Gate Electrode and Method of Fabricating the Same
US20100102371A1 (en) * 2008-10-27 2010-04-29 Yeom Kye-Hee Semiconductor devices including buried gate electrodes and isolation layers and methods of forming semiconductor devices including buried gate electrodes and isolation layers using self aligned double patterning
KR20100106017A (ko) * 2009-03-23 2010-10-01 삼성전자주식회사 리세스 채널 트랜지스터 및 이의 제조 방법
CN101944531A (zh) * 2009-07-03 2011-01-12 海力士半导体有限公司 具有掩埋栅的半导体器件及其制造方法
US20140291755A1 (en) * 2013-04-01 2014-10-02 Sung-Kweon Baek Semiconductor device and semiconductor module
JP2015079865A (ja) * 2013-10-17 2015-04-23 マイクロン テクノロジー， インク． 半導体装置及びその製造方法
CN104752508A (zh) * 2013-12-27 2015-07-01 三星电子株式会社 包括具有多倾角的沟槽壁的半导体器件
US20150340453A1 (en) * 2014-05-21 2015-11-26 Samsung Electronics Co., Ltd. Semiconductor device having buried gate structure and method of fabricating the same
US20160087035A1 (en) * 2014-09-19 2016-03-24 Junsoo Kim Semiconductor device and method of fabricating the same
US20160172488A1 (en) * 2014-12-16 2016-06-16 SK Hynix Inc. Semiconductor device having dual work function gate structure, method for fabricating the same, transistor circuit having the same, memory cell having the same, and electronic device having the same

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW412862B (en) * 1997-06-30 2000-11-21 Hitachi Ltd Method for fabricating semiconductor integrated circuit device
US7902597B2 (en) 2006-03-22 2011-03-08 Samsung Electronics Co., Ltd. Transistors with laterally extended active regions and methods of fabricating same
KR100954116B1 (ko) 2006-11-06 2010-04-23 주식회사 하이닉스반도체 반도체 소자의 리세스패턴 형성방법
US20080150013A1 (en) 2006-12-22 2008-06-26 Alpha & Omega Semiconductor, Ltd Split gate formation with high density plasma (HDP) oxide layer as inter-polysilicon insulation layer
KR101374335B1 (ko) 2007-09-10 2014-03-17 삼성전자주식회사 국부적으로 두꺼운 유전막을 갖는 리세스 채널트랜지스터의 제조방법 및 관련된 소자
US8487369B2 (en) 2009-10-30 2013-07-16 Hynix Semiconductor Inc. Semiconductor device with buried gates and buried bit lines and method for fabricating the same
JP2011192800A (ja) 2010-03-15 2011-09-29 Elpida Memory Inc 半導体装置及びその製造方法
US9570404B2 (en) 2011-04-28 2017-02-14 Alpha And Omega Semiconductor Incorporated Flexible Crss adjustment in a SGT MOSFET to smooth waveforms and to avoid EMI in DC-DC application
KR20140036823A (ko) 2012-09-18 2014-03-26 삼성전자주식회사 반도체 소자 제조 방법
KR101966277B1 (ko) * 2013-07-31 2019-08-13 에스케이하이닉스 주식회사 패싱 게이트를 갖는 반도체 장치 및 그 제조 방법
US9147729B2 (en) 2014-02-25 2015-09-29 Micron Technology, Inc. Methods of forming transistors
US20150255614A1 (en) 2014-03-05 2015-09-10 Powerchip Technology Corporation Split gate flash memory and manufacturing method thereof
KR102162733B1 (ko) 2014-05-29 2020-10-07 에스케이하이닉스 주식회사 듀얼일함수 매립게이트형 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치
US9269779B2 (en) 2014-07-21 2016-02-23 Semiconductor Components Industries, Llc Insulated gate semiconductor device having a shield electrode structure
WO2016042955A1 (ja) 2014-09-17 2016-03-24 富士電機株式会社 半導体装置および半導体装置の製造方法
US20160284640A1 (en) 2015-03-25 2016-09-29 Inotera Memories, Inc. Semiconductor device having buried wordlines
KR20170101835A (ko) 2017-06-08 2017-09-06 주식회사 티맥스데이터 이기종 데이터베이스들 간의 쿼리 결과를 동기화하기 위한 방법, 서버 및 컴퓨터-판독가능 매체에 저장된 컴퓨터 프로그램

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080003753A1 (en) * 2006-06-28 2008-01-03 Hyeoung-Won Seo Semiconductor Device Having Buried Gate Electrode and Method of Fabricating the Same
US20100102371A1 (en) * 2008-10-27 2010-04-29 Yeom Kye-Hee Semiconductor devices including buried gate electrodes and isolation layers and methods of forming semiconductor devices including buried gate electrodes and isolation layers using self aligned double patterning
KR20100106017A (ko) * 2009-03-23 2010-10-01 삼성전자주식회사 리세스 채널 트랜지스터 및 이의 제조 방법
CN101944531A (zh) * 2009-07-03 2011-01-12 海力士半导体有限公司 具有掩埋栅的半导体器件及其制造方法
US20140291755A1 (en) * 2013-04-01 2014-10-02 Sung-Kweon Baek Semiconductor device and semiconductor module
JP2015079865A (ja) * 2013-10-17 2015-04-23 マイクロン テクノロジー， インク． 半導体装置及びその製造方法
CN104752508A (zh) * 2013-12-27 2015-07-01 三星电子株式会社 包括具有多倾角的沟槽壁的半导体器件
US20150340453A1 (en) * 2014-05-21 2015-11-26 Samsung Electronics Co., Ltd. Semiconductor device having buried gate structure and method of fabricating the same
US20160087035A1 (en) * 2014-09-19 2016-03-24 Junsoo Kim Semiconductor device and method of fabricating the same
US20160172488A1 (en) * 2014-12-16 2016-06-16 SK Hynix Inc. Semiconductor device having dual work function gate structure, method for fabricating the same, transistor circuit having the same, memory cell having the same, and electronic device having the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021218268A1 (zh) * 2020-04-30 2021-11-04 长鑫存储技术有限公司 埋入式栅极制备方法和半导体器件制备方法
US11862697B2 (en) 2020-04-30 2024-01-02 Changxin Memory Technologies, Inc. Method for manufacturing buried gate and method for manufacturing semiconductor device
CN114005828A (zh) * 2020-07-28 2022-02-01 华邦电子股份有限公司 半导体装置及其制造方法

Also Published As

Publication number Publication date
US10615164B2 (en) 2020-04-07
JP2019036720A (ja) 2019-03-07
US10991699B2 (en) 2021-04-27
DE102018110956A1 (de) 2019-02-14
CN109390340B (zh) 2024-03-15
US20190051652A1 (en) 2019-02-14
KR20190018085A (ko) 2019-02-21
JP7323991B2 (ja) 2023-08-09
US11785761B2 (en) 2023-10-10
DE102018110956B4 (de) 2021-10-07
KR102358460B1 (ko) 2022-02-07
SG10201804042RA (en) 2019-03-28
US20200219885A1 (en) 2020-07-09
US20210249417A1 (en) 2021-08-12

Similar Documents

Publication Publication Date Title
CN109390340A (zh) 半导体存储器件
KR101944229B1 (ko) 매립형 소스 라인을 위한 지지 페데스탈 구조물들을 포함하는 3차원 nand 디바이스 및 그 제조 방법
CN109155316B (zh) 3d存储器中的堆叠连接件及其制造方法
CN110047839B (zh) 3d nand闪存及制备方法
US9478558B2 (en) Semiconductor structure with concave blocking dielectric sidewall and method of making thereof by isotropically etching the blocking dielectric layer
EP4040490A1 (en) Bulb-shaped memory stack structures for direct source contact in three-dimensional memory device
US8633529B2 (en) Vertical transistors
CN109768047A (zh) 三维半导体存储器件
CN109524399A (zh) 半导体存储器件及其制造方法
CN108695336A (zh) 三维半导体存储器件及制造其的方法
KR102681114B1 (ko) 반도체 메모리 소자
CN108933135A (zh) 包括扩大的接触孔的半导体器件及其形成方法
CN111900164B (zh) 半导体结构及制备方法
US20140151776A1 (en) Vertical memory cell
CN110797343B (zh) 三维存储器结构及其制备方法
CN109390344A (zh) 包括垂直结构的三维半导体器件及形成其的方法
KR20140028371A (ko) 매립비트라인을 구비한 반도체장치 및 그 제조 방법
CN110047840B (zh) 3d nand闪存及制备方法
US20120256253A1 (en) Vertical Memory Devices
CN106571368A (zh) 半导体装置
KR20150019336A (ko) 반도체 장치 및 그 제조방법
WO2022151697A1 (zh) 半导体结构及其制作方法
WO2024108920A1 (zh) 存储器及其制造方法
CN110137176B (zh) 3d nand闪存及制备方法
CN208923087U (zh) 半导体器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant