JP7450058B2 - 半導体構造及び半導体構造の製造方法 - Google Patents

Description

（関連出願への相互参照）
本願は、２０２０年０８月０５日に中国特許局に提出された、出願番号が２０２０１０７７７７６３．２であり、発明の名称が「半導体構造及び半導体構造の製造方法」である中国特許出願の優先権を主張し、その内容の全てが引用により本願に組み込まれる。

本開示は、半導体の技術分野に関し、特に、半導体構造及び半導体構造の製造方法に関する。

ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のサイズが継続的に減少するにつれて、ストレージ領域のトランジスタのサイズも縮小され、深刻なリーク電流が発生し、デバイスの性能に影響を与える。

本開示は、半導体構造の性能を改善するための半導体構造及び半導体構造の製造方法を提供する。

本開示の第１態様によれば、半導体構造を提供し、前記半導体構造は、
基板と、
基板内に形成された分離構造と、
第１凸部及び第２凸部を含むワードラインであって、ここで、第１凸部及び第２凸部は、分離構造内に位置し、且つ第１凸部の深さは、第２凸部の深さより大きい、ワードラインと、を含む。

本開示の一実施例では、ワードラインはさらに、第１凸部及び第２凸部に接続された本体部を含む。

本開示の一実施例では、第１凸部及び第２凸部は、いずれも複数であり、複数の第１凸部及び複数の第２凸部は、離間して配置されている。

本開示の一実施例では、分離構造は、第１分離構造及び第２分離構造を含み、第１凸部は、第１分離構造内に位置し、第２凸部は、第２分離構造内に位置し、第１分離構造の底部は、第２分離構造の底部より低い。

本開示の一実施例では、第１凸部と第２凸部との深さ比は、１．０５より大きい。

本開示の一実施例では、第１凸部の深さは、３０ｎｍより大きい。

本開示の一実施例では、ワードラインの延在方向に垂直な方向に沿った第１凸部の長さは、ワードラインの延在方向に垂直な方向に沿った第２凸部の長さより大きい。

本開示の一実施例では、第１凸部は、
凸下部であって、凸下部の側壁は第１斜率を有する、凸下部と、
凸上部であって、凸上部の側壁は第２斜率を有する、凸上部と、を含み、
ここで、第１斜率は、第２斜率とは異なる。

本開示の一実施例では、第２凸部の側壁は第３斜率を有し、第１斜率は、第３斜率と同じである。

本開示の一実施例では、基板の表面方向に沿った凸上部の断面は、円形又は楕円形であり、基板の表面方向に沿った凸下部の断面は、バー状である。

本開示の一実施例では、バー状は、２つの平行な線分及び２つの線分の端部を接続する２つの円弧形状の線分を含む。

本開示の一実施例では、基板内には、複数のアクティブ領域が配置され、分離構造は、複数のアクティブ領域の間に配置され、
ここで、本体部は、アクティブ領域と交差する。

本開示の一実施例では、複数のアクティブ領域は、複数の行に配列され、
ここで、第１分離構造は、隣接する２つのアクティブ領域の端部の間に位置し、第２分離構造は、隣接する２つのアクティブ領域の側部の間に位置する。

本開示の第２態様によれば、半導体構造の製造方法を提供し、前記製造方法は、
分離構造及び複数のアクティブ領域を有する基板を提供することであって、分離構造は、複数の前記アクティブ領域の間に配置される、ことと、
分離構造上に、離間した第１グルーブ及び第２グルーブを形成することであって、第１グルーブの深さは、第２グルーブの深さより大きい、ことと、
基板内にワードラインを形成することであって、ワードラインは、本体部、第１凸部、及び第２凸部を含み、第１凸部及び第２凸部は、第１グルーブ及び第２グルーブ内にそれぞれ配置される、ことと、を含む。

本開示の一実施例では、分離構造上に第１グルーブ及び第２グルーブを形成することは、
分離構造上にグルーブを形成することであって、グルーブは、隣接する２つのアクティブ領域の端部の間に位置する、ことと、
グルーブを有する分離構造上に、第１グルーブ及び第２グルーブを形成することであって、第１グルーブは、グルーブの所在位置に形成される、ことと、を含む。

本開示の一実施例では、分離構造上にグルーブを形成することは、
基板上に、フォトレジスト開口部を有する第１フォトレジスト層を形成することであって、フォトレジスト開口部は、隣接する２つのアクティブ領域の端部の間に位置する、ことと、
フォトレジスト開口部を使用して分離構造をエッチングして、グルーブを形成することと、を含む。

本開示の一実施例では、基板上に第１フォトレジスト層を形成する前に、前記半導体構造の製造方法は、
基板上に、ワードラインマスク開口部を有するワードラインマスク層を形成することと、
ワードラインマスク層上に第１フォトレジスト層を形成することと、を更に含む。

本開示の一実施例では、ワードラインマスク開口部は、前記ワードラインマスク開口部の延在方向に垂直な方向に沿った第１サイズを有し、第１フォトレジスト層上のフォトレジスト開口部は、ワードラインマスク開口部の延在方向に垂直な方向に沿った第２サイズを有し、第２サイズは、第１サイズより大きい。

本開示の一実施例では、分離構造上に、第１グルーブ及び第２グルーブを形成することは、
第１フォトレジスト層上のフォトレジスト開口部及びワードラインマスク層を使用して分離構造をエッチングして、グルーブを形成することと、
ワードラインマスク開口部を使用して分離構造をエッチングして、第１グルーブ及び第２グルーブを形成することと、を含む。

本開示の半導体構造は、ワードラインの第１凸部の深さをより長くすることにより、トランジスタチャネルに対するワードラインの制御能力を高め、リーク電流を改善することができる。

一例示的な実施形態による半導体構造の概略図である。 図１のＡ－Ａにおける概略構造図である。 図１のＢ－Ｂにおける概略構造図である。 一例示的な実施形態による半導体構造の第１凸部の概略構造図である。 別の例示的な実施形態による半導体構造の第１凸部の概略構造図である。 一例示的な実施形態による半導体構造の半導体構造の第２凸部の概略構造図である。 一例示的な実施形態による半導体構造の製造方法のフローチャートである。 一例示的な実施形態による半導体構造の製造方法によって第１フォトレジスト層を形成した後の構造を示す概略図である。 一例示的な実施形態による半導体構造の製造方法によってグルーブを形成した後の構造を示す概略図である。 一例示的な実施形態による半導体構造の製造方法によって形成された構造を示す概略図である。 一例示的な実施形態による半導体構造の製造方法によって形成された構造を示す概略図である。 一例示的な実施形態による半導体構造の製造方法によって形成された構造を示す概略図である。 一例示的な実施形態による半導体構造の製造方法によって第１グルーブ及び第２グルーブを形成した後の構造を示す概略図である。

本開示の様々な目的、特徴、及び利点は、本開示の好ましい実施形態の以下の詳細な説明を考慮することによって、より明らかになる。図面は、本開示の単なる概略図であり、必ずしも縮尺通りに描くものではない。図面において、同じ参照番号は同じまたは同様の部品を示す。

本開示の特徴及び利点を具体化する例示的な実施例については、以下の説明で詳細に説明する。本開示は、本開示の範囲から逸脱することなく、異なる実施形態において様々な変化を有することができ、また、説明及び図面は、本開示を限定するためではなく、本質的に例示を目的とするものであることを理解されたい。

以下では、図面を参照しながら、本開示の様々な例示的な実施形態を説明し、それらの図面は、本明細書の一部を形成し、本開示の様々な態様が実施され得る様々な例示的な構造、システム及びステップを例として示す。コンポーネント、構造、例示的な装置、システム及びステップの他の特定の技術案を使用することができ、本開示の範囲から逸脱することなく、構造的及び機能的変更を行うことができることを理解されたい。さらに、本明細書では、「…の上」、「…の間」、「…内」などの用語を使用して、本開示の様々な例示的な特徴及び要素を説明することができるが、これらの用語は、便宜上、例えば、図面の例の指示に従ってのみ使用される。本明細書のいかなる内容でも、構造の特定の三次元配向が本開示の範囲内に入る必要があると解釈されるべきではない。

本開示の一実施例は、半導体構造を提供し、図１～図６を参照すれば、半導体構造は、基板１０と、基板１０内に形成された分離構造と、第１凸部３２及び第２凸部３３を含むワードライン３０であって、ここで、第１凸部３２及び第２凸部３３は、前記分離構造内に位置し、且つ第１凸部３２の深さは、第２凸部３３の深さより大きい、ワードライン３０と、を含む。

本開示の一実施例の半導体構造では、ワードライン３０の第１凸部３２を、第２凸部３３より長くすることにより、トランジスタチャネルに対するワードライン３０の制御能力を高め、リーク電流を改善することができる。具体的には、第１凸部３２の深さは、第１凸部３２の底部からワードライン３０の本体部３１までの垂直距離として理解され得る。同様に、第２凸部３３の深さは、第２凸部３３の底部からワードライン３０の本体部３１までの垂直距離として理解され得る。

一実施例では、ワードライン３０はさらに、第１凸部３２及び第２凸部３３に接続された本体部３１を含む。

一実施例では、第１凸部３２及び第２凸部３３は、いずれも複数であり、複数の第１凸部３２及び複数の第２凸部３３は、離間して配置されている。具体的には、同じワードライン３０の下には、複数の第１凸部３２及び複数の第２凸部３３が、分離構造内に離間して配置される。

一実施例では、分離構造は、第１分離構造２０及び第２分離構造５０を含み、第１凸部３２は、第１分離構造２０内に位置し、第２凸部３３は、第２分離構造５０内に位置し、第１分離構造２０の底部は、第２分離構造５０の底部より低い。

一実施例では、図１に示されるように、基板１０内には複数のアクティブ領域１１が配置され、分離構造は、複数のアクティブ領域１１の間に配置され、ここで、本体部３１は、アクティブ領域１１と交差する。

具体的には、基板１０内には、アクティブ領域１１が形成され、隣接するアクティブ領域１１の間には分離構造が充填され、各分離構造の深さは同じでも異なってもよく、図１から分かるように、ワードライン３０は、複数のアクティブ領域１１にまたがり、即ち、本体部３１は、アクティブ領域１１と交差する。

一実施例では、複数のアクティブ領域１１は、複数の行に配列され、ここで、第１分離構造２０は、隣接する２つのアクティブ領域１１の端部の間に位置し、第２分離構造５０は、隣接する２つのアクティブ領域１１の側部の間に位置する。

具体的には、図１を参照すれば、複数のアクティブ領域１１は、複数の行に配列され、且つ各行は、平行に配置され、ワードライン３０は、複数の行のアクティブ領域１１をまたがり、隣接する２つの行における隣接する２つのアクティブ領域１１の側部の間の距離は比較的に近いが、１つの行における隣接する２つのアクティブ領域１１の端部の間の距離は比較的に遠い。

一実施例では、第１凸部３２と第２凸部３３との深さ比は、１．０５より大きい。関連技術では、理想的には、ワードラインの凸部の深さはすべて等しく、即ち、凸部を収容するグルーブ（溝）をエッチングするとき、各グルーブの深さも同じであるべきであるが、エッチングプロセスの制限により、具体的にエッチングするとき、各グルーブの深さは、基本的に小さな変動（しかし、変動値からすれば、各グルーブの深さはすべて等しいと見なされ得る）があり、それにより、各凸部にも対応する変動があることに留意されたい。しかし、本実施例における第１凸部３２と第２凸部３３との深さ比は、１．０５より大きく、関連技術における変動による高低差とは異なり、製造プロセスにおけるプロセスコントロールにより小型化、高性能を満たす半導体構造を取得する。別の実施例では、第１凸部３２と第２凸部３３との深さ比は、１．１、１．２、１．３、１．４、１．５、又は１．６より大きくてもよい。

一実施例では、基板１０は、ｐ型シリコン基板、ｎ型シリコン基板、シリコンゲルマニウム基板などであり得る。

一実施例では、第１凸部３２の深さは、３０ｎｍより大きい。具体的な形成プロセスでは、第１凸部３２と第２凸部３３との深さ比を決定することにより、第１凸部３２の深さ値に基づいて、第２凸部３３の深さを決定する。

一実施例では、第２凸部３３の深さは、２５ｎｍより小さい。具体的な形成プロセスでは、第１凸部３２と第２凸部３３との深さ比を決定することにより、第２凸部３３の深さ値に基づいて、第１凸部３２の深さを決定する。

一実施例では、ワードライン３０の延在方向に垂直な方向に沿った第１凸部３２の長さは、ワードライン３０の延在方向に垂直な方向に沿った第２凸部３３の長さより大きい。

具体的には、同じワードライン３０上の第１凸部３２の、ワードライン３０の延在方向に垂直な方向に沿った長さは、第１凸部３２と本体部３１との接続面が、本体部３１の延在方向に沿った第１サイズ、及び本体部３１の延在方向に垂直な方向に沿った第２サイズを有すると理解でき、これに対応して、第２凸部３３も、本体部３１の延在方向に沿った第３サイズ、及び本体部３１の延在方向に垂直な方向に沿った第４サイズを有し、第２サイズは、第４サイズより大きい。

一実施例では、第１凸部３２は、凸下部３２１であって、前記凸下部３２１の側壁は第１斜率を有する、凸下部３２１と、凸上部３２２であって、前記凸上部３２２の側壁は第２斜率を有する、凸上部３２２とを含み、ここで、第１斜率は、第２斜率とは異なる。

図４と図５を併せて参照すれば、例えば、凸上部３２２及び凸下部３２１の側壁は、断面Ａ－Ａに沿った凸上部３２２及び凸下部３２１の側壁であり得、第１凸部３２は、凸下部３２１及び凸上部３２２によって構成され、凸上部３２２の頂端は、本体部３１に接続される。第１斜率は、第２斜率とは異なり、即ち、垂直方向に対する凸下部３２１の側壁の傾斜度は、垂直方向に対する凸上部３２２の側壁の傾斜度とは異なり、凸下部３２１の側壁及び凸上部３２２の側壁は、平行でもなく、同じ平面上でもない。

一実施例では、第１斜率は、第２斜率より大きく、即ち、凸下部３２１の側壁と垂直方向との夾角は、凸上部３２２の側壁と垂直方向との夾角より小さい。凸下部３２１の側壁と垂直方向との夾角が凸上部３２２の側壁と垂直方向との夾角より小さい場合、プロセスの困難度を下げることができ、プロセスウィンドウを増大することができる。具体的には、凸上部３２２の夾角が大きく、ワードラインの第１凸部の形成を容易にする。

一実施例では、図４～図６に示されるように、第２凸部３３の側壁は、第３斜率を有し、第１斜率は、第３斜率と同じであり、即ち、凸下部３２１の側壁と垂直方向との夾角は、第２凸部３３の側壁と垂直方向との夾角と同じである。具体的には、ワンステップのエッチングプロセスを使用して、凸下部３２１及び第２凸部３３の所在位置にグルーブを同時に形成することができ、それにより、前記グルーブ内の、充填して形成された凸下部３２１と第２凸部３３の側壁の斜率が同じになり、形成ステップを簡略化することができる。

一実施例では、凸上部３２２の底部サイズは、凸下部３２１の頂部サイズ以上である。

図４に示されるように、凸上部３２２の頂部サイズは、凸上部３２２の底部サイズより大きく、凸下部３２１の頂部サイズは、凸下部３２１の底部サイズより大きく、凸下部３２１の頂部サイズは、凸上部３２２の底部サイズと同じであり、即ち、凸上部３２２と凸下部３２１との接続部分は、完全に重なり合う。

図５に示されるように、凸上部３２２の頂部サイズは、凸上部３２２の底部サイズより大きく、凸下部３２１の頂部サイズは、凸下部３２１の底部サイズより大きく、凸下部３２１の頂部サイズは、凸上部３２２の底部サイズより小さく、即ち、凸上部３２２と凸下部３２１との接続部分は、完全に重なり合わない。このようにして、プロセスウィンドウを増大し、凸下部３２１とアクティブ領域との直接接触のリスクを低減する。

一実施例では、図６に示されるように、第２凸部３３の頂部サイズは、第２凸部３３の底部サイズより大きく、これにより、第２凸部３３の側壁は、第３斜率を有する。

一実施例では、基板の表面方向に沿った凸上部３２２の断面は、円形又は楕円形であり、基板の表面方向に沿った凸下部３２１の断面は、バー状である。凸上部３２２及び凸下部３２１の具体的な形状は、第１グルーブ２３１及び第２グルーブ２３２によって制御することができ、ここでは限定されず、実際のニーズ応じて選択することができる。

一実施例では、バー状は、２つの平行な線分及び２つの線分の端部を接続する２つの円弧形状の線分を含む。凸下部３２１の断面は、２つの平行な線分及び２つの対向する円弧線分によって囲まれている。具体的には、前記線分は、ワードライン３０の延在方向に平行である。凸下部３２１の線分のエッジは、隣接するアクティブ領域との直接接触のリスクを低減することができ、同時に円弧線分のエッジを結ぶことにより、凸下部の形成困難度を下げることができる。具体的には、円弧線分のエッジは、導体材料の充填を容易にする。

本開示の一実施例は、半導体構造の製造方法を更に提供し、図７～図１１に示されるように、半導体構造の製造方法は、以下のステップを含む。

ステップＳ１０１において、分離構造と複数のアクティブ領域１１を有する基板１０を提供し、分離構造は、複数のアクティブ領域１１の間に配置される。

ステップＳ１０３において、分離構造上に、離間した第１グルーブ２３１及び第２グルーブ２３２を形成し、且つ第１グルーブ２３１の深さは、第２グルーブ２３２の深さより大きい。

ステップＳ１０５において、基板１０内にワードライン３０を形成し、ワードライン３０は、本体部３１、第１凸部３２、及び第２凸部３３を含み、第１凸部３２及び第２凸部３３は、第１グルーブ２３１及び第２グルーブ２３２内にそれぞれ配置される。

本開示の一実施例による半導体構造の製造方法は、分離構造と複数のアクティブ領域１１を有する基板１０上に、第１グルーブ２３１及び第２グルーブ２３２を形成し、基板１０内にワードライン３０を形成し、且つワードライン３０の第１凸部３２の深さを長くすることにより、半導体構造のリーク電流現象を効果的に改善することができる。

図８に示されるように、提供される基板１０は、分離構造と複数のアクティブ領域１１を有する基板１０であり、即ち、分離構造と複数のアクティブ領域１１の具体的な形成方法を考慮せずに、基板１０上に第１グルーブ２３１及び第２グルーブ２３２を直接形成し、ワードライン３０を形成することに留意されたい。第１グルーブ２３１及び第２グルーブ２３２を形成する前に、ドライエッチング又は化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を採用して基板１０を平坦化することができる。

ワードライン３０は、埋め込まれたワードラインであり、ワードライン３０の材料は、タングステン、チタン、ニッケル、アルミニウム、プラチナ、及び窒化チタンなどの導電材料の１つ又は任意の組み合わせを含むことに留意されたい。ワードライン３０が形成された後、ドライエッチング又は化学機械研磨（ＣＭＰ）を採用してワードライン３０を平坦化することができる。

一実施例では、分離構造上に第１グルーブ２３１及び第２グルーブ２３２を形成することは、分離構造上にグルーブ４１を形成することであって、グルーブ４１は、隣接する２つのアクティブ領域１１の端部の間に位置する、ことと、グルーブ４１を有する分離構造上に、第１グルーブ２３１及び第２グルーブ２３２を形成することであって、第１グルーブ２３１は、グルーブ４１の所在位置に形成される、ことと、を含む。具体的には、複数のアクティブ領域１１は、平行な複数の行に配列され、分離構造は、複数のアクティブ領域１１の間に位置し、前記分離構造は、第１分離構造２０及び第２分離構造５０を含み、第１分離構造２０は、隣接する２つのアクティブ領域１１の端部の間に位置し、第２分離構造５０は、隣接する２つのアクティブ領域１１の側部の間に位置する。第１分離構造２０の一部をエッチングしてグルーブ４１を形成し、次に、グルーブ４１を有する基板１０をエッチングして第１グルーブ２３１及び第２グルーブ２３２を形成し、且つ第１グルーブ２３１を、グルーブ４１の所在位置から下方に向かってエッチングし、これにより、第１グルーブ２３１及び第２グルーブ２３２の形成深さの制御を実現し、また、より深い第１グルーブ２３１をエッチングすることを保証することができる。

一実施例では、分離構造上にグルーブ４１を形成することは、基板１０上にフォトレジスト開口部４３を有する第１フォトレジスト層４０を形成することであって、フォトレジスト開口部４３は、隣接する２つのアクティブ領域１１の端部の間に位置する、ことと、フォトレジスト開口部４３を使用して分離構造をエッチングして、グルーブ４１を形成することと、を含む。具体的には、フォトレジスト開口部４３は、第１分離構造２０の上方に位置し、第１分離構造２０の一部をエッチングして、グルーブ４１を形成する。

一実施例では、基板１０上にワードラインマスク層４４を形成し、第１フォトレジスト層４０は、ワードラインマスク層４４上に位置し、まず、フォトレジスト開口部４３を使用してワードラインマスク層４４をエッチングし、次に、エッチングされたワードラインマスク層４４を使用して第１分離構造２０をエッチングして、グルーブ４１を形成する。

一実施例では、グルーブ４１を有する分離構造上に、第１グルーブ２３１及び第２グルーブ２３２を形成することは、基板１０上に、パターン化された第２フォトレジスト層を形成することと、パターン化された第２フォトレジスト層を使用して分離構造をエッチングして、分離構造上に第１グルーブ２３１及び第２グルーブ２３２を形成することと、を含む。

一実施例では、第１グルーブ２３１及び第２グルーブ２３２内にゲート誘電体層を形成する。第１グルーブ２３１及び第２グルーブ２３２を有する基板１０内に、タングステン、チタン、ニッケル、アルミニウム、プラチナ、及び窒化チタンなどの導電材料の１つ又は任意の組み合わせを充填することにより、ワードライン３０を形成する。ここで、ワードライン３０は、化学気相堆積法、物理気相堆積法又は他の堆積方法によって形成され得る。

ゲート誘電体層は、酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（Ｓｉ３Ｎｘ）、及び酸窒化ケイ素（ＳｉＯＮ）などのシリコンベースの膜層を選択でき、又は、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、酸化アルミニウム（ＡｌＯｘ）などの高Ｋ材料に基づく膜層を選択することができる。実際のプロセス要件に応じて、本実施例で列挙された少なくとも１つ又は組み合わせを選択することも、他の材料を選択することもでき、ここでは限定しない。

例えば、ゲート誘電体層は、化学蒸着ＣＶＤプロセスによって取得することができる。又は、まず、ＩＳＳＧ（Ｉｎ Ｓｉｔｕ Ｓｔｅａｍ Ｇｅｎｅｒａｔｉｏｎ：その場蒸気生成）法を採用して、二酸化シリコンの薄層を成長させ、次に、ＡＬＤ（原子層堆積）法を使用して、別の二酸化シリコンの薄層を成長させて、ゲート誘電体層を形成する。

一実施例では、図１０Ａ～図１０Ｃに示されるように、基板１０上に第１フォトレジスト層４０を形成する前に、前記半導体の製造方法は、基板１０上に、ワードラインマスク開口部４５を有するワードラインマスク層４４を形成することと、ワードラインマスク層４４上に第１フォトレジスト層４０を形成することと、を更に含む。第１フォトレジスト層４０は、フォトレジスト開口部４３を有する。具体的には、複数のフォトレジスト開口部４３は、転位アレイに分布され、且つフォトレジスト開口部４３は、第１分離構造２０の上方に位置する。

一実施例では、ワードラインマスク開口部４５は、ワードラインマスク開口部４５の延在方向に垂直な方向に沿った第１サイズを有し、フォトレジスト開口部４３は、ワードラインマスク開口部４５の延在方向に垂直な方向に沿った第２サイズを有し、第２サイズは、第１サイズより大きい。ワードラインマスク層４４を使用して、ワードラインマスク開口部４５に入るフォトレジスト開口部４３の部分のみが、分離構造を下方にエッチングすることを保証することができ、それにより、分離構造内に形成された第１グルーブ２３１のサイズが大きすぎて、隣接するアクティブ領域に直接接触する欠陥を生じることを防ぐことができる。

一実施例では、分離構造上に第１グルーブ２３１及び第２グルーブ２３２を形成することは、第１フォトレジスト層４０上のフォトレジスト開口部４３及びワードラインマスク層４４を使用して分離構造をエッチングして、グルーブ４１を形成することと、ワードラインマスク開口部４５を使用して分離構造をエッチングして、第１グルーブ２３１及び第２グルーブ２３２形成することと、を含む。

図１０Ａに示されるように、分離構造と複数のアクティブ領域１１を有する基板が提供され、前記分離構造は、複数のアクティブ領域１１の間に配置され、図１０Ｂにおいて、ワードラインマスク開口部４５を有するワードラインマスク層４４が形成され、図１０Ｃ～図１１に示されるように、ワードラインマスク層４４上に第１フォトレジスト層４０が形成され、この場合、第１フォトレジスト層４０は、フォトレジスト開口部４３を有し、ワードラインマスク層４４の存在により、第１フォトレジスト層４０が形成された後、まず、フォトレジスト開口部４３に対応する分離構造上にグルーブ４１を事前にエッチングすることができ、次に、ワードラインマスク層４４を使用して分離構造をエッチングして、第１グルーブ２３１及び第２グルーブ２３２を形成することができる。ワードラインマスク層４４は、フォトレジスト開口部４３が大きすぎて、分離構造内に形成されたグルーブ４１が、隣接するアクティブ領域に直接接触するのを防止するだけでなく、分離構造とアクティブ領域１１のエッチングマスクとしても使用され得、それにより、プロセスフローを簡略化し、コストを削減することができる。

この方法によって形成された半導体構造は、長い第１凸部を有し、トランジスタチャネルに対するワードラインの制御能力を高め、半導体構造のリーク電流問題を低減し、このようにして、半導体構造の性能を改善し、且つ小型で高性能のＤＲＡＭデバイスに適用される。

当業者は、明細書を考慮し、本明細書に開示された発明を実施した後、本開示の他の実施形態を容易に想到し得る。本開示は、本開示の任意の変形、応用又は適応性変化を網羅することを意図し、これらの変形、応用又は適応性変化は、本開示の普通の原理に準拠し、本開示に開示されていない本技術分野における公知常識又は従来の技術的手段を含む。明細書及び実施例は、例示としてのみ考慮され、本開示の真の範囲及び思想は、添付の特許請求の範囲によって示される。

本開示は、上記の記載及び図面に示された正確な構造に限定されず、その範囲から逸脱することなく、様々な修正及び変更を行うことができることを理解されたい。本開示の範囲は、添付の特許請求の範囲によってのみ制限される。

１０ 基板
１１ アクティブ領域
２０ 第１分離構造
３０ ワードライン
３１ 本体部
３２ 第１凸部
３３ 第２凸部
３２１ 凸下部
３２２ 凸上部
４０ 第１フォトレジスト層
４１ グルーブ
４３ フォトレジスト開口部
４４ ワードラインマスク層
２３１ 第１グルーブ
２３２ 第２グルーブ
４５ ワードラインマスク開口部
５０ 第２分離構造

Claims (11)

1. 半導体構造であって、
   基板と、
   前記基板内に形成された分離構造と、
   第１凸部及び第２凸部を含むワードラインであって、前記第１凸部及び前記第２凸部は、前記分離構造内に位置し、且つ前記第１凸部の深さは、前記第２凸部の深さより大きい、ワードラインと、を含み、
   前記第１凸部は、
   凸下部であって、前記凸下部の側壁は第１斜率を有する、凸下部と、
   凸上部であって、前記凸上部の側壁は第２斜率を有する、凸上部と、を含み、
   前記第１斜率は、前記第２斜率とは異なり、
   前記第２凸部の側壁は第３斜率を有し、前記第１斜率は、前記第３斜率と同じである、半導体構造。
2. 前記ワードラインはさらに、
   前記第１凸部及び前記第２凸部に接続された本体部を含む、
   請求項１に記載の半導体構造。
3. 前記第１凸部及び前記第２凸部は、いずれも複数であり、複数の前記第１凸部及び複数の前記第２凸部は、離間して配置されている、
   請求項２に記載の半導体構造。
4. 前記分離構造は、第１分離構造及び第２分離構造を含み、前記第１凸部は、前記第１分離構造内に位置し、前記第２凸部は、前記第２分離構造内に位置し、前記第１分離構造の底部は、前記第２分離構造の底部より低い、
   請求項２に記載の半導体構造。
5. 前記第１凸部と前記第２凸部との深さ比は、１．０５より大きく、又は、
   前記第１凸部の深さは、３０ｎｍより大きく、又は、
   前記ワードラインの延在方向に垂直な方向に沿った前記第１凸部の長さは、前記ワードラインの延在方向に垂直な方向に沿った前記第２凸部の長さより大きい、
   請求項１に記載の半導体構造。
6. 前記基板の表面方向に沿った前記凸上部の断面は、円形又は楕円形であり、前記基板の表面方向に沿った前記凸下部の断面は、バー状であり、
   前記バー状は、２つの平行な線分及び２つの前記線分の端部を接続する２つの円弧形状の線分を含む、
   請求項１に記載の半導体構造。
7. 前記基板内には、複数のアクティブ領域が配置され、前記分離構造は、複数の前記アクティブ領域の間に配置され、
   前記本体部は、前記アクティブ領域と交差し、
   複数のアクティブ領域は、複数の行に配列され、
   前記第１分離構造は、隣接する２つの前記アクティブ領域の端部の間に位置し、前記第２分離構造は、隣接する２つの前記アクティブ領域の側部の間に位置する、
   請求項４に記載の半導体構造。
8. 半導体構造の製造方法であって、
   分離構造及び複数のアクティブ領域を有する基板を提供することであって、前記分離構造は、複数の前記アクティブ領域の間に配置される、ことと、
   前記分離構造上に、離間した第１グルーブ及び第２グルーブを形成することであって、前記第１グルーブの深さは、前記第２グルーブの深さより大きい、ことと、
   前記基板内にワードラインを形成することであって、前記ワードラインは、本体部、第１凸部、及び第２凸部を含み、前記第１凸部及び前記第２凸部は、前記第１グルーブ及び前記第２グルーブ内にそれぞれ配置される、ことと、を含み、
   前記分離構造上に第１グルーブ及び第２グルーブを形成することは、
   前記分離構造上にグルーブを形成することであって、前記グルーブは、隣接する２つのアクティブ領域の端部の間に位置する、ことと、
   前記グルーブを有する前記分離構造上に、前記第１グルーブ及び第２グルーブを形成することであって、前記第１グルーブは、前記グルーブの所在位置に形成される、ことと、を含み、
   前記分離構造上にグルーブを形成することは、
   前記基板上に、フォトレジスト開口部を有する第１フォトレジスト層を形成することであって、前記フォトレジスト開口部は、隣接する２つの前記アクティブ領域の端部の間に位置する、ことと、
   前記フォトレジスト開口部を使用して前記分離構造をエッチングして、前記グルーブを形成することと、を含む、半導体構造の製造方法。
9. 前記基板上に前記第１フォトレジスト層を形成する前に、前記半導体構造の製造方法は、
   前記基板上に、ワードラインマスク開口部を有するワードラインマスク層を形成することと、
   前記ワードラインマスク層上に前記第１フォトレジスト層を形成することと、を更に含む、
   請求項８に記載の半導体構造の製造方法。
10. 前記ワードラインマスク開口部は、前記ワードラインマスク開口部の延在方向に垂直な方向に沿った第１サイズを有し、前記第１フォトレジスト層上の前記フォトレジスト開口部は、前記ワードラインマスク開口部の延在方向に垂直な方向に沿った第２サイズを有し、前記第２サイズは、前記第１サイズより大きい、
    請求項９に記載の半導体構造の製造方法。
11. 前記分離構造上に、第１グルーブ及び第２グルーブを形成することは、
    前記第１フォトレジスト層上の前記フォトレジスト開口部及び前記ワードラインマスク層を使用して前記分離構造をエッチングして、前記グルーブを形成することと、
    前記ワードラインマスク開口部を使用して前記分離構造をエッチングして、前記第１グルーブ及び前記第２グルーブを形成することと、を含む、
    請求項９に記載の半導体構造の製造方法。

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