TW202420935A - 半導體裝置及其製造方法 - Google Patents
半導體裝置及其製造方法 Download PDFInfo
- Publication number
- TW202420935A TW202420935A TW111142291A TW111142291A TW202420935A TW 202420935 A TW202420935 A TW 202420935A TW 111142291 A TW111142291 A TW 111142291A TW 111142291 A TW111142291 A TW 111142291A TW 202420935 A TW202420935 A TW 202420935A
- Authority
- TW
- Taiwan
- Prior art keywords
- metal layer
- saddle
- layer
- protrusion
- semiconductor device
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 78
- 238000004519 manufacturing process Methods 0.000 title claims description 15
- 229910052751 metal Inorganic materials 0.000 claims abstract description 68
- 239000002184 metal Substances 0.000 claims abstract description 68
- 239000000758 substrate Substances 0.000 claims abstract description 40
- 238000002955 isolation Methods 0.000 claims abstract description 13
- 239000000463 material Substances 0.000 claims abstract description 12
- 238000000034 method Methods 0.000 claims description 18
- 229920002120 photoresistant polymer Polymers 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 12
- 238000001312 dry etching Methods 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- BMYNFMYTOJXKLE-UHFFFAOYSA-N 3-azaniumyl-2-hydroxypropanoate Chemical compound NCC(O)C(O)=O BMYNFMYTOJXKLE-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Abstract
一種半導體裝置包含基板、金屬層、半導體層與隔離層。基板具有複數個凸部及複數個凹槽，凸部的每一者位於凹槽的相鄰兩者之間，凹槽的底部有鞍形鰭片，其中鞍形鰭片的頂面具有凹部，使鞍形鰭片的頂面為M形。金屬層位於基板的凹槽內。半導體層位於基板的凹槽內且位於金屬層上，且半導體層與金屬層的材料不同。隔離層位於凹槽內的半導體層上。
Description
本揭露是有關一種半導體裝置及一種半導體裝置的製造方法。
在動態隨機儲存記憶體(Dynamic Random Access Memory, DRAM)的儲存單元尺寸急遽變小的同時，存取裝置的尺寸也大幅縮小。這樣的尺寸縮小容易導致短通道效應(short-channel length effect)、存取困難以及充足的資料保存時間。
目前解決短通道效應及改善資料存取時間的方法是將平面的電晶體改為有較長通道寬度的立體電晶體結構。在這種結構中，鞍形鰭片(saddle fin)被用來增加通道寬度(channel width)和閘極控制能力，進而改善驅動電流，但這樣的結構容易導致漏電流的產生。
本揭露之一技術態樣為一種半導體裝置。
根據本揭露一實施方式，一種半導體裝置包含基板、金屬層、半導體層與隔離層。基板具有複數個凸部及複數個凹槽，凸部的每一者位於凹槽的相鄰兩者之間，凹槽的底部有鞍形鰭片，其中鞍形鰭片的頂面具有凹部，使鞍形鰭片的頂面為M形。金屬層位於基板的凹槽內。半導體層位於基板的凹槽內且位於金屬層上，且半導體層與金屬層的材料不同。隔離層位於凹槽內的半導體層上。
在本揭露之一實施方式中，金屬層的底面沿鞍形鰭片的頂面設置，使得金屬層的底面為M形。
在本揭露之一實施方式中，其中金屬層具有定義出底面的第一凸部、第二凸部與第三凸部，且第二凸部位於第一凸部與第三凸部之間。
在本揭露之一實施方式中，金屬層的第二凸部位於鞍形鰭片的凹部內。
在本揭露之一實施方式中，鞍形鰭片的凹部位於金屬層的第一凸部與第三凸部之間。
在本揭露之一實施方式中，半導體裝置更包括絕緣層，位於鞍形鰭片的頂面與金屬層的底面之間。
本揭露之另一技術態樣為一種半導體裝置的製造方法。
根據本揭露一實施方式，一種半導體裝置的製造方法包括：在基板上形成複數個凹槽與複數個凸部，其中凹槽底部具有鞍形鰭片；在基板上覆蓋光阻，其中光阻在鞍形鰭片上方有間隙；蝕刻基板以在鞍形鰭片上形成凹部，使鞍形鰭片的頂面為M形；移除光阻；在凹槽內形成金屬層；在凹槽內的金屬層上形成半導體層；以及在凹槽內的半導體層上形成隔離層。
在本揭露之一實施方式中，在凹槽內形成金屬層使金屬層的底面沿鞍形鰭片的頂面設置而呈M形。
在本揭露之一實施方式中，在凹槽內的金屬層上形成半導體層包括在凹槽內的金屬層上形成半導體層，使半導體層覆蓋基板的凸部；以及蝕刻半導體層，使基板的凸部的側壁露出。
在本揭露之一實施方式中，蝕刻半導體層是使用乾蝕刻法。
在本揭露上述實施方式中，由於將鞍形鰭片的頂面蝕刻出了凹部，使得鞍形鰭片的頂面呈M形，作為字線(word line)的金屬層沿鞍形鰭片披覆的表面積增加。如此一來，半導體裝置擁有更大的通道寬度(channel width)，也有更好的閘極控制能力，改善了次臨界擺幅(subthreshold swing)以及驅動電流(driving current)。
以下揭示之實施方式內容提供了用於實施所提供的標的之不同特徵的許多不同實施方式，或實例。下文描述了元件和佈置之特定實例以簡化本案。當然，該等實例僅為實例且並不意欲作為限制。此外，本案可在各個實例中重複元件符號及/或字母。此重複係用於簡便和清晰的目的，且其本身不指定所論述的各個實施方式及/或配置之間的關係。
諸如「在……下方」、「在……之下」、「下部」、「在……之上」、「上部」等等空間相對術語可在本文中為了便於描述之目的而使用，以描述如附圖中所示之一個元件或特徵與另一元件或特徵之關係。空間相對術語意欲涵蓋除了附圖中所示的定向之外的在使用或操作中的裝置的不同定向。裝置可經其他方式定向(旋轉90度或以其他定向)並且本文所使用的空間相對描述詞可同樣相應地解釋。
第1圖繪示根據本揭露一實施方式的半導體裝置100的立體圖。第2圖繪示第1圖中的鞍形鰭片113與金屬層120沿線段2-2的局部放大剖面圖。參照第1圖與第2圖，半導體裝置100包含基板110、金屬層120、半導體層130與隔離層140。基板110具有複數個凸部111及複數個凹槽112，凸部111的每一者位於凹槽112的相鄰兩者之間。凹槽112的底部有鞍形鰭片113，其中鞍形鰭片113的頂面115具有凹部114，使鞍形鰭片113的頂面115為M形。凹部114可經蝕刻形成。金屬層120位於基板110的凹槽112內。金屬層120的材質可為鎢(W)或氮化鈦(TiN)，但並不侷限於此。半導體層130位於基板110的凹槽112內且位於金屬層120上，且半導體層130與金屬層120的材料不同。半導體層130的材料可為多晶矽(Poly Silicon)，但並不侷限於此。隔離層140位於凹槽112內的半導體層130上。隔離層140的材質可為氮化矽(SiN)，但亦可為其他絕緣材料。第1圖中，僅繪示三個凹槽112，但半導體裝置100亦可包含更多的凹槽112。
金屬層120的底面121沿鞍形鰭片113的頂面115設置，使得金屬層120的底面121為M形。金屬層120具有定義出其底面121的第一凸部122、第二凸部123與第三凸部124，且第二凸部123位於第一凸部122與第三凸部124之間。金屬層120的第二凸部123位於鞍形鰭片113的凹部114內。鞍形鰭片113的凹部114位於金屬層120的第一凸部122與第三凸部124之間。半導體裝置100更包括絕緣層150，位於鞍形鰭片113的頂面115與金屬層120的底面121之間。絕緣層150的材料可為二氧化矽(SiO
2)，但並不侷限於此。惟需注意的是，最外側的凹槽112中，由於並沒有包含在主動區(active area)之內，因此並沒有第1圖具有M形頂面115的鞍形鰭片113。
具體而言，由於將鞍形鰭片113的頂面115蝕刻出凹部114，使得鞍形鰭片113的頂面115呈M形，作為字線(word line)的金屬層120其底面121沿鞍形鰭片113的頂面115披覆的表面積增加。如此一來，半導體裝置100具有更大的通道寬度(Channel width)，也擁有更好的閘極控制能力，進而改善了次臨界擺幅(subthreshold swing)以及驅動電流(driving current)。
應理解到，已敘述的元件連接關係、材料與功效將不重覆贅述，合先敘明。在以下敘述中，將說明半導體裝置的製造方法。
第3圖與第4圖繪示第1圖之半導體裝置100的製造方法在中間階段的立體圖。參照第3圖，半導體裝置100的製造方法包括在基板110上形成複數個凹槽112與複數個凸部111，其中凹槽112底部具有鞍形鰭片113。在此步驟中，鞍形鰭片113的頂面115尚未挖出凹部114(見第2圖)，頂面115的形狀依然是原本的鞍形。在本實施方式中，兩介電層117、118位於基板110上，在後續的步驟中將會被蝕刻。
第5圖繪示第4圖之結構的俯視圖。參照第4圖與第5圖。基板110的凹槽112與凸部111形成之後，在基板110上覆蓋光阻160，其中光阻160在鞍形鰭片113上方可經圖案化而有間隙161。間隙161可在後續的蝕刻製程中，在鞍形鰭片113的頂面115形成凹部114(見第2圖)。
第6圖至第10圖繪示第1圖之半導體裝置100的製造方法在中間階段的立體圖。同時參照第4圖與第6圖，在第4圖的光阻160形成後，可藉由具有間隙161的光阻160蝕刻基板110，以在鞍形鰭片113上形成凹部114，使鞍形鰭片113的頂面115為M形。接著，移除光阻160。此外，基板110上的介電層118可經蝕刻移除，露出基板110的介電層117。
參照第2圖與第7圖，接著，形成絕緣層150於鞍形鰭片113的頂面115、凹槽112的表面與介電層117上。在一些實施方式中，絕緣層150的材料可為二氧化矽(SiO
2)，其形成方法可為原子層沉積(Atomic layer deposition, ALD)、化學氣相沉積(Chemical vapor deposition, CVD)或氧化基板110中的矽而產生，但並不侷限於此。
參閱第8圖，絕緣層150形成之後，便可在凹槽112內形成金屬層120，使金屬層120的底面121沿鞍形鰭片113的頂面115設置而呈M形。金屬層120形成之後，由於金屬層120的底面121是沿著鞍形鰭片113的頂面115形成的，因此在形成之後會出現第一凸部122、第二凸部123與第三凸部124，且第二凸部123位於第一凸部122與第三凸部124之間。第二凸部123位於鞍形鰭片113的凹部114內，且鞍形鰭片113的凹部114位於第一凸部122與第三凸部124之間。透過這樣的設計，作為字線(word line)的金屬層120沿鞍形鰭片113披覆的表面積增加。如此一來，半導體裝置100(見第1圖)可具有更大的通道寬度，也擁有更好的閘極控制能力，進而改善了次臨界擺幅以及驅動電流。金屬層120的形成方式可為物理氣相沉積(Physical vapor deposition, PVD)，但並不侷限於此種方式。金屬層120的材質可為鎢(W)或氮化鈦(TiN)，但並不侷限於此。
參照第9圖，金屬層120形成後，在凹槽112內的金屬層120上形成半導體層130，使半導體層130覆蓋基板110的凸部111及其上的介電層117。半導體層130的材料可為多晶矽(Poly Silicon)，但並不侷限於此。半導體層130的形成方式可為化學氣相沉積，但並不侷限於此種方式。
參照第10圖，接著，蝕刻半導體層130，使基板110的凸部111的側壁露出。蝕刻半導體層130是使用乾蝕刻法。乾蝕刻法使用之離子自由基可以為氫溴酸(HBr)、氯氣(Cl
2)與氫氣(H
2)，但並不侷限於此。此外，基板110上的介電層117亦可經蝕刻步驟移除至少一部份。
同時參照第10圖與第1圖，蝕刻半導體層130使基板110的凸部111的側壁露出後，在凹槽112內的半導體層130上形成隔離層140。隔離層140的材質可為氮化矽(SiN)，但亦可為其他絕緣材料。此步驟結束後，第1圖的半導體裝置100便製造完成。由於在半導體裝置100製造的步驟中，加入了覆蓋光阻160(見的5圖)與蝕刻的步驟，使得完成的半導體裝置100的鞍形鰭片113的頂面115具有凹部114，使鞍形鰭片113的頂面115呈M形，後續在形成金屬層120時，金屬層120便會沿著鞍形鰭片113的頂面115沉積，因此讓字線的金屬層120的底面121形成第一凸部122、第二凸部123與第三凸部124。
綜上所述，由於半導體裝置100的鞍形鰭片113的頂面115從原本的鞍形改為M形，因此在沉積金屬層120時，金屬層120的底面121便會沿著鞍形鰭片113的頂面115形成，從而使金屬層120的底面121形成第一凸部122、第二凸部123與第三凸部124，並且第一凸部122、第二凸部123與第三凸部124定義了M形的底面121，使作為字線的金屬層120沿鞍形鰭片113披覆的表面積增加。如此一來，半導體裝置100可具有更大的通道寬度，也擁有更好的閘極控制能力，進而改善了次臨界擺幅以及驅動電流。
前述概述了幾個實施方式的特徵，使得本領域技術人員可以更好地理解本揭露的態樣。本領域技術人員應當理解，他們可以容易地將本揭露用作設計或修改其他過程和結構的基礎，以實現與本文介紹的實施方式相同的目的和/或實現相同的優點。本領域技術人員還應該認識到，這樣的等效構造不脫離本揭露的精神和範圍，並且在不脫離本揭露的精神和範圍的情況下，它們可以在這裡進行各種改變，替換和變更。
100:半導體裝置
110:基板
111:凸部
112:凹槽
113:鞍形鰭片
114:凹部
115:頂面
117、118:介電層
120:金屬層
121:底面
122:第一凸部
123:第二凸部
124:第三凸部
130:半導體層
140:隔離層
150:絕緣層
160:光阻
161:間隙
2-2:線段
當與隨附圖示一起閱讀時，可由後文實施方式最佳地理解本揭露內容的態樣。注意到根據此行業中之標準實務，各種特徵並未按比例繪製。實際上，為論述的清楚性，可任意增加或減少各種特徵的尺寸。
第1圖繪示根據本揭露一實施方式的半導體裝置的立體圖。
第2圖繪示第1圖中的鞍形鰭片與金屬層沿線段2-2的局部放大剖面圖。
第3圖與第4圖繪示第1圖之半導體裝置的製造方法在中間階段的立體圖。
第5圖繪示第4圖之結構的俯視圖。
第6圖至第10圖繪示第1圖之半導體裝置的製造方法在中間階段的立體圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記)
無
國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記)
無
110:基板
113:鞍形鰭片
114:凹部
115:頂面
120:金屬層
121:底面
122:第一凸部
123:第二凸部
124:第三凸部
150:絕緣層
Claims (10)
- 一種半導體裝置，包括： 一基板，具有複數個凸部及複數個凹槽，該些凸部的每一者位於該些凹槽的相鄰兩者之間，該些凹槽的底部有一鞍形鰭片，其中該鞍形鰭片的一頂面具有一凹部，使該鞍形鰭片的該頂面為M形； 一金屬層，位於該基板的該些凹槽內； 一半導體層，位於該基板的該些凹槽內且位於該金屬層上，且該半導體層與該金屬層的材料不同；以及 一隔離層，位於該些凹槽內的該半導體層上。
- 如請求項1所述之半導體裝置，其中該金屬層的一底面沿該鞍形鰭片的該頂面設置，使得該金屬層的該底面為M形。
- 如請求項2所述之半導體裝置，其中該金屬層具有定義出該底面的一第一凸部、一第二凸部與一第三凸部，且該第二凸部位於該第一凸部與該第三凸部之間。
- 如請求項3所述之半導體裝置，其中該金屬層的該第二凸部位於該鞍形鰭片的該凹部內。
- 如請求項3所述之半導體裝置，其中該鞍形鰭片的該凹部位於該金屬層的該第一凸部與該第三凸部之間。
- 如請求項2所述之半導體裝置，更包括： 一絕緣層，位於該鞍形鰭片的該頂面與該金屬層的該底面之間。
- 一種半導體裝置的製造方法，包括： 在一基板上形成複數個凹槽與複數個凸部，其中該些凹槽底部具有一鞍形鰭片； 在該基板上覆蓋一光阻，其中該光阻在該鞍形鰭片上方有一間隙； 蝕刻該基板以在該鞍形鰭片上形成一凹部，使該鞍形鰭片的一頂面為M形； 移除該光阻； 在該些凹槽內形成一金屬層； 在該些凹槽內的該金屬層上形成一半導體層；以及 在該些凹槽內的該半導體層上形成一隔離層。
- 如請求項7所述之半導體裝置的製造方法，其中在該些凹槽內形成該金屬層使該金屬層的一底面沿該鞍形鰭片的該頂面設置而呈M形。
- 如請求項7所述之半導體裝置的製造方法，其中在該些凹槽內的該金屬層上形成該半導體層包括： 在該些凹槽內的該金屬層上形成一半導體層，使該半導體層覆蓋該基板的該些凸部；以及 蝕刻該半導體層，使該基板的該些凸部的側壁露出。
- 如請求項9所述之半導體裝置的製造方法，其中蝕刻該半導體層是使用乾蝕刻法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW111142291A TWI833423B (zh) | 2022-11-04 | 2022-11-04 | 半導體裝置及其製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW111142291A TWI833423B (zh) | 2022-11-04 | 2022-11-04 | 半導體裝置及其製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TWI833423B TWI833423B (zh) | 2024-02-21 |
| TW202420935A true TW202420935A (zh) | 2024-05-16 |
Family
ID=90825044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW111142291A TWI833423B (zh) | 2022-11-04 | 2022-11-04 | 半導體裝置及其製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| TW (1) | TWI833423B (zh) |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100881818B1 (ko) * | 2006-09-04 | 2009-02-03 | 주식회사 하이닉스반도체 | 반도체 소자의 형성 방법 |
| KR20120122776A (ko) * | 2011-04-29 | 2012-11-07 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그의 제조 방법 |
| WO2014077209A1 (ja) * | 2012-11-14 | 2014-05-22 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置およびその製造方法 |
| CN108666310B (zh) * | 2017-03-28 | 2021-04-13 | 联华电子股份有限公司 | 半导体存储装置及其形成方法 |
| US11469319B2 (en) * | 2020-04-10 | 2022-10-11 | Nanya Technology Corporation | Semiconductor device with recessed access transistor and method of manufacturing the same |
-
2022
- 2022-11-04 TW TW111142291A patent/TWI833423B/zh active
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8058678B2 (en) | Semiconductor memory device including a cylinder type storage node and a method of fabricating the same | |
| TWI471981B (zh) | 製作具有埋入式位元線與埋入式字元線的記憶體裝置之方法 | |
| US7619281B2 (en) | Semiconductor device having buried gate line and method of fabricating the same | |
| US9048293B2 (en) | Semiconductor device and method for manufacturing the same | |
| US7078292B2 (en) | Storage node contact forming method and structure for use in semiconductor memory | |
| TWI689050B (zh) | 記憶體裝置及其製造方法 | |
| TWI727408B (zh) | 整合式晶片及其形成方法 | |
| US20140015027A1 (en) | Semiconductor device having gate electrode embedded in gate trench | |
| KR100693879B1 (ko) | 비대칭 비트 라인들을 갖는 반도체 장치 및 이를 제조하는방법 | |
| JP2009239284A (ja) | メモリ装置及びメモリ装置の製造方法 | |
| US10957576B2 (en) | Dynamic random access memory and method of fabricating the same | |
| TWI761206B (zh) | 半導體元件以及其製造方法 | |
| US9123576B2 (en) | Semiconductor device and method for manufacturing the same | |
| CN113707612A (zh) | 存储器件及其形成方法 | |
| US7074670B2 (en) | Method of forming storage node of capacitor in semiconductor memory, and structure therefore | |
| TWI833423B (zh) | 半導體裝置及其製造方法 | |
| TW202420935A (zh) | 半導體裝置及其製造方法 | |
| TWI678794B (zh) | 動態隨機存取記憶體及其製造方法 | |
| TWI566334B (zh) | 動態隨機存取記憶裝置之製造方法 | |
| TW202243139A (zh) | 動態隨機存取記憶體及其製造法方法 | |
| KR20070019134A (ko) | 반도체 장치 및 이의 제조 방법 | |
| JP2006351856A (ja) | 半導体装置およびその製造方法 | |
| TWI571963B (zh) | 分裂式接觸結構與其製作方法 | |
| WO2023015584A1 (zh) | 半导体结构的制备方法及半导体结构 | |
| JP6814839B2 (ja) | ダイナミックランダムアクセスメモリ及びその製造方法 |