KR20220152339A - 반도체 구조 및 반도체 구조의 제조 방법 - Google Patents

반도체 구조 및 반도체 구조의 제조 방법 Download PDF

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KR20220152339A
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야촨 허
신-핀 황
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창신 메모리 테크놀로지즈 아이엔씨
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Abstract

반도체 구조 및 반도체 구조의 제조 방법이다. 반도체 구조는 기판(10), 기판 내에 형성된 격리 구조; 및 워드라인을 포함하고, 상기 워드라인은 제1 볼록부(32) 및 제2 볼록부(33)를 포함하며, 여기서, 상기 제1 볼록부 및 제2 볼록부는 상기 격리 구조 내에 위치하고, 상기 제1 볼록부의 깊이는 상기 제2 볼록부의 깊이보다 크다. 제1 볼록부는 비교적 긴 깊이를 구비하므로, 워드라인이 트랜지스터 채널에 대한 제어 능력을 강화하여, 누전류를 개선할 수 있다.

Description

반도체 구조 및 반도체 구조의 제조 방법
관련 출원에 대한 상호 참조
본 발명은 2020년 08월 05일에 제출한 출원 번호가 202010777763.2이고, 명칭이 “반도체 구조 및 반도체 구조의 제조 방법”인 중국 특허 출원의 우선권을 청구하는 바, 상기 중국 특허 출원의 전부 내용은 본 출원에 인용된다.
본 발명은 반도체 기술 분야에 관한 것으로서, 특히 반도체 구조 및 반도체 구조의 제조 방법에 관한 것이다.
동적 램(Dynamic Random Access Memory, DRAM) 사이즈가 부단히 축소됨에 따라, 저장 영역의 트랜지스터 사이즈도 부단히 축소되며, 이로 인해 엄중한 누전류 문제가 초래되어, 소자 성능에 영향을 미친다.
본 발명은 반도체 구조 및 반도체 구조의 제조 방법을 제공하여, 반도체 구조의 성능을 개선한다.
본 발명의 첫 번째 측면에 따르면, 반도체 구조를 제공하고, 상기 반도체 구조는,
기판;
기판 내에 형성된 격리 구조; 및
워드라인을 포함하며, 워드라인은 제1 볼록부 및 제2 볼록부를 포함하고, 여기서, 제1 볼록부 및 제2 볼록부는 격리 구조 내에 위치하며, 제1 볼록부의 깊이는 제2 볼록부의 깊이보다 크다.
본 발명의 하나의 실시예에서, 워드라인은, 본체부를 더 포함하고, 본체부는 제1 볼록부 및 제2 볼록부에 연결된다.
본 발명의 하나의 실시예에서, 제1 볼록부 및 제2 볼록부는 모두 복수 개이고, 복수 개의 제1 볼록부와 복수 개의 제2 볼록부는 간격을 두고 설치된다.
본 발명의 하나의 실시예에서, 격리 구조는 제1 격리 구조 및 제2 격리 구조를 포함하며; 제1 볼록부는 제1 격리 구조 중에 위치하고, 제2 볼록부는 제2 격리 구조 중에 위치하며, 제1 격리 구조의 저부는 제2 격리 구조의 저부보다 낮다.
본 발명의 하나의 실시예에서, 제1 볼록부 및 제2 볼록부의 깊이비는 1.05보다 크다.
본 발명의 하나의 실시예에서, 제1 볼록부의 깊이는 30nm보다 크다.
본 발명의 하나의 실시예에서, 워드라인이 연장되는 방향에 수직되는 방향에서의 제1 볼록부의 길이는 워드라인이 연장되는 방향에 수직되는 방향에서의 제2 볼록부의 길이보다 크다.
본 발명의 하나의 실시예에서, 제1 볼록부는, 볼록 하부 및 볼록 상부를 포함하고,
볼록 하부의 측벽은 제1 기울기를 구비하고;
볼록 상부의 측벽은 제2 기울기를 구비하며;
여기서, 제1 기울기는 제2 기울기와 상이하다.
본 발명의 하나의 실시예에서, 제2 볼록부의 측벽은 제3 기울기를 구비하고, 제1 기울기와 제3 기울기는 동일하다.
본 발명의 하나의 실시예에서, 기판 표면 방향에서의 볼록 상부의 단면은 원형 또는 타원형이고, 기판 표면 방향에서의 볼록 하부의 단면은 스트립형이다.
본 발명의 하나의 실시예에서, 스트립형은 평행되는 두 개의 선분 및 두 개의 선분 단부를 연결하는 두 개의 호형 선분을 포함한다.
본 발명의 하나의 실시예에서, 기판 내에 복수 개의 활성화 영역이 설치되고, 격리 구조는 복수 개의 활성화 영역 사이에 설치되며;
여기서, 본체부와 활성화 영역은 교차된다.
본 발명의 하나의 실시예에서, 복수 개의 활성화 영역은 복 수개의 열로 배열되고;
여기서, 제1 격리 구조는 두 개의 활성화 영역의 단부 사이에 위치하고, 제2 격리 구조는 인접된 두 개의 활성화 영역의 측면 사이에 위치한다.
본 발명의 두 번째 측면에 따르면, 반도체 구조의 제조 방법을 제공하고, 상기 반도체 구조의 제조 방법은,
격리 구조 및 복수 개의 활성화 영역을 구비한 기판을 제공하되, 격리 구조는 복수 개의 활성화 영역 사이에 설치되는 단계;
격리 구조 상에 간격을 둔 제1 그루브 및 제2 그루브를 형성하되, 제1 그루브의 깊이는 제2 그루브의 깊이보다 큰 단계; 및
기판 내에 워드라인을 형성하되, 워드라인은 본체부, 제1 볼록부 및 제2 볼록부를 포함하고, 제1 볼록부 및 제2 볼록부는 제1 그루브 및 제2 그루브 내에 각각 설치되는 단계를 포함한다.
본 발명의 하나의 실시예에서, 격리 구조 상에 제1 그루브 및 제2 그루브를 형성하는 단계는,
격리 구조 상에 그루브를 형성하되, 그루브는 인접된 두 개의 활성화 영역의 단부 사이에 위치하는 단계; 및
그루브를 구비한 격리 구조 상에 제1 그루브 및 제2 그루브를 형성하되, 제1 그루브는 그루브가 위치하는 위치에 형성되는 단계를 포함한다.
본 발명의 하나의 실시예에서, 격리 구조 상에 그루브를 형성하는 단계는,
기판 상에 포토레지스트 개구를 구비한 제1 포토레지스트층을 형성하되, 포토레지스트 개구는 인접된 두 개의 활성화 영역의 단부 사이에 위치하는 단계; 및
포토레지스트 개구를 이용하여 격리 구조를 에칭하여, 그루브를 형성하는 단계를 포함한다.
본 발명의 하나의 실시예에서, 기판 상에 제1 포토레지스트층을 형성하기 전, 상기 방법은,
기판 상에 워드라인 마스크 개구를 구비한 워드라인 마스크층을 형성하는 단계; 및
워드라인 마스크층 상에 제1 포토레지스트층을 형성하는 단계를 더 포함한다.
본 발명의 하나의 실시예에서, 워드라인 마스크 개구는 상기 워드라인 마스크 개구가 연장되는 방향에 수직되는 방향에서의 제1 사이즈를 구비하고, 제1 포토레지스트층 상의 포토레지스트 개구는 워드라인 마스크 개구가 연장되는 방향에 수직되는 방향에서의 제2 사이즈를 구비하며, 제2 사이즈는 제1 사이즈보다 크다.
본 발명의 하나의 실시예에서, 격리 구조 상에 제1 그루브 및 제2 그루브를 형성하는 단계는,
제1 포토레지스트층 상의 포토레지스트 개구 및 워드라인 마스크층을 이용하여 격리 구조를 에칭하여 그루브를 형성하는 단계; 및
워드라인 마스크 개구를 이용하여 격리 구조를 에칭하여 제1 그루브 및 제2 그루브를 형성하는 단계를 포함한다.
본 발명의 반도체 구조는 워드라인의 제1 볼록부로 하여금 비교적 긴 깊이를 구비하도록 하는 것을 통해, 워드라인이 트랜지스터 채널에 대한 제어 능력을 강화하여, 누전류를 개선할 수 있다.
본 발명의 다양한 목적, 특징 및 장점을 더욱 선명해지도록 하기 위해, 도면을 결합하여 아래의 본 발명의 바람직한 실시형태에 대해 상세히 설명한다. 도면은 다만 본 발명의 예시적 도면일 뿐, 반드시 일정한 비례에 따라 그려진 것은 아니다. 도면에서, 동일한 도면 표기는 시종 동일하거나 유사한 부품을 나타낸다. 여기서,
도 1은 일 예시적 실시형태에 따라 도시된 반도체 구조의 구조 예시도이다.
도 2는 도 1 중 A-A 위치의 구조 예시도이다.
도 3은 도 1 중 B-B 위치의 구조 예시도이다.
도 4는 일 예시적 실시형태에 따라 도시된 반도체 구조의 제1 볼록부의 구조 예시도이다.
도 5는 다른 하나의 예시적 실시형태에 따라 도시된 반도체 구조의 제1 볼록부의 구조 예시도이다.
도 6은 일 예시적 실시형태에 따라 도시된 반도체 구조의 제2 볼록부의 구조 예시도이다.
도 7은 일 예시적 실시형태에 따라 도시된 반도체 구조의 제조 방법의 흐름 예시도이다.
도 8은 일 예시적 실시형태에 따라 도시된 반도체 구조의 제조 방법에 의해 제1 포토레지스트층을 형성한 후의 구조 예시도이다.
도 9는 일 예시적 실시형태에 따라 도시된 반도체 구조의 제조 방법에 의해 그루브를 형성한 후의 구조 예시도이다.
도 10a내지 도 10c는 일 예시적 실시형태에 따라 도시된 반도체 구조의 제조 방법의 구조 예시도이다.
도 11은 일 예시적 실시형태에 따라 도시된 반도체 구조의 제조 방법에 의해 제1 그루브 및 제2 그루브를 형성한 후의 구조 예시도이다.
10, 기판; 11, 활성화 영역; 20, 제1 격리 구조; 30, 워드라인; 31, 본체부; 32, 제1 볼록부; 33, 제2 볼록부; 321, 볼록 하부; 322, 볼록 상부; 40, 제1 포토레지스트층; 41, 그루브; 43, 포토레지스트 개구; 44, 워드라인 마스크층; 231, 제1 그루브; 232, 제2 그루브; 45, 워드라인 마스크 개구; 50, 제2 격리 구조.
본 발명의 특징 및 장점을 구현하는 전형적인 실시예는 아래의 설명에서 상세히 설명된다. 이해해야 할 것은, 본 발명은 본 발명의 범위를 벗어나지 않는 전제 하에서 상이한 실시예에서 다양한 변경을 구비할 수 있으며, 여기서의 설명 및 도면은 본질적으로 설명에 사용될 뿐, 본 발명을 한정하려는 것이 아니다.
도면을 참조하여, 아래의 본 발명의 상이한 예시적 실시형태에 대해 설명하며, 도면은 본 발명의 일부를 형성하고, 여기서 본 발명의 복수 개의 측면을 구현할 수 있는 상이한 예시적 구조, 시스템 및 단계를 예시적인 방식으로 나타낸다. 이해해야 할 것은, 부품, 구조, 예시적 장치, 시스템 및 단계의 다른 특정된 방안이 사용될 수 있고, 본 발명의 범위를 벗어나지 않는 전제 하에 구조적 및 기능적 보정을 수행할 수 있다. 또한, 본 명세서에서 용어 “...상”, “...사이”, “...내” 등을 사용하여 본 발명의 상이한 예시적 특징 및 요소를 설명하지만, 이러한 용어가 본 문에서 사용되는 것은 도면 중의 예에 따른 방향과 같이 다만 편의를 위해서일 뿐이다. 본 명세서에서의 임의의 내용은 모두 구조의 특정한 3 차원 방향이 있어야만 본 발명의 보호 범위에 포함되는 것으로 이해해서는 안된다.
본 발명의 하나의 실시예는 반도체 구조를 제공하며, 도 1 내지 도 6을 참조하면, 반도체 구조는, 기판(10); 기판(10) 내에 형성된 격리 구조; 및 워드라인(30)을 포함하고, 워드라인(30)은 제1 볼록부(32) 및 제2 볼록부(33)를 포함하며, 여기서, 제1 볼록부(32) 및 제2 볼록부(33)는 상기 격리 구조 내에 위치하고, 제1 볼록부(32)의 깊이는 제2 볼록부(33)의 깊이보다 크다.
본 발명의 실시예의 반도체 구조는 워드라인(30)의 제1 볼록부(32)로 하여금 제2 볼록부(33)에 비해 더 긴 깊이를 구비하도록 하는 것을 통해, 워드라인(30)이 트랜지스터 채널에 대한 제어 능력을 강화하여, 누전류를 개선할 수 있다. 구체적으로, 제1 볼록부(32)의 깊이는 제1 볼록부(32)의 저부로부터 워드라인(30)의 본체부(31)까지의 수직 거리로 이해할 수 있다. 마찬가지로, 제2 볼록부(33)의 깊이는 제2 볼록부(33)의 저부로부터 워드라인(30)의 본체부(31)까지의 수직 거리로 이해할 수 있다.
일 실시예에서, 워드라인(30)은 본체부(31)를 더 포함하고, 본체부(31)는 제1 볼록부(32) 및 제2 볼록부(33)에 연결된다.
일 실시예에서, 제1 볼록부(32) 및 제2 볼록부(33)는 모두 복수 개이고, 복수 개의 제1 볼록부(32)와 복수 개의 제2 볼록부(33)는 간격을 두고 설치된다. 구체적으로, 동일한 워드라인(30) 하방에, 복수 개의 제1 볼록부(32) 및 복수 개의 제2 볼록부(33)는 격리 구조 중에 간격을 두고 설치된다.
일 실시예에서, 격리 구조는 제1 격리 구조(20) 및 제2 격리 구조(50)를 포함하며; 제1 볼록부(32)는 제1 격리 구조(20) 중에 위치하고, 제2 볼록부(33)는 제2 격리 구조(50) 중에 위치하며, 제1 격리 구조(20)의 저부는 제2 격리 구조(50)의 저부보다 낮다.
하나의 실시예에서, 도 1에 도시된 바와 같이, 기판(10) 내에 복수 개의 활성화 영역(11)이 설치되어 있고, 격리 구조는 복수 개의 활성화 영역(11) 사이에 설치되며; 여기서, 본체부(31)와 활성화 영역(11)은 교차된다.
구체적으로, 기판(10) 내에 활성화 영역(11)이 형성되어 있고, 인접된 활성화 영역(11) 사이에 격리 구조가 충진되어 있으며, 각 격리 구조의 깊이는 모두 동일할 수 있고, 상이할 수도 있으며; 도 1을 결합하여 알 수 있다시피, 워드라인(30)은 복수 개의 활성화 영역(11)을 거치며, 즉 본체부(31)와 활성화 영역(11)은 교차된다.
하나의 실시예에서, 복수 개의 활성화 영역(11)은 복수 개의 열로 배열되고; 여기서, 제1 격리 구조(20)는 인접된 두 개의 활성화 영역(11)의 단부 사이에 위치하며, 제2 격리 구조(50)는 인접된 두 개의 활성화 영역(11)의 측면 사이에 위치한다.
구체적으로, 도 1을 결합하면, 복수 개의 활성화 영역(11)은, 복수 개의 열로 배열되고, 각각 평행되게 설치되며, 워드라인(30)은 복수 개의 열의 활성화 영역(11)을 거치고, 인접된 두 열의 인접된 두 개의 활성화 영역(11)의 측면 사이의 거리는 비교적 가깝지만, 한 열 중 인접된 두 개의 활성화 영역(11)의 단부 사이의 거리는 비교적 멀다.
일 실시예에서, 제1 볼록부(32) 및 제2 볼록부(33)의 깊이비는 1.05보다 크다. 설명해야 할 것은, 관련 기술에서, 이상적인 상태에서 워드라인의 볼록부 깊이 사이즈는 모두 동일하며, 즉 볼록부를 수용하기 위한 그루브를 에칭할 경우, 각 그루브의 깊이도 모두 동일해야 하며, 그러나 에칭 공정의 한정을 받아, 구체적으로 에칭할 경우, 각 그루브의 깊이에 소규모의 파동이 기본적으로 존재(파동값의 측면에서 볼 때, 각 그루브의 깊이가 모두 동일한 것으로 여전히 간주할 수 있음)함으로써, 각 볼록부도 상응한 파동이 존재한다. 그러나 본 실시예에서의 제1 볼록부(32) 및 제2 볼록부(33)의 깊이비는 1.05보다 크므로, 관련 기술에서 파동으로 인한 높이차와 구별되므로, 제조 과정 중 공정 제어를 통해 얻은 소형화 및 고성능을 만족하는 반도체 구조이다. 다른 실시예에서, 제1 볼록부(32) 및 제2 볼록부(33)의 깊이비는 1.1, 1.2, 1.3, 1.4, 1.5 또는 1.6보다 클 수 있다.
하나의 실시예에서, 기판(10)은 p형 규소 기판, n형 규소 기판, 규소 게르마늄 기판 등일 수 있다.
하나의 실시예에서, 제1 볼록부(32)의 깊이는 30nm보다 크다. 구체적인 형성 과정에서 제1 볼록부(32) 및 제2 볼록부(33)의 깊이비를 결정하는 것을 통해, 제1 볼록부(32)의 깊이값에 따라 제2 볼록부(33)의 깊이를 결정한다.
하나의 실시예에서, 제2 볼록부(33)의 깊이는 25nm보다 작다. 구체적인 형성 과정에서 제1 볼록부(32) 및 제2 볼록부(33)의 깊이비를 결정하는 것을 통해, 제2 볼록부(33)의 깊이값에 따라 제1 볼록부(32)의 깊이를 결정한다.
하나의 실시예에서, 워드라인(30) 상에서 워드라인(30)이 연장되는 방향에 수직되는 방향에서의 제1 볼록부(32)의 길이는 워드라인(30)이 연장되는 방향에 수직되는 방향에서의 제2 볼록부(33)의 길이보다 크다.
구체적으로, 동일한 워드라인(30) 상에서 워드라인(30)이 연장되는 방향에 수직되는 방향에서의 제1 볼록부(32)의 길이는, 제1 볼록부(32)와 본체부(31)가 서로 연결되는 면에 본체부(31)가 연장되는 방향을 따른 제1 사이즈 및 본체부(31)가 연장되는 방향에 수직되는 방향을 따른 제2 사이즈가 구비되는 것으로 이해할 수 있으며, 상응하게, 제2 볼록부(33)도 본체부(31)가 연장되는 방향을 따른 제3 사이즈 및 본체부(31)가 연장되는 방향에 수직되는 방향을 따른 제4 사이즈를 구비하고, 제2 사이즈는 제4 사이즈보다 크다.
하나의 실시예에서, 제1 볼록부(32)는, 볼록 하부(321) 및 볼록 상부(322)를 포함하며, 볼록 하부(321)의 측벽은 제1 기울기를 구비하고; 볼록 상부(322)의 측벽은 제2 기울기를 구비하며; 여기서, 제1 기울기는 제2 기울기와 상이하다.
도 4 및 도 5를 결합하여 설명하면, 예시적으로, 볼록 상부(322) 및 볼록 하부(321)의 측벽은 A-A 단면을 따른 볼록 상부(322) 및 볼록 하부(321)의 측벽일 수 있으며; 제1 볼록부(32)는 볼록 하부(321) 및 볼록 상부(322)에 의해 구성되고, 볼록 상부(322)의 상단은 본체부(31)에 연결된다. 제1 기울기는 제2 기울기와 상이하고, 즉 볼록 하부(321)의 측벽이 세로 방향에 대한 경사도는 볼록 상부(322)의 측벽이 세로 방향에 대한 경사도와 상이하며, 볼록 하부(321)의 측벽 및 볼록 상부(322)의 측벽은 평행되지 않고 동일한 평면 상에 위치하지도 않는다.
하나의 실시예에서, 제1 기울기는 제2 기울기보다 크며, 즉 볼록 하부(321)의 측벽과 세로 방향의 끼인각은 볼록 상부(322)의 측벽과 세로 방향의 끼인각보다 작다. 볼록 하부(321)의 측벽과 세로 방향의 끼인각이 볼록 상부(322)의 측벽과 세로 방향의 끼인각보다 작을 경우, 공정 난이도를 저하시키고 공정 창구를 증가시킬 수 있다. 구체적으로, 볼록 상부(322)의 끼인각이 비교적 크므로, 워드라인의 제1 볼록부의 형성에 유리하다.
하나의 실시예에서, 도 4 내지 도 6에 도시된 바와 같이, 제2 볼록부(33)의 측벽은 제3 기울기를 구비하고, 제1 기울기와 제3 기울기는 동일하며, 즉 볼록 하부(321)의 측벽과 세로 방향의 끼인각은 제2 볼록부(33)의 측벽과 세로 방향의 끼인각과 동일하다. 구체적으로, 원스텝 에칭 공정을 이용하여 볼록 하부(321) 및 제2 볼록부(33)가 위치하는 위치에서의 그루브를 동시에 형성하여, 상기 그루브 중에 충진하여 형성된 볼록 하부(321) 및 제2 볼록부(33)의 측벽의 기울기로 하여금 동일하도록 할 수 있어, 형성 단계를 간소화할 수 있다.
하나의 실시예에서, 볼록 상부(322)의 저부 사이즈는 볼록 하부(321)의 탑 사이즈보다 크거나 같다.
도 4에 도시된 바와 같이, 볼록 상부(322)의 탑 사이즈는 볼록 상부(322)의 저부 사이즈보다 크고, 볼록 하부(321)의 탑 사이즈는 볼록 하부(321)의 저부 사이즈보다 크지만, 볼록 하부(321)의 탑 사이즈는 볼록 상부(322)의 저부 사이즈와 동일하며, 즉 볼록 상부(322)와 볼록 하부(321)가 서로 연결되는 부분은 완전히 중첩된다.
도 5에 도시된 바와 같이, 볼록 상부(322)의 탑 사이즈는 볼록 상부(322)의 저부 사이즈보다 크고, 볼록 하부(321)의 탑 사이즈는 볼록 하부(321)의 저부 사이즈보다 크지만, 볼록 하부(321)의 탑 사이즈는 볼록 상부(322)의 저부 사이즈보다 작으며, 즉 볼록 상부(322)와 볼록 하부(321)가 서로 연결된 부분은 완전히 중첩되지 않는다. 이러한 방식으로 공정 창구를 증가시키고, 볼록 하부(321)와 활성화 영역이 직접 접촉되는 위험을 저하시킨다.
하나의 실시예에서, 도 6에 도시된 바와 같이, 제2 볼록부(33)의 탑 사이즈가 제2 볼록부(33)의 저부 사이즈보다 크므로, 제2 볼록부(33)의 측벽이 제3 기울기를 구비하도록 한다.
하나의 실시예에서, 상기 기판 표면 방향을 따른 볼록 상부(322)의 단면은 원형 또는 타원형이고, 상기 기판 표면 방향을 따른 볼록 하부(321)의 단면은 스트립형이다. 볼록 상부(322) 및 볼록 하부(321)의 구체적인 형태는 제1 그루브(231) 및 제2 그루브(232)에 의해 제어될 수 있고, 여기서 한정하지 않으며, 실제 수요에 따라 선택할 수 있다.
하나의 실시예에서, 스트립형은 평행되는 두 개의 선분 및 두 개의 선분 단부를 연결하는 두 개의 호형 선분을 포함한다. 볼록 하부(321)의 단면은 두 개의 평행되는 선분 및 두 개의 대향하는 호형 선분에 의해 둘러싸인다. 구체적으로, 상기 선분과 워드라인(30)의 연장 방향은 평행된다. 볼록 하부(321)의 선분 가장자리는 인접된 활성화 영역과 직접 접촉되는 위험을 감소할 수 있고, 이와 동시에 호형 선분 가장 자리는 볼록 하부의 형성 난이도를 저하시킬 수 있다. 구체적으로, 호형 선분 가장자리는 도체 재질의 충진에 유리하다.
본 발명의 실시예는 반도체 구조의 제조 방법을 더 제공하고, 도 7 내지 도 11에 도시된 바와 같이, 반도체 구조의 제조 방법은 아래의 단계를 포함한다.
단계 S101에 있어서, 격리 구조 및 복수 개의 활성화 영역(11)을 구비한 기판(10)을 제공하고, 격리 구조는 복수 개의 활성화 영역(11) 사이에 설치된다.
단계 S103에 있어서, 격리 구조 상에 간격을 둔 제1 그루브(231) 및 제2 그루브(232)를 형성하고, 제1 그루브(231)의 깊이는 제2 그루브(232)의 깊이보다 크다.
단계 S105에 있어서, 기판(10) 내에 워드라인(30)을 형성하고, 워드라인(30)은 본체부(31), 제1 볼록부(32) 및 제2 볼록부(33)를 포함하며, 제1 볼록부(32) 및 제2 볼록부(33)는 제1 그루브(231) 및 제2 그루브(232) 내에 각각 설치된다.
본 발명의 실시예의 반도체 구조의 제조 방법은 격리 구조 및 복수 개의 활성화 영역(11)을 구비한 기판(10) 상에 제1 그루브(231) 및 제2 그루브(232)를 형성하고, 기판(10) 내에 워드라인(30)을 형성하며, 워드라인(30)의 제1 볼록부(32)로 하여금 비교적 긴 깊이를 구비하도록 하는 것을 통해, 반도체 구조의 누전류 현상을 효과적으로 개선할 수 있다.
설명해야 할 것은, 도 8에 도시된 바와 같이, 제공된 기판(10)은 격리 구조 및 복수 개의 활성화 영역(11)을 구비한 기판(10)이고, 즉 격리 구조 및 복수 개의 활성화 영역(11)의 구체적인 형성 방법을 고려하지 않으며, 기판(10) 상에 제1 그루브(231) 및 제2 그루브(232)를 직접 형성하고, 워드라인(30)을 형성한다. 제1 그루브(231) 및 제2 그루브(232)를 형성하기 전, 건식 에칭 또는 화학 기계적 연마(Chemical Mechanical Polishing, CMP)를 사용하여 기판(10)을 평탄화할 수 있다.
유의해야 할 것은, 워드라인(30)은 버리드 워드라인이고, 워드라인(30)의 재료는 텡스텐, 티타늄, 니켈, 알루미늄, 백금, 질화티타늄 등 전도 재료 중의 하나 또는 이들의 임의의 조합을 포함한다. 워드라인(30)을 형성한 후, 건식 에칭 또는 화학 기계적 연마(CMP)를 사용하여 워드라인(30)을 평탄화할 수 있다.
하나의 실시예에서, 격리 구조 상에 제1 그루브(231) 및 제2 그루브(232)를 형성하는 단계는, 격리 구조 상에 그루브(41)를 형성하되, 그루브(41)는 인접된 두 개의 활성화 영역(11)의 단부 사이에 위치하는 단계; 및 그루브(41)를 구비한 격리 구조 상에 제1 그루브(231) 및 제2 그루브(232)를 형성하되, 제1 그루브(231)는 그루브(41)가 위치하는 위치에 형성되는 단계를 포함한다. 구체적으로, 복수 개의 활성화 영역(11)은 평행되는 복수 개의 열로 배열되고, 격리 구조는 복수 개의 활성화 영역(11) 사이에 위치하며, 상기 격리 구조는 제1 격리 구조(20) 및 제2 격리 구조(50)를 포함하고, 제1 격리 구조(20)는 인접된 두 개의 활성화 영역(11)의 단부 사이에 위치하며, 제2 격리 구조(50)는 인접된 두 개의 활성화 영역(11)의 측면 사이에 위치한다. 일부 제1 격리 구조(20)를 에칭하여 그루브(41)를 형성한 다음, 그루브(41)를 구비한 기판(10) 상에 제1 그루브(231) 및 제2 그루브(232)를 에칭하고, 제1 그루브(231)는 그루브(41)가 위치하는 위치로부터 아래로 향해 에칭된 것이며, 이러한 방식으로 제1 그루브(231) 및 제2 그루브(232)의 깊이 형성에 대한 제어를 구현하고, 또한 깊이가 비교적 큰 제1 그루브(231)를 에칭하는 것을 보장할 수 있다.
하나의 실시예에서, 격리 구조 상에 그루브(41)를 형성하는 단계는, 기판(10) 상에 포토레지스트 개구(43)를 구비한 제1 포토레지스트층(40)을 형성하되, 포토레지스트 개구(43)는 인접된 두 개의 활성화 영역(11)의 단부 사이에 위치하는 단계; 및 포토레지스트 개구(43)를 이용하여 격리 구조를 에칭하여, 그루브(41)를 형성하는 단계를 포함한다. 구체적으로, 포토레지스트 개구(43)는 제1 격리 구조(20)의 윗쪽에 위치하고, 일부 제1 격리 구조(20)를 에칭하여 그루브(41)를 형성한다.
하나의 실시예에서, 기판(10) 상에 워드라인 마스크층(44)을 형성하고, 제1 포토레지스트층(40)은 워드라인 마스크층(44) 상에 위치하며, 먼저 포토레지스트 개구(43)를 이용하여 워드라인 마스크층(44)을 에칭한 다음, 에칭된 워드라인 마스크층(44)을 이용하여 제1 격리 구조(20)를 에칭하여 그루브(41)를 형성한다.
하나의 실시예에서, 그루브(41)를 구비한 격리 구조 상에 제1 그루브(231) 및 제2 그루브(232)를 형성하는 단계는, 기판(10) 상에 패터닝된 제2 포토레지스트층을 형성하는 단계; 및 패터닝된 제2 포토레지스트층을 이용하여 격리 구조를 에칭하여, 격리 구조 상에 제1 그루브(231) 및 제2 그루브(232)를 형성하는 단계를 포함한다.
하나의 실시예에서, 제1 그루브(231) 및 제2 그루브(232) 내에 게이트 유전체층을 형성한다. 제1 그루브(231) 및 제2 그루브(232)를 구비한 기판(10) 내에 텡스텐, 티타늄, 니켈, 알루미늄, 백금, 질화티타늄 등 전도 재료 중의 하나 또는 이들의 임의의 조합을 충진하는 것을 통해, 워드라인(30)을 형성한다. 여기서, 워드라인(30)은 화학 기상 증착법, 물리 기상 증착법 또는 다른 증착 방법을 사용하여 형성될 수 있다.
게이트 유전체층은 산화규소(SiOx), 질화규소(Si3Nx) 및 질산화규소(SiON) 등과 같은 규소 재질에 기반한 막층을 선택할 수 있고, 또는, 하프늄(Hf), 지르코늄(Zr), 산화알루미늄(AlOx) 등과 같은 하이 K 재질에 기반한 막층을 선택할 수 있다. 실제 공정 수요에 따라, 본 실시예에서 예를 든 재질 중의 적어도 하나 또는 조합을 선택할 수 있고, 다른 재질을 선택할 수도 있으며, 여기서 한정하지 않는다.
예컨대, 게이트 유전체층은 화학 기상 증착(CVD) 공정을 사용하여 획득될 수 있다. 또는 먼저 인시츄 스팀 생성(In-Situ Steam Generation, ISSG) 방법을 사용하여 하나의 이산화규소의 박층을 생성한 다음, 원자층 집적(Atomiclayerdeposition, ALD) 방법을 사용하여 하나의 이산화규소의 박층을 더 생성하여, 게이트 유전체층을 형성한다.
하나의 실시예에서, 도 10a 내지 도10c에 도시된 바와 같이, 기판(10) 상에 제1 포토레지스트층(40)을 형성하기 전, 반도체 구조의 제조 밥법은, 기판(10) 상에 워드라인 마스크 개구(45)를 구비한 워드라인 마스크층(44)을 형성하는 단계; 및 워드라인 마스크층(44) 상에 제1 포토레지스트층(40)을 형성하는 단계를 더 포함한다. 제1 포토레지스트층(40)은 포토레지스트 개구(43)를 구비한다. 구체적으로, 복수 개의 포토레지스트 개구(43)는 어레이 전위로 분포되고, 포토레지스트 개구(43)는 제1 격리 구조(20) 윗쪽에 위치한다.
하나의 실시예에서, 워드라인 마스크 개구(45)는 워드라인 마스크 개구(45)가 연장되는 방향에 수직되는 방향에서의 제1 사이즈를 구비하고, 포토레지스트 개구(43)는 워드라인 마스크 개구(45)가 연장되는 방향에 수직되는 방향에서의 제2 사이즈를 구비하며, 제2 사이즈는 제1 사이즈보다 크다. 워드라인 마스크층(44)을 이용하여 포토레지스트 개구(43)가 워드라인 마스크 개구(45) 중에 떨어지는 부분만이 격리 구조를 아래로 에칭하는 것을 보장할 수 있으므로, 격리 구조 중에 형성된 제1 그루브(231)의 사이즈가 지나치게 커서 근접된 활성화 영역과 직접 접촉하여 결함이 초래되는 것을 방지할 수 있다.
하나의 실시예에서, 격리 구조 상에 제1 그루브(231) 및 제2 그루브(232)를 형성하는 단계는, 제1 포토레지스트층(40) 상의 포토레지스트 개구(43) 및 워드라인 마스크층(44)을 이용하여 격리 구조를 에칭하여 그루브(41)를 형성하는 단계; 및 워드라인 마스크 개구(45)를 이용하여 격리 구조를 에칭하여 제1 그루브(231) 및 제2 그루브(232)를 형성하는 단계를 포함한다.
도 10a에 도시된 바와 같이, 격리 구조 및 복수 개의 활성화 영역(11)을 구비한 기판을 제공하고, 상기 격리 구조는 복수 개의 활성화 영역(11) 사이에 위치하며; 도 10b에 도시된 바와 같이, 워드라인 마스크 개구(45)를 구비한 워드라인 마스크층(44)을 형성하고; 도 10c 내지 도 11에 도시된 바와 같이, 워드라인 마스크층(44) 상에 제1 포토레지스트층(40)을 형성하며, 이때 제1 포토레지스트층(40)은 포토레지스트 개구(43)를 구비하고, 워드라인 마스크층(44)의 존재로 인해, 제1 포토레지스트층(40)을 형성한 후 먼저 포토레지스트 개구(43)에 대응되는 격리 구조 상에 그루브(41)를 미리 에칭한 다음, 워드라인 마스크층(44)을 이용하여 격리 구조를 에칭하여 제1 그루브(231) 및 제2 그루브(232)를 형성할 수 있다. 워드라인 마스크층(44)은 포토레지스트 개구(43)가 지나치게 큼으로 인해 격리 구조 중에 형성된 그루브(41)가 근접된 활성화 영역과 직접 접촉되는 것을 방지할 수 있을 뿐만 아니라, 격리 구조 및 활성화 영역(11)의 에칭 마스크로 사용되므로, 공정 프로세스를 간소화하고, 비용을 저하시킬 수 있다.
본 방법에 의해 형성된 반도체 구조는 비교적 긴 제1 볼록부를 구비하므로, 워드라인이 트랜지스터 채널에 대한 제어 능력을 강화하여, 반도체 구조의 누전류 문제를 저하시킬 수 있으며, 이러한 방식으로 반도체 구조의 성능을 향상시킬 수 있고, 작은 사이즈 및 고성능의 DRAM 소자에 적용될 수 있다.
본 본야의 통상의 기술자는 명세서를 고려하고 본문에 개시된 발명을 실천한 후, 본 발명의 다른 실시 방안을 용이하게 생각해낼 수 있을 것이다. 본 발명은 본 발명의 임의의 변형, 용도 또는 적응성 변화를 포함하도록 의도되며, 이러한 변형, 용도 또는 적응성 변화는 본 개시의 일반적인 원리에 따르며, 본 발명에서 개시되지 않은 본 기술 분야에서의 공지된 상식이나 통상적인 기술수단을 포함한다. 명세서 및 실시형태는 다만 예시적인 것으로 간주되어야 하며, 본 발명의 진정한 범위 및 사상은 다음의 청구범위에 의해 지적된다.
이해해야 할 것은, 본 발명은 위에서 이미 설명되고 도면에 도시된 정확한 구조에 한정되지 않으며, 이 범위를 벗어나지 않는 한 다양한 보정 및 변경을 수행할 수 있다. 본 발명의 범위는 첨부된 청구범위에 의해서만 한정된다.

Claims (19)

  1. 반도체 구조로서,
    기판;
    상기 기판 내에 형성된 격리 구조; 및
    워드라인을 포함하며, 상기 워드라인은 제1 볼록부 및 제2 볼록부를 포함하고, 상기 제1 볼록부 및 상기 제2 볼록부는 상기 격리 구조 내에 위치하며, 상기 제1 볼록부의 깊이는 상기 제2 볼록부의 깊이보다 큰 것을 특징으로 하는 반도체 구조.
  2. 제1항에 있어서,
    상기 워드라인은,
    본체부를 더 포함하고, 상기 본체부는 상기 제1 볼록부 및 상기 제2 볼록부에 연결되는 것을 특징으로 하는 반도체 구조.
  3. 제2항에 있어서,
    상기 제1 볼록부 및 상기 제2 볼록부는 모두 복수 개이고, 복수 개의 상기 제1 볼록부와 복수 개의 상기 제2 볼록부는 간격을 두고 설치되는 것을 특징으로 하는 반도체 구조.
  4. 제2항에 있어서,
    상기 격리 구조는 제1 격리 구조 및 제2 격리 구조를 포함하며; 상기 제1 볼록부는 상기 제1 격리 구조 중에 위치하고, 상기 제2 볼록부는 상기 제2 격리 구조 중에 위치하며, 상기 제1 격리 구조의 저부는 상기 제2 격리 구조의 저부보다 낮은 것을 특징으로 하는 반도체 구조.
  5. 제1항에 있어서,
    상기 제1 볼록부 및 상기 제2 볼록부의 깊이비는 1.05보다 큰 것을 특징으로 하는 반도체 구조.
  6. 제1항에 있어서,
    상기 제1 볼록부의 깊이는 30nm보다 큰 것을 특징으로 하는 반도체 구조.
  7. 제1항에 있어서,
    상기 워드라인이 연장되는 방향에 수직되는 방향에서의 상기 제1 볼록부의 길이는 상기 워드라인이 연장되는 방향에 수직되는 방향에서의 상기 제2 볼록부의 길이보다 큰 것을 특징으로 하는 반도체 구조.
  8. 제1항에 있어서,
    상기 제1 볼록부는, 볼록 하부 및 볼록 상부를 포함하며,
    상기 볼록 하부의 측벽은 제1 기울기를 구비하고;
    상기 볼록 상부의 측벽은 제2 기울기를 구비하며;
    상기 제1 기울기는 상기 제2 기울기와 상이한 것을 특징으로 하는 반도체 구조.
  9. 제8항에 있어서,
    상기 제2 볼록부의 측벽은 제3 기울기를 구비하고, 상기 제1 기울기와 상기 제3 기울기는 동일한 것을 특징으로 하는 반도체 구조.
  10. 제8항에 있어서,
    상기 기판 표면 방향에서의 상기 볼록 상부의 단면은 원형 또는 타원형이고, 상기 기판 표면 방향에서의 상기 볼록 하부의 단면은 스트립형인 것을 특징으로 하는 반도체 구조.
  11. 제10항에 있어서,
    상기 스트립형은 평행되는 두 개의 선분 및 두 개의 상기 선분 단부를 연결하는 두 개의 호형 선분을 포함하는 것을 특징으로 하는 반도체 구조.
  12. 제4항에 있어서,
    상기 기판 내에 복수 개의 활성화 영역이 설치되고, 상기 격리 구조는 복수 개의 상기 활성화 영역 사이에 설치되며;
    상기 본체부와 상기 활성화 영역은 교차되는 것을 특징으로 하는 반도체 구조.
  13. 제12항에 있어서,
    복수 개의 활성화 영역은 복수 개의 열로 배열되고;
    상기 제1 격리 구조는 인접된 두 개의 상기 활성화 영역의 단부 사이에 위치하고, 상기 제2 격리 구조는 인접된 두 개의 상기 활성화 영역의 측면 사이에 위치하는 것을 특징으로 하는 반도체 구조.
  14. 반도체 구조의 제조 방법으로서,
    격리 구조 및 복수 개의 활성화 영역을 구비한 기판을 제공하되, 상기 격리 구조는 복수 개의 상기 활성화 영역 사이에 설치되는 단계;
    상기 격리 구조 상에 간격을 둔 제1 그루브 및 제2 그루브를 형성하되, 상기 제1 그루브의 깊이는 상기 제2 그루브의 깊이보다 큰 단계; 및
    상기 기판 내에 워드라인을 형성하되, 상기 워드라인은 본체부, 제1 볼록부 및 제2 볼록부를 포함하고, 상기 제1 볼록부 및 상기 제2 볼록부는 상기 제1 그루브 및 상기 제2 그루브 내에 각각 설치되는 단계를 포함하는 것을 특징으로 하는 반도체 구조의 제조 방법.
  15. 제14항에 있어서,
    상기 격리 구조 상에 제1 그루브 및 제2 그루브를 형성하는 단계는,
    상기 격리 구조 상에 그루브를 형성하되, 상기 그루브는 인접된 두 개의 활성화 영역의 단부 사이에 위치하는 단계; 및
    상기 그루브를 구비한 상기 격리 구조 상에 상기 제1 그루브 및 제2 그루브를 형성하되, 상기 제1 그루브는 상기 그루브가 위치하는 위치에 형성되는 단계를 포함하는 것을 특징으로 하는 반도체 구조의 제조 방법.
  16. 제15항에 있어서,
    상기 격리 구조 상에 그루브를 형성하는 단계는,
    상기 기판 상에 포토레지스트 개구를 구비한 제1 포토레지스트층을 형성하되, 상기 포토레지스트 개구는 인접된 두 개의 상기 활성화 영역의 단부 사이에 위치하는 단계; 및
    상기 포토레지스트 개구를 이용하여 상기 격리 구조를 에칭하여, 상기 그루브를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 구조의 제조 방법.
  17. 제16항에 있어서,
    상기 기판 상에 상기 제1 포토레지스트층을 형성하기 전, 상기 반도체 구조의 제조 방법은,
    상기 기판 상에 워드라인 마스크 개구를 구비한 워드라인 마스크층을 형성하는 단계; 및
    상기 워드라인 마스크층 상에 상기 제1 포토레지스트층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 구조의 제조 방법.
  18. 제17항에 있어서,
    상기 워드라인 마스크 개구는 상기 워드라인 마스크 개구가 연장되는 방향에 수직되는 방향에서의 제1 사이즈를 구비하고, 상기 제1 포토레지스트층 상의 상기 포토레지스트 개구는 상기 워드라인 마스크 개구가 연장되는 방향에 수직되는 방향에서의 제2 사이즈를 구비하며, 상기 제2 사이즈는 상기 제1 사이즈보다 큰 것을 특징으로 하는 반도체 구조의 제조 방법.
  19. 제17항에 있어서,
    상기 격리 구조 상에 제1 그루브 및 제2 그루브를 형성하는 단계는,
    상기 제1 포토레지스트층 상의 상기 포토레지스트 개구 및 상기 워드라인 마스크층을 이용하여 상기 격리 구조를 에칭하여 상기 그루브를 형성하는 단계; 및
    상기 워드라인 마스크 개구를 이용하여 상기 격리 구조를 에칭하여 상기 제1 그루브 및 상기 제2 그루브를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 구조의 제조 방법.

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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220384191A1 (en) * 2021-05-27 2022-12-01 Fujian Jinhua Integrated Circuit Co., Ltd. Dynamic random access memory and method for forming the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8395209B1 (en) * 2011-09-22 2013-03-12 Nanya Technology Corp. Single-sided access device and fabrication method thereof
KR102232766B1 (ko) * 2015-01-05 2021-03-26 삼성전자주식회사 반도체 소자 및 이의 제조방법
US20160284640A1 (en) * 2015-03-25 2016-09-29 Inotera Memories, Inc. Semiconductor device having buried wordlines
US9859284B2 (en) * 2016-01-21 2018-01-02 Micron Technology, Inc. Semiconductor memory device having enlarged cell contact area and method of fabricating the same
KR102358460B1 (ko) * 2017-08-10 2022-02-07 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
CN107680969B (zh) * 2017-11-13 2018-12-11 长鑫存储技术有限公司 非对称鳍内存晶体管及其形成方法、半导体器件
KR102492302B1 (ko) * 2018-03-20 2023-01-27 삼성전자주식회사 반도체 소자 및 그 제조 방법
CN111463205B (zh) * 2020-04-08 2022-07-19 福建省晋华集成电路有限公司 存储器及其形成方法

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