KR102492302B1 - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는, 기판의 상부를 패터닝하여, 활성 패턴들을 형성하는 것; 상기 기판 상에 상기 활성 패턴들을 덮는 반도체 막을 형성하는 것; 및 상기 활성 패턴들 사이의 트렌치를 채우는 소자 분리막을 형성하는 것을 포함한다. 상기 소자 분리막을 형성하는 것은, 상기 반도체 막을 산화시키는 것을 포함하고, 상기 반도체 막은 상기 활성 패턴들의 상면들 상에서 제1 두께를 갖고, 상기 트렌치의 바닥 상에서 제2 두께를 가지며, 상기 제1 두께에 대한 상기 제2 두께의 비는 0.5 내지 0.85이다.

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 정보 저장 요소를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광받고 있다. 반도체 소자들 중에서 정보 저장 소자는 논리 데이터를 저장할 수 있다. 전자 산업의 발전과 함께 정보 저장 소자는 더욱 고집적화 되고 있다. 이로써, 정보 저장 소자를 구성하는 요소들의 선폭들이 감소 되고 있다.
또한, 정보 저장 소자의 고집적화와 함께, 정보 저장 소자의 높은 신뢰성이 요구되고 있다. 하지만, 고집적화로 인하여, 정보 저장 소자의 신뢰성이 저하될 수 있다. 따라서, 정보 저장 소자의 신뢰성을 향상시키기 위한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 반도체 소자를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는 전기적 특성이 향상된 반도체 소자의 제조 방법을 제공하는 데 있다.
본 발명의 개념에 따른, 반도체 소자의 제조 방법은, 기판의 상부를 패터닝하여, 활성 패턴들을 형성하는 것; 상기 기판 상에 상기 활성 패턴들을 덮는 반도체 막을 형성하는 것; 및 상기 활성 패턴들 사이의 트렌치를 채우는 소자 분리막을 형성하는 것을 포함할 수 있다. 상기 소자 분리막을 형성하는 것은, 상기 반도체 막을 산화시키는 것을 포함하고, 상기 반도체 막은 상기 활성 패턴들의 상면들 상에서 제1 두께를 갖고, 상기 트렌치의 바닥 상에서 제2 두께를 가지며, 상기 제1 두께에 대한 상기 제2 두께의 비는 0.5 내지 0.85일 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자의 제조 방법은, 기판의 상부를 패터닝하여 활성 패턴들을 형성하는 것, 제1 방향으로 서로 인접하는 한 쌍의 상기 활성 패턴들 사이에 제1 트렌치가 정의되고; 상기 제1 트렌치 및 상기 활성 패턴들을 덮는 반도체 막을 형성하는 것, 상기 활성 패턴들 각각의 상부 상의 상기 반도체 막의 두께는 상기 활성 패턴들 각각의 하부 상의 상기 반도체 막의 두께보다 더 크고; 상기 제1 트렌치를 채우는 소자 분리막을 형성하는 것; 상기 활성 패턴들 및 상기 소자 분리막을 패터닝하여, 상기 제1 방향으로 연장되는 제2 트렌치를 형성하는 것; 및 상기 제2 트렌치를 채우는 게이트 전극을 형성하는 것을 포함할 수 있다. 상기 게이트 전극의 적어도 일부는, 상기 제1 트렌치 내에 형성될 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자는, 기판; 상기 기판 상에 제공되어 상기 기판의 제1 활성 패턴 및 제2 활성 패턴을 정의하는 소자 분리막, 상기 제1 및 제2 활성 패턴들은 제1 방향으로 서로 인접하고; 상기 제1 및 제2 활성 패턴들을 가로지르며 상기 제1 방향으로 연장되는 게이트 전극; 및 상기 제1 및 제2 활성 패턴들과 상기 게이트 전극 사이에 개재된 게이트 유전막을 포함할 수 있다. 상기 게이트 전극의 상면은 상기 제1 및 제2 활성 패턴들의 최상면들보다 낮고, 상기 제1 활성 패턴은: 상기 게이트 전극 아래의 상기 소자 분리막에 덮인 제1 측벽; 상기 게이트 유전막에 덮인 제2 측벽; 및 상기 제1 측벽과 상기 제2 측벽을 연결하는 제3 측벽을 포함하고, 상기 제3 측벽은 상기 제1 측벽보다 완만하고, 상기 제3 측벽은 상기 제2 측벽보다 완만할 수 있다.
본 발명에 따른 반도체 소자 및 그 제조 방법에 따르면, 게이트 전극의 적어도 일부가 서로 인접하는 활성 패턴들의 채널들 사이에 개재되도록 형성될 수 있다. 나아가, 게이트 전극과 인접하는 활성 패턴의 일 영역에서 발생되는 전류의 누출(leakage)을 방지할 수 있다. 나아가, 활성 패턴의 상부의 불순물 영역과 접촉하는 콘택의 접촉 면적을 충분한 크기로 확보할 수 있다.
도 1, 도 3, 도 5, 도 7, 도 9, 도 11, 도 13 및 도 15는 본 발명의 실시예들에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도들이다.
도 2a, 도 4a, 도 6a, 도 8a, 도 10a, 도 12a, 도 14a 및 도 16a는 각각 도 1, 도 3, 도 5, 도 7, 도 9, 도 11, 도 13 및 도 15의 A-A'선에 따른 단면도들이다.
도 2b, 도 4b, 도 6b, 도 8b, 도 10b, 도 12b, 도 14b, 및 도 16b는 각각 도 1, 도 3, 도 5, 도 7, 도 9, 도 11, 도 13 및 도 15의 B-B'선에 따른 단면도들이다.
도 2c, 도 4c, 도 6c, 도 8c, 도 10c, 도 12c, 도 14c 및 도 16c는 각각 도 1, 도 3, 도 5, 도 7, 도 9, 도 11, 도 13 및 도 15의 C-C'선에 따른 단면도들이다.
도 17 및 도 18 각각은 본 발명의 실시예들에 따른 반도체 막을 형성하기 위한 증착 장비를 개략적으로 도시한 단면도이다.
도 19a 내지 도 19c는 본 발명의 실시예들에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 것으로, 각각 도 5의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다.
도 20은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 15의 B-B'선에 따른 단면도이다.
도 1, 도 3, 도 5, 도 7, 도 9, 도 11, 도 13 및 도 15는 본 발명의 실시예들에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도들이다. 도 2a, 도 4a, 도 6a, 도 8a, 도 10a, 도 12a, 도 14a 및 도 16a는 각각 도 1, 도 3, 도 5, 도 7, 도 9, 도 11, 도 13 및 도 15의 A-A'선에 따른 단면도들이다. 도 2b, 도 4b, 도 6b, 도 8b, 도 10b, 도 12b, 도 14b, 및 도 16b는 각각 도 1, 도 3, 도 5, 도 7, 도 9, 도 11, 도 13 및 도 15의 B-B'선에 따른 단면도들이다. 도 2c, 도 4c, 도 6c, 도 8c, 도 10c, 도 12c, 도 14c 및 도 16c는 각각 도 1, 도 3, 도 5, 도 7, 도 9, 도 11, 도 13 및 도 15의 C-C'선에 따른 단면도들이다.
도 1 및 도 2a 내지 도 2c를 참조하면, 기판(100)의 상부를 패터닝하여, 활성 패턴들(ACT)이 형성될 수 있다. 기판(100)은 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함하는 반도체 기판일 수 있다. 활성 패턴들(ACT) 각각은, 기판(100)의 상면에 평행한 제3 방향(D3)으로 연장될 수 있다. 활성 패턴들(ACT)은 제3 방향(D3)으로 서로 이격될 수 있다. 활성 패턴들(ACT) 각각은, 기판(100)의 상면에 수직한 방향(즉, 제4 방향(D4))으로 갈수록 그의 폭이 줄어들 수 있다. 활성 패턴들(ACT) 각각은, 기판(100)의 바닥면으로부터 멀어질수록 그의 폭이 줄어들 수 있다.
활성 패턴들(ACT) 사이에 제1 및 제2 트렌치들(TR1, TR2)이 정의될 수 있다. 제2 방향(D2)으로 서로 인접하는 한 쌍의 활성 패턴들(ACT) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 제3 방향(D3)으로 서로 인접하는 한 쌍의 활성 패턴들(ACT) 사이에 제2 트렌치(TR2)가 정의될 수 있다.
제2 방향(D2)으로 서로 인접하는 한 쌍의 활성 패턴들(ACT) 사이의 거리는 제1 거리(L1)일 수 있다. 제3 방향(D3)으로 서로 인접하는 한 쌍의 활성 패턴들(ACT) 사이의 거리는 제2 거리(L2)일 수 있다. 제2 거리(L2)는 제1 거리(L1)보다 더 클 수 있다. 이로써, 활성 패턴들(ACT)의 상면들을 기준으로 제2 트렌치(TR2)는 제1 트렌치(TR1)보다 더 깊을 수 있다. 다시 말하면, 제2 트렌치(TR2)의 바닥은 제1 트렌치(TR1)의 바닥보다 더 낮을 수 있다.
도 3 및 도 4a 내지 도 4c를 참조하면, 기판(100)의 전면 상에 반도체 막(TP)이 형성될 수 있다. 반도체 막(TP)은 활성 패턴들(ACT)을 덮도록 형성될 수 있다. 반도체 막(TP)은 제1 및 제2 트렌치들(TR1, TR2)을 부분적으로 채우도록 형성될 수 있다. 반도체 막(TP)은 기판(100)과 동일한 반도체 물질을 이용하여 형성될 수 있다. 일 예로, 반도체 막(TP)은 폴리실리콘 막일 수 있다.
반도체 막(TP)은 컨포멀하지 않게(non-conformally) 형성될 수 있다. 다시 말하면, 반도체 막(TP)은 스텝 커버리지(Step coverage)가 낮은 증착 조건을 이용하여 형성될 수 있다. 반도체 막(TP)의 증착 공정의 스텝 커버리지는 0.5 내지 0.85일 수 있다.
일 예로, 상기 스텝 커버리지는, 활성 패턴(ACT)의 상면 상의 반도체 막(TP)의 제1 두께(T1)에 대한 제1 트렌치(TR1)의 바닥 상의 반도체 막(TP)의 제2 두께(T2)의 비(ratio)일 수 있다.
다른 예로, 상기 스텝 커버리지는, 활성 패턴(ACT)의 상면 상의 반도체 막(TP)의 제1 두께(T1)에 대한 일 레벨(LEV)에서의 활성 패턴(ACT)의 측벽 상의 반도체 막(TP)의 제3 두께(T3)의 비(ratio)일 수 있다. 일 레벨(LEV)은 활성 패턴(ACT)의 상면으로부터 1,200 Å 아래의 레벨일 수 있다. 제2 두께(T2)와 제3 두께(T3)는 서로 실질적으로 동일할 수 있다.
반도체 막(TP)은 화학 기상 증착(CVD) 공정을 이용하여 형성될 수 있다. 도 17 및 도 18 각각은 본 발명의 실시예들에 따른 반도체 막(TP)을 형성하기 위한 증착 장비를 개략적으로 도시한 단면도이다.
도 3, 도 4a 내지 도 4c 및 도 17을 참조하여 본 발명의 일 실시예에 따른 CVD 공정을 설명한다. 제1 반응 챔버(CHA1)은 뱃치 타입(batch type)의 설비일 수 있다. 제1 반응 챔버(CHA1)는 속이 빈 원통의 형태를 가질 수 있다. 제1 반응 챔버(CHA1)의 내부에 보트(BT)가 로딩될 수 있다. 보트(BT)는 복수개의 슬롯들을 가질 수 있다. 상기 슬롯들 각각에 반도체 기판(100)이 삽입될 수 있다. 다시 말하면, 보트(BT)에 의해 복수개의 기판들(100)이 제1 반응 챔버(CHA1) 내부에 배치될 수 있다.
CVD 공정이 수행되어, 각각의 기판들(100) 상에 반도체 막(TP)이 증착될 수 있다. CVD 공정을 수행하는 것은, 제1 반응 챔버(CHA1)의 입구로 소스 가스를 투입하는 것, 및 제1 반응 챔버(CHA1)의 출구로 소스 가스를 배출하는 것을 포함할 수 있다. 제1 반응 챔버(CHA1) 내부에 배치된 히터(HE)에 의해, CVD 공정의 온도가 제어될 수 있다.
앞서 설명한 바와 같이, 본 실시예에 따른 CVD 공정은 스텝 커버리지가 낮은 증착 공정을 사용할 수 있다. 스텝 커버리지를 낮추기 위해 CVD 공정의 반응성을 향상시킬 수 있다. CVD 공정의 반응성이 향상될 경우, 대부분의 소스 가스가 활성 패턴(ACT)의 상부에서 먼저 반응하고, 소량의 소스 가스만이 제1 및 제2 트렌치들(TR1, TR2)의 하부로 침투되어 반응할 수 있다. 결과적으로, 활성 패턴(ACT)의 상면 상의 반도체 막(TP)의 제1 두께(T1)가 제1 트렌치(TR1)의 바닥 상의 반도체 막(TP)의 제2 두께(T2)보다 더 커질 수 있다.
제1 반응 챔버(CHA1)를 이용하여 CVD 공정을 수행할 경우, CVD 공정의 반응성을 향상시키기 위해서 반응성이 상대적으로 큰 소스 가스를 사용할 수 있다. 소스 가스(예를 들어, 실란)의 분자 내의 실리콘 원자의 개수가 증가할수록 소스 가스의 반응성은 커질 수 있다. 본 실시예에 따른 소스 가스는 SixH2x +2를 포함할 수 있다. 여기서, 상기 x는 3 이상의 정수일 수 있다. 예를 들어, 본 실시예에 따른 소스 가스는 트리실란, 테트라실란 또는 펜타실란을 포함할 수 있다.
제1 반응 챔버(CHA1)를 이용한 CVD 공정은, 1×10-1 Torr 내지 1 Torr의 압력 및 350℃ 내지 600℃의 온도에서 수행될 수 있다. 제1 반응 챔버(CHA1)를 이용한 CVD 공정의 소스 가스의 유량은 100 sccm 내지 400 sccm일 수 있다.
일 실험예로, 제1 반응 챔버(CHA1) 내에 활성 패턴들(ACT)이 형성된 기판(100)을 배치하였다. 소스 가스로 테트라실란(Si4H10)을 이용한 CVD 공정을 수행하여, 반도체 막(TP)을 형성하였다 (실험예 1). CVD 공정 동안, 제1 반응 챔버(CHA1) 내의 압력은 1×10-1 Torr였고, 온도는 400 ℃였다. 형성된 반도체 막(TP)의 두께를 측정하여, 실험예 1의 CVD 공정의 스텝 커버리지를 확인하였다.
본 발명의 비교예로, 소스 가스로 다이실란(Si2H6)을 이용한 것을 제외하고, 실험예 1과 동일한 조건으로 CVD 공정을 수행하여, 반도체 막(TP)을 형성하였다 (비교예 1). 형성된 반도체 막(TP)의 두께를 측정하여, 비교예 1의 CVD 공정의 스텝 커버리지를 확인하였다. 그 결과를 아래 표 1에 나타내었다.
조건 실험예 1 (Si4H10) 비교예 1 (Si2H6)
스텝 커버리지 80% 내지 85% 95% 내지 99%
표 1을 참조하면, 실험예 1의 CVD 공정의 스텝 커버리지는 비교예 1의 스텝 커버리지보다 현저히 낮게 나타남을 확인할 수 있다. 다시 말하면, 소스 가스의 분자 내의 탄소 원자의 개수를 조절하여, 본 발명에서 목적하는 스텝 커버리지 조건을 갖는 CVD 공정을 구현할 수 있다.
도 3, 도 4a 내지 도 4c 및 도 18을 참조하여 본 발명의 다른 실시예에 따른 CVD 공정을 설명한다. 제2 반응 챔버(CHA2)는 싱글 타입(single type)의 설비일 수 있다. 제2 반응 챔버(CHA2) 내부에 서셉터(SUS)가 배치될 수 있다. 서셉터(SUS) 상에 하나의 기판(100)이 배치될 수 있다. 서셉터(SUS)는 기판(100)을 가열할 수 있다. 제2 반응 챔버(CHA2)의 상부에 분배판(DIS)이 제공될 수 있다.
CVD 공정이 수행되어, 기판(100) 상에 반도체 막(TP)이 증착될 수 있다. CVD 공정을 수행하는 것은, 제2 반응 챔버(CHA2)의 분배판(DIS)으로 소스 가스를 투입하는 것, 및 제2 반응 챔버(CHA2)의 출구(OL)로 소스 가스를 배출하는 것을 포함할 수 있다.
앞서 설명한 바와 같이, 본 실시예에 따른 CVD 공정은 스텝 커버리지가 낮은 증착 공정을 사용할 수 있다. 스텝 커버리지를 낮추기 위해 CVD 공정의 반응성을 향상시킬 수 있다. 제2 반응 챔버(CHA2)를 이용하여 CVD 공정을 수행할 경우, CVD 공정의 반응성을 향상시키기 위해서 상대적으로 고압의 공정 조건을 사용할 수 있다.
앞서 도 17을 참조하여 설명한 제1 반응 챔버(CHA1)는, 복수개의 기판들(100) 상에 CVD 공정이 균일하게 수행되어야 한다. 따라서, 제1 반응 챔버(CHA1) 내부의 압력을 고압으로 유지할 수 없다. 반면, 본 실시예에 따른 제2 반응 챔버(CHA2)는 기판(100)이 하나만 로딩되는 싱글 타입의 설비이기 때문에, 제2 반응 챔버(CHA2) 내부의 압력을 고압으로 유지할 수 있다. 결과적으로, 제2 반응 챔버(CHA2) 내부의 압력이 고압일 경우, CVD 공정의 반응성이 향상될 수 있다.
제2 반응 챔버(CHA2)를 이용한 CVD 공정은, 10 Torr 내지 200 Torr의 압력 및 400℃ 내지 600℃의 온도에서 수행될 수 있다. 제2 반응 챔버(CHA2)를 이용한 CVD 공정의 소스 가스의 유량은 5 sccm 내지 50 sccm일 수 있다.
제2 반응 챔버(CHA2)를 이용한 CVD 공정은, 상대적 고압을 이용해 CVD 공정의 반응성을 조절하므로, 다양한 소스 가스를 사용할 수 있다. 본 실시예에 따른 소스 가스는 SixH2x +2, SiCl4, SiCl6 또는 SiCl2H4를 포함할 수 있다. 여기서, 상기 x는 1 이상의 정수일 수 있다. 예를 들어, 본 실시예에 따른 소스 가스는 모노실란 또는 다이실란을 포함할 수 있다.
제2 반응 챔버(CHA2)를 이용한 CVD 공정은 소스 가스와 함께 수소를 추가로 투입할 수 있다. 수소를 추가로 투입할 경우, CVD 공정의 반응성을 보다 향상시킬 수 있다.
본 발명의 다른 실시예로, 도시되진 않았지만, 활성 패턴들(ACT)을 덮는 반도체 질화막을 형성한 후에 상기 반도체 질화막 상에 반도체 막(TP)을 형성할 수 있다. 상기 반도체 질화막을 형성하는 것 및 반도체 막(TP)을 형성하는 것은, 도 17의 제1 반응 챔버(CHA1) 또는 도 18의 제2 반응 챔버(CHA2) 내에서 순차적으로 수행될 수 있다. 상기 반도체 질화막을 형성하는 것은, 소스 가스로 아미노 실란을 사용할 수 있다.
도 5 및 도 6a 내지 도 6c를 참조하면, 제1 및 제2 트렌치들(TR1, TR2)을 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)은 제1 및 제2 트렌치들(TR1, TR2)을 완전히 채우면서 활성 패턴들(ACT)을 덮도록 형성될 수 있다. 일 예로, 소자 분리막(ST)은 실리콘 산화막을 포함할 수 있다.
소자 분리막(ST)을 형성하는 것은 반도체 산화 공정을 포함할 수 있다. 상기 반도체 산화 공정 동안, 반도체 막(TP)이 산화되어 반도체 산화막(예를 들어, 실리콘 산화막)이 형성될 수 있다. 상기 반도체 산화막은 소자 분리막(ST)의 적어도 일부를 구성할 수 있다.
상기 반도체 산화 공정은, 제4 방향(D4)으로 갈수록(즉, 기판(100)의 바닥면으로부터 멀어질수록) 더 많은 양의 반도체 물질이 산화될 수 있다. 일 예로, 활성 패턴(ACT)의 상면 상의 반도체 물질은 산화되어 제1 두께(T1)만큼 감소될 수 있고, 제1 트렌치(TR1)의 바닥 상의 반도체 물질은 산화되어 제2 두께(T2)만큼 감소될 수 있다. 제1 두께(T1)는 제2 두께(T2)보다 더 클 수 있다. 이는, 상기 반도체 산화 공정의 산화 반응성이 기판(100)의 바닥면으로부터 멀어질수록 더 증가되기 때문이다.
앞서 도 3 및 도 4a 내지 도 4c를 참조하여 설명한 반도체 막(TP)은 상기 반도체 산화 공정을 고려하여 기판(100)의 바닥면으로부터 멀어질수록 그의 두께가 증가되도록 형성되었다. 따라서, 상기 반도체 산화 공정 동안 반도체 막(TP)만이 선택적으로 산화될 수 있으며, 활성 패턴들(ACT)은 그대로 잔류할 수 있다. 즉, 상기 반도체 산화 공정 동안 반도체 막(TP)은 활성 패턴들(ACT)이 산화되지 않도록 이들을 보호할 수 있다.
도 7 및 도 8a 내지 도 8c를 참조하면, 활성 패턴들(ACT)의 상면들이 노출될 때까지 소자 분리막(ST)에 평탄화 공정이 수행될 수 있다. 활성 패턴들(ACT) 및 소자 분리막(ST)을 패터닝하여, 제3 트렌치들(TR3)이 형성될 수 있다. 평면적 관점에서, 제3 트렌치들(TR3) 각각은 제2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다.
제3 트렌치들(TR3)을 형성하는 것은, 개구부들을 포함하는 하드 마스크 패턴을 형성하는 것, 및 상기 하드 마스크 패턴을 식각 마스크로 노출된 활성 패턴들(ACT) 및 소자 분리막(ST)을 식각하는 것을 포함할 수 있다. 제3 트렌치(TR3)는 제1 트렌치(TR1)보다 얕게 형성될 수 있다.
상기 식각 공정 동안 소자 분리막(ST)이 활성 패턴들(ACT)에 비해 더 많이 식각될 수 있다 (도 8b 참조). 제3 트렌치(TR3) 내의 활성 패턴들(ACT)의 상부들은 소자 분리막(ST)에 대해 수직하게 돌출될 수 있다. 다시 말하면, 제3 트렌치(TR3) 내의 활성 패턴들(ACT)의 상부들은 핀 형태를 가질 수 있다.
도 9 및 도 10a 내지 도 10c를 참조하면, 각각의 제3 트렌치들(TR3) 내에 게이트 유전막(GI), 게이트 전극(GE) 및 게이트 캐핑막(GP)이 형성될 수 있다.
구체적으로, 각각의 제3 트렌치들(TR3) 내에 게이트 유전막(GI)이 컨포멀하게 형성될 수 있다. 게이트 유전막(GI)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및/또는 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물, 납 아연 니오브산염 또는 이들의 조합을 포함할 수 있다.
게이트 유전막(GI) 상에 제3 트렌치들(TR3)을 채우는 도전막을 형성하여, 게이트 전극들(GE)이 형성될 수 있다. 상기 도전막은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및/또는 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄)을 포함할 수 있다.
게이트 유전막(GI) 및 게이트 전극(GE)을 리세스하고, 리세스된 게이트 전극(GE) 상에 게이트 캐핑막(GP)이 형성될 수 있다. 게이트 캐핑막(GP)의 상면은 활성 패턴(ACT)의 상면과 공면을 이룰 수 있다. 게이트 캐핑막(GP)은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다.
활성 패턴들(ACT) 상에 불순물 주입 공정을 수행하여, 활성 패턴들(ACT) 각각의 상부에 제1 불순물 영역(SD1) 및 한 쌍의 제2 불순물 영역들(SD2)이 형성될 수 있다. 한 쌍의 제2 불순물 영역들(SD2)은 제1 불순물 영역(SD1)을 사이에 두고 제3 방향(D3)으로 서로 이격될 수 있다. 제1 및 제2 불순물 영역들(SD1, SD2)은 서로 동일한 도전형(예를 들어, N형)을 갖도록 도핑될 수 있다.
도 10b를 다시 참조하면, 게이트 전극(GE)의 아래에 위치하는 활성 패턴(ACT)의 영역은 채널 영역(CH)으로 정의될 수 있다. 평면적 관점에서, 채널 영역(CH)은 제1 불순물 영역(SD1)과 제2 불순물 영역(SD2) 사이에 개재될 수 있다. 게이트 전극(GE)은 채널 영역(CH)의 상면 및 양 측벽들 상에 제공될 수 있다.
본 발명의 실시예들에 따르면, 앞서 도 5 및 도 6a 내지 도 6c에서 소자 분리막(ST)을 형성하는 동안 반도체 막(TP)이 완전히 산화되므로, 제2 방향(D2)으로 서로 인접하는 한 쌍의 활성 패턴들(ACT) 사이의 거리(L1)가 충분히 확보될 수 있다. 이로써, 제2 방향(D2)으로 서로 인접하는 한 쌍의 채널 영역들(CH) 사이에 게이트 전극(GE)의 적어도 일부(PO)가 개재될 수 있다. 나아가 반도체 막(TP)이 완전히 산화됨으로써 활성 패턴(ACT) 내에 발생될 수 있는 결함이 방지될 수 있다. 이로써, 게이트 전극(GE)과 인접하는 활성 패턴(ACT)의 일 영역에서 발생되는 전류의 누출(leakage)을 방지할 수 있다.
도 11 및 도 12a 내지 도 12c를 참조하면, 기판(100)의 전면 상에 제1 층간 절연막(IL1)이 형성될 수 있다. 일 예로, 제1 층간 절연막(IL1)은 실리콘 산화막을 포함할 수 있다. 제1 층간 절연막(IL1)을 패터닝하여, 활성 패턴들(ACT)의 제1 불순물 영역들(SD1)을 노출하는 제1 콘택홀들(CNH1)이 형성될 수 있다.
제1 층간 절연막(IL1) 상에 제1 도전막(CL1), 배리어 막(BAL) 및 제2 도전막(CL2)이 순차적으로 형성될 수 있다. 제1 도전막(CL1)은 제1 콘택홀들(CNH1)을 채울 수 있다. 다시 말하면, 제1 도전막(CL1)은 활성 패턴들(ACT)의 제1 불순물 영역들(SD1)과 접촉할 수 있다. 제1 도전막(CL1)은 제1 층간 절연막(IL1)에 의해 활성 패턴들(ACT)의 제2 불순물 영역들(SD2)과는 수직적으로 이격될 수 있다.
제1 도전막(CL1)은 도핑된 반도체 물질(도핑된 실리콘, 도핑된 게르마늄 등), 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄), 및 금속-반도체 화합물(예를 들면, 텅스텐 실리사이드, 코발트 실리사이드 또는 티타늄 실리사이드) 중 어느 하나를 포함할 수 있다.
배리어 막(BAL)은 제1 도전막(CL1)과 제2 도전막(CL2) 사이에 개재되도록 형성될 수 있다. 배리어 막(BAL)은 도전성 금속질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물)을 포함할 수 있다. 제2 도전막(CL2)은 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄)을 포함할 수 있다. 배리어 막(BAL)은 제2 도전막(CL2) 내의 금속 물질이 제1 도전막(CL1)으로 확산되는 것을 억제할 수 있다.
도 13 및 도 14a 내지 도 14c를 참조하면, 제1 층간 절연막(IL1) 상에 제1 방향(D1)으로 연장되는 라인 구조체들(LST)이 형성될 수 있다. 라인 구조체들(LST)은 제2 방향(D2)으로 서로 이격될 수 있다.
구체적으로, 제2 도전막(CL2) 상에 마스크 패턴들(MP)이 형성될 수 있다. 마스크 패턴들(MP)은 제1 방향(D1)으로 연장되는 라인 형태를 갖도록 형성될 수 있다. 일 예로, 마스크 패턴들(MP)은 실리콘 질화막 또는 실리콘 산질화막을 포함할 수 있다.
마스크 패턴들(MP)을 식각 마스크로 제2 도전막(CL2), 배리어 막(BAL) 및 제1 도전막(CL1)을 순차적으로 식각하여, 비트 라인(BL), 배리어 패턴(BP) 및 도전 패턴(CP)이 각각 형성될 수 있다. 마스크 패턴(MP), 비트 라인(BL), 배리어 패턴(BP) 및 도전 패턴(CP)은 서로 수직적으로 중첩될 수 있다. 마스크 패턴(MP), 비트 라인(BL), 배리어 패턴(BP) 및 도전 패턴(CP)은 라인 구조체(LST)를 구성할 수 있다. 평면적 관점에서, 비트 라인들(BL)은 게이트 전극들(GE)과 교차하며 연장될 수 있다.
도전 패턴(CP)은 제1 콘택홀들(CNH1)을 채우는 콘택부들(CNP)을 포함할 수 있다. 도전 패턴(CP)은 콘택부(CNP)를 통해 제1 불순물 영역(SD1)과 연결될 수 있다. 다시 말하면, 비트 라인(BL)은 도전 패턴(CP)을 통해 제1 불순물 영역(SD1)과 전기적으로 연결될 수 있다.
라인 구조체들(LST) 각각의 양 측벽들 상에 한 쌍의 스페이서들(SP)이 형성될 수 있다. 스페이서들(SP)을 형성하는 것은, 기판(100)의 전면 상에 스페이서막을 컨포멀하게 형성하는 것, 및 상기 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 스페이서막은 실리콘 산화막, 실리콘 질화막, 및/또는 실리콘 산화질화막을 포함할 수 있다.
도 15 및 도 16a 내지 도 16c를 참조하면, 기판(100) 상에 제2 층간 절연막(IL2)이 형성될 수 있다. 일 예로, 제2 층간 절연막(IL2)은 실리콘 산화막을 포함할 수 있다. 마스크 패턴들(MP)의 상면들이 노출될 때까지 제2 층간 절연막(IL2)에 평탄화 공정이 수행될 수 있다.
제2 층간 절연막(IL2) 및 제1 층간 절연막(IL1)을 패터닝하여, 활성 패턴들(ACT)의 제2 불순물 영역들(SD2)을 노출하는 제2 콘택홀들(CNH2)이 형성될 수 있다. 상기 패터닝 공정 동안 마스크 패턴들(MP) 및 스페이서들(SP)은 식각 마스크로 이용될 수 있기 때문에, 제2 콘택홀들(CNH2)은 자기 정렬적으로 형성될 수 있다.
제2 콘택홀들(CNH2)에 도전 물질을 채워, 콘택들(CNT)이 형성될 수 있다. 상기 도전 물질은 도전성 금속 질화물(예를 들면, 티타늄 질화물 또는 탄탈늄 질화물) 및/또는 금속 물질(예를 들면, 티타늄, 탄탈늄, 텅스텐, 구리 또는 알루미늄)을 포함할 수 있다. 콘택들(CNT)은 제2 불순물 영역들(SD2)과 연결될 수 있다. 콘택들(CNT)은 스페이서들(SP)에 의해 비트 라인들(BL)과 이격될 수 있다.
각각의 콘택들(CNT) 상에 정보 저장 요소(DS)가 형성될 수 있다. 정보 저장 요소(DS)는, 캐패시터를 이용한 메모리 요소, 자기터널접합 패턴(Magnetic Tunnel Junction pattern)을 이용한 메모리 요소, 또는 상 변화 물질을 포함하는 가변 저항체를 이용한 메모리 요소일 수 있다. 일 예로, 정보 저장 요소(DS)는 캐패시터일 수 있다.
도 15 및 도 16a 내지 도 16c를 다시 참조하여, 본 발명의 실시예들에 따른 반도체 소자를 설명한다. 기판(100) 상에 활성 패턴들(ACT)을 정의하는 소자 분리막(ST)이 제공될 수 있다. 활성 패턴들(ACT) 각각은 제3 방향(D3)으로 연장될 수 있다. 활성 패턴들(ACT)은 제3 방향(D3)으로 서로 이격될 수 있다. 활성 패턴들(ACT)은 2차원 적으로 배열될 수 있다.
소자 분리막(ST)은 활성 패턴들(ACT) 사이의 제1 및 제2 트렌치들(TR1, TR2)을 채울 수 있다. 제2 방향(D2)으로 서로 인접하는 한 쌍의 활성 패턴들(ACT) 사이에 제1 트렌치(TR1)가 정의될 수 있다. 제3 방향(D3)으로 서로 인접하는 한 쌍의 활성 패턴들(ACT) 사이에 제2 트렌치(TR2)가 정의될 수 있다. 제2 트렌치(TR2)는 제1 트렌치(TR1)보다 더 깊을 수 있다.
각각의 활성 패턴들(ACT)은 제1 불순물 영역(SD1) 및 한 쌍의 제2 불순물 영역들(SD2)을 포함할 수 있다. 제1 불순물 영역(SD1)은 한 쌍의 제2 불순물 영역들(SD2) 사이에 위치할 수 있다. 제1 및 제2 불순물 영역들(SD1, SD2)은 서로 동일한 도전형(예를 들어, N형)을 가질 수 있다.
각각의 활성 패턴들(ACT)의 상부에 한 쌍의 제3 트렌치들(TR3)이 정의될 수 있다. 각각의 제3 트렌치들(TR3)은 제1 불순물 영역(SD1)과 제2 불순물 영역(SD2) 사이에 정의될 수 있다. 제3 트렌치(TR3)는 활성 패턴(ACT)의 상면으로부터 기판(100)의 바닥면을 향해 아래로 연장될 수 있다. 제3 트렌치(TR3)의 바닥은 제1 및 제2 트렌치들(TR1, TR2)의 바닥들보다 더 높을 수 있다.
각각의 활성 패턴들(ACT)은 한 쌍의 채널 영역들(CH)을 더 포함할 수 있다. 평면적 관점에서, 채널 영역(CH)은 제1 불순물 영역(SD1)과 제2 불순물 영역(SD2) 사이에 개재될 수 있다. 채널 영역(CH)은 제3 트렌치(TR3)의 아래에 위치할 수 있다. 따라서, 채널 영역(CH)은 제1 및 제2 불순물 영역들(SD1, SD2)보다 더 낮게 위치할 수 있다.
활성 패턴들(ACT) 및 소자 분리막(ST)을 가로지르는 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극들(GE)은 제3 트렌치들(TR3) 내에 제공될 수 있다. 게이트 전극들(GE)은 제2 방향(D2)으로 서로 평행하게 연장될 수 있다. 활성 패턴들(ACT) 각각의 한 쌍의 채널 영역들(CH) 상에 한 쌍의 게이트 전극들(GE)이 제공될 수 있다. 게이트 전극(GE)의 상면은 활성 패턴(ACT)의 상면(예를 들어, 제1 불순물 영역(SD1)의 상면 또는 제2 불순물 영역(SD2)의 상면)보다 더 낮을 수 있다.
도 16b를 다시 참조하면, 게이트 전극(GE) 아래의 채널 영역(CH)은 게이트 전극(GE) 아래의 소자 분리막(ST)에 대해 수직하게 돌출될 수 있다. 다시 말하면, 게이트 전극(GE) 아래의 채널 영역(CH)은 게이트 전극(GE) 아래의 소자 분리막(ST)의 상면보다 더 높은 레벨에 위치할 수 있다. 게이트 전극(GE) 아래의 채널 영역(CH)은 핀 형태를 가질 수 있다. 소자 분리막(ST) 상의 게이트 전극(GE)의 제1 바닥면은, 채널 영역(CH) 상의 게이트 전극(GE)의 제2 바닥면보다 더 낮을 수 있다.
제2 방향(D2)으로 서로 인접하는 한 쌍의 채널 영역들(CH) 사이에 게이트 전극(GE)의 적어도 일부(PO)가 개재될 수 있다. 게이트 전극(GE)의 일부(PO)는 제1 트렌치(TR1)를 채우는 소자 분리막(ST) 상에 위치할 수 있다.
본 발명의 실시예들에 따르면, 제2 방향(D2)으로 서로 인접하는 한 쌍의 활성 패턴들(ACT) 사이의 거리(L1)를, 상기 한 쌍의 활성 패턴들(ACT) 사이에 게이트 전극(GE)의 일부(PO)가 개재될 수 있을 정도로 확보할 수 있다. 이로써 게이트 전극(GE)이 채널 영역(CH)의 상면 및 양 측벽들을 감싸게 되므로, 트랜지스터의 전기적 특성을 향상시킬 수 있다.
도 15 및 도 16a 내지 도 16c를 다시 참조하면, 게이트 전극(GE)과 활성 패턴(ACT) 사이에 게이트 유전막(GI)이 개재될 수 있다. 게이트 전극(GE) 상에 게이트 캐핑막(GP)이 제공될 수 있다. 게이트 캐핑막(GP)은 게이트 전극(GE)의 상면을 덮을 수 있다. 게이트 캐핑막(GP)의 상면은 활성 패턴(ACT)의 상면과 공면을 이룰 수 있다.
기판(100) 상에 제1 층간 절연막(IL1)이 제공될 수 있다. 제1 층간 절연막(IL1)은 활성 패턴들(ACT)의 제1 불순물 영역들(SD1)을 노출하는 제1 콘택홀들(CNH1)을 포함할 수 있다.
제1 층간 절연막(IL1) 상에 제1 방향(D1)으로 연장되는 라인 구조체들(LST)이 제공될 수 있다. 라인 구조체들(LST)은 제2 방향(D2)으로 서로 이격될 수 있다. 평면적 관점에서, 라인 구조체들(LST)은 게이트 전극들(GE)과 교차할 수 있다. 라인 구조체들(LST) 각각의 양 측벽들 상에 한 쌍의 스페이서들(SP)이 제공될 수 있다.
각각의 라인 구조체들(LST)은 순차적으로 적층된 도전 패턴(CP), 배리어 패턴(BP), 비트 라인(BL), 및 마스크 패턴(MP)을 포함할 수 있다. 도전 패턴(CP)은 제1 콘택홀(CNH1)을 채우며 제1 불순물 영역(SD1)과 접촉하는 콘택부(CNP)를 포함할 수 있다. 비트 라인(BL)은 배리어 패턴(BP) 및 도전 패턴(CP)을 통하여 제1 불순물 영역(SD1)과 전기적으로 연결될 수 있다.
제1 층간 절연막(IL1) 상에 제2 층간 절연막(IL2)이 제공될 수 있다. 제2 층간 절연막(IL2)은 스페이서들(SP)을 덮을 수 있다. 제2 층간 절연막(IL2) 및 제1 층간 절연막(IL1)을 관통하여, 제2 불순물 영역들(SD2)과 연결되는 콘택들(CNT)이 제공될 수 있다. 콘택들(CNT)은 스페이서들(SP)에 의해 비트 라인들(BL)과 이격될 수 있다. 각각의 콘택들(CNT) 상에 정보 저장 요소(DS)가 제공될 수 있다. 일 예로, 정보 저장 요소(DS)는 캐패시터일 수 있다.
도 19a 내지 도 19c는 본 발명의 실시예들에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 것으로, 각각 도 5의 A-A'선, B-B'선 및 C-C'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도 1 내지 도 16c를 참조하여 설명한 반도체 소자의 제조 방법과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대하여 보다 상세히 설명한다.
도 5 및 도 19a 내지 도 19c를 참조하면, 도 3 및 도 4a 내지 도 4c의 결과물 상에 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)을 형성하는 것은 반도체 산화 공정을 포함할 수 있다. 상기 반도체 산화 공정 동안, 반도체 막(TP)이 모두 산화될 수 있다. 반도체 막(TP)이 모두 산화된 이후, 추가적으로 활성 패턴(ACT)의 일부도 산화될 수 있다.
예를 들어, 상기 반도체 산화 공정 동안, 활성 패턴(ACT)의 상부에서 반도체 물질이 제4 두께(T4)만큼 감소될 수 있다. 상기 반도체 산화 공정 동안, 제1 트렌치(TR1)의 바닥에서 반도체 물질이 제5 두께(T5)만큼 감소될 수 있다. 제4 두께(T4)는 도 3 및 도 4a 내지 도 4c의 반도체 막(TP)의 제1 두께(T1)보다 더 클 수 있다. 제5 두께(T5)는 도 3 및 도 4a 내지 도 4c의 반도체 막(TP)의 제2 두께(T2)보다 더 클 수 있다.
결과적으로, 상기 반도체 산화 공정 이후에 활성 패턴들(ACT) 각각의 크기는 도 1 및 도 2a 내지 도 2c의 활성 패턴들(ACT) 각각의 크기보다 더 작아질 수 있다. 이후의 공정은, 앞서 도 7 내지 도 16c를 참조하여 설명한 것과 실질적으로 동일할 수 있다.
도 20은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 15의 B-B'선에 따른 단면도이다. 도 21은 도 20의 M 영역을 확대한 단면도이다. 본 실시예에서는, 앞서 도 15 및 도 16a 내지 도 16c를 참조하여 설명한 반도체 소자와 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대하여 보다 상세히 설명한다.
도 15, 도 16a, 도 16c, 도 20 및 도 21을 참조하면, 활성 패턴(ACT)의 하부(LP)는 소자 분리막(ST)에 의해 덮인 제1 측벽(SW1)을 가질 수 있다. 활성 패턴(ACT)의 채널 영역(CH)은 게이트 유전막(GI)에 의해 덮인 제2 측벽(SW2)을 가질 수 있다. 활성 패턴(ACT)은, 제1 측벽(SW1)과 제2 측벽(SW2)을 연결하는 제3 측벽(SW3)을 더 가질 수 있다. 제3 측벽(SW3)은 제1 측벽(SW1)보다 완만할 수 있고, 제3 측벽(SW3)은 제2 측벽(SW2)보다 완만할 수 있다.
구체적으로, 제1 측벽(SW1)은 기판(100)의 상면과 제1 각도(θ1)를 이룰 수 있고, 제2 측벽(SW2)은 기판(100)의 상면과 제2 각도(θ2)를 이룰 수 있으며, 제3 측벽(SW3)은 기판(100)의 상면과 제3 각도(θ3)를 이룰 수 있다. 여기서, 제1 각도(θ1)는 제3 각도(θ3)보다 크고, 제2 각도(θ2)는 제3 각도(θ3)보다 클 수 있다.
결과적으로, 활성 패턴(ACT)의 제2 방향(D2)으로의 폭은, 활성 패턴(ACT)의 하부(LP)에서 활성 패턴(ACT)의 채널 영역(CH)으로 갈수록 급격히 감소될 수 있다.
게이트 전극(GE) 아래의 제1 트렌치(TR1)를 채우는 소자 분리막(ST)은, 제2 방향(D2)으로 제1 폭(W1)을 가질 수 있다. 제2 방향(D2)으로 서로 인접하는 한 쌍의 채널 영역들(CH) 사이의 게이트 전극(GE)의 일부(PO)는, 제2 방향(D2)으로 제2 폭(W2)을 가질 수 있다. 제2 폭(W2)은 제1 폭(W1)보다 클 수 있다.
본 발명의 실시예들에 따르면, 채널 영역(CH)의 폭이 활성 패턴(ACT)의 하부(LP)의 폭에 비해 크게 줄어들면서, 서로 인접하는 한 쌍의 채널 영역들(CH) 사이에 게이트 전극(GE)의 일부(PO)가 개재될 수 있다. 이로써 게이트 전극(GE)이 채널 영역(CH)의 상면 및 양 측벽들을 감싸게 되므로, 트랜지스터의 전기적 특성을 향상시킬 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

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  21. 반도체 기판을 패터닝하여 복수개의 활성 패턴들을 형성하는 것, 상기 복수개의 활성 패턴들은 제1 트렌치를 사이에 두고 제2 방향으로 서로 인접하는 두 개의 활성 패턴들을 포함하고;
    상기 복수개의 활성 패턴들을 덮는 반도체 막을 형성하는 것;
    상기 반도체 막을 덮으며 상기 제1 트렌치를 채우는 소자 분리막을 형성하는 것, 상기 소자 분리막을 형성하는 것은 반도체 산화 공정을 포함하고, 상기 반도체 산화 공정을 수행하는 동안 상기 반도체 막이 산화되어 반도체 산화막이 형성되며;
    상기 소자 분리막과 상기 복수개의 활성 패턴들을 패터닝하여 상기 두 개의 활성 패턴들과 상기 제1 트렌치를 가로지르는 제3 트렌치를 형성하는 것, 상기 제3 트렌치 내에서 상기 두 개의 활성 패턴들은 상기 소자 분리막 위로 돌출되고; 및
    상기 제3 트렌치 내에 게이트 전극을 형성하는 것을 포함하되,
    상기 반도체 막은, 상기 두 개의 활성 패턴들 각각의 상면 상에서의 제1 두께가 상기 제1 트렌치의 바닥 상에서의 제2 두께보다 커지도록 형성되는 반도체 소자의 제조 방법.
  22. 제21항에 있어서,
    상기 제1 두께에 대한 상기 제2 두께의 비는 0.5 내지 0.85인 반도체 소자의 제조 방법.
  23. 제21항에 있어서,
    상기 반도체 기판을 패터닝함으로써, 제3 방향으로 서로 인접하는 다른 두 개의 활성 패턴들 사이에 제2 트렌치가 형성되고,
    상기 제3 방향은 상기 제2 방향과 사선으로 교차하는 방향이며,
    상기 제2 트렌치는 상기 제1 트렌치보다 깊은 반도체 소자의 제조 방법.
  24. 제21항에 있어서,
    상기 반도체 막을 형성하는 것은:
    뱃치 타입의 반응 챔버 내부에 제공된 복수개의 슬롯들 각각 상에 상기 반도체 기판을 배치하는 것; 및
    상기 뱃치 타입의 반응 챔버 내부에 소스 가스를 투입하여, 화학 기상 증착 공정을 수행하는 것을 포함하고,
    상기 소스 가스는 SixH2x+2를 포함하고,
    상기 x는 3 이상의 정수인 반도체 소자의 제조 방법.
  25. 제24항에 있어서,
    상기 소스 가스는 트리실란, 테트라실란 또는 펜타실란을 포함하는 반도체 소자의 제조 방법.
  26. 제25항에 있어서,
    상기 화학 기상 증착 공정은, 1×10-1 Torr 내지 1 Torr의 압력 및 350℃ 내지 600℃의 온도에서 100 sccm 내지 400 sccm의 소스 가스 유량으로 수행되는 반도체 소자의 제조 방법.
  27. 제24항에 있어서,
    상기 화학 기상 증착 공정을 수행하는 것은, 상기 소스 가스의 투입 전에, 상기 뱃치 타입의 반응 챔버 내부에 다른 소스 가스를 투입하여 상기 복수개의 활성 패턴들 상에 실리콘 질화막을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  28. 제27항에 있어서,
    상기 다른 소스 가스는 아미노 실란을 포함하는 반도체 소자의 제조 방법.
  29. 제21항에 있어서,
    상기 반도체 막을 형성하는 것은:
    싱글 타입의 반응 챔버 내부에 제공된 서셉터 상에 상기 반도체 기판을 배치하는 것;
    상기 서셉터 상의 상기 반도체 기판을 가열하는 것;
    상기 싱글 타입의 반응 챔버 내부에 소스 가스를 투입하여, 화학 기상 증착 공정을 수행하는 것을 포함하고,
    상기 화학 기상 증착 공정은, 10 Torr 내지 200 Torr의 압력 및 400℃ 내지 600℃의 온도에서 5 sccm 내지 50 sccm의 소스 가스 유량으로 수행되는 반도체 소자의 제조 방법.
  30. 제29항에 있어서,
    상기 소스 가스는 SixH2x+2, SiCl4, SiCl6 또는 SiCl2H4를 포함하고,
    상기 x는 1 이상의 정수인 반도체 소자의 제조 방법.
  31. 제30항에 있어서,
    상기 소스 가스는 모노실란 또는 다이실란을 포함하는 반도체 소자의 제조 방법.
  32. 제29항에 있어서,
    상기 화학 기상 증착 공정 동안, 싱글 타입의 반응 챔버 내부에 상기 소스 가스와 함께 수소가 추가로 투입되는 반도체 소자의 제조 방법.
  33. 제29항에 있어서,
    상기 화학 기상 증착 공정을 수행하는 것은, 상기 소스 가스의 투입 전에, 상기 싱글 타입의 반응 챔버 내부에 아미노 실란을 포함하는 다른 소스 가스를 투입하여 상기 복수개의 활성 패턴들 상에 실리콘 질화막을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
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