KR20150058657A - 반도체 소자 및 이를 제조하는 방법 - Google Patents

반도체 소자 및 이를 제조하는 방법 Download PDF

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Abstract

반도체 소자 및 이를 제조하는 방법을 제공한다. 반도체 소자는 기판과, 기판 표면으로부터 내부로 연장하는 소자 분리 패턴을 포함한다. 소자 분리 패턴은, 전기적으로 음의 특성을 가지며 물리적으로 인장 특성을 갖는 물질을 포함한다.

Description

반도체 소자 및 이를 제조하는 방법{semiconductor device and method of manufacturing the same}
본 발명은 반도체 소자 및 이를 제조하는 방법에 관련된 것으로 더욱 상세하게는 DRAM 소자 및 이를 제조하는 방법에 관련된 것이다.
반도체 소자는 소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 많은 전자 산업에서 사용되고 있다. 반도체 소자는 데이터를 저장하는 기억 소자, 데이터를 연산처리 하는 논리 소자, 및 다양한 기능을 동시에 수행할 수 있는 하이브리드(hybrid) 소자 등을 포함할 수 있다.
전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화에 대한 요구가 점점 심화되고 있다. 이에 따라, 미세한 패턴들을 정의하는 노광 공정의 공정 마진 감소 등의 여러 문제점들이 발생되어 반도체 소자의 구현이 점점 어려워지고 있다. 또한, 전자 산업의 발전에 의하여 반도체 소자의 고속화에 대한 요구도 점점 심화되고 있다. 이러한 반도체 소자의 고집적화 및/또는 고속화에 대한 요구들을 충족시키기 위하여 다양한 연구들이 수행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 고집적화에 최적화된 반도체 소자를 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 소자를 제조하는 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 반도체 소자를 제공한다. 상기 반도체 소자는, 기판; 상기 기판 표면으로부터 내부로 연장하는 소자 분리 패턴을 포함하되, 상기 소자 분리 패턴은, 전기적으로 음의 특성을 가지며 물리적으로 인장 특성을 갖는 물질을 포함한다.
본 발명의 일 실시예에 따르면, 상기 소자 분리 패턴은, 실리콘 산화막 및 금속 산화막이 적층된 구조를 가질 수 있다.
본 발명의 다른 실시예에 따르면, 상기 금속 산화막은 하프늄 산화막(HfOx), 알루미늄 산화막(AlOx) 및 지르코늄 산화막(ZrOx) 중에서 선택된 하나를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 실리콘 산화막이 상기 기판에 접하며, 상기 실리콘 산화막은 상기 기판 및 상기 금속 산화막 사이에 배치될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자는, 상기 액티브 영역들 및 소자 분리 패턴을 가로지르는 게이트 전극; 상기 액티브 영역들 및 상기 게이트 전극 사이에 배치되는 게이트 절연막; 및 상기 게이트 전극 양측의 액티브 영역에 형성된 제1 및 제2 불순물 영역들을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 액티브 영역들에 형성된 게이트 전극은 제1 높이를 가지며, 상기 소자 분리 패턴에 형성된 게이트 전극은 상기 제1 높이보다 큰 제2 높이를 가질 수 있다.
본 발명의 개념에 따른 다른 실시예는 반도체 소자의 제조 방법을 제공한다. 상기 반도체 소자의 제조 방법은, 기판에 트렌치(trench)를 형성하는 단계; 상기 트렌치가 형성된 기판 상에 컨포멀하게(conformally) 실리콘 산화막을 형성하는 단계; 및 상기 실리콘 산화막이 형성된 트렌치를 매립하는 금속 산화막을 형성하여, 소자 분리 패턴을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 상기 실리콘 산화막은 원자층 적층(atomic layer deposition) 공정에 의해 형성될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 트렌치가 형성된 기판 상에 컨포멀하게 실리콘 산화막을 형성하는 단계는, 상기 트렌치가 형성된 기판 상에 라디칼 산화(radical oxidation) 공정으로 제1 실리콘 산화막을 형성하는 단계; 및 상기 제1 실리콘 산화막 상에 저압 증착(low pressure deposition) 공정으로 제2 실리콘 산화막을 형성하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 금속 산화막은 원자층 적층 공정에 의해 형성될 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 반도체 소자의 제조 방법은, 상기 액티브 영역들 및 상기 소자 분리 패턴을 식각하여 리세스(recess)를 형성하는 단계; 상기 리세스 내측면 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막이 형성된 리세스의 하부를 채우는 게이트 전극을 형성하는 단계; 상기 게이트 전극 상에 상기 리세스의 상부를 채우는 캡핑 패턴을 형성하는 단계; 및 상기 게이트 전극 양측의 액티브 영역으로 불순물을 주입하여 제1 및 제2 불순물 영역들을 형성하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 액티브 영역들에 형성된 리세스는 제1 깊이를 가지며, 상기 소자 분리 패턴에 형성된 리세스는 상기 제1 깊이보다 큰 제2 깊이를 가질 수 있다.
본 발명의 개념에 따른 실시예들에 의하면, 소자 분리 패턴이 전기적으로 음의 상태를 갖고 물리적으로 인장 특성을 가짐으로써, 바디 효과를 증가시켜 전하의 문턱을 높일 수 있으며, 동시에 온-커런트(on-current) 특성을 향상시킬 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도 및 단면도이다.
도 2a 및 도 7a는 본 발명의 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도들이다.
도 2b 및 도 7b는 도 2a 및 도 7a의 반도체 소자를 I-I'으로 절단한 단면도들이다.
도 8a은 본 발명의 실시예에 따라 형성된 소자 분리 패턴과 비교예 1 및 2의 소자 분리 패턴들의 전류 및 바디 효과를 나타내는 그래프이다.
도 8b는 실시예, 비교예 1 및 비교예 2의 소자 분리 패턴들을 포함하는 DRAM에 디지털 신호 1일 때와 0일 때 에너지 밴드 베리어를 나타내는 그래프이다.
도 9a는 본 발명의 실시예에 따른 메모리 장치를 구비한 메모리 카드를 도시한 블록도이다.
도 9b는 본 발명의 실시예에 따른 메모리 장치를 응용한 정보 처리 시스템을 도시한 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
(반도체 소자_제1 실시예 )
도 1a는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 1b는 도 1a의 반도체 소자를 I-I'으로 절단한 단면도이다.
도 1a 및 도 1b를 참조하면, 반도체 소자는 기판(100)에 형성된 소자 분리 패턴(120), 트랜지스터(130) 및 비트 라인(140)을 포함할 수 있다.
기판(100)은 실리콘 및/또는 게르마늄을 포함하는 반도체 기판일 수 있다. 상기 기판(100)은 소자 분리 패턴(120)과 상기 소자 분리 패턴(120)에 의해 한정되는 액티브 영역들(110)을 포함할 수 있다. 상기 소자 분리 패턴(120)은 상기 기판(100)의 표면으로부터 상기 기판(100) 내부로 연장할 수 있다.
본 발명의 일 실시예에 따르면, 상기 액티브 영역들(110)은 제1 방향(D1)을 장축 방향하여 연장할 수 있다. 상기 액티브 영역들(110)은 상기 제1 방향(D1)으로 서로 이격되어 배치될 수 있다. 또한, 상기 액티브 영역들(110)은 상기 제1 방향(D1)과 상이한 제2 방향(D2)으로 서로 이격되어 배치될 수 있다. 본 발명의 액티브 영역들(110)의 구조 및 배치 관계를 본 실시예의 도 1a 및 도 1c에 도시된 액티브 영역들(110)의 구조 및 배치 관계로 한정하는 것을 아니다.
본 발명의 일 실시예에 따르면, 상기 소자 분리 패턴(120)은 다층 구조를 가질 수 있다. 일 측면에 따르면, 상기 소자 분리 패턴(120)은 실리콘 산화막(116) 및 금속 산화막(118)을 포함할 수 있다. 더욱 구체적으로, 상기 소자 분리 패턴(120)은 통상적으로 상기 기판(100)에 트렌치(102)를 형성한 후, 상기 트렌치(102)를 절연물로 매립하여 완성될 수 있다. 상기 실리콘 산화막(116)은 상기 액티브 영역들(110)과 접하며, 상기 금속 산화막(118)은 상기 트렌치(102)를 매립하며, 상기 실리콘 산화막(116)은 상기 액티브 영역들(110) 및 금속 산화막(118) 사이에 배치될 수 있다. 상기 금속 산화막(118)은 하프늄 산화막(HfOx), 알루미늄 산화막(AlOx) 및 지르코늄 산화막(ZrOx) 중에서 선택된 하나를 포함할 수 있다.
본 발명의 일 측면에 따르면, 상기 소자 분리 패턴(120) 내에 포함된 물질의 전기적/물리적 특성은 트랜지스터(130)의 온-커런트(on-current) 및 바디 효과(body-effect) 특성에 영향을 줄 수 있다. 예컨대, 질화막은 전기적으로 양의 특성을 가지며, 물리적으로는 압축 특성을 가져 실리콘 기판(100)이 인장 특성을 가질 수 있다. 반면, 실리콘 산화막은 전기적으로 중성이며, 물리적으로는 인장 특성을 가져 실리콘 기판(100)이 압축 특성을 가질 수 있다.
본 발명의 일 실시예에 따르면, 상기 금속 산화막(118)은 전기적으로 음의 특성을 가지며, 물리적으로는 상기 실리콘 산화막보다 더 큰 인장 특성을 가져 실리콘 기판(100)은 더 큰 압축 특성을 가질 수 있다. 이와 같이 상기 소자 분리 패턴(120)이 전기적으로 음의 특성을 가지면서, 기판(100)의 압축 특성으로 인해 바디 효과가 증가되어 잠재적 문턱(potential barrier)이 증가하게 되며, 온-커런트가 개선될 수 있다.
상기 실리콘 산화막(116)이 상기 기판(100) 및 상기 금속 산화막(118) 사이에 배치되는 이유는, 상기 금속 산화막(118)이 상기 기판(100)에 직접 접하며, 상기 금속 산화막(118) 및 기판(100) 사이에 트랩 사이트(trap site)가 형성될 수 있어, 이러한 트랩 사이트들로 전류 손실(leakage)이 발생할 수 있다.
상기 기판(100)은 리세스들(121)을 포함할 수 있다. 본 발명의 일 실시예에 따르면, 상기 리세스들(121)은 상기 기판(100)의 상부면으로부터 내부로 연장될 수 있다. 또한, 도 1a 및 도 1b에 도시된 바와 같이, 상기 리세스들(121)은 상기 액티브 영역들(110)의 연장 방향(즉, 제1 방향(D1))과 다른 제3 방향(D3)으로 연장할 수 있다. 예컨대, 상기 제3 방향(D3)은 상기 제2 방향(D2)과 수직일 수 있다.
본 발명의 일 실시예들은 리세스들(121) 각각은 상기 액티브 영역(110)과, 인접한 액티브 영역들(110) 사이의 소자 분리 패턴(120)을 가로 지르며 형성될 수 있다. 일 측면에 따르면, 상기 액티브 영역(110)에 형성된 리세스(121)는 제1 깊이(DT1)를 가지며, 상기 소자 분리 패턴(120)에 형성된 리세스(121)는 상기 제1 깊이(DT1)보다 큰 제2 깊이(DT2)를 가질 수 있다. 한편, 상기 리세스들(121)은 상기 제3 방향(D3)으로 서로 이격되어 배치될 수 있다.
상기 트랜지스터(130)는 게이트 절연막(122), 게이트 전극(124), 제1 불순물 영역(128a) 및 제2 불순물 영역(128b)을 포함할 수 있다. 상기 게이트 전극(124)은 상기 리세스(121)의 하부를 채우며 상기 제3 방향(D3)으로 연장할 수 있다. 일 측면에 따르면, 상기 액티브 영역(110)에 배치된 게이트 전극(124)은 제1 높이(HT1)를 가지며, 상기 소자 분리 패턴(120)에 배치된 게이트 전극(124)은 제1 높이(HT1)보다 큰 제2 높이(HT2)를 가질 수 있다. 상기 게이트 전극(124)은 불순물이 도핑된 폴리실리콘 및/또는 텅스텐(W)과 같은 금속을 포함할 수 있다.
상기 게이트 절연막(122)은 상기 기판(100) 및 게이트 전극(124) 사이에 배치될 수 있다. 일 예로, 상기 게이트 절연막(122)은 상기 리세스(121)의 내측면을 따라 배치될 수 있다. 상기 게이트 절연막(122)은 산화물을 포함할 수 있다.
상기 트랜지스터(130)는 상기 게이트 전극(124) 상에, 상기 리세스(121)의 상부를 매립하는 캡핑 패턴(capping pattern, 126)을 더 포함할 수 있다. 상기 캡핑 패턴(126)은 질화물과 같은 절연물을 포함할 수 있다.
상기 제1 및 제2 불순물 영역들(128a, 128b)은 상기 게이트 전극(124)이 양측의 액티브 영역들(110)에 각각 배치될 수 있다. 일 예로, 상기 제1 불순물 영역(128a)은 상기 액티브 영역(110)의 중심 부위에 배치되며 상기 제2 불순물 영역(128b)은 상기 액티브 영역(110)의 가장자리 부위에 배치될 수 있다.
상기 제1 불순물 영역(128a)은 제1 콘택 플러그(134)에 의해 비트 라인(140)과 전기적으로 연결될 수 있다. 상기 비트 라인(140)은 상기 제2 방향(D2)으로 연장할 수 있다.
상세하게 도시되어 있지는 않지만, 상기 제2 불순물 영역(128b)은 제2 콘택 플러그(도시되지 않음)에 의해 커패시터(도시되지 않음)와 전기적으로 연결될 수 있다.
(반도체 소자의 제조 방법)
도 2a 내지 도 7a는 본 발명의 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도들이다. 도 2b 내지 도 7b는 도 2a 내지 도 7a의 반도체 소자를 I-I'으로 절단한 단면도들이다.
도 2a 및 도 2b를 참조하면, 기판(100) 상에 트렌치(102)를 형성할 수 있다.
상세하게 도시되지는 않았으나, 상기 기판(100) 상에 제1 마스크를 형성한 후, 상기 제1 마스크를 이용하여 상기 기판(100)을 식각하여 트렌치(102)를 형성할 수 있다. 일 측면에 따르면, 상기 트렌치(102)는 식각 공정 상 하부로 좁아지는 폭을 가질 수 있다.
도 3a 및 도 3b를 참조하면, 상기 트렌치(102)가 형성된 기판(100) 상에 컨포멀하게 제1 실리콘 산화막(112)을 형성할 수 있다. 구체적으로 상기 제1 실리콘 산화막(112)은 라디칼 산화 공정 또는 원자층 적층 공정에 의해 형성될 수 있다.
도 4a 및 도 4b를 참조하면, 상기 제1 실리콘 산화막(112)이 형성된 기판(100) 상에 제2 실리콘 산화막(114)을 컨포멀하게 형성할 수 있다. 구체적으로, 상기 제2 실리콘 산화막(114)은 저압 증착 공정 또는 원자층 적층 공정에 의해 형성될 수 있다. 상기 제2 실리콘 산화막은 중온 산화막(middle temperature oxide: MTO)일 수 있다.
일 측면에 따르면, 상기 제1 실리콘 산화막(112) 및 상기 제2 실리콘 산화막(114)은 인-시튜(in-situ)로 진행될 수 있다. 일 측면에 따르면, 상기 제1 및 제2 실리콘 산화막들(112, 114) 사이에는 경계가 형성되지 않아, 하나의 실리콘 산화막(116)으로 보일 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제1 및 제2 실리콘 산화막들(112, 114)을 따로 형성하지 않고, 하나의 막(116)으로 원자층 적층 공정에 의해 형성할 수 있다.
도 5a 및 도 5b를 참조하면, 상기 제1 및 제2 실리콘 산화막들(112, 114)이 형성된 트렌치(102)를 매립하는 금속 산화막(118)을 형성할 수 있다.
구체적으로, 상기 금속 산화막(118)은 원자층 적층 공정에 의해 형성될 수 있다. 또한, 상기 금속 산화막(118)은 하프늄 산화막(HfOx), 알루미늄 산화막(AlOx) 및 지르코늄 산화막(ZrOx) 중에서 선택된 하나를 포함할 수 있다.
상기 기판(100)의 상부면이 노출되도록 상기 금속 산화막(118), 제1 및 제2 실리콘 산화막들(112, 114)을 연마하여 소자 분리 패턴(120)을 형성할 수 있다. 상기 연마 공정은 화학적 기계적 연마(chemical mechanical polishing) 공정 또는 에치백(etch back)등을 이용하여 수행될 수 있다.
상기 소자 분리 패턴(120)에 의해 다수의 액티브 영역들(110)이 한정될 수 있다. 상기 액티브 영역들(110) 각각은 제1 방향(D1)을 장축 방향으로 갖는 타원 형상을 가질 수 있다.
상기 소자 분리 패턴(120)이 금속 산화막(118)을 포함함으로써, 전기적으로 상기 소자 분리 패턴(120)이 음의 특성을 가질 수 있으며, 상기 기판(100)의 액티브 영역들(110)은 압축 특성을 가질 수 있다. 이로써, 후속하여 완성되는 트랜지스터(130)의 온-커런트 특성을 향상시키고, 바디 효과를 증가시켜 잠재적 문턱을 증가시킬 수 있다.
도 6a 및 도 6b를 참조하면, 상기 기판(100)에 트랜지스터(130)를 형성할 수 있다.
더욱 구체적으로 설명하면, 상기 기판(100)에 제2 방향(D2)으로 연장하는 리세스들(121)을 형성할 수 있다. 상기 리세스들(121)은 제3 방향(D3)으로 이격되며 서로 평행할 수 있다. 일 측면에 따르면, 상기 리세스들(121)은 액티브 영역들(110)과 상기 액티브 영역들(110)에 인접한 소자 분리 패턴(120)을 가로지르며 형성될 수 있다. 이 경우, 상기 액티브 영역들(110)은 실리콘 또는 게르마늄과 같은 반도체 물질을 포함하고 상기 소자 분리 패턴(120)은 전술한 바와 같이 실리콘 산화물 및 금속 산화물을 포함하기 때문에, 상기 액티브 영역(110)에 형성된 리세스(121)는 제1 깊이(DT1)로 형성되고 상기 소자 분리 패턴(120)에 형성된 리세스(121)는 상기 제1 깊이(DT1)보다 큰 제2 깊이(DT2)로 형성될 수 있다.
상기 리세스들(121)의 내측면을 따라 게이트 절연막(122)을 형성할 수 있다. 일 실시예에 따르면, 상기 게이트 절연막(122)은 열 산화 공정에 의해 형성될 수 있다. 이때, 상기 액티브 영역들(110)이 실리콘을 포함하는 경우, 상기 게이트 산화막은 실리콘 산화막을 포함할 수 있다. 상기 게이트 산화막은 상기 리세스들(121)을 매립하지 않을 수 있다.
상기 게이트 산화막이 형성된 리세스들(121)의 하부를 채우는 게이트 전극들(124)을 형성할 수 있다. 상기 게이트 전극들(124) 각각은 불순물이 도핑된 폴리실리콘 및/또는 텅스텐을 포함하는 금속을 포함할 수 있다.
상기 게이트 전극들(124) 상에 상기 리세스들(121)의 상부를 채우는 캡핑 패턴들(126)을 형성할 수 있다. 상기 캡핑 패턴들(126)은 질화물과 같은 절연물을 포함할 수 있다.
상기 게이트 전극들(124) 양측에 노출된 액티브 영역들(110)로 불순물을 주입하여 제1 불순물 영역(128a) 및 제2 불순물 영역(128b)을 형성할 수 있다. 상기 제1 및 제2 불순물 영역들(128a, 128b)은 트랜지스터(130)의 각각 소스 영역 또는 드레인 영역으로 기능할 수 있다. 일 예로, 상기 제1 불순물 영역(128a)은 상기 액티브 영역(110)의 중심 부위에 형성되고, 상기 제2 불순물 영역(128b)은 상기 액티브 영역(110)의 가장자리 부위에 형성될 수 있다.
도 7a 및 도 7b를 참조하면, 상기 제1 불순물 영역(128a)과 전기적으로 연결되는 비트 라인(140)을 형성할 수 있다.
더욱 구체적으로, 상기 트랜지스터(130)가 형성된 기판(100) 상에 층간 절연막(132)을 형성할 수 있다. 상기 층간 절연막(132)은 산화물과 같은 절연물을 포함할 수 있다. 상기 층간 절연막(132)을 식각하여 상기 제1 불순물 영역(128a)을 노출시키는 콘택 홀을 형성할 수 있다. 상기 콘택 홀을 도전물로 채우는 제1 콘택 플러그(134)를 형성할 수 있다. 상기 제1 콘택 플러그(134) 및 층간 절연막(132) 상에 제3 방향(D3)으로 연장하는 비트 라인(140)을 형성할 수 있다. 상기 비트 라인(140)은 상기 제1 콘택 플러그(134)에 의해 상기 제1 불순물 영역(128a)과 전기적으로 연결될 수 있다.
상세하게 도시되어 있지는 않지만, 상기 제2 불순물 영역(128b)은 제2 콘택 플러그에 의해 커패시터와 전기적으로 연결될 수 있다.
( 실험예_ 시뮬레이션)
이하의 실험예들은 시뮬레이션(simulation)으로 수행된 것이다.
실시예의 소자 분리 패턴은 제1 실리콘 산화막, 제1 실리콘 산화막 및 하프늄 산화막을 포함하도록 형성하였다. 비교예 1의 소자 분리 패턴은 원자층 적층 공정으로 형성된 제1 내지 제3 실리콘 산화막을 포함하도록 형성하였다. 비교예 2의 소자 분리 패턴은 제1 및 제2 실리콘 산화막 및 실리콘 질화막을 포함하도록 형성하였다.
실시예, 비교예 1 및 비교예 2의 소자 분리 패턴들의 구조와 각 층들에 대한 물리적 상태와, 실시예, 비교예 1 및 비교예 2의 소자 분리 패턴들의 전기적 상태를 아래 표 1에 기재한다.
실시예 비교예 1 비교예 2
전기적 상태[C/cm2] -1E12 0 +1E12
물리적 상태 제1 막 인장(-) 인장(-) 인장(-)
제2 막 인장(-) 인장(-) 인장(-)
제3 막 더 인장(--) 인장(-) 압축(+)
전자흐름밀도[A/cm2] 1.5E-10 4.5E-7 3.5E-4
도 8a은 본 발명의 실시예에 따라 형성된 소자 분리 패턴과 비교예 1 및 2의 소자 분리 패턴들의 전류 및 바디 효과를 나타내는 그래프이다.
도 8a를 참조하면, 실시예의 바디 효과는 약 200mV/V으로 비교예 1 및 비교예 2의 바디 효과보다 더 우수한 것을 알 수 있다. 이로 인하여 온-커런트도 실시예가 비교예 1 및 2보다 증가한 것을 볼 수 있다.
도 8b는 실시예, 비교예 1 및 비교예 2의 소자 분리 패턴들을 포함하는 DRAM에 디지털 신호 1일 때와 0일 때 에너지 밴드 베리어를 나타내는 그래프이다.
표 2는 실시예, 비교예 1 및 비교예 2의 소자 분리 패턴들을 포함하는 DRAM에 디지털 신호 1일 때와 0일 때 에너지 밴드 베리어 값을 나타낸다.
실시예 비교예 1 비교예 2
에너지 밴드 베리어
@ 디지털 신호 1		 0.133eV 0.092 eV 0.014 eV
에너지 밴드 베리어
@ 디지털 신호 0		 0.144 eV 0.139 eV 0.082 eV
도 8b 및 표 2를 참조하면, 실시예에서 디지털 신호 1일 때와 0일 때 에너지 밴드 베리어가 비교예 1 및 2의 에너지 밴드 베리어보다 큰 것을 알 수 있다. 따라서, 낮은 에너지 밴드 베리어에 의한 전류 손실(leakage current)을 방지할 수 있다.
( 응용예 )
도 9a는 본 발명의 실시예에 따른 반도체 소자를 구비한 메모리 카드를 도시한 블록도이다.
도 9a를 참조하면, 상술한 본 발명의 실시예에 따른 반도체 소자는 메모리 카드(300)에 응용될 수 있다. 일례로, 메모리 카드(300)는 호스트와 반도체 소자(310) 간의 제반 데이터 교환을 제거하는 메모리 컨트롤러(320)를 포함할 수 있다. 에스램(322)은 중앙처리장치(324)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(326)는 메모리 카드(300)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(328)는 반도체 소자(310)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(330)는 반도체 소자(310)와 인터페이싱한다. 중앙처리장치(324)는 메모리 컨트롤러(320)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
도 9b는 본 발명의 실시예에 따른 반도체 소자를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 9b를 참조하면, 정보 처리 시스템(400)은 본 발명의 실시예에 따른 반도체 메모리 소자를 포함할 수 있다. 정보 처리 시스템(400)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(400)은 메모리 시스템(410)과 각각 시스템 버스(460)에 전기적으로 연결된 모뎀(420), 중앙처리장치(430), 램(440), 유저인터페이스(450)를 포함할 수 있다. 메모리 시스템(410)에는 중앙처리장치(430)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 메모리 시스템(410)은 메모리(412)와 메모리 컨트롤러(414)를 포함할 수 있으며, 도 9a를 참조하여 설명한 메모리 카드(300)와 실질적으로 동일하게 구성될 수 있다. 정보 처리 시스템(400)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(410)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(400)은 대용량의 데이터를 메모리 시스템(410)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판
110: 액티브 영역
112: 제1 실리콘 산화막
114: 제2 실리콘 산화막
116: 실리콘 산화막
118: 금속 산화막
120: 소자 분리 패턴
130: 트랜지스터
140: 비트 라인

Claims (10)

  1. 기판;
    상기 기판 표면으로부터 내부로 연장하는 소자 분리 패턴을 포함하되,
    상기 소자 분리 패턴은, 전기적으로 음의 특성을 가지며 물리적으로 인장 특성을 갖는 물질을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 소자 분리 패턴은,
    실리콘 산화막 및 금속 산화막이 적층된 구조를 갖는 반도체 소자.
  3. 제2항에 있어서,
    상기 금속 산화막은 하프늄 산화막(HfOx), 알루미늄 산화막(AlOx) 및 지르코늄 산화막(ZrOx) 중에서 선택된 하나를 포함하는 반도체 소자.
  4. 제2항에 있어서,
    상기 실리콘 산화막이 상기 기판에 접하며, 상기 실리콘 산화막은 상기 기판 및 상기 금속 산화막 사이에 배치되는 반도체 소자.
  5. 제1항에 있어서,
    상기 액티브 영역들 및 소자 분리 패턴을 가로지르는 게이트 전극;
    상기 액티브 영역들 및 상기 게이트 전극 사이에 배치되는 게이트 절연막; 및
    상기 게이트 전극 양측의 액티브 영역에 형성된 제1 및 제2 불순물 영역들을 더 포함하는 반도체 소자.
  6. 제5항에 있어서,
    상기 액티브 영역들에 형성된 게이트 전극은 제1 높이를 가지며,
    상기 소자 분리 패턴에 형성된 게이트 전극은 상기 제1 높이보다 큰 제2 높이를 갖는 반도체 소자.
  7. 기판에 트렌치(trench)를 형성하는 단계;
    상기 트렌치가 형성된 기판 상에 컨포멀하게(conformally) 실리콘 산화막을 형성하는 단계; 및
    상기 실리콘 산화막이 형성된 트렌치를 매립하는 금속 산화막을 형성하여, 소자 분리 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 실리콘 산화막은 원자층 적층(atomic layer deposition) 공정에 의해 형성되는 반도체 소자의 제조 방법.
  9. 제7항에 있어서,
    상기 트렌치가 형성된 기판 상에 컨포멀하게 실리콘 산화막을 형성하는 단계는,
    상기 트렌치가 형성된 기판 상에 라디칼 산화(radical oxidation) 공정으로 제1 실리콘 산화막을 형성하는 단계; 및
    상기 제1 실리콘 산화막 상에 저압 증착(low pressure deposition) 공정으로 제2 실리콘 산화막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  10. 제7항에 있어서,
    상기 금속 산화막은 원자층 적층 공정에 의해 형성되는 반도체 소자의 제조 방법.
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