KR20160048522A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 멀티 스택 막들(multi-stacked layers)을 식각할 수 있는 식각 가스를 이용한 반도체 소자의 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명에 따른 제조 방법은, 식각 가스를 이용하여 서로 다른 물질들로 이루어진 멀티 스택 막들을 한번에 식각할 수 있다. 또한, 플라즈마 하에서 식각 프로파일을 용이하게 조절할 수 있으므로, 높은 종횡비를 가지면서도 보우와 같은 결함이 적은 리세스를 형성할 수 있다.

Description

반도체 소자의 제조 방법{Method for manufacturing semiconductor device using the same}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 멀티 스택 막들(multi-stacked layers)을 식각할 수 있는 식각 가스를 이용한 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자는 소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 많은 전자 산업에서 사용되고 있다. 반도체 소자는 데이터를 저장하는 기억 소자, 데이터를 연산처리 하는 논리 소자, 및 다양한 기능을 동시에 수행할 수 있는 하이브리드(hybrid) 소자 등을 포함할 수 있다.
전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화에 대한 요구가 점점 심화되고 있다. 이에 따라, 미세한 패턴들을 정의하는 노광 공정의 공정 마진 감소 등의 여러 문제점들이 발생되어 반도체 소자의 구현이 점점 어려워지고 있다. 또한, 전자 산업의 발전에 의하여 반도체 소자의 고속화에 대한 요구도 점점 심화되고 있다. 이러한 반도체 소자의 고집적화 및/또는 고속화에 대한 요구들을 충족시키기 위하여 다양한 연구들이 수행되고 있다.
본 발명이 해결하고자 하는 과제는 식각 가스를 이용하여 멀티 스택 막들을 한번에 식각할 수 있는 반도체 소자의 제조 방법을 제공하는 것이다.
본 발명의 개념에 따른, 반도체 소자의 제조 방법은, 기판 상에 적층된 제1 식각 대상막 및 제2 식각 대상막을 형성하는 것; 및 하기 화학식 1의 화합물 또는 하기 화학식 2의 화합물을 포함하는 식각 가스의 플라즈마 하에서, 상기 제1 및 제2 식각 대상막들을 식각하여 리세스 영역을 형성하는 것을 포함할 수 있다. 이때, 상기 제1 식각 대상막과 상기 제2 식각 대상막은 서로 다른 물질들을 포함할 수 있다.
[화학식 1]
Figure pat00001
[화학식 2]
Figure pat00002
상기 화학식 1에서, R1은 F 또는 CF3이고, R2는 CHF2, CH2F, I, SH 또는 SOH이고, R3 및 R4는 각각 독립적으로 H, F 또는 CHF2이며, 상기 화학식 2에서, R5는 F 또는 CF3이고, R6는 F, CHF2, 또는 CH2F일 수 있다.
상기 제1 및 제2 식각 대상막들은, 상기 식각 가스의 플라즈마에 의한 하나의 공정으로 식각될 수 있다.
상기 제1 식각 대상막은 실리콘 산화막을 포함하고, 상기 제2 식각 대상막은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
상기 화학식 1의 화합물은, 1,1,1,2,3,3-헥사플루오로프로판(1,1,1,2,3,3-hexafluoropropane), 2,2,2-트리플루오로에탄-1-티올(2,2,2-trifluoroethane-1-thiol), 1,1,1,3,3-펜타플루오로프로판(1,1,1,3,3-pentafluoropropane), 1,1,2,2,3-펜타플루오로프로판(1,1,2,2,3-pentafluoropropane) 및 1,1,2,2-테트라플루오로-1-요오드에탄(1,1,2,2-tetrafluoro-1-iodoethane)으로 이루어진 군에서 선택된 적어도 하나를 포함하고, 상기 화학식 2의 화합물은, 2,3,3,3-테트라플루오로프로펜(2,3,3,3-tetrafluoropropene) 및 1,1-디플루오로에텐(1,1-difluoroethene)으로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있다.
상기 식각 가스는 C4F8, C4F6 및 O2로 이루어진 군에서 선택된 적어도 하나를 더 포함할 수 있다.
상기 플라즈마 처리는, 1 mTorr 내지 10 Torr의 압력 및 25℃ 내지 600℃의 온도 하에서 수행될 수 있다.
상기 리세스 영역은 5 내지 150의 종횡비(aspect ratio)를 가질 수 있다.
상기 리세스 영역은, 홀 또는 상기 기판의 상면과 평행한 방향으로 연장되는 트렌치를 포함할 수 있다.
상기 제조 방법은, 상기 리세스 영역을 형성하기 전에, 상기 제1 및 제2 식각 대상막들 상에 개구부를 포함하는 마스크 패턴을 형성하는 것을 더 포함할 수 있다. 이때, 상기 개구부는 상기 리세스 영역의 평면적 형상을 정의하며, 상기 식각 가스는 상기 제1 및 제2 식각 대상막들을 선택적으로 식각할 수 있다.
상기 제1 및 제2 식각 대상막들을 형성하는 것은, 상기 기판 상에 희생막들 및 절연막들을 교대로 그리고 반복적으로 적층하는 것을 포함하고, 상기 리세스 영역은, 상기 박막 구조체를 관통하여 상기 기판을 노출하는 채널 홀일 수 있다.
상기 제1 및 제2 식각 대상막들을 형성하는 것은, 상기 기판 상에 희생막들 및 절연막들을 교대로 그리고 반복적으로 적층하는 것을 포함하고, 상기 리세스 영역은, 상기 박막 구조체를 관통하여 상기 기판을 노출하면서, 상기 기판의 상면과 평행한 방향으로 연장되는 트렌치일 수 있다.
상기 트렌치를 통해, 상기 희생막들을 게이트막들로 교체하는 것을 더 포함할 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자의 제조 방법은, 기판 상에 적층된 식각 대상막을 형성하는 것; 및 상기 화학식 1의 화합물을 포함하는 식각 가스의 플라즈마 하에서, 상기 식각 대상막을 식각하여 리세스 영역을 형성하는 것을 포함할 수 있다. 상기 화학식 1에서, R1은 F 또는 CF3이고, R2는 I, SH 또는 SOH이고, R3 및 R4는 각각 독립적으로 H, F 또는 CHF2일 수 있다.
상기 식각 대상막은 복수개로 제공되고, 상기 식각 대상막들은, 상기 기판 상에 적층된 제1 식각 대상막 및 제2 식각 대상막을 포함하며, 상기 제1 식각 대상막은 실리콘 산화막을 포함하고, 상기 제2 식각 대상막은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
상기 식각 가스는 O2를 더 포함하고, 상기 화학식 1의 화합물을 기준으로 상기 O2의 몰분율은 0.5 내지 1.0일 수 있다.
상기 화학식 1의 화합물은, 2,2,2-트리플루오로에탄-1-티올(2,2,2-trifluoroethane-1-thiol), 및 1,1,2,2-테트라플루오로-1-요오드에탄(1,1,2,2-tetrafluoro-1-iodoethane)으로 이루어진 군에서 선택된 적어도 하나를 포함할 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자의 제조 방법은, 그의 내에 배치되며 액티브 영역을 정의하는 소자 분리 패턴을 포함하는 기판을 준비하는 것; 상기 기판 내에, 상기 액티브 영역을 가로지르는 게이트 전극을 형성하는 것; 상기 액티브 영역 내에, 상기 게이트 전극 양측에 인접하는 제1 불순물 영역 및 제2 불순물 영역을 형성하는 것; 상기 액티브 영역 상에 제1 절연막을 형성하는 것; 및 상기 화학식 1의 화합물 또는 상기 화학식 2의 화합물을 포함하는 식각 가스의 플라즈마 하에서, 상기 제1 절연막을 식각하여 제1 콘택 홀을 형성하는 것을 포함할 수 있다. 상기 화학식 1에서, R1은 F 또는 CF3이고, R2는 CHF2, CH2F, I, SH 또는 SOH이고, R3 및 R4는 각각 독립적으로 H, F 또는 CHF2이며, 상기 화학식 2에서, R5는 F 또는 CF3이고, R6는 F, CHF2, 또는 CH2F일 수 있다.
상기 제1 콘택 홀은 상기 제1 불순물 영역을 노출할 수 있다.
상기 제조 방법은, 상기 제1 절연막 상에, 상기 제1 절연막과 다른 물질을 포함하는 제2 절연막을 형성하는 것; 및 상기 식각 가스의 플라즈마 하에서, 상기 제1 및 제2 절연막들을 하나의 공정으로 식각하여 제2 콘택 홀을 형성하는 것을 더 포함할 수 있다. 이때, 상기 제2 콘택 홀은 상기 제2 불순물 영역을 노출할 수 있다.
상기 제1 및 제2 절연막들은 각각 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
본 발명에 따른 반도체 소자의 제조 방법은, 식각 가스를 이용하여 서로 다른 물질들로 이루어진 멀티 스택 막들을 한번에 식각할 수 있다. 또한, 플라즈마 하에서 식각 프로파일을 용이하게 조절할 수 있으므로, 높은 종횡비를 가지면서도 보우와 같은 결함이 적은 리세스를 형성할 수 있다.
도 1a 내지 도 3a는 본 발명의 개념에 따른 반도체 소자의 제조 방법을 나타내는 평면도들이다.
도 1b 내지 도 3b는 도 1a 내지 도 3a의 A-A' 선에 따른 단면도들이다.
도 3c는 일반적인 혼합 가스를 사용한 경우, 도 3a의 A-A' 선에 따른 단면도이다.
도 4 내지 도 6는 본 발명의 다른 개념에 따른 반도체 소자의 제조 방법을 나타내는 평면도들이다.
도 7a는 본 발명의 실시예에 따른 식각 가스에 있어서, 산소의 유량을 변화시킴에 따른 다양한 막들에 대한 식각률을 나타낸 그래프이다.
도 7b는 구조 이성질체에 있어서, 산소의 유량을 변화시킴에 따른 다양한 막들에 대한 식각률을 나타낸 그래프이다.
도 8a 내지 도 8h는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 9a 내지 도 9h는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 10은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 11은 본 발명의 실시예들에 따른 반도체 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 12는 본 발명의 실시예들에 따른 반도체 소자를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
개념예 1
도 1a 내지 도 3a는 본 발명의 개념에 따른 반도체 소자의 제조 방법을 나타내는 평면도들이다. 도 1b 내지 도 3b는 도 1a 내지 도 3a의 A-A' 선에 따른 단면도들이다.
도 1a 및 도 1b를 참조하면, 기판(100) 상에 제1 식각 대상막(110) 및 제2 식각 대상막(120)이 순차적으로 형성될 수 있다. 상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다.
상기 제1 및 제2 식각 대상막들(110, 120)은 각각 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있으나, 상기 제1 및 제2 식각 대상막들(110, 120)은 서로 다른 물질들을 포함할 수 있다. 일 예로, 상기 제1 식각 대상막(110)은 실리콘 산화막일 수 있으며, 상기 제2 식각 대상막(120)은 실리콘 질화막일 수 있다. 도시되진 않았지만, 다른 실시예에서, 상기 제1 및 제2 식각 대상막들(110, 120)은 교대로 그리고 반복적으로 적층될 수 있다(도 9a 참조).
도 2a 및 도 2b를 참조하면, 상기 제2 식각 대상막(120) 상에 개구부들(OP)을 갖는 마스크 패턴(HP)이 형성될 수 있다. 상기 마스크 패턴(HP)은, 상기 제2 식각 대상막(120) 상에 마스크막을 형성하고, 상기 마스크막을 패터닝하여 형성될 수 있다.
상기 마스크막은 상기 제1 및 제2 식각 대상막들(110, 120)과는 다른 물질을 포함할 수 있다. 상기 마스크막은 후술할 식각 가스로부터 식각 선택비가 낮은 물질을 포함할 수 있다. 일 예로, 상기 마스크막은 폴리실리콘 또는 비정질 탄소막을 포함할 수 있다.
상기 마스크막을 패터닝함으로써, 상기 개구부들(OP)이 형성될 수 있다. 상기 개구부들(OP)에 의해 상기 제2 식각 대상막(120)의 상면의 일부분이 노출될 수 있다. 상기 개구부들(OP)은 후술할 리세스 영역들(RR)의 평면적 형상을 정의할 수 있다. 일 예로, 상기 개구부들(OP)은 원형일 수 있다.
도 3a 및 도 3b를 참조하면, 상기 마스크 패턴(HP)을 식각 마스크로 상기 제1 및 제2 식각 대상막들(110, 120)을 식각하여, 리세스 영역들(RR)이 형성될 수 있다. 상기 리세스 영역들(RR)은 홀들일 수 있다. 즉, 상기 개구부들(OP)이 원형인 경우(도 2a 참조), 상기 리세스 영역들(RR)은 원기둥 형태의 홀들일 수 있다. 상기 리세스 영역들(RR)은 높은 종횡비(aspect ratio)를 가질 수 있다. 상기 종횡비는 상기 리세스 영역(RR)의 폭(a)과 상기 리세스 영역(RR)의 높이(b)의 비(b/a)이다. 구체적으로, 각각의 상기 리세스 영역들(RR)의 종횡비는 5 내지 150일 수 있다. 상기 제1 및 제2 식각 대상막들(110, 120)이 식각되면서 상기 마스크 패턴(HP)도 일부 식각될 수 있으며, 따라서 상기 마스크 패턴(HP)의 두께가 줄어들 수 있다.
상기 식각은, 하기 화학식 1의 화합물 또는 하기 화학식 2의 화합물을 포함하는 식각 가스의 플라즈마(G*) 하에서 수행되는 건식 식각일 수 있다.
[화학식 1]
Figure pat00003
[화학식 2]
Figure pat00004
상기 화학식 1에서, R1은 F 또는 CF3이고, R2는 CHF2, CH2F, I, SH 또는 SOH이고, R3 및 R4는 각각 독립적으로 H, F 또는 CHF2일 수 있다.
상기 화학식 2에서, R5는 F 또는 CF3이고, R6는 F, CHF2, 또는 CH2F일 수 있다.
일 예로, 상기 화학식 1의 화합물은 하기 화학식 3으로 표시되는 1,1,1,2,3,3-헥사플루오로프로판(1,1,1,2,3,3-hexafluoropropane)을 포함할 수 있다.
[화학식 3]
Figure pat00005
상기 화학식 1의 화합물은 하기 화학식 4로 표시되는 2,2,2-트리플루오로에탄-1-티올(2,2,2-trifluoroethane-1-thiol)을 포함할 수 있다.
[화학식 4]
Figure pat00006
상기 화학식 1의 화합물은 하기 화학식 5로 표시되는 1,1,1,3,3-펜타플루오로프로판(1,1,1,3,3-pentafluoropropane)을 포함할 수 있다.
[화학식 5]
Figure pat00007
상기 화학식 1의 화합물은 하기 화학식 6으로 표시되는 1,1,2,2,3-펜타플루오로프로판(1,1,2,2,3-pentafluoropropane)을 포함할 수 있다.
[화학식 6]
Figure pat00008
상기 화학식 1의 화합물은 하기 화학식 7로 표시되는 1,1,2,2-테트라플루오로-1-요오드에탄(1,1,2,2-tetrafluoro-1-iodoethane)을 포함할 수 있다.
[화학식 7]
Figure pat00009
상기 화학식 2의 화합물은 하기 화학식 8로 표시되는 2,3,3,3-테트라플루오로프로펜(2,3,3,3-tetrafluoropropene)을 포함할 수 있다.
[화학식 8]
Figure pat00010
상기 화학식 2의 화합물은 하기 화학식 9로 표시되는 1,1-디플루오로에텐(1,1-difluoroethene)을 포함할 수 있다.
[화학식 9]
Figure pat00011

일반적으로 상기 제1 식각 대상막(110, 예를 들어, 실리콘 산화막) 및 상기 제2 식각 대상막(120, 예를 들어, 실리콘 질화막)을 하나의 공정으로 식각하는 경우, 실리콘 산화막을 식각할 수 있는 제1 가스 및 실리콘 질화막을 식각할 수 있는 제2 가스의 혼합 가스를 사용할 수 있다. 상기 제1 가스는 CF4 및/또는 하기 화학식 10으로 표시되는 C4F8을 포함할 수 있다. 상기 제2 가스는 CHF3 및/또는 CH2F2를 포함할 수 있다.
[화학식 10]
Figure pat00012
그 외, 상기 혼합 가스는 식각 선택비 개선을 위한 제3 가스를 추가로 포함할 수 있다. 상기 제3 가스는 하기 화학식 11로 표시되는 C4F6를 포함할 수 있다. 상기 제3 가스는 상기 마스크 패턴(HP) 상에 보호막(passivation layer)을 형성하여 식각 선택비를 개선시킬 수 있다.
[화학식 11]
Figure pat00013
상기 혼합 가스의 플라즈마 하에서, 상기 제1 및 제2 식각 대상막들(110, 120)을 식각하는 경우, 각종 가스들의 혼합으로 인해 식각 프로파일이 제어되기 어려울 수 있다.
도 3c는 일반적인 상기 혼합 가스를 사용한 경우, 도 3a의 A-A' 선에 따른 단면도이다. 도 3a 및 도 3c를 참조하면, 각종 가스들의 혼합으로 인해 식각 프로파일이 제어되지 않음으로써, 상기 리세스 영역들(RR) 내에 보우(130, bow)가 형성될 수 있다. 상기 보우(130)는 상기 제1 식각 대상막(110)과 상기 제2 식각 대상막(120)의 경계에서 형성될 수 있다. 즉, 상기 보우(130)가 위치하는 지점의 상기 리세스 영역들(RR)의 폭(a')이 상기 리세스 영역들(RR)의 상부의 폭(a)보다 더 클 수 있다. 즉, 이는 상기 혼합 가스의 플라즈마(G*) 하에서, 상기 제1 식각 대상막(110)의 식각 및 상기 제2 식각 대상막(120)의 식각이 각각 선택적으로 제어되기 어렵기 때문이다.
보다 구체적으로, 혼합 가스 내의 상기 제1 내지 제3 가스들은 플라즈마(G*) 하에서 각각 여기(excitation)될 수 있다. 이로써, 다양한 이온들을 포함하는 활성종들(active species)이 생성될 수 있다. 이때, 다양한 가스로부터 생성된 다양한 활성종들은 서로간의 교호작용으로 인해, 식각 프로파일을 제어하기 어렵게 한다.
나아가, 앞서 설명한 이유로 상기 마스크 패턴(HP)이 크게 침식(erosion)되거나, 상기 리세스 영역들(RR)의 측벽이 경사지는 문제도 발생할 수 있다. 또한, 앞서 설명한 문제들은 종횡비가 45 이상인 리세스 영역들(RR)을 형성할 때 더욱 심화될 수 있다.
도 3a 및 도 3b를 다시 참조하면, 본 실시예에 따른 식각 가스는 상기 화학식 1의 화합물 또는 상기 화학식 2의 화합물을 포함할 수 있다. 상기 화학식 1의 화합물 또는 상기 화학식 2의 화합물은 하나의 분자 내에 상기 제1 식각 대상막(110)을 식각할 수 있는 제1 단편(fragment), 상기 제2 식각 대상막(120)을 식각할 수 있는 제2 단편, 및 식각 선택비를 개선시킬 수 있는 제3 단편을 포함할 수 있다. 상기 플라즈마(G*) 하에서, 상기 제1 내지 제3 단편들은 상기 제1 식각 대상막(110, 예를 들어, 실리콘 산화막)을 식각할 수 있는 제1 활성종들, 상기 제2 식각 대상막(120, 예를 들어, 실리콘 질화막)을 식각할 수 있는 제2 활성종들, 및 식각 선택비를 개선시킬 수 있는 제3 활성종들을 각각 형성할 수 있다. 상기 제1 활성종들은 CF3 +, CF2 + 또는 CF+를 포함할 수 있다. 상기 제2 활성종들은 CHF2 + 또는 CH2F+를 포함할 수 있다. 상기 제3 활성종들은 CxFy, S, SO 또는 I를 포함할 수 있다. 이때, x/y는 1 이상일 수 있다.
특히, 황(S)을 함유하는 상기 제3 활성종들은 상기 마스크 패턴(HP) 상에 형성되는 보호막을 더욱 강화할 수 있다. 요오드(I)를 함유하는 제3 활성종들은 식각의 직전성을 향상시킬 수 있다.
일 예로, 상기 화학식 3으로 표시되는 1,1,1,2,3,3-헥사플루오로프로판(1,1,1,2,3,3-hexafluoropropane)은 플라즈마(G*) 하에서 여기되어, CHF2 +, CF3 +, CH2F+, CF+, 및 C2H2F2 +를 포함하는 활성종들을 형성할 수 있다.
본 실시예에 따른 식각 가스는, 플라즈마(G*) 하에서 하나의 가스로부터 상기 제1 내지 제3 활성종들을 형성할 수 있기 때문에, 앞서 설명한 혼합 가스와는 달리 식각 프로파일을 용이하게 제어할 수 있다. 나아가, 서로 다른 물질들을 포함하는 상기 제1 및 제2 식각 대상막들(110, 120)이 순차적으로 적층된 경우에도, 보우의 형성 없이 높은 종횡비(예를 들어, 45 이상)를 갖는 리세스 영역(RR)을 형성할 수 있다.
상기 식각 가스의 플라즈마(G*) 처리는, 1 mTorr 내지 10 Torr의 압력 및 25℃ 내지 600℃의 온도 하에서 수행될 수 있다. 상기 플라즈마(G*) 생성 방식은 다이렉트 플라즈마, 리모트 플라즈마, RF(Radiofrequency) 플라즈마, 마이크로웨이브 플라즈마, 유도결합 플라즈마(Inductively coupled plasma), 축전결합 플라즈마(Capacitively coupled plasma) 또는 전자 사이클로트론 공명(Electron Cyclotron Resonance) 플라즈마 방식 등을 포함할 수 있다. 식각 챔버도 상기 플라즈마(G*) 생성 방식에 맞게 다양할 수 있다.
다른 실시예에 있어서, 본 발명에 따른 상기 식각 가스는 상기 화학식 1의 화합물 또는 상기 화학식 2의 화합물 중 두 개 이상의 화합물들을 포함할 수 있다. 예를 들어, 상기 식각 가스는 상기 화학식 3 내지 9의 화합물들 중 선택된 두 개 이상의 조합을 포함할 수 있다. 이로써, 어느 하나의 화합물이 갖는 식각 기능 중 부족한 기능을 다른 하나의 화합물을 통해 보완할 수 있다.
일 예로, 상기 화학식 3의 화합물(1,1,1,2,3,3-hexafluoropropane) 또는 상기 화학식 5의 화합물(1,1,1,3,3-pentafluoropropane)은, 플라즈마(G*) 하에서 상기 제1 활성종 및 상기 제2 활성종이 풍부할 수 있지만, 상기 제3 활성종은 상대적으로 부족할 수 있다. 반면, 상기 화학식 4의 화합물(2,2,2-trifluoroethane-1-thiol)은 황(S)을 함유하는 CH3S+ 및 CHS+와 같은 제3 활성종들이 상대적으로 풍부할 수 있다. 따라서, 상기 화학식 3의 화합물(1,1,1,2,3,3-hexafluoropropane) 또는 상기 화학식 5의 화합물(1,1,1,3,3-pentafluoropropane)에, 상기 화학식 4의 화합물(2,2,2-trifluoroethane-1-thiol)을 조합함으로써, 상기 제1 및 제2 식각 대상막들(110, 120)을 동시에 효율적으로 식각할 수 있다.
나아가 상기 식각 가스는 C4F8, C4F6 및 O2로 이루어진 군에서 선택된 적어도 하나를 더 포함할 수 있다. 이로써, 상기 리세스 영역들(RR)을 보다 용이하게 형성할 수 있다. 나아가, 상기 화학식 1의 화합물 또는 상기 화학식 2의 화합물의 투입 유량을 기준으로, 상기 O2의 투입 유량은 0.5배 내지 1.0배일 수 있다. 즉, 상기 화학식 1의 화합물 또는 상기 화학식 2의 화합물을 기준으로, 식각 챔버 내의 상기 O2의 몰분율은 0.5 내지 1.0일 수 있다.
개념예 2
도 4 내지 도 6는 본 발명의 다른 개념에 따른 반도체 소자의 제조 방법을 나타내는 평면도들이다. 도 1b 내지 도 3b는 도 4 내지 도 6의 A-A' 선에 따른 단면도들이다. 설명의 간소화를 위하여, 앞서 도 1a 내지 도 3a 및 도 1b 내지 도 3b를 참조하여 설명한 반도체 소자의 제조 방법과 중복되는 구성은 생략될 수 있다.
도 4 및 도 1b를 참조하면, 기판(100) 상에 제1 식각 대상막(110) 및 제2 식각 대상막(120)이 순차적으로 형성될 수 있다.
도 5 및 도 2b를 참조하면, 상기 제2 식각 대상막(120) 상에 개구부(OP)를 갖는 마스크 패턴(HP)이 형성될 수 있다. 상기 개구부(OP)는 후술할 리세스 영역(RR)의 평면적 형상을 정의할 수 있다. 일 예로, 상기 개구부(OP)는 상기 기판(100)의 상면과 평행한 방향으로 연장되는 라인 형태일 수 있다.
도 6 및 도 3b를 참조하면, 상기 마스크 패턴(HP)을 식각 마스크로 상기 제1 및 제2 식각 대상막들(110, 120)을 식각하여, 리세스 영역(RR)이 형성될 수 있다. 상기 리세스 영역(RR)은 상기 기판(100)의 상면과 평행한 방향으로 연장되는 트렌치일 수 있다. 즉, 상기 개구부(OP)가 라인 형태인 경우(도 5 참조), 상기 리세스 영역(RR)은 라인 형태의 트렌치일 수 있다. 상기 리세스 영역(RR)의 종횡비는 5 내지 150일 수 있다.
상기 식각은, 상기 화학식 1의 화합물 또는 상기 화학식 2의 화합물을 포함하는 식각 가스의 플라즈마(G*) 하에서 수행되는 건식 식각일 수 있다. 상기 식각 가스 및 상기 식각 공정에 관한 설명은, 앞서 도 3a 및 도 3b를 참조하여 설명한 바와 같다. 이로써, 서로 다른 물질들을 포함하는 제1 및 제2 식각 대상막들(110, 120)을 효율적으로 식각하여, 높은 종횡비를 갖는 트렌치를 형성할 수 있다.
실험예
앞서 도 1a 내지 도 3a 및 도 1b 내지 도 3b를 참조하여 설명한 바와 같이, 기판(100) 상에 실리콘 산화막 및 실리콘 질화막이 순차적으로 적층된 박막 구조체에 대한 식각 비교실험을 수행하였다. 즉, 본 발명에 따른 상기 화학식 3의 화합물(1,1,1,2,3,3-hexafluoropropane)을 식각 가스로 사용한 경우(실시예 1), 및 일반적인 혼합 가스를 사용한 경우(비교예 1)에 대하여, 동일한 식각 조건 하에서 상기 박막 구조체에 식각을 진행하였다. 상기 혼합 가스는 CH2F2 및 상기 화학식 10으로 표시되는 C4F8를 함유하였다. 플라즈마 챔버 내의 압력은 15 mTorr이고, 온도는 100 ℃이며, 축전결합 플라즈마를 이용하였다. 식각 결과를 아래의 표 1에 나타내었다.
Selectivity Bow (nm) ER(nm/min)
비교예 1 4.3 27.0 116.4
실시예 1 4.5 25.1 122.6
상기 표 1 에 나타난 바와 같이, 실시예 1에 따른 식각 가스는 비교예 1에 따른 혼합 가스와 비교하여, 식각 선택비(selectivity)가 5.3% 향상되고, 보우(bow)가 7% 감소하고, 식각률(ER)이 5.3% 향상됨을 확인할 수 있다.
나아가, 본 발명에 따른 상기 화학식 5의 화합물(1,1,1,3,3-pentafluoropropane)과(실시예 2), 이러한 구조 이성질체간(실시예 3)의 식각 비교실험을 수행하였다. 상기 구조 이성질체는, 상기 화학식 6의 화합물(1,1,2,2,3-pentafluoropropane)을 사용하였다.
식각 비교실험은 앞서 설명한 비교실험과 동일한 조건 하에서 진행하되, 추가적으로 산소 투입 유량을 변화시켜가며 다양한 막들에 대한 식각률을 확인하였다. 그 결과를 도 7a 및 도 7b에 나타내었다.
도 7a는 본 발명의 일 실시예에 따른 식각 가스(실시예 2)에 있어서, 산소의 유량을 변화시킴에 따른 다양한 막들에 대한 식각률을 나타낸 그래프이다. 도 7b는 구조 이성질체(실시예 3)에 있어서, 산소의 유량을 변화시킴에 따른 다양한 막들에 대한 식각률을 나타낸 그래프이다.
도 7a 및 도 7b를 참조하면, 상기 실시예 2의 경우 실리콘 산화막에 대한 식각률은 약 200 nm/min 및 실리콘 질화막에 대한 식각률은 약 400 nm/min에 이름을 확인할 수 있다. 반면, 상기 실시예 3의 경우 실리콘 산화막 및 실리콘 질화막 모두 식각률이 최대 약 200 nm/min 정도로, 상기 실시예 2에 비해 감소함을 확인할 수 있다.
따라서, 본 발명에 따른 식각 가스는, 이의 구조 이성질체와의 분자 구조의 차이 및 이에 따라 생성되는 활성종들의 차이로 인해, 식각 효과가 더 우수할 수 있다.
상술된 본 발명의 개념들에 따른 반도체 소자의 제조 방법은, 다양한 반도체 기억 소자들의 제조 방법에 적용될 수 있다. 이하, 본 발명의 구체적인 실시예들에 따른 반도체 소자의 제조 방법을 설명한다.
실시예 ( DRAM )
도 8a 내지 도 8h는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 8a를 참조하면, 액티브 영역(203)을 정의하는 소자 분리 패턴(201)을 포함하는 기판(200)이 제공될 수 있다. 상기 소자 분리 패턴(201)은 절연 물질을 포함할 수 있다. 일 예로, 상기 소자 분리 패턴(201)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물 중에서 적어도 하나를 포함할 수 있다. 상기 기판(200)은 일례로, 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 상기 기판(200)은 제1 도전형을 가질 수 있다.
상기 기판(200)내에 트렌치(205)가 형성될 수 있다. 도시하지는 않았지만, 상기 트렌치(205)는 평면적 관점에서 일 방향으로 연장되고, 상기 액티브 영역(203) 및 상기 소자 분리 패턴(201)을 가로지르는 라인 형태로 형성될 수 있다. 일 예로, 상기 기판(200)에 복수의 트렌치들(205)이 형성될 수 있다. 예를 들어, 한 쌍의 트렌치들(205)이 상기 액티브 영역(203)을 가로지를 수 있다.
상기 각각의 트렌치들(205) 내에 게이트 전극이 형성될 수 있다. 상기 게이트 전극은 벌크 게이트 패턴(225) 및 라이너 게이트 패턴(223)을 포함할 수 있다. 상기 벌크 게이트 패턴(225)은 상기 트렌치(205)내에 배치되도록 형성될 수 있다. 상기 라이너 게이트 패턴(223)은 상기 벌크 게이트 패턴(225)과 상기 트렌치(205) 사이에 배치되도록 형성될 수 있다. 상기 라이너 게이트 패턴(223) 및 상기 벌크 게이트 패턴(225)은 도핑된 반도체, 도전성 금속질화물(ex, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등) 또는 금속(ex, 루세늄, 이리듐, 티타늄, 텅스텐 또는 탄탈늄 등) 중에서 선택된 적어도 하나를 포함할 수 있다. 일 예로, 상기 벌크 게이트 패턴(225)과 상기 라이너 게이트 패턴(223)은 서로 다른 도전 물질을 포함할 수 있다. 구체적으로, 상기 벌크 게이트 패턴(225)은 텅스텐을 포함하고, 상기 라이너 게이트 패턴(223)은 티타늄 질화물을 포함할 수 있다.
상기 트렌치(205)와 상기 라이너 게이트 패턴(223) 사이에 게이트 유전막(210)이 형성될 수 있다. 상기 게이트 유전막(210)은 상기 트렌치의 내면을 따라 연장될 수 있으며, 상기 기판(200)의 상면을 덮을 수 있다. 상기 게이트 유전막(210)은 고유전 물질, 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 고유전 물질은 실리콘 질화물의 유전상수에 비하여 높은 유전상수를 갖는 절연물질일 수 있다. 예컨대, 상기 고유전 물질은 산화 하프늄 또는 산화알루미늄 등과 같은 절연성 금속산화물 중에서 선택된 적어도 하나일 수 있다.
각각의 상기 트렌치들(205) 내의 상기 게이트 전극 상에 캐핑 패턴(227)이 배치될 수 있다. 상기 캐핑 패턴(227)은 상기 게이트 전극의 상면을 덮도록 형성될 수 있다. 상기 캐핑 패턴(227)은 절연 물질을 포함할 수 있다. 예컨대, 상기 캐핑 패턴(227)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산화질화물 중에서 적어도 선택된 적어도 하나를 포함할 수 있다.
상기 트렌치들(205) 양측의 상기 액티브 영역(203) 내에 상기 트렌치들(205)과 인접한 불순물 영역들(207a, 207b)을 형성할 수 있다. 일 예로, 상기 액티브 영역(203) 내에 제1 불순물 영역(207a) 및 한 쌍의 제2 불순물 영역들(207b)이 형성될 수 있다. 상기 제1 불순물 영역(207a)은 한 쌍의 상기 게이트 전극들 사이의 액티브 영역(203) 내에 형성될 수 있다. 또한, 한 쌍의 상기 제2 불순물 영역들(207b) 사이에 한 쌍의 상기 게이트 전극들 및 상기 제1 불순물 영역(207a)이 배치되도록 형성될 수 있다. 상기 제1 불순물 영역(207a) 및 한 쌍의 상기 제2 불순물 영역들(207b)은 상기 제1 도전형과 반대인 제2 도전형을 가질 수 있다.
상기 불순물 영역들(207a, 207b)의 바닥면은 상기 액티브 영역(203)의 상면으로부터 소정의 깊이에 형성될 수 있다. 상기 불순물 영역들(207a, 207b)은 상기 트렌치들(205)의 측벽에 접할 수 있다. 상기 불순물 영역들(207a, 207b)은 상기 액티브 영역(203)내에 불순물을 주입하는 공정에 의해서 형성될 수 있다. 일 예로, 상기 불순물 영역들(207a, 207b)의 바닥면은 상기 트렌치들(205)의 바닥면보다 높을 수 있다.
상기 기판(200)상에 제1 층간 절연막(230)을 형성할 수 있다. 상기 제1 층간 절연막(230)은 제1 식각 대상막일 수 있다. 상기 제1 층간 절연막(230)은 물리 기상 증착 공정(PVD), 화학 기상 증착 공정(CVD) 또는 원자층 증착 공정(ALD)에 의해 형성될 수 있다. 상기 제1 층간 절연막(230)은 앞서 설명한 제1 식각 대상막에 대응할 수 있다. 즉, 상기 제1 층간 절연막(230)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
상기 제1 층간 절연막(230) 상에 제1 마스크 패턴(HP1)이 형성될 수 있다. 상기 제1 마스크 패턴(HP1)을 형성하는 것은, 상기 제1 층간 절연막(230) 상에 마스크막을 형성하고, 상기 마스크막을 패터닝하여 형성될 수 있다.
상기 제1 마스크 패턴(HP1)은 상기 제1 층간 절연막(230)의 상면의 일부를 노출하는 제1 개구부(OP1)를 포함할 수 있다. 평면적 관점에서, 상기 제1 개구부(OP1)는 원형일 수 있으며, 상기 제1 불순물 영역(207a)과 중첩될 수 있다.
도 8b를 참조하면, 상기 제1 층간 절연막(230) 내에, 상기 제1 층간 절연막(230)을 관통하여 상기 제1 불순물 영역(207a)을 노출하는 제1 홀(233)이 형성될 수 있다. 상기 제1 홀(233)은 상기 제1 마스크 패턴(HP1)을 식각 마스크로 하여 상기 제1 층간 절연막(230)을 식각하는 것에 의해 형성될 수 있다. 상기 제1 홀(233)을 형성하는 것은, 앞서 도 3a 및 도 3b를 참조하여 설명한 리세스 영역들(RR)의 형성 방법과 동일할 수 있다. 즉, 상기 식각은, 상기 화학식 1의 화합물 또는 상기 화학식 2의 화합물을 포함하는 식각 가스의 플라즈마 하에서 수행되는 건식 식각일 수 있다. 상기 제1 홀(233)을 형성한 후, 잔류하는 상기 제1 마스크 패턴(HP1)은 제거될 수 있다.
도 8c를 참조하면, 상기 제1 홀(233) 내에 제1 콘택 플러그(235)가 형성될 수 있다. 상기 제1 콘택 플러그(235)는 반도체 물질(ex, 다결정 실리콘), 금속-반도체 화합물(ex, 텅스텐 실리사이드), 도전성 금속질화물(ex, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등) 또는 금속(ex, 티타늄, 텅스텐 또는 탄탈늄 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 제1 층간 절연막(230)상에 상기 제1 콘택 플러그(235)와 전기적으로 연결되는 배선(237)이 형성될 수 있다. 도시되지는 않았지만, 상기 배선(237)은 평면적 관점에서 상기 트렌치들(205)이 연장되는 일 방향에 교차하는 방향으로 연장되는 라인 형태일 수 있다. 상기 배선(237)은 비트 라인일 수 있다. 상기 배선(237)은 반도체 물질(ex, 다결정 실리콘), 금속-반도체 화합물(ex, 텅스텐 실리사이드), 도전성 금속질화물(ex, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등) 또는 금속(ex, 티타늄, 텅스텐 또는 탄탈늄 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 배선(237)은 상기 제1 층간 절연막(230)상에 도전막을 형성하고, 상기 도전막을 패터닝하는 것에 의해서 형성될 수 있다. 이와 달리, 상기 배선(237)은 다마신 공정(Damascene Process)에 의해 형성될 수 있다. 즉, 상기 배선(237)은 상기 제1 층간 절연막(230)상에 개구부가 포함된 절연막을 형성하고, 상기 개구부를 도전 물질로 채우는 것에 의해서 형성될 수 있다. 상기 절연막 내에 개구부를 형성하기 위하여, 상기 절연막의 상부를 먼저 식각할 수 있다. 이 경우 역시 상기 화학식 1의 화합물 또는 상기 화학식 2의 화합물을 포함하는 식각 가스의 플라즈마 하에서 수행되는 건식 식각을 이용할 수 있다. 상기 개구부가 포함된 절연막이 남아, 상기 배선(237)의 양 측벽들 상에는 스페이서들(SP)이 배치될 수 있다.
상기 제1 층간 절연막(230) 상에 상기 배선(237)을 덮는 제2 층간 절연막(240)이 형성될 수 있다. 상기 제2 층간 절연막(240)은 앞서 설명한 제2 식각 대상막에 대응할 수 있다. 상기 제2 층간 절연막(240)은 화학 기상 증착 공정에 의해서 형성될 수 있다. 상기 제2 층간 절연막(240)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
상기 제2 층간 절연막(240) 상에 제2 마스크 패턴(HP2)이 형성될 수 있다. 상기 제2 마스크 패턴(HP2)을 형성하는 것은, 상기 제2 층간 절연막(240) 상에 마스크막을 형성하고, 상기 마스크막을 패터닝하여 형성될 수 있다.
상기 제2 마스크 패턴(HP2)은 상기 제2 층간 절연막(240)의 상면의 일부를 노출하는 제2 개구부들(OP2)을 포함할 수 있다. 평면적 관점에서, 상기 제2 개구부들(OP2)은 원형일 수 있으며, 상기 제2 불순물 영역들(207b)과 각각 중첩될 수 있다.
도 8d를 참조하면, 상기 제1 층간 절연막(230) 및 상기 제2 층간 절연막(240) 내에, 상기 제1 층간 절연막(230) 및 상기 제2 층간 절연막(240)을 관통하여 상기 제2 불순물 영역들(207b)을 노출하는 제2 홀들(243)이 형성될 수 있다. 상기 제2 홀들(243)은 상기 제2 마스크 패턴(HP2)을 식각 마스크로 하여 상기 제1 층간 절연막(230) 및 상기 제2 층간 절연막(240)을 식각하는 것에 의해 형성될 수 있다. 상기 제2 홀들(243)을 형성하는 것은, 앞서 도 3a 및 도 3b를 참조하여 설명한 리세스 영역들(RR)의 형성 방법과 동일할 수 있다. 즉, 상기 식각은, 상기 화학식 1의 화합물 또는 상기 화학식 2의 화합물을 포함하는 식각 가스의 플라즈마 하에서 수행되는 건식 식각일 수 있다. 상기 제2 홀들(243)을 형성한 후, 잔류하는 상기 제2 마스크 패턴(HP2)은 제거될 수 있다.
본 발명에 따른 식각 가스를 사용함으로써, 순차적으로 적층된 상기 제1 층간 절연막(230) 및 상기 제2 층간 절연막(240)을 하나의 공정으로 식각할 수 있으며, 아울러 종횡비가 높은 상기 제2 홀들(243)을 보우 없이 용이하게 형성할 수 있다.
도 8e를 참조하면, 상기 제2 홀들(243) 내에 제2 콘택 플러그들(245)이 형성될 수 있다. 상기 제2 콘택 플러그들(245)은 반도체 물질(ex, 다결정 실리콘), 금속-반도체 화합물(ex, 텅스텐 실리사이드), 도전성 금속질화물(ex, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등) 또는 금속(ex, 티타늄, 텅스텐 또는 탄탈늄 등) 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 제2 층간 절연막(240)상에 희생막(250)을 형성할 수 있다. 상기 희생막(250)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 상기 희생막(250) 상에 제3 마스크 패턴(HP3)이 형성될 수 있다. 상기 제3 마스크 패턴(HP3)을 형성하는 것은, 상기 희생막(250) 상에 마스크막을 형성하고, 상기 마스크막을 패터닝하여 형성될 수 있다.
상기 제3 마스크 패턴(HP3)은 상기 희생막(250)의 상면의 일부를 노출하는 제3 개구부들(OP3)을 포함할 수 있다. 평면적 관점에서, 상기 제3 개구부들(OP3)은 원형일 수 있으며, 상기 제2 콘택 플러그들(245)과 각각 중첩될 수 있다.
도 8f를 참조하면, 상기 희생막(250) 내에, 상기 제2 콘택 플러그들(245)을 노출하는 제3 홀들(253)이 형성될 수 있다. 상기 제3 홀들(253)은 상기 제3 마스크 패턴(HP3)을 식각 마스크로 하여 상기 희생막(250)을 식각하는 것에 의해 형성될 수 있다. 상기 제3 홀들(253)을 형성하는 것은, 앞서 도 3a 및 도 3b를 참조하여 설명한 리세스 영역들(RR)의 형성 방법과 동일할 수 있다. 즉, 상기 식각은, 상기 화학식 1의 화합물 또는 상기 화학식 2의 화합물을 포함하는 식각 가스의 플라즈마 하에서 수행되는 건식 식각일 수 있다. 상기 제3 홀들(253)을 형성한 후, 잔류하는 상기 제3 마스크 패턴(HP3)은 제거될 수 있다.
도 8g를 참조하면, 상기 제3 홀들(253)의 내측면을 콘포말하게 덮는 제1 전극들(261)이 형성될 수 있다. 일 예로, 각각의 상기 제1 전극들(261)은 실린더 형태일 수 있다. 상기 제1 전극들(261)은 도전 물질을 포함할 수 있다. 예를 들어, 상기 제1 전극들(261)은 도핑된 반도체, 도전성 금속질화물(ex, 티타늄 질화물, 탄탈늄 질화물 또는 텅스텐 질화물 등), 금속(ex, 루세늄, 이리듐, 티타늄 또는 탄탈늄 등) 및 도전성 금속산화물(ex, 산화 이리듐 등)등에서 선택된 적어도 하나를 포함할 수 있다.
도 8h를 참조하면, 상기 희생막(250)이 제거되고, 상기 제2 층간 절연막(240) 상에 콘포말하게 캐패시터 유전막(263)이 형성될 수 있다. 상기 캐패시터 유전막(263)은 상기 제1 전극들(261)의 전체 표면을 덮을 수 있다. 상기 캐패시터 유전막(263)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 또는 고유전 물질 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 제2 층간 절연막(240) 상에 상기 캐패시터 유전막(263)을 덮는 제2 전극(265)이 형성될 수 있다. 상기 제2 전극(265)은 도전 물질을 포함할 수 있다. 예컨대, 상기 제2 전극(265)은 도핑된 반도체, 금속, 도전성 금속질화물, 금속 실리사이드 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 제1 전극들(261), 상기 캐패시터 유전막(263) 및 상기 제2 전극(265)은 캐패시터(Capacitor)에 포함될 수 있다. 앞서 설명한 바와 같이, 본 발명은 상기 화학식 1의 화합물 또는 상기 화학식 2의 화합물을 포함하는 식각 가스를 이용하여, 종횡비가 높은 제1 내지 제3 홀들(233, 243, 253)을 정확하고 효율적으로 형성할 수 있다. 이로써, 신뢰성 및 전기적 특성이 개선된 반도체 소자를 구현할 수 있다.
실시예 ( VNAND )
도 9a 내지 도 9h는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 9a를 참조하면, 기판(300) 상에 희생막들(351) 및 절연막들(310)을 교대로 그리고 반복적으로 증착하여, 박막 구조체(TS)가 형성될 수 있다. 상기 기판(300)은 일례로, 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다.
상기 희생막들(351)은 상기 절연막들(310)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 본 실시예에 따르면, 상기 희생막들(351) 및 상기 절연막들(310)은 케미컬 용액을 이용한 습식 식각 공정에서는 높은 식각 선택비를 가질 수 있다. 반면, 앞서 도 1a 내지 도 3a 및 도 1b 내지 도 3b를 참조하여 설명한 건식 식각 공정에서는 낮은 식각 선택비를 가질 수 있다. 즉, 상기 절연막들(310)은 앞서 설명한 제1 식각 대상막에 대응할 수 있으며, 상기 희생막들(351)은 앞서 설명한 제2 식각 대상막에 대응할 수 있다.
일 예에 따르면, 상기 희생막들(351)은 동일한 두께를 가지도록 형성될 수 있다. 그러나, 다른 예에 따르면, 상기 희생막들(351) 중 최하부 및 최상부의 희생막들(351)은, 그것들 사이에 위치한 희생막들(351)에 비해 두껍게 형성될 수 있다. 상기 절연막들(310)은 동일한 두께를 가지거나, 상기 절연막들(310) 중 일부는 두께가 다를 수도 있다.
상기 희생막들(351) 및 상기 절연막들(310)은, 일 예로, 열적 화학기상증착(Thermal CVD), 플라즈마 보강 화학기상증착(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정을 이용하여 증착될 수 있다.
일 실시예에 따르면, 상기 희생막들(351) 및 상기 절연막들(310)은 절연 물질로 형성될 수 있다. 예를 들어, 상기 희생막들(351)은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다. 상기 절연막들(310)은 실리콘 산화막을 포함할 수 있다. 일 예로, 상기 희생막들(351)은 실리콘 질화막으로 형성될 수 있으며, 상기 절연막들(310)은 실리콘 산화막으로 형성될 수 있다.
이에 더하여, 상기 기판(300)과 상기 박막 구조체(TS) 사이에 하부 절연막(305)이 형성될 수 있다. 일례로, 상기 하부 절연막(305)은 열산화 공정을 통해 형성되는 실리콘 산화막일 수 있다. 이와 달리, 상기 하부 절연막(305)은 증착 기술을 이용하여 형성된 실리콘 산화막일 수 있다. 상기 하부 절연막(305)은 그 위에 형성되는 상기 희생막들(351) 및 상기 절연막들(310)보다 얇은 두께를 가질 수 있다.
상기 박막 구조체(TS) 상에 제1 마스크 패턴(HP1)이 형성될 수 있다. 상기 제1 마스크 패턴(HP1)은, 상기 박막 구조체(TS) 상에 마스크막을 형성하고, 상기 마스크막을 패터닝하여 형성될 수 있다.
상기 제1 마스크 패턴(HP1)은 최상부의 절연막(310)의 일부를 노출하는 제1 개구부들(OP1)을 포함할 수 있다. 평면적 관점에서, 상기 제1 개구부들(OP1)은 원형일 수 있다. 도시되진 않았지만, 평면적 관점에서, 상기 제1 개구부들(OP1)은 상기 기판(300)의 상면에 평행한 일 방향을 따라 지그재그로 배열될 수 있다.
도 9b를 참조하면, 상기 박막 구조체(TS)를 관통하여 상기 기판(300)을 노출하는 채널 홀들(CH)이 형성될 수 있다. 도시되진 않았지만, 평면적 관점에서, 상기 채널 홀들(CH)은 상기 기판(300)의 상면에 평행한 일 방향을 따라 지그재그로 배열될 수 있다.
상기 채널 홀들(CH)은 상기 제1 마스크 패턴(HP1)을 식각 마스크로 하여 상기 희생막들(351) 및 상기 절연막들(310)을 식각하는 것에 의해 형성될 수 있다. 상기 채널 홀들(CH)을 형성하는 것은, 앞서 도 3a 및 도 3b를 참조하여 설명한 리세스 영역들(RR)의 형성 방법과 동일할 수 있다. 즉, 상기 식각은, 상기 화학식 1의 화합물 또는 상기 화학식 2의 화합물을 포함하는 식각 가스의 플라즈마 하에서 수행되는 건식 식각일 수 있다.
본 발명에 따른 식각 가스를 사용함으로써, 순차적으로 적층된 상기 희생막들(351) 및 상기 절연막들(310)을 하나의 공정으로 식각할 수 있으며, 아울러 종횡비가 높은 상기 채널 홀들(CH)을 보우 없이 용이하게 형성할 수 있다.
상기 식각 공정 동안, 상기 기판(300)의 상면이 과식각될 수 있다. 이에 따라, 상기 기판(300)의 상면이 리세스될 수 있다. 상기 채널 홀들(CH)을 형성한 후, 잔류하는 상기 제1 마스크 패턴(HP1)은 제거될 수 있다.
도 9c를 참조하면, 상기 채널 홀들(CH)의 내벽들을 덮으며, 상기 기판(300)을 노출시키는 수직 절연체들(340) 및 제1 반도체 패턴들(330)이 형성될 수 있다. 구체적으로, 상기 채널 홀들(CH)이 형성된 결과물 상에, 상기 채널 홀들(CH)의 내벽들을 덮는 수직 절연막(미도시) 및 제1 반도체막(미도시)이 차례로 형성될 수 있다. 상기 수직 절연막 및 상기 제1 반도체막은 상기 채널 홀들(CH)의 일부를 채울 수 있다. 상기 수직 절연막 및 상기 제1 반도체막의 두께의 합은, 상기 채널 홀들(CH)의 각각의 폭의 절반보다 작을 수 있다. 즉, 상기 채널 홀들(CH)은 상기 수직 절연막 및 상기 제1 반도체막에 의해 완전하게 채워지지 않을 수 있다. 나아가, 상기 수직 절연막은 상기 채널 홀들(CH)에 의해 노출된 상기 기판(300)의 상면을 덮을 수 있다. 상기 수직 절연막은 복수의 박막들로 형성될 수 있으며, 예를 들어, 플라즈마 보강 화학기상증착(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 기술을 이용하여 증착될 수 있다.
상기 수직 절연막은, 플래시 메모리 장치의 메모리 요소로서 사용되는 전하 저장막(미도시)을 포함할 수 있다. 일례로, 상기 전하 저장막은 트랩 절연막 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 이와 달리, 상기 수직 절연막은 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막(미도시)을 포함할 수도 있다.
일 실시예에 따르면, 도시되진 않았으나, 상기 수직 절연막은 차례로 적층된 블로킹 절연막(미도시), 전하 저장막(미도시) 및 터널 절연막(미도시)을 포함할 수 있다. 상기 블로킹 절연막은 상기 채널 홀들(CH)에 의해 노출된 상기 희생막들(351) 및 상기 절연막들(310)의 측벽들과 상기 기판(300)의 상면을 덮을 수 있다. 상기 블로킹 절연막은 일례로, 실리콘 산화막으로 형성될 수 있다. 상기 전하 저장막은 트랩 절연막, 또는 도전성 나노 돗들을 포함하는 절연막을 포함할 수 있다. 일례로, 상기 전하 저장막은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 상기 터널 절연막은 상기 전하 저장막보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 일례로, 상기 터널 절연막은 실리콘 산화막일 수 있다.
상기 제1 반도체막은 상기 수직 절연막 상에 형성될 수 있다. 일 실시예에 따르면, 상기 제1 반도체막은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들 중의 한가지를 사용하여 형성되는 반도체 물질(예를 들면, 다결정 실리콘막, 단결정 실리콘막, 또는 비정질 실리콘막)일 수 있다.
상기 수직 절연막 및 상기 제1 반도체막을 차례로 형성한 후, 상기 제1 반도체막 및 상기 수직 절연막을 이방성 식각하여 상기 기판(300)이 노출될 수 있다. 이에 따라, 상기 채널 홀들(CH)의 내벽에 수직 절연체들(340) 및 제1 반도체 패턴들(330)이 형성될 수 있다. 상기 수직 절연체들(340) 및 상기 제1 반도체 패턴들(330)은 열린 양단을 갖는 원통 모양으로 형성될 수 있다. 상기 제1 반도체막 및 상기 수직 절연막을 이방성 식각하는 동안 과식각(over-etch)의 결과로서, 상기 기판(300)의 상면이 리세스될 수도 있다.
이에 더하여, 상기 제1 반도체막 및 상기 수직 절연막에 대한 이방성 식각의 결과로서, 상기 박막 구조체(TS)의 상면이 노출될 수 있다. 이에 따라, 상기 수직 절연체들(340) 및 상기 제1 반도체 패턴들(330)은 상기 채널 홀들(CH) 내에 국소적으로 형성될 수 있다.
도 9d를 참조하면, 상기 수직 절연체들(340) 및 상기 제1 반도체 패턴들(330)이 형성된 결과물 상에, 제2 반도체 패턴들(335)이 형성될 수 있다. 구체적으로, 도 9c를 참조하여 설명한 결과물 상에, 제2 반도체막(미도시) 및 매립 절연막(미도시)이 차례로 형성될 수 있다. 상기 제2 반도체막은 상기 채널 홀들(CH)을 완전히 매립하지 않는 두께로, 상기 채널 홀들(CH) 내에 콘포멀하게 형성될 수 있다. 상기 제2 반도체막은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들 중의 한가지를 사용하여 형성되는 반도체 물질(예를 들면, 다결정 실리콘막, 단결정 실리콘막, 또는 비정질 실리콘막)일 수 있다. 상기 매립 절연막은 상기 채널 홀들(CH)의 내부를 완전히 채우도록 형성될 수 있다. 상기 매립 절연막은 에스오지(SOG) 기술을 이용하여 형성되는 절연성 물질들 및 실리콘 산화막 중의 한가지일 수 있다. 이후, 상기 제2 반도체막 및 상기 매립 절연막을 평탄화하여 상기 박막 구조체(TS)의 상면을 노출함으로써, 상기 채널 홀들(CH) 내에 제2 반도체 패턴들(335) 및 수직 절연 패턴들(350)이 국소적으로 형성될 수 있다.
상기 제2 반도체 패턴들(335)은 상기 채널 홀들(CH) 내에 일단이 닫힌 상태의 파이프 형태(pipe-shaped), 일단이 닫힌 상태의 중공의 실린더 형태(hollow cylindrical shape), 또는 컵(cup) 모양으로 형성될 수 있다. 그러나, 다른 예에 따르면, 상기 제2 반도체 패턴들(335)은 상기 채널 홀들(CH)을 채우는 필라(pillar) 형태로 형성될 수도 있다. 상기 수직 절연 패턴들(350)은 상기 제2 반도체 패턴들(335)이 형성된 상기 채널 홀들(CH)의 내부를 채우도록 형성될 수 있다. 상기 제1 반도체 패턴들(330) 및 상기 제2 반도체 패턴들(335)은 채널 구조체들(CS)을 이룰 수 있다.
상기 박막 구조체(TS) 상에 제2 마스크 패턴(HP2)이 형성될 수 있다. 상기 제2 마스크 패턴(HP2)은, 상기 박막 구조체(TS) 상에 마스크막을 형성하고, 상기 마스크막을 패터닝하여 형성될 수 있다.
상기 제2 마스크 패턴(HP2)은 최상부의 절연막(310)의 일부를 노출하는 제2 개구부들(OP2)을 포함할 수 있다. 도시되진 않았지만, 평면적 관점에서, 상기 제2 개구부들(OP2)은 상기 기판(300)의 상면에 평행한 일 방향을 따라 연장되는 라인 형태일 수 있다.
도 9e를 참조하면, 상기 박막 구조체(TS)를 패터닝하여 상기 기판(300)을 노출시키는 트렌치들(TR)이 형성될 수 있다. 도시되진 않았지만, 평면적 관점에서, 상기 트렌치들(TR)은 채널 홀들(CH)이 상기 일 방향을 따라 배열되어 이루어진 열(row)의 양 측 상에 형성될 수 있다.
상기 트렌치들(TR)은 상기 제2 마스크 패턴(HP2)을 식각 마스크로 하여 상기 희생막들(351) 및 상기 절연막들(310)을 식각하는 것에 의해 형성될 수 있다. 상기 트렌치들(TR)을 형성하는 것은, 앞서 도 6 및 도 3b를 참조하여 설명한 리세스 영역(RR)의 형성 방법과 동일할 수 있다. 즉, 상기 식각은, 상기 화학식 1의 화합물 또는 상기 화학식 2의 화합물을 포함하는 식각 가스의 플라즈마 하에서 수행되는 건식 식각일 수 있다.
상기 식각 공정 동안, 상기 기판(300)의 상면이 과식각될 수 있다. 이에 따라, 상기 기판(300)의 상면이 리세스될 수 있다. 상기 트렌치들(TR)을 형성한 후, 잔류하는 상기 제2 마스크 패턴(HP2)은 제거될 수 있다.
상기 제2 마스크 패턴(HP2)을 이용하여, 이와 대응하는 적층 구조체들(SS)의 패턴 형태를 형성할 수 있다. 상기 적층 구조체들(SS)에 관해선 후술한다.
도 9f를 참조하면, 상기 트렌치들(TR)에 의하여 노출된 상기 희생막들(351)이 선택적으로 제거될 수 있다. 상기 희생막들(351)이 제거됨으로써, 상기 수직 절연체들(340)의 측벽의 일부가 노출될 수 있다.
이어서, 상기 희생막들(351)이 제거된 영역들 상에 게이트 유전막들(380)이 형성될 수 있다. 상기 게이트 유전막들(380) 상에 게이트 전극들(355)이 형성될 수 있다. 상기 게이트 유전막들(380) 및 상기 게이트 전극들(355)을 형성하는 것은, 상기 희생막들(351)이 제거된 영역들을 차례로 채우는 유전막(미도시) 및 게이트막(미도시, 예를 들어, 금속막)을 차례로 형성한 후, 상기 트렌치들(TR) 내에서 상기 유전막 및 상기 게이트막을 제거하는 것을 포함할 수 있다.
차례로 적층된 상기 게이트 전극들(355) 및 절연막들(310)은 적층 구조체(SS)로 정의될 수 있다. 상기 적층 구조체(SS)는 복수개로 제공될 수 있다. 상기 적층 구조체들(SS)은 상기 기판(300)의 상면에 평행한 상기 일 방향을 따라 연장되는 라인 형태일 수 있다.
도 9g를 참조하면, 상기 게이트 전극들(355)이 형성된 후, 상기 기판(300)에 공통 소오스 영역들(320)이 형성될 수 있다. 상기 공통 소오스 영역들(320)은 이온 주입 공정을 통해 형성될 수 있고, 상기 트렌치들(TR)에 의해 노출된 상기 기판(300) 내에 형성될 수 있다. 상기 공통 소오스 영역들(320)은 상기 기판(300)과 PN 접합을 구성할 수 있다. 플래시 메모리 장치를 위한 본 발명의 일 예에 따르면, 상기 공통 소오스 영역들(320)의 각각은 서로 연결되어 등전위 상태에 있을 수 있다. 다른 예에 따르면, 상기 공통 소오스 영역들(320)의 각각은 서로 다른 전위를 가질 수 있도록 전기적으로 분리될 수 있다. 또 다른 예에 따르면, 상기 공통 소오스 영역들(320)은, 서로 다른 복수의 공통 소오스 영역들(320)을 포함하는, 독립적인 복수의 소오스 그룹들을 구성할 수 있으며, 소오스 그룹들의 각각은 서로 다른 전위를 갖도록 전기적으로 분리될 수 있다.
도 9h를 참조하면, 상기 공통 소오스 영역들(320) 상에, 상기 적층 구조체들(SS)을 덮는 제1 층간 절연막(390)이 형성될 수 있다. 나아가, 상기 채널 구조체들(CS)에 접속되는 도전 패드들(360)이 형성될 수 있다. 상기 도전 패드들(360)은 상기 채널 구조체들(CS)의 상부 영역을 리세스한 후, 상기 리세스된 영역 내에 도전 물질을 채워서 형성될 수 있다. 또한, 상기 도전 패드들(360)은 이들의 아래에 위치하는 상기 채널 구조체들(CS)과 다른 도전형의 불순물을 도핑하여 형성될 수 있다.
상기 제1 층간 절연막(390) 상에 제2 층간 절연막(395)이 형성될 수 있다. 상기 제2 층간 절연막(395)을 관통하여 상기 도전 패드들(360)에 전기적으로 접속하는 비트 라인 플러그들(BPLG)이 형성될 수 있다. 상기 제2 층간 절연막(395) 상에, 상기 비트 라인 플러그들(BPLG)과 연결되는 비트 라인(BL)이 형성될 수 있다.
적용예
도 10은 본 발명의 실시예들에 따른 반도체 소자를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 10을 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
컨트롤러(1110) 또는 메모리(1130)는 본 발명의 실시예들에 따라 형성된 반도체 소자를 포함할 수 있다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
또한, 본 발명에 따른 반도체 소자 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 반도체 소자 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
도 11은 본 발명의 실시예들에 따른 반도체 소자를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 11을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 메모리 장치(1210)를 장착한다. 메모리 장치(1210)는 상술된 본 발명의 실시예들에 따라 형성된 반도체 소자를 포함할 수 있다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등을 더 포함할 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 12는 본 발명의 실시예들에 따른 반도체 소자를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 12를 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 메모리 장치(1311)가 장착된다. 메모리 장치(1311)는 상술된 본 발명의 실시예들에 따라 형성된 반도체 소자를 포함할 수 있다. 본 발명에 따른 정보 처리 시스템(1300)은 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 메모리 시스템(1310)은 앞서 언급된 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

Claims (10)

  1. 기판 상에 적층된 제1 식각 대상막 및 제2 식각 대상막을 형성하는 것; 및
    하기 화학식 1의 화합물 또는 하기 화학식 2의 화합물을 포함하는 식각 가스의 플라즈마 하에서, 상기 제1 및 제2 식각 대상막들을 식각하여 리세스 영역을 형성하는 것을 포함하되,
    상기 제1 식각 대상막과 상기 제2 식각 대상막은 서로 다른 물질들을 포함하는 반도체 소자의 제조 방법:
    [화학식 1]
    Figure pat00014

    [화학식 2]
    Figure pat00015

    상기 화학식 1에서, R1은 F 또는 CF3이고, R2는 CHF2, CH2F, I, SH 또는 SOH이고, R3 및 R4는 각각 독립적으로 H, F 또는 CHF2이며,
    상기 화학식 2에서, R5는 F 또는 CF3이고, R6는 F, CHF2, 또는 CH2F임.
  2. 제1항에 있어서,
    상기 제1 및 제2 식각 대상막들은, 상기 식각 가스의 플라즈마에 의한 하나의 공정으로 식각되는 반도체 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 제1 식각 대상막은 실리콘 산화막을 포함하고,
    상기 제2 식각 대상막은 실리콘 질화막 또는 실리콘 산화질화막을 포함하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 화학식 1의 화합물은, 1,1,1,2,3,3-헥사플루오로프로판(1,1,1,2,3,3-hexafluoropropane), 2,2,2-트리플루오로에탄-1-티올(2,2,2-trifluoroethane-1-thiol), 1,1,1,3,3-펜타플루오로프로판(1,1,1,3,3-pentafluoropropane), 1,1,2,2,3-펜타플루오로프로판(1,1,2,2,3-pentafluoropropane) 및 1,1,2,2-테트라플루오로-1-요오드에탄(1,1,2,2-tetrafluoro-1-iodoethane)으로 이루어진 군에서 선택된 적어도 하나를 포함하고,
    상기 화학식 2의 화합물은, 2,3,3,3-테트라플루오로프로펜(2,3,3,3-tetrafluoropropene) 및 1,1-디플루오로에텐(1,1-difluoroethene)으로 이루어진 군에서 선택된 적어도 하나를 포함하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 식각 가스는 C4F8, C4F6 및 O2로 이루어진 군에서 선택된 적어도 하나를 더 포함하는 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 리세스 영역은, 홀 또는 상기 기판의 상면과 평행한 방향으로 연장되는 트렌치를 포함하는 반도체 소자의 제조 방법.

  7. 제1항에 있어서,
    상기 제1 및 제2 식각 대상막들을 형성하는 것은,
    상기 기판 상에 희생막들 및 절연막들을 교대로 그리고 반복적으로 적층하는 것을 포함하고,
    상기 리세스 영역은, 상기 박막 구조체를 관통하여 상기 기판을 노출하는 채널 홀인 반도체 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 제1 및 제2 식각 대상막들을 형성하는 것은,
    상기 기판 상에 희생막들 및 절연막들을 교대로 그리고 반복적으로 적층하는 것을 포함하고,
    상기 리세스 영역은, 상기 박막 구조체를 관통하여 상기 기판을 노출하면서, 상기 기판의 상면과 평행한 방향으로 연장되는 트렌치인 반도체 소자의 제조 방법.
  9. 기판 상에 적층된 식각 대상막을 형성하는 것; 및
    하기 화학식 1의 화합물을 포함하는 식각 가스의 플라즈마 하에서, 상기 식각 대상막을 식각하여 리세스 영역을 형성하는 것을 포함하는 반도체 소자의 제조 방법:
    [화학식 1]
    Figure pat00016

    상기 화학식 1에서, R1은 F 또는 CF3이고, R2는 I, SH 또는 SOH이고, R3 및 R4는 각각 독립적으로 H, F 또는 CHF2임.
  10. 제9항에 있어서,
    상기 식각 가스는 O2를 더 포함하고,
    상기 화학식 1의 화합물을 기준으로 상기 O2의 몰분율은 0.5 내지 1.0인 반도체 소자의 제조 방법.
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