TWI665764B - 動態隨機存取記憶體及其製造方法 - Google Patents

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Abstract

一種動態隨機存取記憶體及其製造方法，所述動態存取記憶體包括基底、隔離結構、埋入式字元線結構以及多個第一鰭型結構。隔離結構位於所述基底中，定義出沿第一方向排列成一行的多個主動區域。所述埋入式字元線結構位於基底內，沿第一方向延伸，跨過多個主動區域和隔離結構。所述多個第一鰭型結構，位於多個主動區域與埋入式字元線結構相交的區域中，沿第一方向排列成一行，並被所述埋入式字元線結構環繞包覆。

Description

動態隨機存取記憶體及其製造方法
本發明是有關於一種動態隨機存取記憶體及其製造方法。
動態隨機存取記憶體的效能直接影響其產量及其相關規格，例如寫入恢復時間(write recovery time,tWR)以及刷新效能(refresh performance)。然而隨著動態隨機存取記憶體設計的尺寸不斷縮小，半導體裝置不斷的往高積集度發展，動態隨機存取記憶體的效能也隨之降低。因此如何維持或提升動態隨機存取記憶體的效能成為本領域亟待解決的問題。
本發明提供一種動態隨機存取記憶體，其具有鰭型結構和埋入式閘極結構，可提高動態隨機存取記憶體的效能。
本發明提供一種動態隨機存取記憶體，其包括基底、隔離結構、埋入式字元線結構和多個第一鰭型結構。隔離結構位於所述基底中，在所述基底中定義出沿第一方向排列成一行的多個主動區域。所述埋入式字元線結構位於基底內，沿第一方向延伸， 跨過所述多個主動區域和所述隔離結構。所述多個第一鰭型結構，位於主動區域與所述埋入式字元線結構相交的區域中，沿第一方向排列成一行，並被所述埋入式字元線結構環繞包覆。
本發明提供一種動態隨機存取記憶體，其包括基底、第一埋入式閘極結構以及介電材料層。所述基底中具有第一字元線隧道。所述第一埋入式閘極結構位於第一字元線隧道上方的基底中，其側壁和底面被基底包覆，其頂面被介電層包覆。所述介電材料層至少覆蓋第一字元線隧道的表面。
本發明提供一種動態隨機存取記憶體的製造方法，其包括：提供基底，移除部分所述基底，以使基底包括凸部與凹部。保護凸部的第一凸出部，移除第一凸出部下方的第二凸出部，以在基底中形成第一字元線隧道。移除部分第一凸出部，以形成閘極溝渠與第一鰭型結構。形成第一埋入式閘極結構於閘極溝渠中，其中形成第一埋入式閘極結構包括形成閘介電層與導體層。
基於以上所述，本發明之動態隨機存取記憶體具有鰭型結構和埋入式閘極結構或絕緣結構。由於鰭型結構被埋入式字元線結構環繞，因此可提升切換效能，降低其閥值電壓，有利於提高刷新效能。在一些實施例中，埋入式閘極結構被基底環繞，可降低通道電阻，提高本發明之動態隨機存取記憶體在寫入恢復時間方面的效能。在另一些實施例中，鰭型結構與基底之間被絕緣結構隔開，使得鰭型結構可以產生較低的空乏層電容(lower depletion layer capacitance)，從而有效提高元件的效能。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
5、14‧‧‧開口
6‧‧‧圖案化的罩幕層
7‧‧‧字元線區域
8‧‧‧主動區域
9‧‧‧隔離結構
10‧‧‧基底
10a、10b、10c、10d‧‧‧凸出部
11‧‧‧罩幕層
12‧‧‧硬罩幕層
12a‧‧‧圖案化的硬罩幕層
13、13a、13b、13c‧‧‧溝渠
15、15a、15b‧‧‧襯層
16‧‧‧字元線隧道
16a‧‧‧第一字元線隧道
16b‧‧‧第二字元線隧道
17‧‧‧鰭型結構
17a‧‧‧第一鰭型結構
17b‧‧‧第二鰭型結構
18‧‧‧閘極溝渠
19‧‧‧閘介電層/介電材料層
20‧‧‧遮蔽結構
20a‧‧‧第一遮蔽結構
20b‧‧‧第二遮蔽結構
21、21a‧‧‧第一導體層
22、22a‧‧‧第二導體層
23、23a‧‧‧導體層
24‧‧‧介電層
25a‧‧‧第一埋入式閘極結構
25b‧‧‧第二埋入式閘極結構
25c‧‧‧第三埋入式閘極結構
26‧‧‧埋入式字元線結構
27‧‧‧絕緣結構/介電材料層
30‧‧‧源極與汲極區
32‧‧‧電容器接觸窗
33‧‧‧位元線接觸窗
34‧‧‧位元線
35‧‧‧電容器
36、37‧‧‧介電層
38‧‧‧凸部
39‧‧‧凹部
R1、R2‧‧‧主動區列
D1‧‧‧第一方向
D2‧‧‧第二方向
D3‧‧‧第三方向
圖1至圖3為根絕本發明之動態隨機存取記憶體的製造方法流程的上視圖。
圖4A至圖4J為根據本發明的第一實施例之動態隨機存取記憶體的製造方法流程圖，其為圖1至圖3中A-A’線段的剖面示意圖。
圖5A至圖5J為根據本發明的第一實施例之動態隨機存取記憶體的製造方法流程圖，其為圖1至圖3中B-B’線段的剖面示意圖。
圖6A至圖6I為根據本發明的第一實施例之動態隨機存取記憶體的製造方法流程圖，其為圖1至圖3中C-C’線段的剖面示意圖。
圖7A至圖7D為根據本發明的第二實施例之動態隨機存取記憶體的製造方法流程圖，其為圖3中A-A’線段的剖面示意圖。
圖8A至圖8D為根據本發明的第二實施例之動態隨機存取記憶體的製造方法流程圖，其為圖3中B-B’線段的剖面示意圖。
圖9A至圖9C為根據本發明的第二實施例之動態隨機存取記憶體的製造方法流程圖，其為圖3中C-C’線段的剖面示意圖。
圖10A至圖10G為根據本發明的第三實施例之動態隨機存取記憶體的製造方法流程圖，其為圖3中A-A’線段的剖面示意圖。
圖11A至圖11G為根據本發明的第三實施例之動態隨機存取記憶體的製造方法流程圖，其為圖3中B-B’線段的剖面示意圖。
圖12A至圖12F為根據本發明的第三實施例之動態隨機存取 記憶體的製造方法流程圖，其為圖3中C-C’線段的剖面示意圖。
圖13至圖15為根據本發明的第一實施例之動態隨機存取記憶體的立體圖。
圖16為根據本發明的第二實施例之動態隨機存取記憶體的立體圖。
圖17為根據本發明的第三實施例之動態隨機存取記憶體的立體圖。
在以下不同的實施例中，相同的元件符號代表相同的元件，為簡要起見，不重複提及其材料、形成方法等。圖式中同一字母不同數字的圖式(如圖4A至圖6A)代表同一步驟中沿不同線段的剖面示意圖，定義圖1至圖3上視圖平面的行方向為第一方向D1，列方向為第二方向D2，與上視圖平面垂直的方向為D3方向，但本發明並不以此為限。
圖1至圖3為根據本發明之動態隨機存取記憶體的製造方法流程的上視圖。圖4A至圖4J、圖5A至圖5J以及圖6A至圖6I分別為根據本發明的第一實施例之動態隨機存取記憶體的製造方法流程在A-A’、B-B’以及C-C’線段的剖面示意圖。
請參照圖1及圖4A至6A，提供基底10。基底10例如是半導體基底、半導體化合物或是半導體合金。舉例而言，半導體基底可包括矽基底。矽基底可為未經摻雜的矽基底或摻雜的矽基底。摻雜的矽基底可以是經N型摻雜的矽基底或經P型摻雜的矽基底。
請參照圖1及圖4A至圖6A，在基底10上形成罩幕層11。為圖式清楚起見，圖1僅繪示出隔離結構9以及主動區域8。罩幕層11的材料包括絕緣材料，絕緣材料例如是氮化矽。罩幕層11的形成方法例如是化學氣相沉積法、物理氣相沉積法或者旋轉塗佈法。接著在基底10中形成隔離結構9，以定義出主動區域8。隔離結構9的材料包括絕緣材料，絕緣材料例如是氧化矽。隔離結構9形成的方法例如是淺溝渠隔離結構(STI)法。在形成隔離結構9時，會以罩幕層11為罩幕利用微影蝕刻的方式先在基底10中形成多個凹部39。與凹部39相鄰的基底10為凸部38。換言之，基底10具有凹部39和凸部38。在第一方向D1上，凹部39和凸部38相互交替。凹部39中填有隔離結構9；凸部38位於主動區域8中。主動區域8被罩幕層11覆蓋。在一些實施例中，隔離結構9的表面凸出於基底10的表面，並與罩幕層11的表面齊平。
請參照圖1，在一些實施例中，基底10的主動區域8呈條狀且排列成一個陣列。相鄰兩列的主動區域8彼此呈鏡像配置。舉例來說，圖1中R1和R2為基底10的兩個主動區列R1與R2。在主動區列R1中，主動區域8的長邊方向與第二方向D2呈現非正交而具有夾角θ。主動區列R2中的主動區域8的長邊方向與第二方向D2呈現非正交而具有夾角(180°-θ)。但本發明並不僅限於此，相鄰兩個主動區列R1和R2也可以是非鏡像配置。
請參照圖4A至圖6A，接著在基底10上形成硬罩幕層12。硬罩幕層12覆蓋罩幕層11以及隔離結構9。硬罩幕層12的材料與罩幕層11的材料不同。硬罩幕層12的材料包括絕緣材料，絕緣材料例如是氧化矽、氮化矽或其組合。硬罩幕層12形成的方 法例如是化學氣相沉積法、物理氣相沉積法或者旋轉塗佈法。接著在基底10上形成圖案化的罩幕層6。圖案化的罩幕層6例如是圖案化的光阻層。圖案化的罩幕層6具有開口5。開口5所裸露出基底10上沿第一方向D1延伸的字元線區域7(圖1)。
請參照圖2、圖4A至圖6A及圖4B至圖6B，以圖案化的罩幕層6為罩幕，移除開口5所裸露的字元線區域7中的硬罩幕層12，以形成圖案化的硬罩幕層12a。移除的方式例如是蝕刻，例如是非等向性蝕刻。圖案化的硬罩幕層12a具有開口14。開口14裸露出字元線區域7中的罩幕層11以及隔離結構9。接著以圖案化的罩幕層6、圖案化的硬罩幕層12a為罩幕，移除字元線區域7中的罩幕層11和部分隔離結構9，以在隔離結構9中形成溝渠13，並使所述凸部38的第一凸出部10a裸露出來。移除的方式可以是蝕刻，例如是非等向性蝕刻。
請參照圖2及圖4C至圖6C至圖4E至圖6E，移除圖案化的罩幕層6。圖案化的罩幕層6可以使用灰化、濕式移除或其組合來移除。圖案化的罩幕層6移除之後，裸露出圖案化的硬罩幕層12a。圖案化的硬罩幕層12a的開口14裸露出字元線區域7中交替排列的隔離結構9與主動區域8。
請參照圖2、圖4C至圖6C至圖4E至圖6E，保護所述凸部38的第一凸出部10a，移除第一凸出部10a下方的部分凸部38(第二凸出部10b)，以在基底10中形成第一字元線隧道16，此步驟將詳細說明如下。
請參照圖2及圖4C至圖6C，在第一凸出部10a的側壁形成襯層15。襯層15的材料包括絕緣材料。絕緣材料例如是氧化 矽，形成的方法例如是熱氧化法。在一些罩幕層11為氮化矽的實施例中，在此過程中，罩幕層11也可能會被氧化並在其側壁形成一層薄氧化層(未繪示出)。
請參照圖13及圖4D至圖6D，以圖案化的硬罩幕層12a以及罩幕層11為罩幕，藉由例如是蝕刻製程，移除溝渠13下方的部分隔離結構9，以在隔離結構9中形成比溝渠13更深的溝渠13a，並且使基底10中凸部38的第二凸出部10b裸露出來。第二凸出部10b位於第一凸出部10a的下方，且第二凸出部10b的側壁未被襯層覆蓋，裸露出來(圖5D)。之後進行清洗製程，以清洗移除可能形成在罩幕層11側壁的薄氧化層。然而，在此清洗製程中，可能有極少部分的襯層15被移除，但，仍有足夠厚度的襯層15被保留下來。清洗的方式例如是用濕式蝕刻液浸泡的方式。
請參照圖2及圖4E至圖6E，以罩幕層11以及襯層15為保護層，移除第二凸出部10b，以在第一凸出部10a和基底10之間形成字元線隧道16。移除的方法例如是蝕刻，蝕刻包括乾式蝕刻、濕式蝕刻或其組合。
在一些實施例中，字元線隧道16呈沿第一方向D1延伸且與溝渠13a連通的柱狀孔(圖5E)。請參照圖4E，在一些實施例中，字元線隧道16在A-A’線段的剖面呈橢圓形、圓形、矩形、方形或其組合。請參照圖5E(其為圖2的B-B’線段的剖面圖)，字元線隧道16位於第一凸出部10a與基底10之間，將第一凸出部10a與基底10隔開。字元線隧道16的頂面即為第一凸出部10a的底面；而字元線隧道16的底面即為字元線區域7中基底10的表面。在一些實施例中，字元線隧道16的底面與隔離結構9的表 面在大致相同的高度(level)。但本發明不以此為限。在一些實施例中，字元線隧道16的頂面與底面為平坦的表面。在另一些實施例中，字元線隧道16的頂面與底面為非平坦的表面，例如是呈v型，r型、γ型、ν型或其組合。在一些示範實施例中，字元線隧道16的底面的形狀為頂面的鏡像。
請參照圖2、圖14及圖4F至圖6F，以圖案化的硬罩幕層12a為罩幕，以例如是蝕刻的方式，移除字元線區域7中第一凸出部10a上的罩幕層11、部分的第一凸出部10a以及部分的襯層15，以在主動區域8內形成閘極溝渠18。在此，所留下的第一凸出部10a稱為鰭型結構17。鰭型結構17具有襯層15a且沿第一方向D1排列成一行。在一些實施例中，鰭型結構17為奈米線鰭型結構(nanowire fin structure)。請參照圖14，在字元線區域7的範圍內的主動區域8中，自上而下(在第三方向D3上)為閘極溝渠18、鰭型結構17及其襯層15a、字元線隧道16以及基底10。閘極溝渠18連通字元線隧道16與溝渠13a。
請參照圖4G至6G，之後移除圖案化的硬罩幕層12a。在基底10上形成介電材料層19，以覆蓋罩幕層11、閘極溝渠18以及字元線隧道16的表面。在此，介電材料層19做為閘介電層19。閘介電層19的材料包括絕緣材料，絕緣材料例如是氧化矽，形成的方法例如是熱氧化法。由於鰭型結構17的上表面為閘極溝渠18的底面；鰭型結構17的下表面為字元線隧道16的上表面，因此鰭型結構17的上表面與下表面均被閘介電層19覆蓋。鰭型結構17的上表面與下表面上的閘介電層19及其側壁的襯層15a共同形成遮蔽結構20。換言之，遮蔽結構20環繞包覆鰭型結構17。
請繼續參照圖4G至圖6G，在基底10上形成導體層23。導體層23可為單層或多層結構。導體層23的材料為導體材料，導體材料例如是金屬、金屬合金、金屬氮化物或其組合。金屬材料例如是鎢、鋁、銅或其組合。金屬合金例如是銅鋁合金。金屬氮化物例如是氮化鈦(titanium nitride)、氮化鉭(tantalum nitride)或其組合。在一些實施例中，導體層23為兩層結構，其形成的方法包括依序形成第一導體層21和第二導體層22。第一導體層21可作為黏著層或阻障層。第一導體層21的材料例如是金屬氮化物，例如是氮化鈦或氮化鉭。第二導體層22的材料例如是金屬或金屬合金，例如是鎢、鋁、銅或銅鋁合金。導體層23填入溝渠13a、閘極溝渠18以及字元線隧道16中，並覆蓋隔離結構9、鰭型結構17以及罩幕層11。在閘極溝渠18中，導體層23覆蓋閘介電層19的表面。在字元線隧道16中，導體層23被閘介電層19環繞(圖4G)。從另一方面來說，導體層23環繞鰭型結構17(圖5G)。
請參照圖15、圖4G至圖6G以及圖4H至圖6H，移除罩幕層11及隔離結構9上的導體層23以及罩幕層11上的閘介電層19，並且移除閘極溝渠18及溝渠13a中的部分導體層23以形成導體層23a。導體層23a包括第一導體層21a以及第二導體層22a。移除的方式可以是藉由蝕刻製程，或是化學機械研磨法以及蝕刻製程。
請參照圖4H，閘極溝渠18中的導體層23a以及閘介電層19共同構成第一埋入式閘極結構25a。字元線隧道16中的導體層23a以及閘介電層19共同構成第二埋入式閘極結構25b。第一埋入式閘極結構25a的底面與側壁被基底10包覆。第二埋入式閘 極結構25b被基底10環繞包覆。第一埋入式閘極結構25a以及第二埋入式閘極結構25b之間的基底10為鰭型結構17。
請參照圖15及圖5H，在此，導體層23a作為埋入式字元線結構26。埋入式字元線結構26沿第一方向D1延伸，位於溝渠13a、閘極溝渠18以及字元線隧道16中。鰭型結構17的表面被遮蔽結構20覆蓋，並且鰭型結構17位於埋入式字元線結構26中，被埋入式字元線結構26環繞包覆。
請參照圖4I至圖6I，在基底10上形成介電層24，以填入溝渠13a以及閘極溝渠18中，且覆蓋埋入式字元線結構26、隔離結構9以及罩幕層11。介電層24可以是單層或是雙層。介電層24的材料包括絕緣材料。絕緣材料例如是氧化矽、氮化矽或其組合。介電層24的形成方法例如是化學氣相沉積法。
接著，在基底10上形成其他構件。請參照圖3、圖4J以及圖5J，移除罩幕層11上方的介電層24以及罩幕層11。在第一埋入式閘極結構25a兩側的主動區8內的基底10中形成源極與汲極區30。源極與汲極區30可以利用離子植入法將摻質植入於主動區8內的基底10中。接著形成介電層36、位元線接觸窗33、電容器接觸窗32、位元線34以及電容器35。位元線34藉由位元線接觸窗33與源極與汲極區30其中之一電性連接。電容器35藉由電容器接觸窗32與源極與汲極區30之另一電性連接。
請參照圖3及圖4J，根據本發明一實施例的動態隨機存取記憶體，其包括基底10、隔離結構9、埋入式字元線結構26以及位元線34。埋入式字元線結構26沿第一方向D1延伸，跨過主動區域8以及隔離結構9。位元線34沿第二方向D2延伸，跨過 隔離結構9、主動區域8以及埋入式字元線結構26。在一些實施例中，埋入式字元線結構26及位元線34彼此垂直，但不以此為限。
在每一個埋入式字元線結構26兩側的主動區域8中包括位元線接觸窗33以及電容器接觸窗32。位元線34通過位元線接觸窗33電性連接主動區域8的源極與汲極區30其中之一。電容器35通過電容器接觸窗32電性連接主動區域8的源極與汲極區30其中之另一。
在一些實施例中，每一個主動區域8會被兩條埋入式字元線結構26跨過。並且，每個主動區域8中，位於兩條埋入式字元線結構26之間的源極與汲極區30會透過位元線接觸窗33以與一條位元線34電性連接。每一個主動區域8中，位於兩條埋入式字元線結構26之外的兩個源極與汲極區30會透過電容器接觸窗32以與電容器35電性連接。亦即，同一主動區列R1/R2的電容器35沿著第一方向D1排成兩行。而且，同一主動區列R1中的相鄰的兩個主動區8的兩個相鄰的電容器35會與相鄰主動區列R2中相鄰的兩個主動區8的兩個相鄰的電容器35排成一列。換言之，在主動區列R1與R2上的電容器35排列成一個陣列。從另一方面來說，在沿第一方向D1上，同一行的電容器35會與位元線34交替排列。在沿第二方向D2上，同一列的每一個電容器35，則是位於相鄰兩條位元線34之間。
每一個主動區域8會與兩條埋入式字元線結構26相交。在每一個相交的位置具有一個埋入式閘極結構(25a/25b)和一個鰭型結構17。因此，在沿著第一方向D1上，埋入式閘極結構 (25a/25b)/鰭型結構17排成一行。在同一個主動區域8中，埋入式閘極結構(25a/25b)/鰭型結構17沿主動區域8的長邊方向排列。由於主動區域8的長邊方向與列方向第二方向D2非正交而具有夾角θ，因此，同一主動區列R1(或R2)中相鄰兩行的埋入式閘極結構(25a/25b)/鰭型結構17彼此相錯開。
請參照圖4J，在本實施例的動態隨機存取記憶體中，在主動區域8中沿D3方向自上而下依次包括第一埋入式閘極結構25a、鰭型結構17、第二埋入式閘極結構25b以及基底10。在一些實施例中，第一埋入式閘極結構25a呈弧形、半圓形或半橢圓形。第二埋入式閘極結構25b呈圓形、橢圓形、矩形、方形或其組合，但本發明並不僅限於此。
綜上所述，本實施例之動態隨機存取記憶體具有鰭型結構，其被埋入式字元線結構環繞，可提高元件的效能。具體體現在可提高元件的切換效能，降低其閥值電壓(Vt)，減少通道的摻雜劑量(channel dosage)，有助於提高刷新效能(refresh performance)。另外，第二埋入式閘極結構完全被基底環繞包覆，可降低通道電阻，從而提高其在寫入恢復時間(tWR)方面的效能。
圖7A至9A至圖7C至9C為根據本發明另一實施例的剖面圖。圖7A至圖7D、圖8A至圖8D以及圖9A至圖9C分別為根據本發明的第二實施例之動態隨機存取記憶體的製造方法流程在圖3中A-A’、B-B’、C-C’線段的剖面示意圖。
此實施例與以上實施例的差異在於字元線隧道16中是形成絕緣結構27。詳細說明如下。
請參照圖7A至圖9A，依據圖4F至圖6F所示的步驟形 成字元線隧道16及閘極溝渠18之後，在字元線隧道16中形成介電材料層27。在此，介電材料層27又稱為絕緣結構27。絕緣結構27的材料包括絕緣材料，例如是氧化矽、氮化矽或其組合。形成的方法例如是熱氧化法或化學氣相沉積法。在一些實施例中，使用化學氣相沉積法在基底10上沉積絕緣材料層，絕緣材料層填入字元線隧道16中，之後再透過蝕刻的方式移除字元線隧道16以外的絕緣材料層，以形成字元線隧道16中的絕緣結構27。
請繼續參照圖7A至圖9A，接著在字元線區域7中的主動區域8形成閘介電層19。閘介電層19的材料包括絕緣材料，絕緣材料例如是氧化矽，形成的方法例如是熱氧化法或是化學氣相沉積法。在一些實施例中，閘介電層19和絕緣結構27可同時形成。絕緣結構27將鰭型結構17和基底10隔開。
請繼續參照圖7B至圖9B、圖7C至圖9C以及圖16，之後，依照上述相同的方法，在基底10上形成導體層23a以及介電層24。導體層23填入溝渠13a以及閘極溝渠18中，並覆蓋隔離結構9。由於字元線隧道16中已形成絕緣結構27，因此，導體層23不會填入字元線隧道16。導體層23覆蓋鰭型結構17的遮蔽結構20的頂面與側壁以及絕緣結構27的側壁。換言之，在一些實施例中，導體層23a呈多個連續的倒U型(圖8B)。鰭型結構17以及絕緣結構27位於導體層23a倒U型的開口中，與導體層23a相嚙合。導體層23a的下段部分(與隔離結構9對應)被鰭型結構17和絕緣結構27間隔開，而為不連續的。導體層23a和絕緣結構27共同構成埋入式字元線結構26，環繞包覆鰭型結構17。
之後，請參照圖7D至圖8D，依照上述方法形成源極與 汲極區30、介電層36、位元線接觸窗33、電容器接觸窗32、位元線34以及電容器35。
請參照圖7D，在本實施例的主動區域8中，沿第三方向D3，自上而下包括第一埋入式閘極結構25a、鰭型結構17、絕緣結構27以及基底10。此外，電容器35通過電容器接觸窗32與源極與汲極區30其中之一電性連接。位元線34通過位元線接觸窗33與源極與汲極區30其中之另一電性連接。
請參照圖8D，再者，在本實施例中，鰭型結構17被埋入式字元線結構26環繞包覆。且埋入式字元線結構26的絕緣結構27位於鰭型結構17和基底10之間，將鰭型結構17和基底10隔開。
本實施例之動態隨機存取記憶體的鰭型結構與基底之間被絕緣結構隔開，使得鰭型區域可以產生較低的空乏層電容(lower depletion layer capacitance)，從而有效提高元件的效能。
圖10A至圖10G、圖11A至圖11G以及圖12A至圖12F分別為根據本發明的第三實施例之動態隨機存取記憶體的製造方法流程在圖3中A-A’、B-B’、C-C’線段的剖面示意圖。此實施例與第一實施例的差異在於形成兩個字元線隧道16a與16b。具體來說，多了一個第二字元線隧道16b，且於第二字元線隧道16b中形成第三埋入式閘極結構25c。詳細說明如下。
請參照圖10A至圖12A。在本實施例中，將上述字元線隧道16稱為第一字元線隧道16a。在依照上述第一實施例中對應圖4E至圖6E的方法形成第一字元線隧道16a的步驟之後，保護所述凸部38的第一凸出部10a與第一字元線隧道16a下方的凸部 38(第三凸出部10c)，移除第三凸出部10c下方的部分凸部38(第四凸出部10d)，以在基底10中形成第二字元線隧道16b，此步驟將詳細說明如下。
請參照圖4E至圖6E與圖10A至圖12A，在依照上述第一實施例中對應圖4E至圖6E的方法形成第一字元線隧道16a以及溝渠13a的步驟之後，以圖案化的硬罩幕層12a以及罩幕層11為罩幕，移除(例如是蝕刻)溝渠13a下方的部分隔離結構9，以形成溝渠13b。溝渠13b比溝渠13a更深，以使基底10的凸部38的第三凸部10c裸露出來(圖11A)。接著，在第三凸出部10c的側壁形成襯層15b。襯層15b的材料包括絕緣材料。絕緣材料例如是氧化矽。
請參照圖10B至圖12B，以圖案化的硬罩幕層12a以及罩幕層11為罩幕，移除溝渠13b下方的部分隔離結構9，以形成溝渠13c。溝渠13c比溝渠13b更深，並使基底10的凸部38的第四凸出部10d裸露出來。
請參照圖10C至圖12C，以襯層15以及15b保護第一凸出部10a以及第三凸出部10c，移除第四凸出部10d，以在第三凸出部10c和基底10之間形成第二字元線隧道16b。在一些實施例中，第二字元線隧道16b為沿第一方向D1延伸的柱狀孔，並與溝渠13c連通。請參照圖10C，在一些實施例中，第二字元線隧道16b在A-A’線段的剖面呈橢圓形、圓形、矩形、方形或其組合。請參照圖11C B-B’線段的剖面圖，第二字元線隧道16b位於第三凸出部10c與基底10之間，將第三凸出部10c與基底10隔開。第二字元線隧道16b的頂面即為第三凸出部10c的底面；第二字 元線隧道16b的底面即為基底10的表面。在一些實施例中，第二字元線隧道16b的底面與隔離結構9的表面在大致相同的高度(level)。但本發明不以此為限。在一些實施例中，第二字元線隧道16b的頂面與底面為平坦的表面。在另一些實施例中，第二字元線隧道16b的頂面與底面為非平坦的表面，例如是呈v型，r型、γ型、ν型或其組合。在一些示範實施例中，第二字元線隧道16b的底面的形狀為頂面的鏡像。
請參照圖10D至圖12D，移除部分的第一凸出部10a，以形成閘極溝渠18以及第一鰭型結構17a。換言之，將移除之後的第一凸出部10a稱為第一鰭型結構17a。第三凸出部10c稱為第二鰭型結構17b，其位於第一鰭型結構17a的下方，沿第一方向D1排列成一行。在一些實施例中，第二鰭型結構17b為奈米線鰭型結構。請參照圖10D，主動區域8在D3方向自上而下依次包括閘極溝渠18、第一鰭型結構17a、第一字元線隧道16a、第二鰭型結構17b、第二字元線隧道16b以及基底10。閘極溝渠18、第一字元線隧道16a以及第二字元線隧道16b與溝渠13c連通。
請參照圖10E至圖12E，在字元線區域7中的主動區域8形成閘介電層19。閘介電層19覆蓋閘極溝渠18的側壁與底面、第一字元線隧道16a的表面、第二字元線隧道16b的表面以及罩幕層11。請參照圖11E，第一鰭型結構17a和第二鰭型結構17b的上下表面均被閘介電層19覆蓋。在第一鰭型結構17a的上、下表面上的閘介電層19與襯層15a共同形成第一遮蔽結構20a。在第二鰭型結構17b的上、下表面上的閘介電層19與襯層15a共同形成第二遮蔽結構20b。第一鰭型結構17a被第一遮蔽結構20a環 繞包覆。第二鰭型結構17b被第二遮蔽結構20b環繞包覆。
請參照圖10E至圖12E以及圖10F至圖12F，在基底10上形成導體層23a以及介電層24。導體層23a填入溝渠13c、閘極溝渠18、第一字元線隧道16a以及第二字元線隧道16b中，並覆蓋隔離結構9，且環繞包覆第一鰭型結構17a和第二鰭型結構17b。在閘極溝渠18中，導體層23a覆蓋閘介電層19的表面。在第一字元線隧道16a及第二字元線隧道16b中，導體層23a被閘介電層19環繞包覆(圖10E)。
此本實施例中，導體層23a構成埋入式字元線結構26。請參照圖17及圖11F，埋入式字元線結構26沿第一方向D1延伸，位於溝渠13c、閘極溝渠18、第一字元線隧道16a及第二字元線隧道16b中，環繞包覆第一鰭型結構17a和第二鰭型結構17b。
請參照圖10F，閘極溝渠18中的導體層23a以及閘介電層19共同形成第一埋入式閘極結構25a。第一字元線隧道16a中的導體層23a以及閘介電層19共同形成第二埋入式閘極結構25b。第二字元線隧道16b中的導體層23a以及閘介電層19共同形成第三埋入式閘極結構25c。第一埋入式閘極結構25a呈弧形、半圓形或半橢圓形。第二埋入式閘極結構25b和第三埋入式閘極結構25c呈圓形、橢圓形、矩形、方形或其組合，被基底10環繞包覆。第一鰭型結構17a位於第一埋入式閘極結構25a和第二埋入式閘極結構25b之間。第二鰭型結構17b位於第二埋入式閘極結構25b和第三埋入式閘極結構25c之間。也就是說，字元線區域7的主動區域8中，在第三方向D3上，自上而下依次包括介電層24、第一埋入式閘極結構25a、第一鰭型結構17a、第二埋入式 閘極結構25b、第二鰭型結構17b、第三埋入式閘極結構25c以及基底10。
接著，可依照上述方法形成源極與汲極區30、介電層36、位元線接觸窗33、電容器接觸窗32、位元線34以及電容器35。
請參照圖3及圖10G至圖11G，本實施例與前述兩個實施例的差異在於本實施例的動態隨機存取記憶體具有三個埋入式閘極結構(25a、25b、25c)以及兩個鰭型結構(17a、17b)，可更加提高元件的效能。
綜上所述，在本發明的一些實施例中，動態隨機存取記憶體具有鰭型結構，鰭型結構藉由埋入式字元線結構而與基底隔開。由於鰭型結構被埋入式字元線結構環繞，使其具有更佳的次臨界斜率(subthreshold slope)，因此可提升切換效能(switching performance)，降低其閥值電壓，有利於提高刷新效能。
另外，在本發明的一些實施例中，除了在閘極溝渠之中具有埋入式閘極結構之外，還具有一個或多個被基底環繞包覆的一個或多個埋入式閘極結構，因此可提高動態隨機存取記憶體的效能，降低通道電阻，從而提高動態隨機存取記憶體在寫入恢復時間方面的效能。在本發明的另一些實施例中，鰭型結構與基底之間被絕緣結構隔開，使得鰭型結構可以產生較低的空乏層電容(lower depletion layer capacitance)，從而有效提高元件的效能。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

Claims (17)

  1. 一種動態隨機存取記憶體，包括：基底；隔離結構位於所述基底中，所述隔離結構定義出多個主動區域，其沿第一方向排列成一行；埋入式字元線結構，位於所述基底內，沿所述第一方向延伸，跨過所述多個主動區域的部分頂面和所述隔離結構；以及多個第一鰭型結構，位於所述主動區域與所述埋入式字元線結構相交的區域中，沿所述第一方向排列成一行，並被所述埋入式字元線結構環繞包覆。
  2. 如申請專利範圍第1項所述的動態隨機存取記憶體，其中所述埋入式字元線結構包括導體層，所述多個第一鰭型結構被所述導體層環繞包覆。
  3. 如申請專利範圍第2項所述的動態隨機存取記憶體，其中所述埋入式字元線結構更包括多個絕緣結構，位於所述多個第一鰭型結構和所述基底之間。
  4. 如申請專利範圍第3項所述的動態隨機存取記憶體，其中所述埋入式字元線結構的所述導體層覆蓋所述多個第一鰭型結構的表面和側壁以及所述多個絕緣結構的側壁。
  5. 如申請專利範圍第1項所述的動態隨機存取記憶體，更包括多個第二鰭型結構，位於所述多個第一鰭型結構下方，所述多個第一鰭型結構和所述多個第二鰭型結構均位於所述埋入式字元線結構中，被所述埋入式字元線結構環繞包覆。
  6. 一種動態隨機存取記憶體，包括：基底，所述基底中具有第一字元線隧道；以及第一埋入式閘極結構，位於所述第一字元線隧道上方的所述基底中，所述第一埋入式閘極結構的側壁和底面被所述基底包覆，所述第一埋入式閘極結構的頂面被介電層包覆；以及介電材料層，至少覆蓋所述第一字元線隧道的表面。
  7. 如申請專利範圍第6項所述的動態隨機存取記憶體，更包括導體層位於所述第一字元線隧道中，所述介電材料層為閘介電層，且與所述導體層共同組成第二埋入式閘極結構。
  8. 如申請專利範圍第6項所述的動態隨機存取記憶體，其中所述介電材料層填滿所述第一字元線隧道，做為絕緣結構。
  9. 如申請專利範圍第7項所述的動態隨機存取記憶體，在所述基底中更具有第二字元線隧道，位於所述第一字元線隧道下方，且所述第二字元線隧道和所述第一字元線隧道彼此不相通。
  10. 如申請專利範圍第9項所述的動態隨機存取記憶體，更包括第三埋入式閘極結構，位於所述第二字元線隧道中，被所述基底環繞包覆，並且在所述基底中，所述第一埋入式閘極結構、所述第二埋入式閘極結構以及所述第三埋入式閘極結構自上而下排列。
  11. 一種動態隨機存取記憶體的製造方法，包括：提供基底；移除部分所述基底，以使所述基底包括凸部與凹部；保護所述凸部的第一凸出部，移除所述第一凸出部下方的第二凸出部，以在所述基底中形成第一字元線隧道；移除部分所述第一凸出部，以形成閘極溝渠與第一鰭型結構；以及形成第一埋入式閘極結構於所述閘極溝渠中，其中形成所述第一埋入式閘極結構包括形成閘介電層與導體層。
  12. 如申請專利範圍第11項所述之動態隨機存取記憶體的製造方法，其中在形成所述第一埋入式閘極結構的同時，更包括形成第二埋入式閘極結構於所述第一字元線隧道中。
  13. 如申請專利範圍第11項所述之動態隨機存取記憶體的製造方法，其中在形成所述第一埋入式閘極結構之前，更包括形成絕緣結構於所述第一字元線隧道中。
  14. 如申請專利範圍第12項所述之動態隨機存取記憶體的製造方法，其中在形成所述第一字元線隧道之後與移除部分所述第一凸出部之前，更包括保護所述凸部的第三凸出部，移除所述第三凸出部下方的第四凸出部，以在所述基底中形成第二字元線隧道和第二鰭型結構。
  15. 如申請專利範圍第14項所述之動態隨機存取記憶體的製造方法，其中在形成所述第一埋入式閘極結構和所述第二埋入式閘極結構的同時，更包括形成第三埋入式閘極結構於所述第二字元線隧道中，其中形成所述第三埋入式閘極結構包括形成閘介電層與導體層。
  16. 如申請專利範圍第14項所述之動態隨機存取記憶體的製造方法，其中保護所述第三凸出部包括在所述第三凸出部的側壁形成襯層。
  17. 如申請專利範圍第11項所述之動態隨機存取記憶體的製造方法，其中保護所述第一凸出部包括在所述第一凸出部的側壁形成襯層。
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