JP2019029639A - ダイナミックランダムアクセスメモリ及びその製造方法 - Google Patents

ダイナミックランダムアクセスメモリ及びその製造方法 Download PDF

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Abstract

【課題】ダイナミックランダムアクセスメモリと、ダイナミックランダムアクセスメモリの製造方法が提供される。
【解決手段】ダイナミックランダムアクセスメモリは、基板１０と、分離構造９と、埋め込みワード線構造２６と、複数の第１のフィン構造とを含む。分離構造は、基板に設けられ、第１の方向に列状に配置された複数の活性領域３８（凸部）を定義する。埋め込みワード線構造は、基板中に位置し、第１の方向に沿って延び、複数の活性領域と分離構造とを跨ぐ。複数の第１のフィン構造は、複数の活性領域と埋め込みワード線構造との交差領域に位置し、第１の方向に列状に配置され、埋め込みワード線構造により覆い囲まれる。
【選択図】図１５

Description

本発明は、ダイナミックランダムアクセスメモリ及びその製造方法に関する。
ダイナミックランダムアクセスメモリの性能は、その生産量及び、書込み回復時間（ｔＷＲ）やリフレッシュ性能といった関連する仕様に直接影響する。しかし、ダイナミックランダムアクセスメモリの設計サイズが小さくなるにつれ、半導体装置は常に、より高い密度を有するよう開発され、その結果、ダイナミックランダムアクセスメモリの性能が低下する。このため、ダイナミックランダムアクセスメモリの性能を如何に維持又は向上させるかが、当該技術分野の重要な課題である。
本発明の実施形態は、ダイナミックランダムアクセスメモリの性能を向上できる、フィン構造と埋め込みゲート構造を有するダイナミックランダムアクセスメモリを提供する。
本発明の実施形態は、基板と、分離構造と、埋め込みワード線構造と、複数の第１のフィン構造とを含むダイナミックランダムアクセスメモリを提供する。分離構造は基板中に位置し、基板の第１の方向に列状に配置された複数の活性領域を定義する。埋め込みワード線構造は基板中に位置し、第１の方向に沿って延び、複数の活性領域と分離構造を跨ぐ。複数の第１のフィン構造は、活性領域と埋め込みワード線構造との交差領域に位置し、第１の方向に列状に配置され、埋め込みワード線構造により覆い囲まれる。
本発明の実施形態は、基板と、第１の埋め込みゲート構造と、誘電体材料層とを含むダイナミックランダムアクセスメモリを提供する。基板は第１のワード線トンネルを有する。第１の埋め込みゲート構造は、第１のワード線トンネルの上方で基板に位置し、その側壁と底面は基板により覆われ、その上面は誘電体材料層により覆われる。誘電体材料層は、少なくとも第１のワード線トンネルの表面を覆う。
本発明の実施形態は、基板が凸部と凹部を含むよう、基板の一部を除去することを含む、ダイナミックランダムアクセスメモリの製造方法を提供する。凸部の第１の凸部は保護され、基板に第１のワード線トンネルを形成するため、第１の凸部の下方の第２の凸部が除去される。ゲートトレンチと第１のフィン構造を形成するため、第１の凸部の一部が除去される。ゲート誘電体層と導電層を含む第１の埋め込みゲート構造がゲートトレンチに形成される。
上述に基づき、本発明のダイナミックランダムアクセスメモリは、フィン構造と埋め込みゲート構造又は絶縁構造を含む。フィン構造が埋め込みワード線構造に囲まれることから、スイッチング性能の向上とその閾値電圧の低減が可能となり、リフレッシュ性能を向上できる。いくつかの実施形態において、埋め込みゲート構造が基板により囲まれることから、チャネル抵抗が低減でき、本発明のダイナミックランダムアクセスメモリの性能が書き込み回復時間の点で向上できる。他のいくつかの実施形態において、効果的に装置性能を向上させるため、フィン構造がより低い空乏層容量（ｄｅｐｌｅｔｉｏｎ ｌａｙｅｒ ｃａｐａｃｉｔａｎｃｅ）を提供できるよう、フィン構造と基板は絶縁構造により分離される。
本開示の上述の特徴と利点をより理解し易くするため、実施形態は以下に図面を伴い詳細に説明される。
本発明の更なる理解のために図面が付されており、この図面は本明細書に包含され、その一部を構成する。図面は本発明の実施形態を表わし、明細書と共に本発明の原理を説明する。
図１は、本発明によるダイナミックランダムアクセスメモリの製造方法プロセスの上面図である。 図２は、本発明によるダイナミックランダムアクセスメモリの製造方法プロセスの上面図である。 図３は、本発明によるダイナミックランダムアクセスメモリの製造方法プロセスの上面図である。 図４Ａ〜４Ｊは、本発明の第１の実施形態によるダイナミックランダムアクセスメモリの製造方法プロセスの、図１〜３のＡ−Ａ’線における概略断面図である。 図５Ａ〜５Ｊは、本発明の第１の実施形態によるダイナミックランダムアクセスメモリの製造方法プロセスの、図１〜３のＢ−Ｂ’線における概略断面図である。 図６Ａ〜６Ｉは、本発明の第１の実施形態によるダイナミックランダムアクセスメモリの製造方法プロセスの、図１〜３のＣ−Ｃ’線における概略断面図である。 図７Ａ〜７Ｄは、本発明の第２の実施形態によるダイナミックランダムアクセスメモリの製造方法プロセスの、図３のＡ−Ａ’線における概略断面図である。 図８Ａ〜８Ｄは、本発明の第２の実施形態によるダイナミックランダムアクセスメモリの製造方法プロセスの、図３のＢ−Ｂ’線における概略断面図である。 図９Ａ〜９Ｃは、本発明の第２の実施形態によるダイナミックランダムアクセスメモリの製造方法プロセスの、図３のＣ−Ｃ’線における概略断面図である。 図１０Ａ〜１０Ｇは、本発明の第３の実施形態によるダイナミックランダムアクセスメモリの製造方法プロセスの、図３のＡ−Ａ’線における概略断面図である。 図１１Ａ〜１１Ｇは、本発明の第３の実施形態によるダイナミックランダムアクセスメモリの製造方法プロセスの、図３のＢ−Ｂ’線における概略断面図である。 図１２Ａ〜１２Ｆは、本発明の第３の実施形態によるダイナミックランダムアクセスメモリの製造方法プロセスの、図３のＣ−Ｃ’線における概略断面図である。 図１３は、本発明の第１の実施形態によるダイナミックランダムアクセスメモリの３次元図である。 図１４は、本発明の第１の実施形態によるダイナミックランダムアクセスメモリの３次元図である。 図１５は、本発明の第１の実施形態によるダイナミックランダムアクセスメモリの３次元図である。 図１６は、本発明の第２の実施形態によるダイナミックランダムアクセスメモリの３次元図である。 図１７は、本発明の第３の実施形態によるダイナミックランダムアクセスメモリの３次元図である。
下記の各実施形態において、同一の部材符号は同一の装置を表わしており、説明の簡略化のため、その材料と形成方法等は繰り返さない。同一のアルファベットで異なる数字の図（例えば図４Ａ、図５Ａ、図６Ａ）は、同一の工程における異なる切断線による概略断面図を表わし、図１〜３の上面図において、列方向は第１の方向Ｄ１、行方向は第２の方法Ｄ２、上表面に垂直な方向は第３の方向Ｄ３であるが、これに限定されない。
図１〜３は本発明によるダイナミックランダムアクセスメモリの製造方法プロセスの上面図である。図４Ａ〜４Ｊ、図５Ａ〜５Ｊ、図６Ａ〜６Ｉはそれぞれ、第１の実施形態によるダイナミックランダムアクセスメモリの製造方法プロセスの、Ａ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線における概略断面図である。
図１と図４Ａ〜６Ａを参照し、基板１０が提供される。基板１０は、例えば、半導体基板、半導体化合物、又は半導体合金である。例えば、半導体基板はシリコン基板を含んでよい。シリコン基板は、ドープされていないシリコン基板又はドープしたシリコン基板であってよい。ドープしたシリコン基板は、ドープしたＮ型半導体基板又はドープしたＰ型半導体基板であってよい。
図１と図４Ａ〜６Ａを参照し、マスク層１１が基板１０上に形成される。図１は、明確化のため、分離構造９と活性領域８のみを表わしている。マスク層１１の材料は絶縁材料を含み、絶縁材料は、例えば、窒化ケイ素である。マスク層１１の形成方法は、例えば、化学蒸着法、物理蒸着法、スピンコート法、又はこれらの組合せである。次に、活性領域８を定義するため、分離構造９が基板１０中に形成される。分離構造９の材料は絶縁材料を含み、絶縁材料は、例えば、酸化ケイ素である。分離構造９の形成方法は、例えば、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法である。分離構造９が形成されるとき、先ず、マスク層１１をマスクとして、リソグラフィー法とエッチング法を介し、複数の凹部３９が基板に形成される。凹部３９に隣接する基板１０は凸部３８である。言い換えると、基板１０は、凹部３９と凸部３８を有する。第１の方向Ｄ１において、凹部３９と凸部３８は交互に設けられる。分離構造９は凹部３９に満たされ、凸部３８は活性領域８中に位置する。活性領域８はマスク層１１により覆われる。いくつかの実施形態において、分離構造９の表面は基板１０の表面を超えて突出し、マスク層１１の表面と同等の高さとなる。
図１を参照し、いくつかの実施形態において、基板１０の活性領域８は縞状を呈し、アレイ状に配置される。活性領域８の隣接した２つの縦列は、互いの鏡像となるよう配置される。例えば、図１のＲ１とＲ２は、基板１０の２つの活性領域列Ｒ１とＲ２である。活性領域列Ｒ１において、活性領域８の長さ方向と第２の方向Ｄ２は非直交であり、角度θを形成する。活性領域列Ｒ２において、活性領域８の長さ方向と第２の方向Ｄ２は非直交であり、ある角度（１８０°−θ）を形成する。しかし、本発明はこれに限定されず、２つの隣接した活性領域列Ｒ１とＲ２は非鏡像となるよう配置されてもよい。
図４Ａ〜６Ａを参照し、次に、基板１０上にハードマスク層１２が形成される。ハードマスク層１２はマスク層１１と分離構造９を覆う。ハードマスク層１２の材料は、マスク層１１の材料とは異なる。ハードマスク層１２の材料は絶縁材料を含み、絶縁材料は、例えば、酸化ケイ素、窒化ケイ素、又はこれらの組合せである。ハードマスク層１２の形成方法は、例えば、化学蒸着法、物理蒸着法、又はスピンコート法である。次に、パターン化マスク層６が基板１０上に形成される。パターン化マスク層６は、例えば、パターン化フォトレジスト層である。パターン化マスク層６は開口５を有する。開口５は、基板１０上に第１の方向Ｄ１に沿って延びるワード線領域７を露出する（図２）。
図２、４Ａ〜６Ａ、４Ｂ〜６Ｂを参照し、開口５により露出されたワード線領域７中のハードマスク層１２は、パターン化ハードマスク層１２ａを形成するため、パターン化マスク層６をマスクとして用いて除去される。除去方法は、例えば、異方性エッチングといったエッチング法である。パターン化ハードマスク層１２ａは開口１４を有する。開口１４は、ワード線領域７中のマスク層１１と分離構造９を露出する。次に、分離構造９中のトレンチ１３を形成して凸部３８の第１の凸部１０ａを露出するため、ワード線領域７中のマスク層１１と分離構造９の一部が、パターン化マスク層６とパターン化ハードマスク層１２ａをマスクとして用いて除去される。除去方法は、異方性エッチングといったエッチング法である。
図２、４Ｃ〜６Ｃ、４Ｅ〜６Ｅを参照し、パターン化マスク層６が除去される。パターン化マスク層６は、アッシング、湿式除去、又はこれらの組合せにより除去されてもよい。パターン化マスク層６が除去された後、パターン化ハードマスク層１２ａが露出される。パターン化ハードマスク層１２ａの開口１４は、ワード線領域７に交互に配置された分離構造９と活性領域８を露出する。
図２、４Ｃ〜６Ｃ、４Ｅ〜６Ｅを参照し、凸部３８の第１の凸部１０ａが保護され、基板１０中の第１のワード線トンネル１６を形成するため、第１の凸部１０ａの下方の凸部３８の一部（第２の凸部１０ｂ）が除去される。この工程は以下に詳細に説明される。
図２、４Ｃ〜６Ｃ、４Ｅ〜６Ｅを参照し、ライナー１５が、第１の凸部１０ａの側壁に形成される。ライナー１５の材料は、絶縁材料を含む。絶縁材料は、例えば、酸化ケイ素であり、その形成方法は、例えば、熱酸化法である。マスク層１１が窒化ケイ素であるいくつかの実施形態において、この工程では、マスク層１１も酸化され、薄酸化層（図示せず）がマスク層１１の側壁に形成されてもよい。
図１３、４Ｄ〜６Ｄを参照し、分離構造９のトレンチ１３よりも深いトレンチ１３ａを形成して基板１０中の凸部３８の第２の凸部１０ｂを露出するため、パターン化ハードマスク層１２ａとマスク層１１をマスクとして用いて、例えば、エッチング工程を介し、トレンチ１３の下方の分離構造９の一部が除去される。第２の凸部１０ｂは第１の凸部１０ａの下方に位置し、第２の凸部１０ｂの側壁はライナー１５により覆われておらず、露出している（図５Ｄ）。次に、マスク層１１の側壁に形成されている可能性のある薄酸化層を洗浄し除去するため、洗浄処理が行われる。ただし、洗浄処理において、ライナー１５の微小な一部が除去される可能性があるが、ライナー１５の十分な厚さは維持される。洗浄方法は、例えば、湿式エッチングである。
図２と４Ｅ〜６Ｅを参照し、第１の凸部１０ａと基板１０との間のワード線トンネル１６を形成するため、マスク層１１とライナー１５を保護層として用い、第２の凸部１０ｂが除去される。除去方法は、例えば、エッチング法であり、エッチング法は、例えば、乾式エッチング、湿式エッチング、又はこれらの組合せである。
いくつかの実施形態において、ワード線トンネル１６は第１の方向Ｄ１に沿って延びる、トレンチ１３ａに接続する柱状穴である（図５Ｅ）。図４Ｅを参照し、同一の実施形態において、ワード線トンネル１６のＡ−Ａ’線における断面は、楕円形、円形、長方形、正方形、又はこれらの組合せである。図５Ｅ（図２のＢ−Ｂ’線における断面）を参照し、ワード線トンネル１６は、第１の凸部１０ａと基板１０とを分離するため、第１の凸部１０ａと基板１０との間に位置する。ワード線トンネル１６の上面は第１の凸部１０ａの底面であり、ワード線トンネル１６の底面はワード線領域７中の基板１０の表面である。いくつかの実施形態において、ワード線トンネル１６の底面と分離構造９の表面は実質的に同一の高さである。ただし、本発明はこれに限定されない。いくつかの実施形態において、ワード線トンネル１６の上面と底面は平面である。他のいくつかの実施形態において、ワード線トンネル１６の上面と底面は非平面であり、例えば、ｖ形、ｒ形、γ形、ν形、又はこれらの組合せである。いくつかの例示的な実施形態において、ワード線トンネル１６の底面の形状は、上面の鏡像である。
図２、１４、４Ｆ〜６Ｆを参照し、活性領域８中のゲートトレンチ１８を形成するため、ワード線領域７中の第１の凸部１０ａ上のマスク層１１、第１の凸部１０ａの一部、ライナー１５の一部が、パターン化ハードマスク層１２ａをマスクとして用いて、例えば、エッチング法により除去される。ここで、残留した第１の凸部１０ａは、フィン構造１７と呼ばれる。フィン構造１７は、ライナー１５ａを有し、第１の方向Ｄ１に沿って列状に配置される。いくつかの実施形態において、フィン構造１７はナノワイヤフィン構造（ｎａｎｏｗｉｒｅ ｆｉｎ ｓｔｒｕｃｔｕｒｅ）である。図１４を参照し、ワード線領域７内の活性領域８において、（第３の方向Ｄ３で）上から順に、ゲートトレンチ１８、フィン構造１７とそのライナー１５ａ、ワード線トンネル１６、基板１０が配置される。ゲートトレンチ１８は、ワード線トンネル１６とトレンチ１３ａとに接続する。
図４Ｇ〜６Ｇを参照し、次に、パターン化ハードマスク層１２ａが除去される。マスク層１１、ゲートトレンチ１８、ワード線トンネル１６の表面を覆うため、誘電体材料層１９が基板１０上に形成される。ここで、誘電体材料層１９は、ゲート誘電体層１９として用いられる。ゲート誘電体層１９の材料は絶縁材料を含み、絶縁材料は、例えば、酸化ケイ素を含み、その形成方法は、例えば、熱酸化法である。フィン構造１７の上面はゲートトレンチ１８の底面であり、フィン構造１７の下面はワード線トンネル１６の上面であることから、フィン構造１７の上面と下面は共にゲート誘電体層１９により覆われる。フィン構造１７の上面と下面のゲート誘電体層１９と、フィン構造１７の側壁のライナー１５ａは、遮蔽構造２０を形成する。言い換えると、遮蔽構造２０はフィン構造１７を覆い囲む。
図４Ｇ〜６Ｇをさらに参照し、基板１０上に導電層２３が形成される。導電層２３は、単層構造又は多層構造であってよい。導電層２３の材料は、例えば、導電材料であり、導電材料は、例えば、金属、金属合金、金属窒化物、又はこれらの組合せである。金属材料は、例えば、タングステン、アルミニウム、銅、又はこれらの組合せである。金属合金は、例えば、銅アルミ合金である。金属窒化物、例えば、窒化チタン、窒化タンタル、又はこれらの組合せである。いくつかの実施形態において、導電層２３は二層構造であり、その形成方法は、第１の導電層２１と第２の導電層２２を順に形成することを含む。第１の導電層２１は、粘着層又はバリア層として用いられてもよい。第１の導電層２１の材料は、例えば、窒化チタン、窒化タンタルといった金属窒化物である。第２の導電層２２の材料は、例えば、タングステン、アルミニウム、銅、又は銅アルミ合金といった、金属又は金属合金である。導電層２３は、トレンチ１３ａ、ゲートトレンチ１８、ワード線トンネル１６の中に満たされ、分離構造９、フィン構造１７、マスク層１１を覆う。ゲートトレンチ１８において、導電層２３はゲート誘電体層１９の表面を覆う。ワード線トンネル１６において、導電層２３はゲート誘電体層１９により囲まれる（図４Ｇ）。別の一観点から見ると、導電層２３はフィン構造１７を囲む（図５Ｇ）。
図１５、４Ｇ〜６Ｇ、４Ｈ〜６Ｈを参照し、導電層２３ａを形成するため、マスク層１１上及び分離構造９上の導電層２３と、マスク層１１上のゲート誘電体層１９が除去され、ゲートトレンチ１８中及びトレンチ１３ａ中の導電層２３の一部が取り除かれる。導電層２３ａは、第１の導電層２１ａと第２の導電層２２ａを含む。除去方法は、エッチングプロセス、又は化学的機械研磨法及びエッチングプロセスであってよい。
図４Ｈを参照し、ゲートトレンチ１８中の導電層２３ａとゲート誘電体層１９は、第１の埋め込みゲート構造２５ａを形成する。ワード線トンネル１６中の導電層２３ａとゲート誘電体層１９、第２の埋め込みゲート構造２５ｂを形成する。第１の埋め込みゲート構造２５ａの底面と側壁は、基板１０により覆われる。第２の埋め込みゲート構造２５ｂは、基板１０に覆い囲まれる。第１の埋め込みゲート構造２５ａと第２の埋め込みゲート構造２５ｂとの間の基板１０は、フィン構造１７である。
図１５と５Ｈを参照し、ここで、導電層２３ａは埋め込みワード線構造２６として用いられる。埋め込みワード線構造２６は、第１の方向Ｄ１に沿って延び、トレンチ１３ａ、ゲートトレンチ１８、ワード線トンネル１６の中に位置している。フィン構造１７の表面は遮蔽構造２０により覆われており、フィン構造１７は埋め込みワード線構造２６中に位置し、埋め込みワード線構造２６により覆い囲まれる。
図４Ｉ〜６Ｉを参照し、誘電体層２４がトレンチ１３ａとゲートトレンチ１８を満たすよう基板１０上に形成され、誘電体層２４は、埋め込みワード線構造２６、分離構造９、マスク層１１を覆う。誘電体層２４は、単層または二層であってよい。誘電体層２４の材料は、絶縁材料を含む。絶縁材料は、例えば、酸化ケイ素、窒化ケイ素、又はこれらの組合せである。誘電体層２４の形成方法は、例えば、化学蒸着法である。
次に、その他の構成要素が基板１０上に形成される。図３、４Ｊ、５Ｊを参照し、マスク層１１の上方の誘電体層２４及びマスク層１１が除去される。ソース及びドレイン領域３０は、第１の埋め込みゲート構造２５ａの両側の活性領域８において、基板１０中に形成される。ソース及びドレイン領域３０は、イオン注入法を用いて、活性領域８中の基板１０中にドーパントを注入することにより形成されてもよい。次に、誘電体層３６、ビット線コンタクト３３、キャパシタコンタクト３２、ビット線３４、キャパシタ３５が形成される。ビット線３４は、ビット線コンタクト３３を介し、ソース及びドレイン領域３０の一方に電気接続される。キャパシタ３５は、キャパシタコンタクト３２を介し、ソース及びドレイン領域３０の他方に電気接続される。
図３と４Ｊを参照し、本発明の一実施形態によるダイナミックランダムアクセスメモリは、基板１０と、分離構造９と、埋め込みワード線構造２６と、ビット線３４とを含む。埋め込みワード線構造２６は第１の方向Ｄ１に沿って延び、活性領域８と分離構造９を跨ぐ。ビット線３４は第２の方向Ｄ２に沿って延び、分離構造９、活性領域８、埋め込みワード線構造２６を跨ぐ。いくつかの実施形態において、埋め込みワード線構造２６とビット線３４は互いに垂直であるが、これに限定されない。
各埋め込みワード線構造２６の両側における活性領域８は、ビット線コンタクト３３とキャパシタコンタクト３２とを含む。ビット線３４は、ビット線コンタクト３３を介し、活性領域８のソース及びドレイン領域３０の一方に電気接続される。キャパシタ３５は、キャパシタコンタクト３２を介し、活性領域８のソース及びドレイン領域３０の他方に電気接続される。
いくつかの実施形態において、各活性領域８は、２つの埋め込みワード線構造２６により横切られる。さらに、各活性領域８において、２つの埋め込みワード線構造２６の間に位置するソース及びドレイン領域３０は、ビット線コンタクト３３を介し、ビット線３４に電気接続される。各活性領域８において、２つの埋め込みワード線構造２６の外側に位置する２つのソース及びドレイン領域３０は、キャパシタコンタクト３２を介し、キャパシタ３５に電気接続される。つまり、同一の活性領域列Ｒ１／Ｒ２のキャパシタ３５は、第１の方向Ｄ１に沿って２列に配置される。さらに、同一の活性領域列Ｒ１中の２つの隣接した活性領域８の２つの隣接したキャパシタ３５は、隣接した活性領域列Ｒ２中の２つの隣接した活性領域８の２つの隣接したキャパシタ３５と１行に配置される。言い換えると、活性領域列Ｒ１とＲ２上のキャパシタ３５はアレイ状に配置される。別の一観点から見ると、同一の列中のキャパシタ３５とビット線３４は、第１の方向Ｄ１に沿って交互に配置される。同一の行の各キャパシタ３５は、第２の方向Ｄ２に沿って、２つの隣接したビット線３４の間に位置する。
各活性領域８は、２つの埋め込みワード線構造２６と交差する。各交差位置には、１つの埋め込みゲート構造（２５ａ／２５ｂ）と１つのフィン構造１７が存在する。このため、埋め込みゲート構造（２５ａ／２５ｂ）／フィン構造１７は、第１の方向Ｄ１に沿って列状に配置される。各活性領域８において、埋め込みゲート構造（２５ａ／２５ｂ）／フィン構造１７は、活性領域８の長さ方向に沿って配置される。活性領域８の長さ方向は行方向（第２の方向Ｄ２）と垂直ではなく、角度θを形成することから、同一の活性領域列Ｒ１（又はＲ２）中の埋め込みゲート構造（２５ａ／２５ｂ）／フィン構造１７の２つの隣接した列は、互いにずれている。
図４Ｊを参照し、活性領域８において、本実施形態のダイナミックランダムアクセスメモリは、第３の方向Ｄ３に沿って上から、第１の埋め込みゲート構造２５ａと、フィン構造１７と、第２の埋め込みゲート構造２５ｂと、基板１０とを含む。同一の実施形態において、第１の埋め込みゲート構造２５ａは、孤形、半円形、又は半楕円形を呈している。第２の埋め込みゲート構造２５ｂは、円形、楕円形、長方形、正方形、又はこれらの組合せであるが、本発明はこれに限定されない。
上述に基づき、本実施形態のダイナミックランダムアクセスメモリは、フィン構造を有し、埋め込みワード線構造により囲まれることから、装置の性能を向上できる。実施形態は、装置のスイッチング性能を向上し、その閾値電圧（Ｖｔ）を低減し、チャネルドーズ量（ｃｈａｎｎｅｌ ｄｏｓａｇｅ）を低減できることから、リフレッシュ性能を向上できる。さらに、いくつかの実施形態において、第２の埋め込みゲート構造が基板によって完全に覆い囲まれることで、チャネル抵抗を低減し、結果的にその書込み回復時間（ｔＷＲ）の性能が向上する。
図７Ａ〜９Ａ、７Ｃ〜９Ｃは、本発明の別の一実施形態による断面である。図７Ａ〜７Ｄ，８Ａ〜８Ｄ、９Ａ〜９Ｃは、それぞれ、図３のＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線における、本発明の第２の実施形態によるダイナミックランダムアクセスメモリの製造方法プロセスの概略断面図である。本実施形態と前述の実施形態との間の差異は、ワード線トンネル１６中に絶縁構造２７が形成する点にある。詳細は以下に説明される。
図７Ａ〜９Ａを参照し、図４Ｆ〜６Ｆに表された工程によりワード線トンネル１６とゲートトレンチ１８が形成された後、誘電体材料層２７がワード線トンネル１６中に形成される。ここで、誘電体材料層２７は絶縁構造２７とも呼ばれる。絶縁構造２７の材料は、酸化ケイ素、窒化ケイ素、又はこれらの組合せといった、絶縁材料を含む。その形成方法は、例えば、熱酸化法又は化学蒸着法である。いくつかの実施形態において、絶縁材料層が化学蒸着法を用いて基板１０上に堆積される。この絶縁材料層はワード線トンネル１６中に満たされ、その後、ワード線トンネル１６中の絶縁構造２７を形成するため、ワード線トンネル１６の外側の絶縁材料層がエッチング法により除去される。
図７Ａ〜９Ａをさらに参照し、次に、ゲート誘電体層１９がワード線領域７中の活性領域８中に形成される。ゲート誘電体層１９の材料は絶縁材料を含み、絶縁材料は、例えば、酸化ケイ素であり、その形成方法は、例えば、熱酸化法又は化学蒸着法である。いくつかの実施形態において、ゲート誘電体層１９と絶縁構造２７が同時に形成されてもよい。絶縁構造２７は、フィン構造１７と基板１０とを分離する。
さらに図７Ｂ〜９Ｂ、７Ｃ〜９Ｃ、１６を参照し、次に、導電層２３ａと誘電体層２４が、前記と同じ方法により、基板１０上に形成される。導電層２３は、トレンチ１３ａとゲートトレンチ１８を満たし、分離構造９を覆う。ワード線トンネル１６が絶縁構造２７で満たされていることから、導電層２３はワード線トンネル１６を満たすことはない。導電層２３は、フィン構造１７の遮蔽構造２０の上面と側壁と、絶縁構造２７の側壁を覆う。言い換えると、いくつかの実施形態において、導電層２３ａは複数の連続した逆Ｕ字形である（図８Ｂ）。フィン構造１７と絶縁構造２７は、導電層２３ａの逆Ｕ字形の開口に位置し、導電層２３ａと係合する。導電層２３ａの下部（分離構造９に対応）は、フィン構造１７と絶縁構造２７により分離され、連続していない。導電層２３ａと絶縁構造２７は、埋め込みワード線構造２６を形成し、埋め込みワード線構造２６はフィン構造１７を覆い囲む。
次に、図７Ｄと８Ｄを参照し、ソース及びドレイン領域３０、誘電体層３６、ビット線コンタクト３３、キャパシタコンタクト３２、ビット線３４、キャパシタ３５が前記の方法により形成される。
図７Ｄを参照し、本実施形態のダイナミックランダムアクセスメモリは、活性領域８において、第３の方向Ｄ３に沿って上から、第１の埋め込みゲート構造２５ａと、フィン構造１７と、絶縁構造２７と、基板１０とを含む。さらに、キャパシタ３５は、キャパシタコンタクト３２を介し、ソース及びドレイン領域３０の一方に電気接続される。ビット線３４は、ビット線コンタクト３３を介し、ソース及びドレイン領域３０の他方に電気接続される。
図８Ｄを参照し、次に、本実施形態において、フィン構造１７が埋め込みワード線構造２６により覆い囲まれる、埋め込みワード線構造２６の絶縁構造２７は、フィン構造１７と基板１０とを分離するため、フィン構造１７と基板１０との間に位置する。
本実施形態のダイナミックランダムアクセスメモリにおいて、装置性能を効果的に向上させるため、フィン領域が比較的低い空乏層容量を提供できるよう、フィン構造と基板とが絶縁構造によって分離される。
図１０Ａ〜１０Ｇ、１１Ａ〜１１Ｇ、１２Ａ〜１２Ｆは、それぞれ、本発明の第３の実施形態によるダイナミックランダムアクセスメモリの製造方法プロセスの、図３のＡ−Ａ’線、Ｂ−Ｂ’線、Ｃ−Ｃ’線における概略断面図である。本実施形態と第１の実施形態との差異は、２つのワード線トンネル１６ａ、１６ｂが形成される点にある。具体的には、第２のワード線トンネル１６ｂがさらに形成され、第２のワード線トンネル１６ｂ中に第３の埋め込みゲート構造２５ｃが形成される。詳細は以下に説明される。
図１０Ａ〜１２Ａを参照し、本実施形態において、ワード線トンネル１６は第１のワード線トンネル１６ａと呼ばれる。第１の実施形態における図４Ｅ〜６Ｅに対応する方法による第１のワード線トンネル１６ａを形成する工程の後、凸部３８の第１の凸部１０ａと、第１のワード線トンネル１６ａの下方の凸部３８（第３の凸部１０ｃ）が保護され、基板１０中の第２のワード線トンネル１６ｂを形成するため、第３の凸部１０ｃの下方の凸部３８の一部（第４の凸部１０ｄ）が除去される。この工程は以下に詳細に説明される。
図４Ｅ〜６Ｅ、１０Ａ〜１２Ａを参照し、第１の実施形態における図４Ｅ〜６Ｅに対応する方法による第１のワード線トンネル１６ａとトレンチ１３ａを形成する工程の後、トレンチ１３ｂを形成するため、トレンチ１３ａの下方の分離構造９が、パターン化ハードマスク層１２ａとマスク層１１をマスクとして用いて、（エッチング等にて）除去される。トレンチ１３ｂは、トレンチ１３ａよりも深く、基板１０の凸部３８の第３の凸部１０ｃが露出される（図１１Ａ）。次に、ライナー１５ｂが、第３の凸部１０ｃの側壁上に形成される。ライナー１５ｂの材料は絶縁材料を含む。絶縁材料は、例えば、酸化ケイ素である。
図１０Ｂ〜１２Ｂを参照し、トレンチ１３ｂの下方の分離構造９の一部が、トレンチ１３ｃを形成するため、パターン化ハードマスク層１２ａとマスク層１１をマスクとして用いて、除去される。トレンチ１３ｃはトレンチ１３ｂよりも深く、基板１０の凸部３８の第４の凸部１０ｄが露出される。
図１０Ｃ〜１２Ｃを参照し、第３の凸部１０ｃと基板１０との間の第２のワード線トンネル１６ｂを形成するため、第１の凸部１０ａと第３の凸部１０ｃがライナー１５、１５ｂにより保護され、第４の凸部１０ｄが除去される。いくつかの実施形態において、第２のワード線トンネル１６ｂは第１の方向Ｄ１に沿って延びる柱状穴であり、トレンチ１３ｃに接続する。図１０Ｃを参照し、いくつかの実施形態において、Ａ−Ａ’線における第２のワード線トンネル１６ｂの断面は、楕円形、円形、長方形、正方形、又はこれらの組合せである。図１１ＣのＢ−Ｂ’線における断面を参照し、第２のワード線トンネル１６ｂは、第３の凸部１０ｃと基板１０とを分離するため、第３の凸部１０ｃと基板１０との間に位置する。第２のワード線トンネル１６ｂの上面は第３の凸部１０ｃの底面であり、第２のワード線トンネル１６ｂの底面は基板１０の表面である。いくつかの実施形態において、第２のワード線トンネル１６ｂの底面と分離構造９の表面は、実質的に同一の高さである。ただし、本発明はこれに限定されない。いくつかの実施形態において、第２のワード線トンネル１６ｂの上面と底面は平面である。他のいくつかの実施形態において、第２のワード線トンネル１６ｂの上面と底面は非平面であり、例えば、ｖ形、ｒ形、γ形、ν形、又はこれらの組合せである。いくつかの例示的な実施形態において、第２のワード線トンネル１６ｂの底面の形状は、第２のワード線トンネル１６ｂの上面の鏡像である。
図１０Ｄ〜１２Ｄを参照し、ゲートトレンチ１８と第１のフィン構造１７ａを形成するため、第１の凸部１０ａの一部が除去される。言い換えると、除去された後の第１の凸部１０ａは、第１のフィン構造１７ａと呼ばれる。第３の凸部１０ｃは第２のフィン構造１７ｂと呼ばれ、第１のフィン構造１７ａの下方に位置し、第１の方向Ｄ１に沿って列状に配置される。いくつかの実施形態において、第２のフィン構造１７ｂは、ナノワイヤフィン構造である。図１０Ｄを参照し、本実施形態のダイナミックランダムアクセスメモリは、活性領域８において上から、ゲートトレンチ１８と、第１のフィン構造１７ａと、第１のワード線トンネル１６ａと、第２のフィン構造１７ｂと、第２のワード線トンネル１６ｂと、基板１０とを含む。ゲートトレンチ１８、第１のワード線トンネル１６ａ、第２のワード線トンネル１６ｂは、トレンチ１３ｃに接続する。
図１０Ｅ〜１２Ｅを参照し、ゲート誘電体層１９が、ワード線領域７中の活性領域８中に形成される。ゲート誘電体層１９は、ゲートトレンチ１８の側壁と底面、第１のワード線トンネル１６ａの表面、第２のワード線トンネル１６ｂの表面、マスク層１１を覆う。図１１Ｅを参照し、第１のフィン構造１７ａと第２のフィン構造１７ｂの上面と底面は、共にゲート誘電体層１９により覆われる。第１のフィン構造１７ａの上面と下面上のゲート誘電体層１９とライナー１５ａは、第１の遮蔽構造２０ａを形成する。第２のフィン構造１７ｂの上面と下面上のゲート誘電体層１９とライナー１５ｂは、第２の遮蔽構造２０ｂを形成する。第１のフィン構造１７ａは、第１の遮蔽構造２０ａにより覆い囲まれる。第２のフィン構造１７ｂは、第２の遮蔽構造２０ｂにより覆い囲まれる。
図１０Ｅ〜１２Ｅ、１０Ｆ〜１２Ｆを参照し、導電層２３ａと誘電体層２４が基板１０上に形成される。導電層２３ａは、トレンチ１３ｃ、ゲートトレンチ１８、第１のワード線トンネル１６ａ、第２のワード線トンネル１６ｂを満たし、分離構造９を覆い、第１のフィン構造１７ａと第２のフィン構造１７ｂを覆い囲む。ゲートトレンチ１８において、導電層２３ａはゲート誘電体層１９の表面を覆う。第１のワード線トンネル１６ａと第２のワード線トンネル１６ｂにおいて、導電層２３ａはゲート誘電体層１９により覆い囲まれる（図１０Ｅ）。
本実施形態において、導電層２３ａは埋め込みワード線構造２６を形成する。図１７と１１Ｆを参照し、埋め込みワード線構造２６は第１の方向Ｄ１に沿って延び、トレンチ１３ｃ、ゲートトレンチ１８、第１のワード線トンネル１６ａ、第２のワード線トンネル１６ｂの中に位置し、第１のフィン構造１７ａと第２のフィン構造１７ｂを覆い囲む。
図１０Ｆを参照し、ゲートトレンチ１８中の導電層２３ａとゲート誘電体層１９は、第１の埋め込みゲート構造２５ａを形成する。第１のワード線トンネル１６ａ中の導電層２３ａとゲート誘電体層１９は、第２の埋め込みゲート構造２５ｂを形成する。第２のワード線トンネル１６ｂ中の導電層２３ａとゲート誘電体層１９は、第３の埋め込みゲート構造２５ｃを形成する。第１の埋め込みゲート構造２５ａは弧形、半円形、又は半楕円形を呈している。第２の埋め込みゲート構造２５ｂと第３の埋め込みゲート構造２５ｃは、円形、楕円形、長方形、正方形、又はこれらの組合せであり、基板１０により覆い囲まれる。第１のフィン構造１７ａは、第１の埋め込みゲート構造２５ａと第２の埋め込みゲート構造２５ｂとの間に位置する。第２のフィン構造１７ｂは、第２の埋め込みゲート構造２５ｂと第３の埋め込みゲート構造２５ｃとの間に位置する。言い換えると、本実施形態のダイナミックランダムアクセスメモリは、ワード線領域７内の活性領域８中において、第３の方向Ｄ３で上から、誘電体層２４と、第１の埋め込みゲート構造２５ａと、第１のフィン構造１７ａと、第２の埋め込みゲート構造２５ｂと、第２のフィン構造１７ｂと、第３の埋め込みゲート構造２５ｃと、基板１０とを含む。
次に、ソース及びドレイン領域３０において、誘電体層３６、ビット線コンタクト３３、キャパシタコンタクト３２、ビット線３４、キャパシタ３５が、前記の方法により形成されてもよい。
図３、１０Ｇ、１１Ｇを参照し、本実施形態と前記の２つの実施形態との差異は、本実施形態のダイナミックランダムアクセスメモリが、３つの埋め込みゲート構造（２５ａ、２５ｂ、２５ｃ）と、２つのフィン構造（１７ａ、１７ｂ）を有し、装置性能をさらに向上できる点にある。
上述に基づき、本発明のいくつかの実施形態において、ダイナミックランダムアクセスメモリはフィン構造を有し、フィン構造は埋め込みワード線構造により基板から分離される。フィン構造が埋め込みワード線構造により囲まれることから、フィン構造はより好ましいサブスレッショルドスロープ（Ｓｕｂｔｈｒｅｓｈｏｌｄ Ｓｌｏｐｅ）を有し、これによりスイッチング性能が向上でき、且つその閾値電圧が低減できることで、リフレッシュ性能が向上できる。
さらに、本発明のいくつかの実施形態において、ゲートトレンチは埋め込みゲート構造を有し、１つ又は複数の埋め込みゲート構造は基板により覆い囲まれる。このため、ダイナミックランダムアクセスメモリの性能が向上でき、チャネル抵抗が低減でき、ダイナミックランダムアクセスメモリの性能が書き込み回復時間の点で向上できる。本発明の他のいくつかの実施形態において、フィン構造と基板は絶縁構造により分離され、フィン構造はより低い空乏層容量を提供できる。
本発明は上記実施形態において説明されているが、本発明の技術思想から離れることなく、説明された実施形態への改変がされうることは、当業者にとって明白である。従って、本発明の範囲は、上記の詳細説明ではなく、添付の請求項によって定義される。
本発明のダイナミックランダムアクセスメモリとその製造方法は、メモリ装置とその製造方法に適用できる。
５：開口
６：パターン化マスク層
７：ワード線領域
８：活性領域
９：分離構造
１０：基板
１０ａ：第１の凸部
１０ｂ：第２の凸部
１０ｃ：第３の凸部
１０ｄ：第４の凸部
１１：マスク層
１２：ハードマスク層
１２ａ：パターン化ハードマスク層
１３、１３ａ、１３ｂ、１３ｃ：トレンチ
１４：開口
１５、１５ａ、１５ｂ：ライナー
１６：ワード線トンネル
１６ａ：第１のワード線トンネル
１６ｂ：第２のワード線トンネル
１７：フィン構造
１７ａ：第１のフィン構造
１７ｂ：第２のフィン構造
１８：ゲートトレンチ
１９：ゲート誘電体層
２０：遮蔽構造
２０ａ：第１の遮蔽構造
２０ｂ：第２の遮蔽構造
２１、２１ａ：第１の導電層
２２、２２ａ：第２の導電層
２３、２３ａ：導電層
２４：誘電体層
２５ａ：第１の埋め込みゲート構造
２５ｂ：第２の埋め込みゲート構造
２５ｃ：第３の埋め込みゲート構造
２６：埋め込みワード線構造
２７：絶縁構造
３０：ソース及びドレイン領域
３２：キャパシタコンタクト
３３：ビット線コンタクト
３４：ビット線
３５：キャパシタ
３６、３７：誘電体層
３８：凸部
３９：凹部
Ｒ１、Ｒ２：活性領域列

Claims (17)

  1. 基板と、
    前記基板中に位置し、第１の方向に沿って列状に配置された複数の活性領域を定義する、分離構造と、
    前記基板中に位置し、前記第１の方向に沿って延び、前記複数の活性領域と前記分離構造を跨ぐ、埋め込みワード線構造と、
    前記活性領域と前記ワード線構造との交差領域に位置し、前記第１の方向に沿って列状に配置され、前記埋め込みワード線構造により覆い囲まれる、複数の第１のフィン構造と
    を含む
    ダイナミックランダムアクセスメモリ。
  2. 前記埋め込みワード線構造が導電層を含み、前記複数の第１のフィン構造が前記導電層により覆い囲まれる、
    請求項１に記載のダイナミックランダムアクセスメモリ。
  3. 前記埋め込みワード線構造が、前記複数の第１のフィン構造と前記基板との間に位置する複数の絶縁構造をさらに含む、
    請求項２に記載のダイナミックランダムアクセスメモリ。
  4. 前記埋め込みワード線構造の前記導電層が、前記複数の第１のフィン構造の表面と側壁と、前記複数の絶縁構造の側壁とを覆う、
    請求項３に記載のダイナミックランダムアクセスメモリ。
  5. 前記複数の第１のフィン構造の下方に位置する複数の第２のフィン構造をさらに含み、前記複数の第１のフィン構造と前記複数の第２のフィン構造が共に前記埋め込みワード線構造中に位置し、前記埋め込みワード線構造により覆い囲まれる、
    請求項１に記載のダイナミックランダムアクセスメモリ。
  6. 第１のワード線トンネルを有する基板と、
    前記第１のワード線トンネルの上方で前記基板中に位置し、その側壁と底面が前記基板により覆われ、その上面が誘電体層により覆われた、第１の埋め込みゲート構造と、
    前記第１のワード線トンネルの表面を少なくとも覆う、誘電体材料層と
    を含む、
    ダイナミックランダムアクセスメモリ。
  7. 前記第１のワード線トンネル中に位置する導電層をさらに含み、前記誘電体材料層がゲート誘電体層であり、前記誘電体材料層が前記導電層と共に第２の埋め込みゲート構造を形成する、
    請求項６に記載のダイナミックランダムアクセスメモリ。
  8. 前記誘電体材料層が、絶縁構造として、前記第１のワード線トンネルを完全に満たす、
    請求項６に記載のダイナミックランダムアクセスメモリ。
  9. 前記基板が前記第１のワード線トンネルの下方の第２のワード線トンネルをさらに有し、前記第２のワード線トンネルと前記第１のワード線トンネルとが互いに接続しない、
    請求項７に記載のダイナミックランダムアクセスメモリ。
  10. 前記第２のワード線トンネル中に位置し、前記基板により覆い囲まれた、第３の埋め込みゲート構造をさらに含み、前記基板において上から順に、前記第１の埋め込みゲート構造、前記第２の埋め込みゲート構造、前記第３の埋め込みゲート構造が配置された、
    請求項９に記載のダイナミックランダムアクセスメモリ。
  11. 基板を提供することと、
    前記基板が凸部と凹部を含むよう、前記基板の一部を除去することと、
    前記基板中に第１のワード線トンネルを形成するため、前記凸部の第１の凸部を保護し、前記第１の凸部の下方の第２の凸部を除去することと、
    ゲートトレンチと第１のフィン構造を形成するため、前記第１の凸部の一部を除去することと、
    ゲート誘電体層と導電層の形成を含む、前記ゲートトレンチに第１の埋め込みゲート構造を形成することと
    を含む、
    ダイナミックランダムアクセスメモリの製造方法。
  12. 前記第１の埋め込みゲート構造が形成されたとき、前記第１のワード線トンネル中に第２の埋め込みゲート構造を形成することをさらに含む、
    請求項１１に記載のダイナミックランダムアクセスメモリの製造方法。
  13. 前記第１の埋め込みゲート構造が形成される前に、前記第１のワード線トンネル中に絶縁構造を形成することをさらに含む、
    請求項１１に記載のダイナミックランダムアクセスメモリの製造方法。
  14. 前記第１のワード線トンネルが形成された後で且つ前記第１の凸部の一部が除去される前に、前記基板中に第２のワード線トンネルと第２のフィン構造を形成するため、前記凸部の第３の凸部を保護し、前記第３の凸部の下方の前記凸部の第４の凸部を除去することをさらに含む、
    請求項１２に記載のダイナミックランダムアクセスメモリの製造方法。
  15. 前記第１の埋め込みゲート構造と前記第２の埋め込みゲート構造が形成されるとき、前記第２のワード線トンネル中に第３の埋め込みゲート構造を形成することをさらに含み、
    前記第３の埋め込みゲート構造を形成することが、ゲート誘電体層と導電層を形成することを含む、
    請求項１４に記載のダイナミックランダムアクセスメモリの製造方法。
  16. 前記第３の凸部を保護することが、前記第３の凸部の側壁上にライナーを形成することを含む、
    請求項１４に記載のダイナミックランダムアクセスメモリの製造方法。
  17. 前記第１の凸部を保護することが、前記第１の凸部の側壁上にライナーを形成することを含む、
    請求項１１に記載のダイナミックランダムアクセスメモリの製造方法。


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