KR20060118891A - 핀구조의 셀 트랜지스터를 갖는 디램 소자 및 그 제조방법 - Google Patents

핀구조의 셀 트랜지스터를 갖는 디램 소자 및 그 제조방법 Download PDF

Info

Publication number
KR20060118891A
KR20060118891A KR1020050041321A KR20050041321A KR20060118891A KR 20060118891 A KR20060118891 A KR 20060118891A KR 1020050041321 A KR1020050041321 A KR 1020050041321A KR 20050041321 A KR20050041321 A KR 20050041321A KR 20060118891 A KR20060118891 A KR 20060118891A
Authority
KR
South Korea
Prior art keywords
active regions
recesses
main
isolation layer
pair
Prior art date
Application number
KR1020050041321A
Other languages
English (en)
Inventor
김용성
구두훈
이동준
이주용
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050041321A priority Critical patent/KR20060118891A/ko
Publication of KR20060118891A publication Critical patent/KR20060118891A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/36—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being a FinFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

핀구조의 셀 트랜지스터를 갖는 디램 소자 및 그 제조방법을 제공한다. 상기 디램 소자는 반도체기판의 소정영역에 형성되어 상대적으로 돌출된 활성영역들을 한정하는 트렌치 및 상기 트렌치 내에 형성된 소자분리막을 구비한다. 상기 소자분리막의 소정영역에 복수개의 메인 리세스들이 제공된다. 상기 메인 리세스들 각각은 평면도로부터 보여질 때 상기 활성영역들중 서로 인접한 한 쌍의 활성영역들을 가로질러 상기 한 쌍의 활성영역들의 측벽들을 노출시킨다. 상기 메인 리세스들을 채우면서 상기 활성영역들의 상부를 가로지르도록 절연된 워드라인 패턴들이 배치된다. 상기 핀구조의 셀 트랜지스터를 갖는 디램 소자의 제조방법 또한 제공된다.

Description

핀구조의 셀 트랜지스터를 갖는 디램 소자 및 그 제조방법{DRAM device having cell transistor of fin structure and fabrication method thereof}
도 1은 종래 기술에 따른 핀구조의 셀 트랜지스터를 갖는 디램 셀 어레이 영역을 도시한 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ′에 따라 취해진 단면도이다.
도 3은 본 발명의 실시예에 따른 핀구조의 셀 트랜지스터를 갖는 디램 셀 어레이 영역을 도시한 평면도이다.
도 4a 내지 도 9a는 본 발명의 실시예에 따른 핀구조의 셀 트랜지스터를 갖는 디램 소자의 제조방법을 설명하기 위하여 도 3의 Ⅱ-Ⅱ′에 따라 취해진 단면도들이다.
도 4b 내지 도 9b는 본 발명의 실시예에 따른 핀구조의 셀 트랜지스터를 갖는 디램 소자의 제조방법을 설명하기 위하여 도 3의 Ⅲ-Ⅲ′에 따라 취해진 단면도들이다.
도 10은 본 발명의 다른 실시예에 따른 핀구조의 셀 트랜지스터를 갖는 디램셀 어레이 영역을 도시한 평면도이다.
도 11a 내지 도 14a는 본 발명의 다른 실시예에 따른 핀구조의 셀 트랜지스터를 갖는 디램 소자의 제조방법을 설명하기 위하여 도 10의 Ⅳ-Ⅳ′에 따라 취해 진 단면도들이다.
도 11b 내지 도 14b는 본 발명의 다른 실시예에 따른 핀구조의 셀 트랜지스터를 갖는 디램 소자의 제조방법을 설명하기 위하여 도 10의 Ⅴ-Ⅴ′에 따라 취해진 단면도들이다.
본 발명은 반도체소자 및 그의 제조방법에 관한 것으로, 보다 상세하게는 핀구조의 셀 트랜지스터를 갖는 디램 소자 및 그의 제조방법에 관한 것이다.
디램 소자와 같은 반도체 기억소자의 집적도가 증가함에 따라, 셀 트랜지스터가 차지하는 평면적은 점점 감소하고 있다. 그 결과, 집적도는 높이면서 상기 셀 트랜지스터의 채널 면적을 증가시키기 위한 핀구조의 셀 트랜지스터가 소개된 바 있다. 상기 핀구조의 셀 트랜지스터는 활성영역의 상부표면뿐만 아니라 활성영역의 측면에도 채널을 형성시켜 제한된 면적 내에서 유효채널의 폭을 증가시킬 수 있는 핀구조의 활성영역을 갖는다.
도 1은 핀 구조의 셀 트랜지스터들을 채택하는 종래의 디램 소자의 셀 어레이 영역을 도시한 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ′에 따라 취해진 단면도이다.
도 1 및 도 2를 참조하면, 반도체기판의 소정영역 내에 소자분리막(9)이 제공되어 복수개의 활성영역들(1)을 한정한다. 상기 소자분리막(9)은 리세스되어 상기 활성영역들(1)을 상대적으로 돌출시킨다. 그 결과, 상기 활성영역들(1)의 상부 면들 뿐만 아니라 측벽들이 노출된다. 즉, 상기 활성영역들(1)은 핀 형태를 갖는다. 상기 핀형 활성영역들(1)은 도 1의 x축 방향에 평행하도록 배치된다.
상기 핀형 활성영역들(1)의 표면들 상에 게이트 절연막(15)이 제공되고, 상기 게이트 절연막(15)을 갖는 기판 상에 복수개의 워드라인 패턴들(12)이 배치된다. 상기 워드라인 패턴들(12)은 상기 핀형 활성영역들(1)의 상부를 가로지르도록 도 1의 y축 방향에 평행하도록 배치된다. 상기 워드라인 패턴들(12)의 각각은 차례로 적층된 워드라인(10) 및 캐핑막 패턴(11)을 포함할 수 있다. 결과적으로, 상기 워드라인들(10)은 상기 핀형 활성영역들(1)의 상부면들 및 측벽들을 덮도록 배치되어 핀구조의 셀 트랜지스터들의 게이트 전극들의 역할을 한다. 상기 핀구조의 셀 트랜지스터들은 평판형 트랜지스터들에 비하여 높은 누설전류를 보일 수 있다. 따라서, 핀구조의 셀 트랜지스터들을 채택하는 디램 소자의 대기 모드(standby mode)에서, 상기 워드라인들(10)에 0 볼트보다 낮은 음전압이 인가된다.
상술한 종래의 디램 소자에 따르면, 상기 워드라인들(10)이 영역(A) 내에 보여진 바와 같이 상기 핀형 활성영역들(1)의 양 단들의 측벽들에 인접하여 배치된다. 이 경우에, 상기 핀형 활성영역들(1)의 양 단들에 형성되는 n형 소오스/드레인(13)들의 하부의 기판 농도는 대기 모드에서 상기 워드라인들(10)에 인가되는 음전압에 의해 유기되는 정공들에 기인하여 증가할 수 있다. 그 결과, 상기 소오스/드레인(13)들의 접합 누설전류가 증가하여 디램 소자의 리프레쉬 특성을 저하시킨다.
본 발명이 이루고자 하는 기술적 과제는 소오스/드레인의 접합 누설전류를 감소시키기에 적합한 핀구조의 셀 트랜지스터를 갖는 디램 소자 및 그 제조방법을 제공함에 있다.
상기 기술적 과제를 이루기 위한 본 발명의 일 양태에 따르면, 핀구조의 셀 트랜지스터를 갖는 디램 소자의 제조방법이 제공된다. 상기 디램 소자의 제조방법은 반도체기판 내에 활성영역들을 한정하는 트렌치를 형성하고, 상기 트렌치를 채우는 소자분리막을 형성하는 것을 포함한다. 상기 소자분리막의 소정영역들을 선택적으로 식각하여 상기 활성영역들을 가로지르는 메인 리세스들을 형성한다. 상기 메인 리세스들의 각각은 평면도로부터 보여질 때 상기 활성영역들중 서로 인접한 한 쌍의 활성영역들을 가로지르도록 형성된다. 상기 메인 리세스들에 의해 상기 한 쌍의 활성영역들의 측벽들이 노출된다. 상기 메인 리세스들을 갖는 기판 상에 상기 메인 리세스들을 채우면서 상기 활성영역들의 상부를 가로지르는 절연된 워드라인 패턴들을 형성한다.
본 발명의 몇몇 실시예들에서, 상기 디램 소자의 제조방법은 반도체기판 내에 활성영역들을 한정하는 트렌치를 형성하는 것을 포함할 수 있다. 상기 트렌치를 채우는 소자분리막을 형성한다. 상기 소자분리막의 소정영역들을 선택적으로 식각하여 상기 활성영역들을 가로지르는 리세스들을 형성한다. 상기 리세스들 각각은 평면도로부터 보여질 때 상기 활성영역들중 서로 인접한 한 쌍의 활성영역들을 가로지르는 메인 리세스와 상기 메인 리세스 사이의 서브 리세스를 포함하도록 형성된다. 상기 메인 리세스의 폭은 상기 서브 리세스의 폭보다 넓도록 형성된다. 상기 리세스들을 갖는 기판 상에 상기 리세스들을 채우면서 상기 활성영역들의 상부를 가로지르는 절연된 워드라인 패턴들을 형성한다.
상기 기술적 과제를 이루기 위한 본 발명의 다른 양태에 따르면, 핀구조의 셀 트랜지스터를 갖는 디램 소자가 제공된다. 상기 디램 소자는 반도체기판의 소정영역에 형성되어 상대적으로 돌출된 활성영역들을 한정하는 트렌치 및 상기 트렌치 내에 형성된 소자분리막을 구비한다. 상기 소자분리막의 소정영역에 복수개의 메인 리세스들이 제공된다. 상기 메인 리세스들 각각은 평면도로부터 보여질 때 상기 활성영역들중 서로 인접한 한 쌍의 활성영역들을 가로질러 상기 한 쌍의 활성영역들의 측벽들을 노출시킨다. 상기 메인 리세스들을 채우면서 상기 활성영역들의 상부를 가로지르도록 절연된 워드라인 패턴들이 배치된다.
상기 디램 소자는 일 직선 상에 위치하고 상기 일 직선과 평행하도록 배열된 상기 메인 리세스들 사이의 서브 리세스들을 더 포함할 수 있다. 상기 서브 리세스들은 상기 메인 리세스들의 폭보다 작은 폭을 갖는다. 이때, 상기 워드라인 패턴들은 상기 메인 리세스들 및 상기 서브 리세스들을 채우면서 상기 활성영역들의 상부를 가로지르도록 배치될 수 있다.
상기 활성영역들의 양 단부들의 측벽들은 일 직선 상에 배치된 상기 메인 리세스들 사이의 상기 소자분리막과 접할 수 있다.
상기 활성영역들 및 상기 워드라인 패턴들 사이의 교차각도는 평면도로부터 보여질 때 비직각일 수 있다.
상기 활성영역들의 각각은 평면도로부터 보여질 때 상기 메인 리세스들중 한 쌍의 메인 리세스들과 교차하도록 배치될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 3은 본 발명의 실시예에 따른 핀구조의 셀 트랜지스터를 채택하는 디램 셀 어레이 영역의 일부를 도시한 평면도이다. 도 4a 내지 도 10a는 본 발명의 실시예에 따른 핀구조의 셀 트랜지스터를 갖는 디램소자의 제조방법을 설명하기 위하여 도 3의 Ⅱ-Ⅱ′에 따라 취해진 단면도들이다. 또한, 도 4b 내지 도 10b는 도 3의 Ⅲ-Ⅲ′에 따라 취해진 단면도들이다.
도 3, 도4a 및 도 4b를 참조하면, 반도체기판(100) 내에 활성영역(101)을 한정하는 트렌치(107)를 형성한다. 상기 트렌치(107)를 형성하기 위한 과정은, 먼저 상기 반도체기판(100) 상에 패드 산화막 및 패드 질화막을 차례로 형성한다. 상기 패드 질화막 및 패드 산화막을 연속적으로 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 패드 질화막 패턴(105) 및 패드 산화막 패턴(103)을 형성한다. 상기 패드 질화막 패턴(105)을 식각마스크로 사용하여 노출된 상기 반도체기판(100)을 식각하여 상기 활성영역(101)을 한정하는 상기 트렌치(107)를 형성한다. 상기 활성 영역(101)들은 도 3의 평면도로부터 보여진 바와 같이 x축 방향 및 y축 방향에 비평행 하도록 형성될 수 있다.
도 3, 도5a 및 도 5b를 참조하면, 상기 트렌치(107)를 갖는 상기 반도체기판(100)을 열산화시키어 상기 트렌치(107)의 내벽에 열산화막(미도시)을 형성할 수 있다. 상기 열산화 공정은 상기 트렌치(107)를 형성하기 위한 식각공정 동안 상기 반도체기판(100)에 가해진 식각손상을 치유하기 위하여 실시한다.
상기 열산화막을 갖는 반도체기판(100) 상에 상기 트렌치(107)를 채우는 절연막을 형성한다. 상기 패드 질화막 패턴(105)이 노출될 때까지 상기 절연막을 평탄화시키어 상기 트렌치(107) 내에 소자분리막(109)을 형성한다. 상기 절연막을 평탄화시키는 과정은 화학기계적연마(CMP; chemical mechanical polishing)공정을 사용할 수 있다.
도 3, 도6a 및 도 6b를 참조하면, 상기 소자분리막(109)이 형성된 상기 반도체기판(100) 상에 도 3의 y축 방향으로 신장된 바(bar) 형태의 개구부(111a)를 갖는 포토레지스트 패턴(111)을 도포한다. 상기 바(bar) 형태의 개구부(111a)는 서로 인접한 한 쌍의 활성영역(101)들의 상부를 함께 가로지른다. 따라서, 도 3에 도시된 바와 같이 상기 바(bar) 형태의 개구부(111a)는 일 직선 상에 위치한 상기 활성영역(101)들의 단부들 사이의 영역들(B) 내에 제공되지 않는다. 상기 포토레지스트 패턴(111)은 인접한 상기 한 쌍의 활성영역(101)들을 가로지르는 바(bar) 형태의 개구부(111a)를 갖기 때문에, 단일 활성영역(101)을 가로지르는 개구부를 갖는 포토레지스트 패턴에 비해 더욱 정확한 프로파일을 갖도록 포토공정을 수행할 수 있 게 된다.
도 3, 도7a 및 도 7b를 참조하면, 상기 포토레지스트 패턴(111)을 식각마스크로 사용하여 노출된 상기 소자분리막(109)을 선택적으로 식각함으로써 상기 소자분리막(109) 내에 메인 리세스(113a)를 형성한다. 상기 메인 리세스(113a)는 상기 활성영역(101)의 측면들이 노출될 수 있는 정도의 깊이를 갖는다. 상기 메인 리세스(113a)에 의해 상기 한 쌍의 활성영역(101)들의 측벽들이 노출된다. 상기 메인 리세스(113a)의 깊이는 식각공정의 공정 파라미터를 조절함으로써 조절될 수 있다. 이후, 상기 포토레지스트 패턴(111)은 제거된다.
도 3, 도8a 및 도 8b를 참조하면, 상기 노출된 패드 질화막 패턴(105) 및 상기 패드 산화막 패턴(103)을 제거한다. 상기 패드 질화막 패턴(105)은 인산 용액을 사용하여 제거할 수 있다. 상기 패드 산화막 패턴(103)은 불산 용액을 사용하여 제거할 수 있다. 결과적으로, 상기 활성영역(101)의 상부표면이 노출되고, 상기 메인 리세스(113a)에 의하여 상기 활성영역(101)의 측면들의 일부분이 노출되므로 상기 활성영역(101)은 부분적으로 핀구조를 갖는다.
상기 활성영역(101)의 노출된 상부표면 및 측면들을 콘포말하게 덮는 게이트 절연막(115)을 형성한다. 상기 게이트 절연막(115)은 열산화공정에 의해 형성될 수 있다.
도 3, 도9a 및 도 9b를 참조하면, 상기 게이트 절연막(115)이 형성된 상기 반도체기판(100) 상에 게이트 도전막을 형성한다. 상기 게이트 도전막은 폴리실리콘막으로 형성할 수 있다. 상기 게이트 도전막 상에 텅스텐 실리사이드막과 같은 금속 실리사이드막을 형성할 수 있다. 상기 금속 실리사이드막을 형성하기 전에 상기 게이트 도전막을 평탄화시키어 상기 게이트 도전막이 평탄화된 상부면을 갖도록 할 수 있다. 상기 금속 실리사이드막 상에 캐핑 절연막을 더 형성할 수 있다. 상기 캐핑 절연막은 실리콘 질화막으로 형성할 수 있다. 상기 캐핑 절연막, 상기 금속 실리사이드막 및 상기 게이트 도전막을 패터닝하여 캐핑 절연막 패턴(121), 금속 실리사이드막 패턴(119) 및 게이트 도전막 패턴(117)으로 이루어진 워드라인 패턴(123)을 형성한다. 상기 워드라인 패턴(123)의 측벽 상에 스페이서(125)를 형성할 수 있다.
상기 워드라인 패턴(123)은 상기 메인 리세스(113a)를 채우면서 상기 활성영역(101)들의 상부를 도 3의 y축 방향으로 가로지르도록 형성된다. 상기 메인 리세스(113a)가 상기 한 쌍의 활성영역(101)들을 함께 가로지르도록, 상기 활성영역(101)은 도 3의 x축 방향 및 y축 방향 모두와 직교하지 않는 형태로 배열될 수 있다. 본 발명에 의하면, 도 3의 일 직선 상에 위치한 상기 활성영역(101)들의 단부들 사이의 영역(B)의 상기 소자분리막(109)은 상기 메인 리세스(113a)를 갖지 않으므로, 상기 소자분리막(109) 내에는 상기 워드라인 패턴(123)이 형성되지 않는다. 따라서, 종래 기술에서 발생하는 상기 핀구조의 활성영역(101)과 그와 인접한 소자분리막 내에 형성되는 상기 워드라인 패턴(123) 사이의 소오스/드레인 접합 누설전류가 발생하는 현상을 방지할 수 있게 된다.
도 10은 본 발명의 다른 실시예에 따른 핀구조의 셀 트랜지스터를 갖는 디램셀 어레이 영역의 일부를 도시한 평면도이다. 도 11a 내지 도 14a는 도 10의 Ⅳ-Ⅳ ′에 따라 취해진 단면도들이다. 도 11b 내지 도 14b는 도 10의 Ⅴ-Ⅴ′에 따라 취해진 단면도들이다.
도 4a, 도 4b, 도 5a 및 도 5b를 참조하여 상술한 바와 동일한 공정에 의해 트렌치(107)를 갖는 반도체기판(100) 내에 소자분리막(109)을 형성한다.
도 10, 도 11a 및 도 11b를 참조하면, 상기 소자분리막(109)이 형성된 반도체기판(100) 상에 라인(line) 형태의 개구부(111b)를 갖는 포토레지스트 패턴(111)을 도포한다. 그러나, 종래의 라인(line) 형태와는 달리, 상기 개구부(111b)의 폭은 서로 인접한 한 쌍의 활성영역(101)들의 상부를 함께 가로지르는 개구부 부분의 제1 폭(d1)이 상기 소자분리막(109)의 상부를 가로지르는 개구부 부분의 제2 폭(d2)보다 넓도록 형성할 수 있다. 즉, 본 발명의 라인(line) 형태의 개구부는 상술한 실시예에서 설명된 상기 바(bar) 형태의 개구부(111a) 사이가 오픈된 라인(line) 형태의 개구부이되, 상기 바(bar) 형태의 개구부(111a) 사이의 오픈된 개구부의 제2 폭(d2)이 상기(bar) 바 형태의 개구부(111a)의 제1 폭(d1)보다 좁게 형성되도록 한 것과 같다.
도 10, 도 12a 및 도 12b를 참조하면, 상기 포토레지스트 패턴(111)을 식각마스크로 사용하여 노출된 상기 소자분리막(109)을 선택적으로 식각함으로써 상기 소자분리막(109) 내에 리세스(113)를 한정한다. 상기 리세스(113)는 서로 인접한 상기 한 쌍의 활성영역(101)들을 가로지르는 메인 리세스(113a)와 상기 메인 리세스(113a)들 사이의 서브 리세스(113b)로 구성된다. 상기 메인 리세스(113a)는 상기 포토레지스트 패턴(111)의 제1 폭(d1)을 갖는 개구부 부분에 의해 형성된 것이고, 상기 서브 리세스(113b)는 상기 포토레지스트 패턴(111)의 제2 폭(d2)을 갖는 개구부 부분에 의해 형성된 것이다. 이후, 상기 포토레지스트 패턴(111)은 제거된다.
도 10, 도 13a 및 도 13b를 참조하면, 상기 노출된 패드 질화막 패턴(105) 및 상기 패드 산화막 패턴(103)을 제거한다. 결과적으로, 상기 활성영역(101)은 상기 활성영역(101)의 상부표면이 노출되고, 상기 리세스(113)에 의하여 상기 활성영역(101)의 측면들이 노출되어 부분적으로 핀구조를 갖게 된다. 상기 활성영역(101)의 노출된 상부표면 및 측면들을 콘포말하게 덮는 게이트 절연막(115)을 형성한다.
도 10, 도 14a 및 도 14b를 참조하면, 상기 게이트 절연막(115)이 형성된 상기 반도체기판(100) 상에 게이트 도전막, 금속 실리사이드막 및 게이트 캐핑막을 차례로 형성하고 패터닝하여 캐핑 절연막 패턴(121), 금속 실리사이드막 패턴(119) 및 게이트 도전막 패턴(117)으로 이루어진 워드라인 패턴(123)을 형성한다. 상기 워드라인 패턴(123)의 측벽 상에 스페이서(125)를 형성할 수 있다.
상기 워드라인 패턴(123)은 상기 리세스(113)를 채우면서, 상기 핀구조의 활성영역(101)들의 상부를 도 10의 y축 방향으로 가로지른다. 상기 메인 리세스(113a)가 상기 한 쌍의 활성영역(101)들을 함께 가로지르도록, 상기 활성영역(101)은 도 10의 x축 방향 및 y축 방향 모두와 직교하지 않는 형태로 배열될 수 있다. 도 10의 일 직선 상에 위치한 상기 활성영역(101)들의 단부들 사이의 영역(C)의 상기 소자분리막(109)의 상기 서브 리세스(113b) 내에 상기 워드라인 패턴(123)이 형성되지만, 상기 서브 리세스(113b)는 상기 메인 리세스(113a)보다 작은 폭을 갖도록 형성되기 때문에 인접한 상기 활성영역(101)과의 전기적인 영향이 줄어 소오스/ 드레인 접합 누설전류가 발생하는 현상을 감소시킬 수 있다.
도 3, 도 9a 및 도 9b를 다시 참조하여 본 발명의 실시예에 따른 핀구조의 셀 트랜지스터를 갖는 디램 소자의 구조를 설명하기로 한다.
도 3, 도 9a 및 도 9b를 참조하면, 반도체기판(100) 내에 상대적으로 돌출된 활성영역(101)을 한정하는 트렌치(107)가 제공된다. 상기 트렌치(107) 내에 소자분리막(109)이 배치된다. 상기 활성영역(101)들중 서로 인접한 한 쌍의 활성영역(101)들을 가로질러 상기 한 쌍의 활성영역(101)들의 측벽들을 노출시키는 메인 리세스(113a)가 제공된다. 상기 활성영역(101)의 상부표면 및 상기 메인 리세스(113a)에 의해 노출되는 상기 활성영역(101)의 측면들을 콘포말하게 덮는 게이트 절연막(115)이 제공된다. 상기 메인 리세스(113a)를 채우면서 상기 활성영역(101)들의 상부를 가로지르는 워드라인 패턴(123)이 제공된다. 상기 워드라인 패턴(123)은 적층된 게이트 도전막 패턴(117), 금속 실리사이드막 패턴(119) 및 게이트 캐핑막 패턴(121)을 포함할 수 있다. 상기 게이트 도전막 패턴(117)은 평평한 상부면을 가질 수 있다. 상기 게이트 도전막 패턴(117)은 폴리실리콘막 패턴일 수 있다. 상기 금속 실리사이드막 패턴(119)은 텅스텐 실리사이드막 패턴일 수 있다. 상기 게이트 캡핑막 패턴(121)은 실리콘 질화막 패턴일 수 있다. 상기 워드라인 패턴(123)의 측벽에 스페이서(125)가 제공될 수 있다. 상기 워드라인 패턴(123)은 y축 방향으로 종주하도록 배치된다. 상기 활성영역(101)은 도 3의 x축 방향 및 y축 방향 모두와 직교하지 않도록 배치될 수 있다. 본 발명에 의하면, 도 3에 도시된 바와 같이 일 직선 상에 위치한 상기 활성영역(101)들의 단부들 사이의 영역(B)의 상기 소 자분리막(109) 내에는 상기 워드라인 패턴(123)이 배치되지 않아 인접한 상기 활성영역(101)과의 전기적인 영향을 방지하여 소오스/드레인 접합 누설전류를 줄일 수 있다.
도 4, 도 14a 및 도 14b를 다시 참조하여 본 발명의 다른 실시예에 따른 핀구조의 셀 트랜지스터를 갖는 디램소자의 구조를 설명하기로 한다.
도 4, 도 14a 및 도 14b를 참조하면, 상술한 실시예에서와 같은 적층 구조를 갖는다. 다만, 다른 실시예에서는 리세스(113)가 메인 리세스(113a) 및 서브 리세스(113b)로 구성된다. 상기 메인 리세스(113a)는 상기 활성영역(101)들중 서로 인접한 한 쌍의 활성영역(101)들을 가로질러 상기 한 쌍의 활성영역(101)들의 측벽들을 노출시킨다. 상기 서브 리세스(113b)는 일 직선 상에 위치하고 상기 일 직선과 평행하도록 배열된 상기 메인 리세스(113a)들 사이에 제공된다. 상기 서브 리세스(113b)는 상기 메인 리세스(113a)의 폭(d1)보다 작은 폭(d2)을 갖는다. 상기 일 직선의 방향은 도 10의 y축 방향일 수 있다. 상기 메인 리세스(113a) 및 상기 서브 리세스(113b)를 채우면서 상기 활성영역(101)들의 상부를 가로지르도록 워드라인 패턴(123)이 배치된다. 다른 실시예에서는 상기 소자분리막(109)의 상기 서브 리세스(113b) 내에 상기 워드라인 패턴(123)이 배치된다. 그러나, 상기 서브 리세스(113b) 내에 배치된 상기 워드라인 패턴(123)의 폭(d2)은 상기 메인 리세스(113a) 내에 배치된 상기 워드라인 패턴(123)의 폭(d1)보다 작기 때문에, 인접한 활성영역(101)과의 전기적인 영향이 줄어들고, 결과적으로 소오스/드레인 접합 누설전류를 줄일 수 있게 된다.
상기와 같이 이루어진 본 발명에 의하면, 핀구조의 활성영역의 양단과 인접한 게이트 패턴 사이의 전기적인 영향을 최소화시켜 디램 소자의 소오스/드레인 접합 누설전류 및 문턱전압 감소를 방지할 수 있게 된다. 또한, 상기 효과를 효율적으로 나타내기 위하여 활성영역의 배치를 달리함으로써 제조공정이 용이하도록 할 수 있다.

Claims (7)

  1. 반도체기판의 소정영역에 형성되어 상대적으로 돌출된 활성영역들을 한정하는 트렌치;
    상기 트렌치 내에 형성된 소자분리막;
    상기 소자분리막의 소정영역에 제공되되, 그들의 각각은 평면도로부터 보여질 때 상기 활성영역들중 서로 인접한 한 쌍의 활성영역들을 가로질러 상기 한 쌍의 활성영역들의 측벽들을 노출시키는 복수개의 메인 리세스들; 및
    상기 메인 리세스들을 채우면서 상기 활성영역들의 상부를 가로지르는 절연된 워드라인 패턴들을 포함하는 디램 소자.
  2. 제 1 항에 있어서,
    일 직선 상에 위치하고 상기 일 직선과 평행하도록 배열된 상기 메인 리세스들 사이의 서브 리세스들을 더 포함하되, 상기 서브 리세스들은 상기 메인 리세스들의 폭보다 작은 폭을 갖고, 상기 워드라인 패턴들은 상기 메인 리세스들 및 상기 서브 리세스들을 채우면서 상기 활성영역들의 상부를 가로지르도록 배치된 것을 특징으로 하는 디램 소자.
  3. 제 1 항에 있어서,
    상기 활성영역들의 양 단부들의 측벽들은 일 직선 상에 배치된 상기 메인 리 세스들 사이의 상기 소자분리막과 접하는 것을 특징으로 하는 디램 소자.
  4. 제 1 항에 있어서,
    상기 활성영역들 및 상기 워드라인 패턴들 사이의 교차각도는 평면도로부터 보여질 때 비직각인 것을 특징으로 하는 디램 소자.
  5. 제 1 항에 있어서,
    상기 활성영역들의 각각은 평면도로부터 보여질 때 상기 메인 리세스들중 한 쌍의 리세스들과 교차하는 것을 특징으로 하는 디램 소자.
  6. 반도체기판 내에 활성영역들을 한정하는 트렌치를 형성하고,
    상기 트렌치를 채우는 소자분리막을 형성하고,
    상기 소자분리막의 소정영역들을 선택적으로 식각하여 상기 활성영역들을 가로지르는 메인 리세스들을 형성하되, 상기 메인 리세스들의 각각은 평면도로부터 보여질 때 상기 활성영역들중 서로 인접한 한 쌍의 활성영역들을 가로지르도록 형성되어 상기 한 쌍의 활성영역들의 측벽들을 노출시키고,
    상기 메인 리세스들을 갖는 기판 상에 상기 메인 리세스들을 채우면서 상기 활성영역들의 상부를 가로지르는 절연된 워드라인 패턴들을 형성하는 것을 포함하는 디램 소자의 제조방법.
  7. 반도체기판 내에 활성영역들을 한정하는 트렌치를 형성하고,
    상기 트렌치를 채우는 소자분리막을 형성하고,
    상기 소자분리막의 소정영역들을 선택적으로 식각하여 상기 활성영역들을 가로지르는 리세스들을 형성하되, 상기 리세스들 각각은 평면도로부터 보여질 때 상기 활성영역들중 서로 인접한 한 쌍의 활성영역들을 가로지르는 메인 리세스와 상기 메인 리세스 사이의 서브 리세스를 포함하도록 형성하고, 상기 메인 리세스의 폭이 상기 서브 리세스의 폭보다 넓도록 형성하고,
    상기 리세스들을 갖는 기판 상에 상기 리세스들을 채우면서 상기 활성영역들의 상부를 가로지르는 절연된 워드라인 패턴들을 형성하는 것을 포함하는 디램 소자의 제조방법.
KR1020050041321A 2005-05-17 2005-05-17 핀구조의 셀 트랜지스터를 갖는 디램 소자 및 그 제조방법 KR20060118891A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050041321A KR20060118891A (ko) 2005-05-17 2005-05-17 핀구조의 셀 트랜지스터를 갖는 디램 소자 및 그 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050041321A KR20060118891A (ko) 2005-05-17 2005-05-17 핀구조의 셀 트랜지스터를 갖는 디램 소자 및 그 제조방법

Publications (1)

Publication Number Publication Date
KR20060118891A true KR20060118891A (ko) 2006-11-24

Family

ID=37705829

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050041321A KR20060118891A (ko) 2005-05-17 2005-05-17 핀구조의 셀 트랜지스터를 갖는 디램 소자 및 그 제조방법

Country Status (1)

Country Link
KR (1) KR20060118891A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8836046B2 (en) 2012-11-30 2014-09-16 Samsung Electronics Co., Ltd. Semiconductor devices including protruding insulation portions between active fins
KR20190014440A (ko) * 2017-08-02 2019-02-12 윈본드 일렉트로닉스 코포레이션 다이내믹 랜덤 액세스 메모리 및 그 제조 방법

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8836046B2 (en) 2012-11-30 2014-09-16 Samsung Electronics Co., Ltd. Semiconductor devices including protruding insulation portions between active fins
US9419077B2 (en) 2012-11-30 2016-08-16 Samsung Electronics Co., Ltd. Semiconductor devices including protruding insulation portions between active fins
US9627483B2 (en) 2012-11-30 2017-04-18 Samsung Electronics Co., Ltd. Semiconductor devices including protruding insulation portions between active fins
US10319814B2 (en) 2012-11-30 2019-06-11 Samsung Electronics Co., Ltd. Semiconductor devices including protruding insulation portions between active fins
US10861934B2 (en) 2012-11-30 2020-12-08 Samsung Electronics Co., Ltd. Semiconductor devices including protruding insulation portions between active fins
US11955517B2 (en) 2012-11-30 2024-04-09 Samsung Electronics Co., Ltd. Semiconductor devices including protruding insulation portions between active fins
KR20190014440A (ko) * 2017-08-02 2019-02-12 윈본드 일렉트로닉스 코포레이션 다이내믹 랜덤 액세스 메모리 및 그 제조 방법
US10636796B2 (en) 2017-08-02 2020-04-28 Winbond Electronics Corp. Dynamic random access memory and method of fabricating the same

Similar Documents

Publication Publication Date Title
KR100739653B1 (ko) 핀 전계 효과 트랜지스터 및 그 제조 방법
KR100843715B1 (ko) 반도체소자의 콘택 구조체 및 그 형성방법
KR101471858B1 (ko) 바 타입의 액티브 패턴을 구비하는 반도체 장치 및 그 제조방법
KR100675285B1 (ko) 수직 트랜지스터를 갖는 반도체소자 및 그 제조방법
USRE48246E1 (en) Method for manufacturing a transistor of a semiconductor memory device
KR100763337B1 (ko) 매립 게이트 라인을 갖는 반도체소자 및 그 제조방법
US8981467B2 (en) Semiconductor device having vertical-type channel
KR100618819B1 (ko) 오버레이 마진이 개선된 반도체 소자 및 그 제조방법
JP5247014B2 (ja) ５チャネルのフィントランジスタ及びその製造方法
JP2011129771A (ja) 半導体装置及びその製造方法
JP2013149686A (ja) 半導体装置
KR100275551B1 (ko) 반도체 메모리 장치의 콘택 형성 방법
JP2011159760A (ja) 半導体装置の製造方法及び半導体装置
JP3238066B2 (ja) 半導体記憶装置およびその製造方法
JP2009094275A (ja) 半導体装置およびその製造方法
KR20230094338A (ko) 반도체 소자의 제조 방법
JP4470188B2 (ja) 半導体装置の製造方法
KR100753125B1 (ko) 새들형 핀 트랜지스터 제조방법
KR20060118891A (ko) 핀구조의 셀 트랜지스터를 갖는 디램 소자 및 그 제조방법
US6872994B2 (en) Semiconductor device having an active region whose width varies
WO2014126214A1 (ja) 半導体装置
JP2009009988A (ja) 半導体装置及びその製造方法
KR100929634B1 (ko) 반도체 소자 및 그 제조방법
TWI839019B (zh) 使用增強圖案化技術製造半導體裝置的方法
KR20070038225A (ko) 반도체 장치의 제조 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid