CN115116967A - 半导体结构及其制备方法、半导体装置 - Google Patents

Abstract

本公开实施例提供一种半导体结构及其制备方法、半导体装置。该方法包括：提供衬底，在衬底中形成浅沟槽隔离，在浅沟槽隔离之间形成有源区；在衬底中形成沿第一方向延伸并在第二方向上间隔分布的多个字线结构，字线结构穿过有源区和浅沟槽隔离，其中，第一方向和第二方向不平行；去除位于字线结构顶部的部分第一绝缘层，形成沿第一方向延伸的第一沟槽，第一沟槽的侧壁露出部分有源区；对裸露于第一沟槽侧壁的有源区进行外延生长，形成外延层；向第一沟槽的剩余空间填充第二绝缘层。本公开实施例的制备方法能够扩大有源区的接触面积，改善半导体结构的电学性能。

Description

半导体结构及其制备方法、半导体装置

技术领域

本公开涉及半导体制造技术领域，尤其涉及一种半导体结构及其制备方法、半导体装置。

背景技术

随着半导体器件密度的增加，动态随机存储器(Dynamic Random Access Memory，简称：DRAM)的特征尺寸逐渐缩小。对于50nm及以下制程的DRAM，为了减少栅极占用晶体管的面积，DRAM的字线广泛使用埋入式字线(Buried Wordline)，埋入式字线的使用极大减少了字线对有源区的占用面积(相对于非埋入式字线，埋入式字线对有源区面积的占用减少40％～60％)。但随着半导体技术的发展，将半导体器件微型化仍然成为一种目标，半导体器件的尺寸进一步缩小，同时对其电学性能的要求也越来越高。因此，目前仍需在缩小半导体器件的尺寸的同时，还需提高其电学性能。

在所述背景技术部分公开的上述信息仅用于加强对本公开的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的相关技术的信息。

发明内容

本公开的一个目的在于提供一种半导体结构的制备方法，在半导体结构的尺寸缩小的情况下，仍然能够确保有源区具有充足的接触面积，改善了半导体结构的电学性能。

本公开另外的目的在于提供一种半导体结构和装置，具有微缩的尺寸，并在有源区具有较大的接触面积，提高半导体结构与装置的电学性能。

根据本公开的一方面，提供一种半导体结构的制备方法，包括：提供衬底，在所述衬底中形成浅沟槽隔离，在所述浅沟槽隔离之间形成有源区；在所述衬底中形成沿第一方向延伸并在第二方向上间隔分布的多个字线结构，所述字线结构穿过所述有源区和所述浅沟槽隔离，其中，所述第一方向和所述第二方向不平行；去除位于所述字线结构顶部的部分第一绝缘层，形成沿所述第一方向延伸的第一沟槽，所述第一沟槽的侧壁露出部分所述有源区；对裸露于所述第一沟槽侧壁的所述有源区进行外延生长，形成外延层；向所述第一沟槽的剩余空间填充第二绝缘层。

根据本公开的一些实施例，在所述衬底中形成沿第一方向延伸并在第二方向上间隔分布的多个字线结构，包括：在所述衬底中形成沿第一方向延伸并在第二方向间隔分布的多个字线沟槽；在所述字线沟槽的侧壁形成介电层；在形成有所述介电层的字线沟槽中形成导电层，且所述导电层的顶表面低于所述字线沟槽的顶端；在所述导电层上形成所述字线绝缘层，所述字线绝缘层的顶表面不低于所述字线沟槽的顶端；其中，所述介电层和所述字线绝缘层形成所述第一绝缘层。

根据本公开的一些实施例，去除位于所述字线结构顶部的部分第一绝缘层，包括：沿所述第一方向去除部分所述字线绝缘层，露出所述介电层；去除露出的所述介电层，形成所述第一沟槽。

根据本公开的一些实施例，所述字线绝缘层和所述介电层的材质不同。

根据本公开的一些实施例，去除所述字线绝缘层采用的工艺和去除所述介电层采用的工艺各自独立地为湿法蚀刻工艺。

根据本公开的一些实施例，所述第一沟槽的在所述第二方向上的尺寸为30～45nm。

根据本公开的一些实施例，所述第一沟槽在所述外延层处的沿第二方向上的尺寸为10～15nm。

根据本公开的一些实施例，形成穿过所述有源区的所述字线结构后，所述有源区形成位线接触区和电容接触区，所述位线接触区和所述电容接触区位于所述字线结构的两侧，所述外延层形成为所述位线接触区和所述电容接触区的一部分，相邻的所述位线接触区和所述电容接触区的间隔距离为10～15nm。

根据本公开的一些实施例，所述外延生长为单晶硅外延生长。

根据本公开的一些实施例，所述第二绝缘层的材质与所述字线绝缘层的材质相同。

根据本公开的另一方面，提供一种半导体结构，包括：衬底，具有浅沟槽隔离和有源区，所述有源区位于所述浅沟槽隔离之间；多个字线结构，位于所述衬底中，所述字线结构沿第一方向延伸并沿第二方向间隔分布，所述字线结构穿过所述有源区和所述浅沟槽隔离，其中，所述第一方向和所述第二方向不平行；所述字线结构的顶部具有第一绝缘层，所述第一绝缘层的顶表面低于所述有源区的顶表面和所述浅沟槽隔离的顶表面，使得所述字线结构上方具有沿所述第一方向延伸的第一沟槽，所述第一沟槽的侧壁在对应于所述有源区的位置具有自所述有源区外延生长的外延层；第二绝缘层，位于所述第一沟槽的剩余空间。

根据本公开的一些实施例，所述有源区具有位线接触区和电容接触区，所述位线接触区和所述电容接触区位于所述字线结构的两侧，位于所述位线接触区和所述电容接触区之间的所述第二绝缘层在所述第二方向上的尺寸为10～15nm。

根据本公开的一些实施例，位于所述浅沟槽隔离之间的所述第二绝缘层在所述第二方向上的尺寸为30nm～45nm。

根据本公开的一些实施例，所述第二绝缘层的顶表面与所述有源区的顶表面平齐。

根据本公开的一些实施例，所述外延层为单晶硅的外延层。

根据本公开的另一方面，提供一种半导体装置，包括上述实施例所述的半导体结构。

由上述技术方案可知，本公开具备以下优点和积极效果中的至少之一：

本公开实施例中，通过形成第一沟槽去除字线结构顶部的部分第一绝缘层，减小了字线结构对有源区的占用面积，通过对裸露于第一沟槽侧壁的有源区进行外延生长，扩大了有源区与位线接触结构及电容接触结构的接触面积，因此，在半导体结构的尺寸缩小的情况下，仍然能够确保位线接触结构、电容接触结构分别与有源区具有充足的接触面积，改善了半导体结构的电学性能。

附图说明

通过参照附图详细描述其示例实施方式，本公开的上述和其它特征及优点将变得更加明显。

图1为本公开实施例示出的半导体结构的制备方法的流程图；

图2为本公开实施例示出的半导体结构的俯视图；

图3为沿图2中A-A的剖视图；

图4为沿图2中B-B的剖视图；

图5为本公开实施例示出的形成第一沟槽的半导体结构的俯视图；

图6为沿图5中A-A的剖视图；

图7为沿图5中B-B的剖视图；

图8为本公开实施例示出的形成外延层的半导体结构的俯视图；

图9为沿图8中A-A的剖视图；

图10为沿图8中B-B的剖视图；

图11为本公开实施例示出的填充第二绝缘层的半导体结构的俯视图；

图12为沿图11中A-A的剖视图；

图13为沿图11中B-B的剖视图。

附图标记说明：

1、衬底；2、浅沟槽隔离；3、有源区；31、外延层；4、字线结构；40、第一绝缘层；41、介电层；42、导电层；43、字线绝缘层；44、功函数层；5、第二绝缘层；X、第一方向；Y、第二方向；G1、第一沟槽；d1、第一尺寸；d2、第二尺寸；S1、位线接触区；S2、电容接触区。

具体实施方式

现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开将全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。

在对本公开的不同示例性实施方式的下面描述中，参照附图进行，附图形成本公开的一部分，并且其中以示例方式显示了可实现本公开的多个方面的不同示例性结构。应理解的是，可以使用部件、结构、示例性装置、系统和步骤的其他特定方案，并且可在不偏离本公开范围的情况下进行结构和功能性修改。而且，虽然本说明书中可使用术语“之上”、“之间”、“之内”等来描述本公开的不同示例性特征和元件，但是这些术语用于本文中仅出于方便，例如根据附图中的示例的方向。本说明书中的任何内容都不应理解为需要结构的特定三维方向才落入本公开的范围内。此外，权利要求书中的术语“第一”、“第二”等仅作为标记使用，不是对其对象的数字限制。

附图中所示的流程图仅是示例性说明，不是必须包括所有的内容和操作/步骤，也不是必须按所描述的顺序执行。例如，有的操作/步骤还可以分解，而有的操作/步骤可以合并或部分合并，因此实际执行的顺序有可能根据实际情况改变。

另外，在本公开的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。“上方”和“下方”是表示方位的技术术语，该技术术语仅仅是为了描述更加清楚，不具有限定作用。

根据本公开的一方面，提供了一种半导体结构的制备方法。如图1至图13所示。其中，图1示出了本公开实施例的半导体结构的制备方法的流程图，图2至图13示出了在该制备方法中的半导体结构的示意图。如图1所示，本公开实施例的半导体结构的制备方法包括步骤S200～S1000。

步骤S200：提供衬底1，在衬底1中形成浅沟槽隔离2，在浅沟槽隔离2之间形成有源区3。

步骤S400：在衬底1中形成沿第一方向X延伸并在第二方向Y上间隔分布的多个字线结构4，字线结构4穿过有源区3和浅沟槽隔离2，其中，第一方向X和第二方向Y不平行。

步骤S600：去除位于字线结构4顶部的部分第一绝缘层40，形成沿第一方向X延伸的第一沟槽G1，第一沟槽G1的侧壁露出部分有源区3。

步骤S800：对裸露于第一沟槽G1侧壁的有源区3进行外延生长，形成外延层31。

步骤S1000：向第一沟槽G1的剩余空间填充第二绝缘层5。

本公开实施例中，通过形成第一沟槽G1去除字线结构4顶部的部分第一绝缘层40，减小了字线结构4对有源区3的占用面积，通过对裸露于第一沟槽G1侧壁的有源区3进行外延生长，扩大了有源区3与位线接触结构及电容接触结构的接触面积，因此，在半导体结构的尺寸缩小的情况下，仍然能够确保位线接触结构、电容接触结构分别与有源区3具有充足的接触面积，改善了半导体结构的电学性能。

下面对本公开实施例的半导体结构的制备方法进行详细的描述。

步骤S200：提供衬底1，在衬底1中形成浅沟槽隔离2，在浅沟槽隔离2之间形成有源区3。

如图2所示，本公开实施例的衬底1的材料可以为硅、碳化硅、氮化硅、绝缘体上硅、绝缘体上层叠硅、绝缘体上层叠锗化硅、绝缘体上层锗化硅或绝缘体上层锗等，此处不做特殊限定。在一些实施例中，衬底1的材料可以为单晶硅。

一些实施方式中，向衬底1中注入一定浓度的掺杂粒子以改变其电学参数，形成有源区3，因此，有源区3并非是一个平面区域，在垂直于衬底1的方向上，其具有一定的厚度，如剖视图中所示。关于注入工艺以及掺杂粒子，本领域技术人员可以根据实际情况选择，此处不再详细描述。有源区3通过浅沟槽隔离2彼此间隔。

在衬底1中掺杂粒子后，可以在衬底1中通过蚀刻工艺形成浅沟槽，浅沟槽之间的衬底1形成为有源区3。向浅沟槽隔离2中沉积绝缘材料，形成浅沟槽隔离2。在一些实施例中，浅沟槽隔离2的材料可以是氧化硅、氮化硅中的至少一种。

步骤S400：在衬底1中形成沿第一方向X延伸并在第二方向Y上间隔分布的多个字线结构4，字线结构4穿过有源区3和浅沟槽隔离2，其中，第一方向X和第二方向Y不平行。

如图2所示，定义第一方向X和第二方向Y，便于对半导体结构进行描述。可以理解为，第一方向X和第二方向Y在同一平面内，且第一方向X和第二方向Y之间具有夹角，在一些实施例中，第一方向X和第二方向Y之间的夹角为90°。

在一些实施例中，如图2至图4所示，其示出了形成字线结构4的半导体结构的示意图。其中，在衬底1中形成沿第一方向X延伸并在第二方向Y上间隔分布的多个字线结构4包括如下步骤S401～S404。

步骤S401：在衬底1中形成沿第一方向X延伸并在第二方向Y间隔分布的多个字线沟槽。

在衬底1上方形成掩膜，掩膜具有字线沟槽图案，根据字线沟槽图案，可以通过湿法蚀刻工艺在衬底1中形成字线沟槽，可以利用浓硫酸和双氧水作为蚀刻剂，通过调整蚀刻剂的浓度以及蚀刻时间，可以控制蚀刻程度，进而控制字线沟槽的宽度与深度。

步骤S402：在字线沟槽的侧壁形成介电层41。

形成字线沟槽后，利用沉积工艺在字线沟槽的侧壁上形成具有一定厚度的介电层41。在一些实施例中，介电层41的材质可以为氧化硅。介电层41可以将字线结构4与有源区3绝缘隔离，且介电层41的顶端与字线沟槽的顶端平齐。

步骤S403：在形成有介电层41的字线沟槽中形成导电层42，且导电层42的顶表面低于字线沟槽的顶端。

在形成介电层41的字线沟槽中填充导电材料，形成导电层42。可以利用沉积工艺进行填充。沉积工艺可以是化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺，此处不做特殊限定。在字线沟槽中填充导电材料后，回蚀刻该导电材料，使导电材料的顶表面低于字线沟槽的顶端，形成导电层42，以便于在后续工艺中继续在字线沟槽中填充字线绝缘层43。

在一些实施例中，导电层42的材质可以为金属、含金属化合物和导电掺杂半导体材料中的至少一种。其中，金属材料可以为钨、钛、镍、铝、铂、钌，含金属化合物可以为金属硅化物、金属氮化物、金属碳化物，导电掺杂半导体材料可以为导电掺杂硅、导电掺杂锗等。本领域技术人员可以根据实际需求选择，此处不做特殊限定。

在一些实施例中，在形成导电层42之前，还可以在介电层41的表面形成功函数层44。功函数层44的材质可以为金属氮化物，如氮化钛。形成功函数层44之后，在字线沟槽中填充导电材料，形成导电层42。可以通过回蚀刻工艺去除部分功函数层44和导电层42，使得功函数层44的顶端和导电层42的顶端平齐，且二者的顶端均低于字线沟槽的顶端。

步骤S404：在导电层42上形成字线绝缘层43，字线绝缘层43的顶表面不低于字线沟槽的顶端；其中，介电层41和字线绝缘层43形成第一绝缘层40。

可以利用沉积工艺在导电层42上形成字线绝缘层43。在一些实施例中，字线绝缘层43的材质可以是氧化硅或氮化硅。沉积工艺结束后，可以利用蚀刻工艺或者化学机械研磨工艺去除多余的字线绝缘层43，使字线绝缘层43的顶表面与有源区3的顶表面平齐，便于后续工艺的进行。这样就形成了字线结构4。其中，由于介电层41与字线绝缘层43均为绝缘材料，二者共同形成了字线结构4的第一绝缘层40，以与其他导电结构绝缘隔离，避免互相影响。

在一些实施例中，介电层41的材质与字线绝缘层43的材质不同，如介电层41的材质可以为二氧化硅，字线绝缘层43的材质可以为氮化硅，使二者具有不同的介电常数。

步骤S600：去除位于字线结构4顶部的部分第一绝缘层40，形成沿第一方向X延伸的第一沟槽G1，第一沟槽G1的侧壁露出部分有源区3。

如图5至图7所示，去除位于字线结构4顶部的部分第一绝缘层40包括：沿第一方向X去除部分字线绝缘层43，露出介电层41；去除露出的介电层41，形成第一沟槽G1。

具体地，去除字线绝缘层43采用的工艺和去除介电层41采用的工艺可以各自独立地为湿法蚀刻工艺。在一些实施例中，可以通过湿法蚀刻工艺先去除一定厚度的字线绝缘层43，该厚度为在垂直于衬底1的方向上的尺寸。该厚度也为第一沟槽G1的深度。可以采用湿法蚀刻工艺去除该部分字线绝缘层43。在一些实施例中，字线绝缘层43和介电层41的材质不同，蚀刻剂对不同的材质具有不同的蚀刻选择性，因此，在去除部分字线绝缘层43时，会保留介电层41，需进一步去除介电层41，去除的该部分介电层41在垂直于衬底1的方向上的尺寸与去除的字线绝缘层43的厚度相同，以形成第一沟槽G1。在一些实施例中，可以通过湿法蚀刻工艺，选择适合去除该介电层41的蚀刻剂，或者，也可以通过湿法剥离工艺去除该介电层41，只要能够去除该介电层41并且不会损伤到半导体结构的其他部位即可，此处不做特殊限定。

如图5所示，字线结构4沿第一方向X延伸，有源区3的延伸方向与第一方向X具有一定的夹角，该夹角小于90°，因此，本公开实施例的字线结构4会穿过有源区3的部分。也就是说，形成的第一沟槽G1也会穿过该有源区3，由于去除了字线结构4的部分介电层41和部分字线绝缘层43，因此有源区3的裸露于第一沟槽G1的部分，形成第一沟槽G1的侧壁的一部分。

在一些实施例中，第一沟槽G1的在第二方向Y上的尺寸为30～45nm。具体地，除了上述两个端值外，该尺寸还可以是32nm、35nm、38nm、40nm、42nm、44nm，此处不做特殊限定。

步骤S800：对裸露于第一沟槽G1侧壁的有源区3进行外延生长。

如图8至图10所示，对第一沟槽G1侧壁裸露的有源区3进行外延生长，形成外延层31。在一些实施例中，上述外延生长为单晶硅外延生长，该外延层31为单晶硅，与有源区3连接。在另一些实施例中，该外延生长也可以是其他材质的衬底的外延生长，如该外延生长也可以为锗硅或锗外延生长，该外延层31为锗硅或锗，与有源区3连接。在另一些实施例中，也可以为砷化镓(GaAs)外延生长，该外延层31为砷化镓，与有源区3连接。在一些实施例中，外延生长可以采用真空淀积、溅射或化学气相沉积等工艺，本领域技术人员可以根据实际需求选择，此处不做特殊限定，且外延生长工艺也是本领域技术人员能够根据相关技术获取，关于其详细工艺步骤，此处不再赘述。

如图8所示，形成的外延层31与有源区3连接，使得有源区3的顶表面尺寸增加，因而有效增加了有源区3的接触面积。

步骤S1000：向第一沟槽G1的剩余空间填充第二绝缘层5。

如图11至图13所示，由于第一沟槽G1的部分侧壁为裸露的有源区3，在该有源区3处进行了外延生长，形成外延层31，该外延层31会沿着第二方向Y自该第一沟槽G1的侧壁部分凸出，也就是说，第一沟槽G1在该外延层31处的槽宽(沿第二方向Y的尺寸)减小，而第一沟槽G1的其他位置的槽宽未变，因此，本公开实施例中的第一沟槽G1的剩余空间是指在形成外延层31后，在第一沟槽G1中相对的外延层31之间的空间以及未形成外延层31的相对浅沟槽隔离2之间的空间。

在一些实施例中，向第一沟槽G1的剩余空间中填充第二绝缘层5采用的工艺为化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺，此处不做特殊限定。

在一些实施例中，第二绝缘层5的材质可以与字线绝缘层43的材质相同，如第二绝缘层5和字线绝缘层43的材质均为氮化硅，如此，可以减少第二绝缘层5和字线绝缘层43的接触面之间的缺陷，提高二者结合的稳定性，进一步增加了半导体结构的稳定性。

在利用沉积工艺形成第二绝缘层5后，可以利用湿法蚀刻工艺对第二绝缘层5的表面处理，形成如图12和图13所示的结构，即第二绝缘层5的顶表面与有源区3(包括外延层31)的顶面平齐。

在一些实施例中，第一沟槽G1在外延层31处的沿第二方向Y上的尺寸为10～15nm。因此，在每个第一沟槽G1中，沉积于相对的外延层31之间的第二绝缘层5在第二方向Y上的第一尺寸d1为10～15nm，具体地，除了上述两个端值外，该尺寸还可以是11nm、12nm、13nm、14nm，此处不做特殊限定。位于第二绝缘层5两侧的有源区3可作为接触区，第二绝缘层5设置为上述尺寸，能够避免两个接触区产生漏电而相互干扰。另外，两个接触区中均包括外延层31，相较于未形成外延层31时的有源区3，两个接触区的面积得到提升。

在一些实施例中，形成穿过有源区3的字线结构4后，有源区3形成位线接触区S1和电容接触区S2，位线接触区S1和电容接触区S2位于字线结构4的两侧，外延层31形成为位线接触区S1和电容接触区S2的一部分，相邻的位线接触区S1和电容接触区S2的间隔距离为10～15nm，具体地，除了上述两个端值外，该尺寸还可以是11nm、12nm、13nm、14nm，此处不做特殊限定。即上述实施例中的位于第二绝缘层5两侧的有源区3分别形成位线接触区S1和电容接触区S2，位线接触区S1用于连接位线结构，电容接触区S2用于连接电容结构。

在一些实施例中，如图11所示，填充于第一沟槽G1内的浅沟槽隔离2之间的第二绝缘层5在第二方向Y上的第二尺寸d2为30nm～45nm，在该尺寸内，可以保证字线结构(如埋入式字线，BW)有足够的宽度，同时保证字线结构的电阻值不会太大；也就是外延层31之外的第一沟槽G1的尺寸。具体地，除了上述两个端值外，该尺寸还可以是32nm、35nm、38nm、40nm、42nm、44nm，此处不做特殊限定。

在一实施例中，如图8和图10所示，在第一沟槽G1相对的侧壁中，外延层31沿第二方向Y的厚度相同，因此，第二绝缘层5位于第一沟槽G1的中间位置，位于第二绝缘层5两侧的接触区(如位线接触区S1和电容接触区S2)的面积均能够得到提升，避免了其中一个因接触区的面积小达不到电学性能要求，而另一个接触面积过大导致浪费，同时两个接触区面积相同也更有利于半导体结构的稳定，并且简化工艺。

综上所述，本公开实施例中，通过形成第一沟槽G1去除字线结构4顶部的部分第一绝缘层40，减小了字线结构4对有源区3的占用面积，通过对裸露于第一沟槽G1侧壁的有源区3进行外延生长如单晶硅外延生长，扩大了有源区与位线接触结构及电容接触结构的接触面积，因此，在半导体结构的尺寸缩小的情况下，仍然能够确保位线接触结构、电容接触结构分别与有源区具有充足的接触面积，改善了半导体结构的电学性能。

根据本公开的另一方面，提供一种半导体结构，该半导体结构由上述任一实施例中的方法制备。

在一些实施例中，该半导体结构包括：衬底1、多个字线结构4和第二绝缘层5。其中，衬底1具有浅沟槽隔离2和有源区3，有源区3位于浅沟槽隔离2之间。字线结构4位于衬底1中，多个字线结构4沿第一方向X延伸并沿第二方向Y间隔分布，字线结构4穿过有源区3和浅沟槽隔离2，其中，第一方向X和第二方向Y不平行，即二者具有夹角。字线结构4的顶部具有第一绝缘层40，第一绝缘层40的顶表面低于有源区3的顶表面和浅沟槽隔离2的顶表面，使得字线结构4上方具有沿第一方向X延伸的第一沟槽G1，第一沟槽G1的侧壁在对应于有源区3的位置具有自有源区3外延生长的外延层31。第二绝缘层5位于第一沟槽G1的剩余空间。

在一些实施例中，字线结构4包括介电层41、导电层42和位于导电层42上方的字线绝缘层43。其中，介电层41和字线绝缘层43共同形成字线结构4的第一绝缘层40。

在一些实施例中，有源区3具有位线接触区S1和电容接触区S2，位线接触区S1和电容接触区S2位于字线结构4的两侧，位于位线接触区S1和电容接触区S2之间的第二绝缘层5在第二方向Y上的第一尺寸d1为10～15nm，具体地，除了上述两个端值外，该尺寸还可以是11nm、12nm、13nm、14nm，此处不做特殊限定。第二绝缘层5设置为上述尺寸，能够避免位线接触区S1和电容接触区S2之间产生漏电而相互干扰。

在一些实施例中，位于位线接触区S1和电容接触区S2之外的第二绝缘层5在第二方向Y上的第二尺寸d2为30nm～45nm。即，位于所述浅沟槽隔离之间的第二绝缘层5在所述第二方向Y上的第二尺寸d2为30～45nm。具体地，除了上述两个端值外，该尺寸还可以是32nm、35nm、38nm、40nm、42nm、44nm，此处不做特殊限定。即在第一沟槽G1中，位于浅沟槽隔离2之间的第二绝缘层5在第二方向Y上的尺寸，实际上也为第一沟槽G1在第二方向Y上的最大尺寸。

在一些实施例中，如图12和图13所示，第二绝缘层5的顶表面与有源区3的顶表面平齐。即第二绝缘层5与形成外延层31的有源区3的顶表面平齐，以便于后续在有源区3的顶面形成位线结构以及电容结构。

在一些实施例中，外延层31为单晶硅外延层。在另一些实施例中，外延层12还可以为砷化镓外延层或锗硅层或锗层。

综上所述，本公开实施例的半导体结构中的有源区3具有单晶硅的外延层31，扩大了有源区3与位线接触结构及电容接触结构的接触面积，因此，在半导体结构的尺寸缩小的情况下，仍然能够确保位线接触结构、电容接触结构分别与有源区具有充足的接触面积，改善了半导体结构的电学性能。

根据本公开的另一方面，提供了一种半导体装置，包括上述任一实施例中的半导体结构、位线结构、电容结构和晶体管。其中，晶体管设于衬底1中，晶体管具有栅极、漏极和源极。位线结构具有依序堆叠的位线接触层、位线导电层和位线绝缘层，电容结构包括依序堆叠的电容接触层和金属连接层。其中，位线接触层位于半导体结构的有源区3的位线接触区S1，电容接触层位于半导体结构的有源区3的电容接触区S2。晶体管的栅极与字线结构4相连、漏极与位线结构相连、源极与电容结构相连。字线结构4上的电压信号能够控制晶体管的打开或关闭，进而通过位线结构读取存储在电容结构中的数据信息，或者通过位线结构将数据信息写入到电容结构中进行存储。

由于本公开实施例的位线接触区S1和电容接触区S2通过外延层31而扩大了接触面积，因此能够形成具有更大接触面积的位线接触层和电容接触层，在半导体装置的尺寸微缩的情况下，仍然能够确保位线接触结构和电容接触结构与有源区3具有充足的接触面积，改善了半导体装置的电学性能以及工作稳定性。

应可理解的是，本公开不将其应用限制到本说明书提出的部件的详细结构和布置方式。本公开能够具有其他实施方式，并且能够以多种方式实现并且执行。前述变形形式和修改形式落在本公开的范围内。应可理解的是，本说明书公开和限定的本公开延伸到文中和/或附图中提到或明显的两个或两个以上单独特征的所有可替代组合。所有这些不同的组合构成本公开的多个可替代方面。本说明书所述的实施方式说明了已知用于实现本公开的最佳方式，并且将使本领域技术人员能够利用本公开。

Claims (15)

1.一种半导体结构的制备方法，其特征在于，包括：

提供衬底，在所述衬底中形成浅沟槽隔离，在所述浅沟槽隔离之间形成有源区；

在所述衬底中形成沿第一方向延伸并在第二方向上间隔分布的多个字线结构，所述字线结构穿过所述有源区和所述浅沟槽隔离，其中，所述第一方向和所述第二方向不平行；

去除位于所述字线结构顶部的部分第一绝缘层，形成沿所述第一方向延伸的第一沟槽，所述第一沟槽的侧壁露出部分所述有源区；

对裸露于所述第一沟槽侧壁的所述有源区进行外延生长，形成外延层；

向所述第一沟槽的剩余空间填充第二绝缘层。

2.根据权利要求1所述的方法，其特征在于，在所述衬底中形成沿第一方向延伸并在第二方向上间隔分布的多个字线结构，包括：

在所述衬底中形成沿第一方向延伸并在第二方向间隔分布的多个字线沟槽；

在所述字线沟槽的侧壁形成介电层；

在形成有所述介电层的字线沟槽中形成导电层，且所述导电层的顶表面低于所述字线沟槽的顶端；

在所述导电层上形成字线绝缘层，所述字线绝缘层的顶表面不低于所述字线沟槽的顶端；其中，所述介电层和所述字线绝缘层形成所述第一绝缘层。

3.根据权利要求2所述的方法，其特征在于，去除位于所述字线结构顶部的部分第一绝缘层，包括：

沿所述第一方向去除部分所述字线绝缘层，露出所述介电层；

去除露出的所述介电层，形成所述第一沟槽。

4.根据权利要求3所述的方法，其特征在于，所述字线绝缘层和所述介电层的材质不同。

5.根据权利要求4所述的方法，其特征在于，去除所述字线绝缘层采用的工艺和去除所述介电层采用的工艺各自独立地为湿法蚀刻工艺。

6.根据权利要求1至5中任一项所述的方法，其特征在于，所述第一沟槽在所述第二方向上的尺寸为30～45nm。

7.根据权利要求6所述的方法，其特征在于，所述第一沟槽在所述外延层处的沿第二方向上的尺寸为10～15nm。

8.根据权利要求7所述的方法，其特征在于，形成穿过所述有源区的所述字线结构后，所述有源区形成位线接触区和电容接触区，所述位线接触区和所述电容接触区位于所述字线结构的两侧，所述外延层形成为所述位线接触区和所述电容接触区的一部分，相邻的所述位线接触区和所述电容接触区的间隔距离为10～15nm。

9.根据权利要求1至5中任一项所述的方法，其特征在于，所述外延生长为单晶硅外延生长。

10.根据权利要求2至5中任一项所述的方法，其特征在于，所述第二绝缘层的材质与所述字线绝缘层的材质相同。

11.一种半导体结构，其特征在于，包括：

衬底，具有浅沟槽隔离和有源区，所述有源区位于所述浅沟槽隔离之间；

多个字线结构，位于所述衬底中，所述字线结构沿第一方向延伸并沿第二方向间隔分布，所述字线结构穿过所述有源区和所述浅沟槽隔离，其中，所述第一方向和所述第二方向不平行；

所述字线结构的顶部具有第一绝缘层，所述第一绝缘层的顶表面低于所述有源区的顶表面和所述浅沟槽隔离的顶表面，使得所述字线结构上方具有沿所述第一方向延伸的第一沟槽，所述第一沟槽的侧壁在对应于所述有源区的位置具有自所述有源区外延生长的外延层；

第二绝缘层，位于所述第一沟槽的剩余空间。

12.根据权利要求11所述的半导体结构，其特征在于，所述有源区具有位线接触区和电容接触区，所述位线接触区和所述电容接触区位于所述字线结构的两侧，位于所述位线接触区和所述电容接触区之间的所述第二绝缘层在所述第二方向上的第一尺寸为10～15nm。

13.根据权利要求12所述的半导体结构，其特征在于，位于所述浅沟槽隔离之间的所述第二绝缘层在所述第二方向上的第二尺寸为30～45nm。

14.根据权利要求11所述的半导体结构，其特征在于，所述第二绝缘层的顶表面与所述有源区的顶表面平齐；和/或，

所述外延层为单晶硅的外延层。

15.一种半导体装置，其特征在于，包括：如权利要求11至14中任一项所述的半导体结构。

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