JP7323991B2 - 半導体メモリ素子及びその製造方法 - Google Patents

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Description

本発明は半導体メモリ素子及びその製造方法に係る。
小型化、多機能化、及び／又は低い製造単価等の特性によって半導体素子は電子産業で重要な要素として脚光を浴びている。しかし、電子産業が高度に発展することに応じて、半導体素子の高集積化傾向が深化されている。半導体素子の高集積化のために、半導体素子のパターンの線幅が段々減少されている。しかし、最近、パターンの微細化は新しい露光技術及び／又は高い費用の露光技術等を要求するので、半導体素子の高集積化が段々難しくなっている。したがって、最近、新しい集積化技術に対する多くの研究が進行されている。
米国特許第７，９０２，５９７号公報 米国特許第７，９２３，３３１号公報 米国特許第７，９４７，５５３号公報 米国特許第８，０５３，３１５号公報 米国特許第９，１３６，１３５号公報 米国特許第９，３９１，２０６号公報 米国特許第９，５３０，８８３号公報 米国特許第９，５７０，４０４号公報 米国特許出願公開第２０１６／０２８４６４０号明細書 米国特許出願公開第２０１６／０３７２５８６号明細書
本発明が解決しようとする課題は集積度を増加させながらも、電気的特性を確保することができる半導体メモリ素子及びその製造方法を提供することにある。
前記課題を達成するための本発明に係る半導体メモリ素子は、素子分離膜によって定義される活性領域を含む基板と、前記基板上部のトレンチ内に埋め込まれ、前記活性領域と交差するゲートライン構造体と、を含み、前記ゲートライン構造体は前記トレンチ内に順に形成されたゲート絶縁層及びゲート電極を含み、前記トレンチは前記素子分離膜上の第１トレンチ部分及び前記活性領域上の第２トレンチ部分を含み、前記第２トレンチ部分内で、前記ゲート絶縁層は前記ゲート電極の上面を覆うことができる。
前記課題を達成するための本発明に係る半導体メモリ素子は、素子分離膜によって定義される活性領域を含む基板と、前記基板上部のトレンチ内に埋め込まれ、前記活性領域と交差するゲートライン構造体と、を含み、前記ゲートライン構造体は前記トレンチ内に順に形成されたゲート絶縁層及びゲート電極を含み、前記ゲート電極は前記素子分離膜上の第１電極部分及び前記活性領域上の第２電極部分を含み、前記第２電極部分の幅は前記第１電極部分の幅より大きい。
前記課題を達成するための本発明に係る半導体メモリ素子の製造方法は、基板に活性領域を定義する素子分離膜を形成することと、前記活性領域と交差し、第１方向に延在されるトレンチを形成することと、前記トレンチは前記素子分離膜を露出する第１トレンチ部分及び前記活性領域を露出する第２トレンチ部分を含み、前記トレンチ内にゲート絶縁層及びゲート電極層を順に形成した後、前記ゲート電極層の一部を除去することと、を含み、前記第２トレンチ部分の各々は第１幅を有するトレンチ上部及び前記第１幅より大きい第２幅を有するトレンチ下部を含み、前記ゲート絶縁層は前記トレンチ上部を満たして前記トレンチ下部内にゲート領域を定義し、前記ゲート電極層は前記第１トレンチ部分を通じて前記ゲート領域内に形成されることができる。
本発明の実施形態によれば、半導体素子の集積度を増加させながらも、電気的特性を確保することができる。また、半導体素子の製造工程を単純化することができる。
本発明の実施形態に係る半導体メモリ素子の平面図である。 図１のＡ－Ａ’線及びＢ－Ｂ’線に沿う断面図である。 本発明の実施形態に係る半導体メモリ素子の製造方法を説明するための図面であって、図１のＡ－Ａ’線及びＢ－Ｂ’線に沿う断面図である。 本発明の実施形態に係る半導体メモリ素子の製造方法を説明するための図面であって、図１のＡ－Ａ’線及びＢ－Ｂ’線に沿う断面図である。 本発明の実施形態に係る半導体メモリ素子の製造方法を説明するための図面であって、図１のＡ－Ａ’線及びＢ－Ｂ’線に沿う断面図である。 本発明の実施形態に係る半導体メモリ素子の製造方法を説明するための図面であって、図１のＡ－Ａ’線及びＢ－Ｂ’線に沿う断面図である。 本発明の実施形態に係る半導体メモリ素子の製造方法を説明するための図面であって、図１のＡ－Ａ’線及びＢ－Ｂ’線に沿う断面図である。 本発明の実施形態に係る半導体メモリ素子の製造方法を説明するための図面であって、図１のＡ－Ａ’線及びＢ－Ｂ’線に沿う断面図である。 本発明の実施形態に係る半導体メモリ素子の製造方法を説明するための図面であって、図１のＡ－Ａ’線及びＢ－Ｂ’線に沿う断面図である。 本発明の実施形態に係る半導体メモリ素子の製造方法を説明するための図面であって、図１のＡ－Ａ’線及びＢ－Ｂ’線に沿う断面図である。 本発明の実施形態に係る半導体メモリ素子の製造方法を説明するための図面であって、図１のＡ－Ａ’線及びＢ－Ｂ’線に沿う断面図である。 本発明の実施形態に係る半導体メモリ素子を説明するための断面図である。 本発明の実施形態に係る半導体メモリ素子及びその製造方法を説明するための断面図である。 本発明の実施形態に係る半導体メモリ素子及びその製造方法を説明するための断面図である。 本発明の実施形態に係る半導体メモリ素子及びその製造方法を説明するための断面図である。 本発明の実施形態に係る半導体メモリ素子及びその製造方法を説明するための断面図である。 本発明の実施形態に係る半導体メモリ素子及びその製造方法を説明するための断面図である。 本発明の実施形態に係る半導体メモリ素子及びその製造方法を説明するための断面図である。 本発明の実施形態に係る半導体メモリ素子及びその製造方法を説明するための断面図である。 本発明の実施形態に係る半導体メモリ素子及びその製造方法を説明するための断面図である。 本発明の実施形態に係る半導体メモリ素子及びその製造方法を説明するための断面図である。 本発明の実施形態に係る半導体メモリ素子及びその製造方法を説明するための断面図である。
図１は本発明の実施形態に係る半導体メモリ素子の平面図である。図２は図１のＡ－Ａ’線及びＢ－Ｂ’線に沿う断面図である。
図１及び図２を参照して、素子分離膜１１０によって定義される活性領域ＡＲを含む基板１００が提供される。一例として、基板１００はシリコン基板である。素子分離膜１１０はシリコン酸化物を含む。活性領域ＡＲは水平方向に分離されたバー（ｂａｒｓ）の形状を有し、第１方向（以下、Ｄ１方向）及び第２方向（以下、Ｄ２方向）の全てに対して非垂直である（ｎｏｎ－ｐｅｒｐｅｎｄｉｃｕｌａｒ）第３方向（以下、Ｄ３方向）に延在される。Ｄ１方向及びＤ２方向は互いに交差され、基板１００の上面に平行である方向である。
基板１００上部のトレンチＴＲ内に埋め込まれ、活性領域ＡＲと交差するゲートライン構造体が提供される。複数のトレンチＴＲはＤ２方向に互いに離隔されて配置される。一例として、１つの活性領域ＡＲが一対のトレンチＴＲと交差する。各トレンチＴＲはＤ１方向に延在され、素子分離膜１１０及び活性領域ＡＲを交互に通る。以下、１つのトレンチＴＲを基準に説明する。
一例として、トレンチＴＲは素子分離膜１１０上の第１トレンチ部分Ｔ１”及び活性領域ＡＲ上の第２トレンチ部分Ｔ２”を含む。第１トレンチ部分Ｔ１”と第２トレンチ部分Ｔ２”はＤ１方向に交互に配置される。第１トレンチ部分Ｔ１”のＤ３方向への幅Ｗ２は第２トレンチ部分Ｔ２”の幅Ｗ３より大きい。一例として、第１トレンチ部分Ｔ１”の幅Ｗ２は第２トレンチ部分Ｔ２”の幅Ｗ３より約１０％乃至９０％さらに大きい。幅Ｗ２、Ｗ３はトレンチ部分Ｔ１”、Ｔ２”の上部の幅を指す。
第１トレンチ部分Ｔ１”は図１に図示されたようにＤ１方向への幅が大きい第１領域Ｒ１とＤ１方向への幅が小さい第２領域Ｒ２を含む。一例として、第１領域Ｒ１のＤ１方向への幅は第２領域Ｒ２の幅の約２倍乃至約１０倍である。第１領域Ｒ１と第２領域Ｒ２はＤ１方向に沿って交互に配置される。隣接する第１領域Ｒ１と第２領域Ｒ２との間には第２トレンチ部分Ｔ２”が配置される。即ち、Ｄ１方向に沿って第１領域Ｒ１、第２トレンチ部分Ｔ２”、第２領域Ｒ２、及び第２トレンチ部分Ｔ２”の順序に繰り返して配置される。
第１トレンチ部分Ｔ１”の下面の高さは第２トレンチ部分Ｔ２”の下面の高さより低い。一例として、第１トレンチ部分Ｔ１”の下面は第２トレンチ部分Ｔ２”の下面より約１５０Å乃至約５５０Å低い。各第２トレンチ部分Ｔ２”は相対的に狭い幅を有するトレンチ上部ＵＴ、及びトレンチ上部ＵＴから延長され、トレンチ上部ＵＴより広い幅を有するトレンチ下部ＢＴを含む。一例として、第２トレンチ部分Ｔ２”はトレンチ上部ＵＴから延長され、トレンチ上部ＵＴに比べて水平及び／又は垂直方向に拡張された拡張領域ＥＮ２を含む。拡張領域ＥＮ２は垂直方向への幅が水平方向への幅より大きい楕円形状に図示されたが、これに限定されずに多様な変形が可能である。
トレンチＴＲ内にゲート絶縁層１２０が提供される。第１トレンチ部分Ｔ１”内で、ゲート絶縁層１２０は第１トレンチ部分Ｔ１”の側壁及び下面に沿ってコンフォーマルに提供される。第２トレンチ部分Ｔ２”内で、ゲート絶縁層１２０はトレンチ上部ＵＴを満たしてトレンチ下部ＢＴ内に空いた空間であるゲート領域ＧＲを定義する。ゲート領域ＧＲはその上部がゲート絶縁層１２０によって閉ざされており、水平方向に隣接する第１トレンチ部分Ｔ１”と連結される。ゲート絶縁層１２０はシリコン酸化膜、シリコン窒化膜、又はシリコン酸窒化膜の中で少なくとも１つを含む。一例として、ゲート絶縁層１２０はシリコン酸化膜である。
ゲート絶縁層１２０上にゲート電極ＧＥが提供される。ゲート電極ＧＥはバリアー電極層１３１及び金属電極層１３６を含む。バリアー電極層１３１はＴａＮ、ＴｉＮ、又はＷＮのような導電性金属窒化物を含む。金属電極層１３６はＷ、Ｔｉ、又はＴａのような金属層である。ゲート電極ＧＥは第１トレンチ部分Ｔ１”内の第１電極部分ＧＥ１及び第２トレンチ部分Ｔ２”内の第２電極部分ＧＥ２を含む。
第１電極部分ＧＥ１は第１トレンチ部分Ｔ１”の下部に提供され、第１トレンチ部分Ｔ１”の上部を占有するキャッピング絶縁パターン１４１によってその上面が覆われる。第２電極部分ＧＥ２は第２トレンチ部分Ｔ２”のゲート領域ＧＲを満たす。第２電極部分ＧＥ２の上面はトレンチ上部ＵＴを満たすゲート絶縁層１２０によって覆われる。ゲート領域ＧＲの丸い表面によって、第２電極部分ＧＥ２の上面も丸い形状を有する。これとは異なり、第１電極部分ＧＥ１の上面は実質的に平たくてよい。
第１電極部分ＧＥ１の上部で、バリアー電極層１３１は金属電極層１３６を露出する。キャッピング絶縁パターン１４１は露出された金属電極層１３６の上面と連結される。これとは異なり、第２電極部分ＧＥ２の上部で、金属電極層１３６はバリアー電極層１３１によって覆われてよい。即ち、金属電極層１３６の上面はバリアー電極層１３１を介してゲート絶縁層１２０と離隔される。一例として、第２電極部分ＧＥ２で、バリアー電極層１３１はリング（ｒｉｎｇ）形状の断面を有し、第１電極部分ＧＥ１で、バリアー電極層１３１はＵ字形状の断面を有する。
第２電極部分ＧＥ２の上部は第１電極部分ＧＥ１の上面から基板１００の上面方向に突出された突出部ＰＰを含む。即ち、第２電極部分ＧＥ２の上面は第１電極部分ＧＥ１の上面より高さｈだけ高い。一例として、高さｈはゲート絶縁層１２０の厚さより大きい。一例として、高さｈは約１００Å乃至約５００Åである。
第２電極部分ＧＥ２のＤ３方向への幅ｄ２は第１電極部分ＧＥ１の幅ｄ１より大きい。一例として、第２電極部分ＧＥ２の幅ｄ２は第１電極部分ＧＥ１の幅ｄ１の約１．１倍乃至３倍である。第１電極部分ＧＥ１の下面は第２電極部分ＧＥ２の下面より低い。
トレンチＴＲの側壁とゲート絶縁層１２０との間にスペーサー１１５が提供される。第１トレンチ部分Ｔ１”内で、スペーサー１１５は第１電極部分ＧＥ１の側壁に沿って提供される。即ち、第１トレンチ部分Ｔ１”内で、スペーサー１１５は第１電極部分ＧＥ１と水平方向に離隔される。第２トレンチ部分Ｔ２”内で、スペーサー１１５の下面は第２電極部分ＧＥ２の下面と垂直方向に離隔される。スペーサー１１５はトレンチ上部ＵＴの側壁に提供され、トレンチ下部ＢＴに延長されなくともよい。一例として、スペーサー１１５はシリコン酸化膜、シリコン酸窒化膜、及びシリコン窒化膜の中で少なくとも１つを含む。
キャッピング絶縁パターン１４１は素子分離膜１１０上に提供され、活性領域ＡＲ上に提供されなくともよい。第２トレンチ部分Ｔ２”のトレンチ上部ＵＴはゲート絶縁層１２０によって占有され、キャッピング絶縁パターン１４１が提供されなくともよい。キャッピング絶縁パターン１４１は第１領域Ｒ１上の第１キャッピング絶縁パターン１４１ａ及び第２領域Ｒ２上の第２キャッピング絶縁パターン１４１ｂを含む。第１キャッピング絶縁パターン１４１ａのＤ１方向への幅は第２キャッピング絶縁パターン１４１ｂの幅より大きい。キャッピング絶縁パターン１４１はシリコン窒化物又はシリコン酸窒化物を含む。
活性領域ＡＲに第１不純物領域１７１及び第２不純物領域１７２が提供される。第１不純物領域１７１と第２不純物領域１７２はトレンチＴＲを介して離隔される。一例として、各活性領域ＡＲの両端部に第１不純物領域１７１が提供され、一対の第１不純物領域１７１の間に第２不純物領域１７２が提供される。一例として、不純物領域１７１、１７２は基板１００と異なる導電型の不純物を含む領域である。
前記ゲートライン構造体上にビットラインＢＬ及び情報格納部ＤＳが形成される。説明の簡易化のために図１にはビットラインＢＬ及び情報格納部ＤＳの一部のみを図示した。ビットラインＢＬはＤ２方向に延在され、第１コンタクト１６１を通じて複数の第２不純物領域１７２と連結される。情報格納部ＤＳは第２コンタクト１６３を通じて第１不純物領域１７１と連結される。ビットラインＢＬ、第１及び第２コンタクト１６１、１６３の各々は金属、導電性金属窒化膜、及び半導体物質の中で少なくとも１つを含む。
一例として、本発明のメモリ素子がＤＲＡＭである場合、情報格納部ＤＳは下部電極、誘電膜、及び上部電極を含むキャパシターである。これとは異なり、情報格納部ＤＳは相変化層、可変抵抗層、又は磁気トンネル接合層を含むことができる。情報格納部ＤＳを覆う層間絶縁層１９５が提供される。一例として、層間絶縁層１９５はシリコン酸化物を含む。
本発明の実施形態によれば、第１電極部分ＧＥ１と第２電極部分ＧＥ２との形状、高さ、及び幅等を異なるように構成することができる。第２電極部分ＧＥ２は活性領域ＡＲに電圧を印加するためのアクセスワードライン（ａｃｃｅｓｓ ｗｏｒｄ－ｌｉｎｅ）として機能する。これとは異なり、第１電極部分ＧＥ１は、素子分離膜１１０内に埋め込まれた領域にて、活性領域ＡＲに電圧を直接印加するための構成ではないパッシングワードライン（ｐａｓｓｉｎｇ ｗｏｒｄ－ｌｉｎｅ）として機能することができる。
素子の集積度が増加されることによって、ゲート電極の幅も、また減少するが、トランジスタの特性確保のためにゲート絶縁層の最小厚さの確保が必要である。また、ゲート電極の幅の減少は抵抗の増加をもたらすので、電極サイズ減少が容易ではない。本発明の実施形態によれば、活性領域ＡＲに電圧を印加するための第２電極部分ＧＥ２の幅を素子分離膜１１０内に埋め込まれた第１電極部分ＧＥ１の幅より大きく形成することによって、素子集積度の確保と同時にトランジスタの電気的特性の確保が可能である。また、ゲート電極の間の活性領域ＡＲ、より詳細には第１及び第２不純物領域１７１、１７２の幅も増加されてこれを通じて流れる電流が増加される。
第１電極部分ＧＥ１が第１不純物領域１７１と相対的に近い場合、素子の漏洩電流が増加される。本発明の実施形態によれば、第１電極部分ＧＥ１の上面を第２電極部分ＧＥ２の上面より下げることによって漏洩電流を減少させて素子の電気的特性が改善されることができる。
図３乃至図１１は本発明の実施形態に係る半導体メモリ素子の製造方法を説明するための図面であって、図１のＡ－Ａ’線及びＢ－Ｂ’線に沿う断面図である。
図１及び図３を参照すれば、基板１００内に素子分離膜１１０が形成されて活性領域ＡＲが定義される。一例として、素子分離膜１１０はシリコン酸化物で形成される。基板１００の上部にエッチング工程を遂行して活性領域ＡＲと交差してＤ１方向に延在される予備トレンチＰＴＲを形成する。各予備トレンチＰＴＲはエッチング工程が遂行される位置に応じて異なる深さに形成されることができる。一例として、予備トレンチＰＴＲは素子分離膜１１０を露出する第１トレンチ部分Ｔ１及び活性領域ＡＲを露出する第２トレンチ部分Ｔ２を含む。第１トレンチ部分Ｔ１は第２トレンチ部分Ｔ２に比べて基板１００内に深く形成される。第１トレンチ部分Ｔ１のＤ３方向への第１幅Ｗ１は第２トレンチ部分Ｔ２の幅Ｗ３と同一であるが、これとは異なり第２トレンチ部分Ｔ２の幅Ｗ３よりさらに大きくてもよい。エッチング工程は乾式エッチング工程を含む。
図１及び図４を参照して、第１トレンチ部分Ｔ１を定義する素子分離膜１１０に対する選択的エッチング工程が遂行されて、拡張された第１トレンチ部分Ｔ１’が形成される。一例として、選択的エッチング工程は素子分離膜１１０をエッチングする間に活性領域ＡＲのエッチングを最小化することができるエッチングレシピで遂行されることができる。Ｄ３方向への幅を比べると、第１トレンチ部分Ｔ１’は第１幅Ｗ１より大きい第２幅Ｗ２を有する。第１トレンチ部分Ｔ１’の深さも増加される。反面、第２トレンチ部分Ｔ２の幅Ｗ３は増加されないか、或いは相対的に低い比率で増加される。
図１及び図５を参照して、予備トレンチＰＴＲの内側壁上にスペーサー１１５が形成される。スペーサー１１５は予備トレンチＰＴＲを覆うようにスペーサー膜を形成した後、異方性エッチング工程を遂行して形成される。一例として、スペーサー１１５はシリコン酸化膜、シリコン酸窒化膜、及びシリコン窒化膜の中で少なくとも１つを含む。
スペーサー１１５によって露出された素子分離膜１１０がエッチングされて第１トレンチ部分Ｔ１’の深さが増加される（以下、第１トレンチ部分Ｔ１”）。素子分離膜１１０のエッチングはスペーサー１１５の形成と同時に及び／又は連続的に遂行される。
図１及び図６を参照して、スペーサー１１５によって露出された第２トレンチ部分Ｔ２の下面、即ち活性領域ＡＲをエッチングして第１拡張領域ＥＮ１が形成される。以下、第２トレンチ部分Ｔ２’は第１拡張領域ＥＮ１を含むことと記述される。第１拡張領域ＥＮ１の形成はスペーサー１１５によって露出された活性領域ＡＲに等方性エッチング工程を遂行することを含む。一例として、第１拡張領域ＥＮ１の形成は燐酸又はフッ酸を含むエッチング液を利用するエッチング工程を含む。第１拡張領域ＥＮ１の断面は図示されたように円型であるが、これに限定されない。第１拡張領域ＥＮ１が形成される間に、第１トレンチ部分Ｔ１”によって露出された素子分離膜１１０はエッチングされないか、或いは相対的に低い比率でエッチングされる。
図１及び図７を参照して、第１拡張領域ＥＮ１が拡張されて第２拡張領域ＥＮ２が形成される。第２拡張領域ＥＮ２は第１拡張領域ＥＮ１が垂直方向に延長された形状である。一例として、第２拡張領域ＥＮ２の断面は縦方向幅が横方向幅より大きい楕円形状を有するが、これに限定されない。第２拡張領域ＥＮ２は活性領域ＡＲに対する追加的な異方性エッチング工程によって形成される。一例として、異方性エッチング工程は乾式エッチング工程である。以下、第２トレンチ部分Ｔ２”は第２拡張領域ＥＮ２を含むことと記述される。また、トレンチＴＲは第１トレンチ部分Ｔ１”及び第２トレンチ部分Ｔ２”を含むことと記述される。図７を参照して説明された工程と図６を参照して説明された工程の順序は互いに交換されてもよい。即ち、異方性エッチング工程が先ず遂行され、等方性エッチング工程が後に遂行されることができる。
図１及び図８を参照して、トレンチＴＲが形成された結果物上にゲート絶縁層１２０が形成される。第１トレンチ部分Ｔ１”内で、ゲート絶縁層１２０はスペーサー１１５の側壁及び素子分離膜１１０の上面に沿って実質的にコンフォーマルに延在される。一例として、第１トレンチ部分Ｔ１”内でゲート絶縁層１２０はＵ字形状を有する。
第２トレンチ部分Ｔ２”は第１幅を有するトレンチ上部及び第１幅より大きい第２幅を有するトレンチ下部（即ち、第２拡張領域ＥＮ２）を有する。ゲート絶縁層１２０はトレンチ上部を満たしてトレンチ下部、即ち第２拡張領域ＥＮ２内に空いた空間であるゲート領域ＧＲを定義する。ゲート領域ＧＲはその上部がゲート絶縁層１２０によって閉ざされており、水平方向に隣接する第１トレンチ部分Ｔ１”と連結される。ゲート絶縁層１２０はシリコン酸化膜、シリコン窒化膜、又はシリコン酸窒化膜の中で少なくとも１つを含む。一例として、ゲート絶縁層１２０はシリコン酸化膜である。ゲート絶縁層１２０は化学気相成長又は原子層成長工程によって形成される。
図１及び図９を参照して、トレンチＴＲ内にゲート電極層が形成される。一例として、ゲート電極層はゲート絶縁層１２０上に順に形成されるバリアー電極層１３１及び金属電極層１３６を含む。バリアー電極層１３１はＴａＮ、ＴｉＮ、又はＷＮのような導電性金属窒化物を含む。金属電極層１３６はＷ、Ｔｉ、又はＴａのような金属層である。ゲート電極層は化学的気相成長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）、物理的気相成長（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）、又は原子層成長（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）の中で少なくとも１つで形成される。
ゲート電極層１３１、１３６は第１トレンチ部分Ｔ１”を通じてゲート領域ＧＲ内に形成される。即ち、ゲート電極層１３１、１３６は水平方向に隣接する第１トレンチ部分Ｔ１”を通じてゲート領域ＧＲを満たす。
図１及び図１０を参照して、ゲート電極層１３１、１３６の一部がエッチングされる。一例として、第１トレンチ部分Ｔ１”内のゲート電極層１３１、１３６が除去されてリセス領域ＲＳが形成され、その結果、ゲート電極ＧＥが形成される。リセス領域ＲＳの形成はゲート電極層１３１、１３６のエッチバック工程を含む。エッチング工程の間に、第２トレンチ部分Ｔ２”、より詳細にはゲート領域ＧＲ内のゲート電極層１３１、１３６の上部はゲート絶縁層１２０によってカバーされてエッチングされずに少なくとも一部が残留する。バリアー電極層１３１と金属電極層１３６は同時にエッチングされるか、或いは順次的に互いに異なるエッチング物質でエッチングされる。
このようなゲート電極層１３１、１３６の局部的エッチングによって、ゲート電極ＧＥの各々はその上面に突出部ＰＰが形成される。各ゲート電極ＧＥは第１トレンチ部分Ｔ１”内の第１電極部分ＧＥ１及び第２トレンチ部分Ｔ２”内の第２電極部分ＧＥ２を含む。第２電極部分ＧＥ２の上面は第１電極部分ＧＥ１の上面より高さｈだけ高い。一例として、高さｈは約１００Å乃至約５００Åである。
図１及び図１１を参照して、リセス領域ＲＳを満たすキャッピング絶縁パターン１４１が形成される。キャッピング絶縁パターン１４１は第２トレンチ部分Ｔ２”内には形成されずに、第１トレンチ部分Ｔ１”内に形成される。即ち、平面視で、キャッピング絶縁パターン１４１は活性領域ＡＲ上に形成されずに、素子分離膜１１０上に局部的に形成される。
図１に図示されたように、キャッピング絶縁パターン１４１は活性領域ＡＲの間の距離が相対的に遠い第１領域Ｒ１に形成される第１キャッピング絶縁パターン１４１ａ及び相対的に近い第２領域Ｒ２に形成される第２キャッピング絶縁パターン１４１ｂを含む。第１キャッピング絶縁パターン１４１ａのＤ１方向への幅は第２キャッピング絶縁パターン１４１ｂの幅より大きい。
キャッピング絶縁パターン１４１はシリコン窒化物又はシリコン酸窒化物を含む。一例として、キャッピング絶縁パターン１４１の形成は化学気相成長工程を含む。以後、平坦化工程が遂行されて活性領域ＡＲの上面が露出される。図３乃至図１１に応じて、基板１００の上部にゲートライン構造体が形成される。一例として、ゲートライン構造体はワードラインを含む。
図１及び図２を再び参照して、活性領域ＡＲに第１不純物領域１７１及び第２不純物領域１７２が形成される。一例として、各活性領域ＡＲの両端部に第１不純物領域１７１が形成され、一対の第１不純物領域１７１の間に第２不純物領域１７２が形成される。一例として、不純物領域１７１、１７２は基板１００と異なる導電型の不純物イオンを基板１００の上部にイオン注入して形成される。不純物領域１７１、１７２の下面は第２電極部分ＧＥ２の上面より低く、第１電極部分ＧＥ１の上面より高く形成される。不純物領域１７１、１７２は本段階で形成されることに制限されず、図３乃至図１１のいずれの段階でも形成されることができる。
ゲートライン構造体が形成された結果物上にビットラインＢＬ及び情報格納部ＤＳが形成される。ビットラインＢＬはＤ２方向に延在され、第１コンタクト１６１を通じて複数の第２不純物領域１７２と連結される。情報格納部ＤＳは第２コンタクト１６３を通じて第１不純物領域１７１と連結される。ビットラインＢＬ、第１及び第２コンタクト１６１、１６３の各々は金属、導電性金属窒化膜、及び半導体物質の中で少なくとも１つを含む。
一例として、情報格納部ＤＳは下部電極、誘電膜、及び上部電極を含むキャパシターである。以後、情報格納部ＤＳを覆う層間絶縁層１９５が形成される。一例として、層間絶縁層１９５はシリコン酸化物を含む。
本発明の実施形態によれば、トレンチＴＲの間の距離を確保しながらも、ゲート電極ＧＥの幅を拡張する。ゲート電極の幅を拡張する場合、ゲート電極の間の活性領域の厚さが減少され、したがって工程の途中に活性領域が一方向に曲がる問題が発生してしまい得る。本発明の実施形態によれば、図７に図示されたように、第２拡張領域ＥＮ２によってトレンチＴＲの間の距離を確保しながらも、ゲート電極の幅を拡張することができる。
本発明の実施形態によれば、追加的なフォトリソグラフィー工程無しで突出部ＰＰの形成が可能である。即ち、図１０を参照して説明したように、エッチング工程の間に、ゲート領域ＧＲ内のゲート電極層１３１、１３６の上部はゲート絶縁層１２０によって保護され、第１トレンチ部分Ｔ１”内のゲート電極層１３１、１３６の上部が除去される。したがって、素子の電気的特性を確保しながらも、工程を単純化することができる。
図１２は本発明の実施形態に係る半導体メモリ素子を説明するための断面図である。説明を簡易化するために重複される構成に対する説明は省略される。
本実施形態に係る半導体メモリ素子は図３乃至図１１を参照して説明された工程の中で図７の工程を省略して形成されることができる。即ち、本実施形態に係る半導体メモリ素子の形成工程は第１拡張領域ＥＮ１に対する異方性エッチング工程無しで遂行されることができる。その結果、第１拡張領域ＥＮ１内に形成される第２電極部分ＧＥ２の断面形状は実質的に円型に近くなる。
図１３乃至図１６は本発明の実施形態に係る半導体メモリ素子及びその製造方法を説明するための断面図である。説明を簡易化するために重複される構成に対する説明は省略される。
図１及び図１３を参照して、図１０を参照して説明された結果物上にエッチング工程が遂行される。その結果、図１０を参照して説明された突出部ＰＰが除去される。リセス領域ＲＳは拡張されて第１トレンチ部分Ｔ１”内の第１リセス領域ＲＳ１及びゲート領域ＧＲ内の第２リセス領域ＲＳ２を含む。第１リセス領域ＲＳ１の下面と第２リセス領域ＲＳ２下面は実質的に同一な高さであるが、これに限定されず、ゲート領域ＧＲの空間的制約によって第２リセス領域ＲＳ２の下面が第１リセス領域ＲＳ１の下面よりさらに高く形成されることができる。本エッチング工程は図１０のエッチング工程と分離されたエッチング工程であるが、これとは異なり図１０のエッチング工程の一部又は連続工程であってもよい。一例として、図１０のエッチング工程の持続時間を延ばすか、或いはエッチング工程に伴う洗浄工程を強化して第２リセス領域ＲＳ２が形成されることができる。
図１及び図１４を参照して、第１及び第２リセス領域ＲＳ１、ＲＳ２を満たす半導体層１３８が形成される。半導体層１３８はドーピングされたポリシリコンを含む。一例として、半導体層１３８はインサイチュ（ｉｎ－ｓｉｔｕ）にｎ型不純物でドーピングされることができる。半導体層１３８は化学気相成長によって形成される。
図１及び図１５を参照して、第１リセス領域ＲＳ１内の半導体層１３８が除去され、第２リセス領域ＲＳ２内の半導体層１３８は残留して半導体パターン１３９が形成される。第１リセス領域ＲＳ１内の半導体層１３８の除去はエッチバック工程を含む。第２リセス領域ＲＳ２内の半導体層１３８はその上のゲート絶縁層１２０によって保護されて除去されずに残留する。半導体パターン１３９はゲート領域ＧＲ内で金属電極層１３６の上面と接する。半導体パターン１３９はバリアー電極層１３１及び金属電極層１３６と共に第２電極部分ＧＥ２を構成する。これとは異なり、第１電極部分ＧＥ１は半導体パターン１３９を含まずに、バリアー電極層１３１及び金属電極層１３６を含むことができる。
図１及び図１６を参照して、第１リセス領域ＲＳ１を満たすキャッピング絶縁パターン１４１が形成される。その後、第１及び第２不純物領域１７１、１７２が形成される。
図１７乃至図１９は本発明の実施形態に係る半導体メモリ素子及びその製造方法を説明するための断面図である。
図１及び図１７を参照して、図１３を参照して説明された結果物上に仕事関数調節層１５１及び上部金属電極層１５２が形成される。仕事関数調節層１５１と上部金属電極層１５２との組合せはバリアー電極層１３１及び金属電極層１３６（以下、下部金属電極層）の組合せより低い仕事関数を有する物質で形成される。一例として、仕事関数調節層１５１は仕事関数調節物質を含む。仕事関数調節物質はランタン（Ｌａ）、ストロンチウム（Ｓｒ）、アンチモン（Ｓｂ）、イットリウム（Ｙ）、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、及びイリジウム（Ｉｒ）の中で少なくとも１つを含む。
仕事関数調節層１５１の形成は複数の層の蒸着及び熱処理工程を含む。一例として、リセス領域ＲＳ内にランタン酸化膜及びチタニウム窒化膜を順に蒸着した後、約５００℃乃至約１０００℃でアニーリング工程を遂行する。ランタン酸化膜及びチタニウム窒化膜の間の界面は維持されるが、これとは異なり、ランタン酸化膜とチタニウム窒化膜の物質が相互拡散によって２つの層の間の界面が存在しなくともよい。上部金属電極層１５２は類似にＷ、Ｔｉ、又はＴａの中で少なくとも１つを含む。一例として、上部金属電極層１５２は下部金属電極層１３６と同一な物質で形成される。
図１及び図１８を参照して、仕事関数調節層１５１及び上部金属電極層１５２の上部が除去される。仕事関数調節層１５１及び上部金属電極層１５２の上部の除去はエッチバック工程を含む。仕事関数調節層１５１及び上部金属電極層１５２は第１リセス領域ＲＳ１内で除去され、第２リセス領域ＲＳ２内の仕事関数調節層１５１及び上部金属電極層１５２はゲート絶縁層１２０によってカバーされて除去されない。仕事関数調節層１５１及び上部金属電極層１５２は第１リセス領域ＲＳ１内で完全に除去されるが、これとは異なり、それらの一部が第１リセス領域ＲＳ１内に残留することもあり得る。
第１リセス領域ＲＳ１内で仕事関数調節層１５１は上部金属電極層１５２を露出する。一例として、第１リセス領域ＲＳ１内で仕事関数調節層１５１はＵ字形状の断面を有する。これとは異なり、第２リセス領域ＲＳ２内で、仕事関数調節層１５１は上部金属電極層１５２の上面を覆う。一例として、第２リセス領域ＲＳ２内で仕事関数調節層１５１はリング形状の断面を有する。仕事関数調節層１５１は上部金属電極層１５２と下部金属電極層１３６との間に延在される。
本工程によって、バリアー電極層１３１、下部金属電極層１３６、仕事関数調節層１５１、及び上部金属電極層１５２を含むゲート電極ＧＥが形成される。バリアー電極層１３１及び下部金属電極層１３６の組合せは相対的に高い仕事関数を有する電極部分であり、仕事関数調節層１５１及び上部金属電極層１５２の組合せは相対的に低い仕事関数を有する電極部分である。
図１及び図１９を参照して、第１リセス領域ＲＳ１を満たすキャッピング絶縁パターン１４１が形成される。その後、第１及び第２不純物領域１７１、１７２が形成される。
図２０乃至図２２は本発明の実施形態に係る半導体メモリ素子及びその製造方法を説明するための断面図である。
図１及び図２０を参照して、図１０を参照して説明された結果物上に金属酸化膜１７６が形成される。金属酸化膜１７６は仕事関数調節物質を含む。仕事関数調節物質はランタン（Ｌａ）、ストロンチウム（Ｓｒ）、アンチモン（Ｓｂ）、イットリウム（Ｙ）、アルミニウム（Ａｌ）、ハフニウム（Ｈｆ）、及びイリジウム（Ｉｒ）の中で少なくとも１つを含む。金属酸化膜１７６はリセス領域ＲＳの少なくとも一部を満たし、バリアー電極層１３１及び金属電極層１３６と接する。
図１及び図２１を参照して、熱処理工程が遂行されて、金属酸化膜１７６内の仕事関数調節物質がバリアー電極層１３１内に拡散される。一例として、熱処理工程温度は約５００℃乃至約１０００℃である。一例として、金属酸化膜１７６がランタン酸化膜である場合、熱処理工程によって金属酸化膜１７６内のランタンがバリアー電極層１３１の上部に拡散される。拡散されたランタンと結合されたバリアー電極層１３１の一部は仕事関数調節層１５３になる。一例として、バリアー電極層１３１がチタニウム窒化膜である場合、仕事関数調節層１５３はチタニウム－ランタン窒化膜である。
仕事関数調節層１５３はバリアー電極層１３１の上部に限定されて形成される。即ち、仕事関数調節物質はバリアー電極層１３１へ容易に拡散される反面、金属電極層１３６へは拡散されないか、或いは相対的に低い比率で拡散される。仕事関数調節物質は水平方向に拡散されてゲート領域ＧＲ内のバリアー電極層１３１の上部にも仕事関数調節層１５３が形成される。仕事関数調節層１５３の深さ、即ち仕事関数調節層１５３とバリアー電極層１３１との境界は熱処理工程の温度及び／又は時間を調節して決定される。
図１及び図２２を参照して、熱処理工程の後に金属酸化膜１７６は除去される。以後、リセス領域ＲＳを満たすキャッピング絶縁パターン１４１が形成される。
以上、添付された図面を参照して本発明の実施形態を説明したが、本発明はその技術的思想や必須的な特徴を変形せずに、他の具体的な形態に実施されることもあり得る。したがって、以上で記述した実施形態はすべての面で例示的なものであり、限定的なものではない。
１００ 基板
１１０ 素子分離膜
１１５ スペーサー
１２０ ゲート絶縁層
１３１ バリアー電極層
１３６ 金属電極層
１４１ キャッピング絶縁パターン
１６１ 第１コンタクト
１６３ 第２コンタクト
１７１ 第１不純物領域
１７２ 第２不純物領域
１９５ 層間絶縁層
ＡＲ 活性領域
ＢＬ ビットライン
ＤＳ 情報格納部
ＧＥ ゲート電極
ＴＲ トレンチ

Claims (25)

  1. 素子分離膜によって定義される活性領域を含む基板と、
    前記基板上部のトレンチ内に埋め込まれ、前記活性領域と交差するゲートライン構造体と、を含み、
    前記ゲートライン構造体は、前記トレンチ内に順に形成されたゲート絶縁層及びゲート電極を含み、
    前記トレンチは、前記素子分離膜上の第１トレンチ部分及び前記活性領域上の第２トレンチ部分を含み、
    前記ゲート絶縁層は、前記第１トレンチ部分内で前記ゲート電極の上面を覆わず、前記第２トレンチ部分内で前記ゲート電極の上面を覆う、半導体メモリ素子。
  2. 前記第２トレンチ部分の各々は、第１幅を有するトレンチ上部及び前記第１幅より大きい第２幅を有するトレンチ下部を含む、請求項１に記載の半導体メモリ素子。
  3. 前記第２トレンチ部分内で、前記ゲート電極は、前記トレンチ下部内に提供され、前記ゲート絶縁層は、前記ゲート電極を囲む、請求項２に記載の半導体メモリ素子。
  4. 前記ゲート絶縁層は、前記トレンチ上部を満たす、請求項３に記載の半導体メモリ素子。
  5. 前記ゲートライン構造体は、前記第１トレンチ部分内で前記ゲート電極の上面を覆うキャッピング絶縁パターンをさらに含む、請求項１乃至４のいずれか一項に記載の半導体メモリ素子。
  6. 前記第１トレンチ部分内で、前記キャッピング絶縁パターンは、前記ゲート絶縁層の内側壁と前記ゲート電極の上面によって定義される領域を満たす、請求項５に記載の半導体メモリ素子。
  7. 平面視で、前記ゲートライン構造体の延在方向に隣接する前記キャッピング絶縁パターンは前記活性領域を介して互いに離隔される、請求項５又は６に記載の半導体メモリ素子。
  8. 前記ゲートライン構造体の上面に沿って前記キャッピング絶縁パターンと前記ゲート絶縁層とが交互に配置される、請求項５乃至７のいずれか一項に記載の半導体メモリ素子。
  9. 前記キャッピング絶縁パターンは、幅が広い第１キャッピング絶縁パターンと幅が狭い第２キャッピング絶縁パターンとを含み、
    前記ゲートライン構造体の延在方向に沿って前記第１キャッピング絶縁パターンと前記第２キャッピング絶縁パターンとが交互に配置される、請求項５乃至８のいずれか一項に記載の半導体メモリ素子。
  10. 前記ゲート電極は、前記キャッピング絶縁パターンの間で前記基板の上面方向に突出される、請求項５乃至９のいずれか一項に記載の半導体メモリ素子。
  11. 前記ゲート絶縁層の外側壁を覆うスペーサーをさらに含み、
    前記第１トレンチ部分内で、前記スペーサーは、前記ゲート絶縁層を介して前記ゲート電極と水平方向に離隔され、
    前記第２トレンチ部分内で、前記スペーサーの下面は、前記ゲート電極の上面から垂直方向に離隔される、請求項１乃至１０のいずれか一項に記載の半導体メモリ素子。
  12. 前記ゲート電極は、前記第１トレンチ部分内の第１電極部分及び前記第２トレンチ部分内の第２電極部分を含み、
    前記第２電極部分の上面は、前記第１電極部分の上面より高いレベルに配置される、請求項１乃至１１のいずれか一項に記載の半導体メモリ素子。
  13. 前記第２電極部分の上面は丸い表面を有する、請求項１２に記載の半導体メモリ素子。
  14. 前記第２電極部分の幅は、前記第１電極部分の幅より大きい、請求項１２又は１３に記載の半導体メモリ素子。
  15. 前記第２電極部分は、前記第１電極部分の上面から前記基板の上面方向に突出される突出部を含む、請求項１２乃至１４のいずれか一項に記載の半導体メモリ素子。
  16. 前記突出部は、ドーピングされたシリコンを含む、請求項１５に記載の半導体メモリ素子。
  17. 前記ゲート電極は、下部ゲート電極及び上部ゲート電極を含み、
    前記下部ゲート電極は、下部金属電極層及び下部バリアー電極層を含み、
    前記上部ゲート電極は、上部金属電極層及び前記上部金属電極層の少なくとも一部を囲む仕事関数調節層を含む、請求項１に記載の半導体メモリ素子。
  18. 前記第２トレンチ部分内で、前記仕事関数調節層は、前記上部金属電極層の上面を覆う、請求項１７に記載の半導体メモリ素子。
  19. 前記仕事関数調節層は、前記下部金属電極層と前記上部金属電極層との間に延在される、請求項１７又は１８に記載の半導体メモリ素子。
  20. 前記ゲート電極は、金属電極層及び前記金属電極層の側壁上の仕事関数調節層を含み、
    前記仕事関数調節層は、前記第２トレンチ部分内に延長される請求項１に記載の半導体メモリ素子。
  21. 前記ゲート電極は、金属電極層及び前記金属電極層と前記ゲート絶縁層との間のバリアー電極層を含み、
    前記第２トレンチ部分内で、前記バリアー電極層は、前記金属電極層の上面を覆う、請求項１に記載の半導体メモリ素子。
  22. 素子分離膜によって定義される活性領域を含む基板と、
    前記基板上部のトレンチ内に埋め込まれ、前記活性領域と交差するゲートライン構造体と、を含み、
    前記ゲートライン構造体は、前記トレンチ内に順に形成されたゲート絶縁層及びゲート電極を含み、
    前記ゲート電極は、前記素子分離膜上の第１電極部分及び前記活性領域上の第２電極部分を含み、
    前記第２電極部分の幅は、前記第１電極部分の幅より大きく、
    前記第２電極部分の上面は丸い表面を有する、半導体メモリ素子。
  23. 前記第２電極部分の下面は、前記第１電極部分の下面より高い、請求項２２に記載の半導体メモリ素子。
  24. 前記第１電極部分の上面は、前記第２電極部分の上面より低い、請求項２２又は２３に記載の半導体メモリ素子。
  25. 前記活性領域の上部に不純物領域をさらに含み、
    前記不純物領域の下面は、前記第１電極部分の上面と前記第２電極部分の上面との間に配置される、請求項２４に記載の半導体メモリ素子。
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