CN114464573A - 半导体器件及其制作方法 - Google Patents

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metal gate
layer
transistor
gate
gate structure
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陈东煌
陈彦羽
陈柏安
黄循康
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

公开了一种制造具有金属栅极的半导体器件的方法和该半导体器件。该方法包括：提供与第一导电类型的晶体管相关的第一牺牲栅极和与第二导电类型的晶体管相关的第二牺牲栅极，其中，第一导电类型和第二导电类型互补。用第一金属栅极结构代替第一牺牲栅极；形成图案化的介电层和/或图案化的光致抗蚀剂层以覆盖第一金属栅极结构；用第二金属栅极结构代替第二牺牲栅极。该方法可以在两次金属栅极化学机械抛光过程中提高栅极高度均匀性。

Description

半导体器件及其制作方法
技术领域
本申请的实施例涉及半导体器件及其制作方法。
背景技术
半导体集成电路(IC)产业经历了快速的增长。在IC发展的过程中，功能密度(即，每个芯片区域的互连器件的数量)普遍增加，而几何尺寸【即，可以使用制造工艺产生的最小部件(或线)】减小了。这种按比例缩小的过程通常通过提高生产效率和降低相关成本来提供好处。这种缩小也增加了IC加工和制造的复杂性，并且要实现这些进步，需要在IC加工和制造中进行类似的发展。随着晶体管尺寸的减小，必须减小栅极氧化物的厚度以在减小的栅极长度的情况下保持性能。但是，为了减少栅极泄漏，使用了高介电常数(高k)栅极绝缘层，该绝缘层允许更大的物理厚度，同时保持与大型技术节点中使用的典型栅极氧化物所提供的有效电容相同的有效电容。
另外，随着技术节点的缩小，在一些IC设计中，人们希望用金属栅极(MG)电极代替典型的多晶硅栅极电极，从而以减小的部件尺寸来提高器件性能。与另一种称为“先栅极”的MG电极形成工艺相反，一种形成MG电极的过程称为“后栅极”工艺。“后栅极”工艺减少了必须在形成栅极之后执行的后续步骤(包括高温工艺)的数量。
发明内容
本申请的实施例提供一种制造半导体器件的方法，包括：提供具有第一晶体管的第一牺牲栅极和第二晶体管的第二牺牲栅极的衬底；去除所述第一牺牲栅极，从而形成第一沟槽；在所述第一沟槽中形成第一金属栅极堆叠层；在所述第一金属栅极堆叠层上执行第一化学机械抛光(CMP)以形成所述第一晶体管的第一金属栅极结构，其中，在所述第一金属栅极结构的顶表面上方形成凹槽；在所述第一金属栅极结构上方形成图案化的介电层，其中所述凹槽填充有所述图案化的介电层；去除所述第二牺牲栅极以形成第二沟槽；在所述第二沟槽中形成第二金属栅极堆叠层；以及在所述第二金属栅极堆叠层上执行第二CMP，以形成所述第二晶体管的第二金属栅极结构。
本申请的实施例还提供一种制造半导体器件的方法，包括：提供具有第一晶体管的第一牺牲栅极和第二晶体管的第二牺牲栅极的衬底；去除所述第一牺牲栅极，从而形成第一沟槽；在所述第一沟槽中形成第一金属栅极堆叠层；在所述第一金属栅极堆叠层上执行第一化学机械抛光(CMP)以形成所述第一晶体管的第一金属栅极结构，其中，在所述第一金属栅极结构的顶表面上方形成第一凹陷；在所述第一金属栅极结构上方形成图案化的光致抗蚀剂层，其中所述第一凹槽填充有所述图案化的光致抗蚀剂层；去除未被所述图案化的光致抗蚀剂层覆盖的所述第二牺牲栅极，从而形成第二沟槽；去除所述图案化的光致抗蚀剂层；在所述第二沟槽中形成第二金属栅极堆叠层；以及在所述第二金属栅极堆叠层上执行第二CMP，以形成所述第二晶体管的第二金属栅极结构。
本申请的实施例还提供一种半导体器件，包括：衬底；第一导电型晶体管的第一金属栅极结构，位于所述衬底上方；介电层，位于所述第一金属栅极结构上方；第二导电型晶体管的第二金属栅极结构，位于所述衬底上方；其中，所述第一导电类型和所述第二导电类型是互补的，并且其中，所述介电层的顶表面与所述第二金属栅极结构的顶表面基本共面。
本申请的实施例提供了金属栅极的方法和结构。
附图说明
当结合附图阅读时，根据以下详细描述可以最好地理解本公开的各方面。要强调的是，根据工业中的标准实践，各种部件未按比例绘制。实际上，为了清楚起见，可以任意地增加或减小各种部件的尺寸。
图1是示出了根据本公开的一些实施例的制造半导体器件的方法100的流程图。
图2A-图2I是根据本公开的一些实施例的根据图1的方法在各个制造阶段期间制造半导体器件200的顺序过程的截面图。
图3是示出根据本公开的一些实施例的制造半导体器件的方法300的流程图。
图4A-图4F是根据本公开的一些实施例的根据图3的方法在各个制造阶段期间制造半导体器件200’的顺序过程的截面图。
图5A-图5H是根据本公开的一些实施例的根据图1的方法在各个制造阶段期间制造半导体器件200’的顺序过程的截面图。
具体实施方式
以下公开提供了用于实现所提供的主题的不同部件的许多不同的实施例或示例。下面描述组件和布置的特定示例以简化本公开。当然，这些仅是示例，而无意于进行限制。例如，在下面的描述中，在第二部件上或上方的第一部件的形成可以包括其中第一和第二部件直接接触形成的实施例，并且还可以包括其中在第一部件和第二部件之间形成附加部件的实施例。第一和第二部件，使得第一和第二部件可以不直接接触。另外，本公开可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各种实施例和/或配置之间的关系。
此外，为了便于描述，在此可以使用诸如“在…下面”、“在…之下”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
尽管阐述本发明的广泛范围的数值范围和参数是近似值，但是在具体示例中阐述的数值被尽可能精确地记述。然而，任何数值当然固有地包含某些误差，这些误差是由在各个测试测量中通常发现的偏差而导致的。同样，如本文所用，术语“大约”、“基本”或“基本上”通常是指在给定值或范围的10％、5％、1％或0.5％以内。备选地，当由本领域的普通技术人员考虑时，术语“大约”、“基本”或“基本上”是指在均值的可接受的标准误差内。除了在操作/工作示例中，或者除非另有明确说明，否则所有数值范围、数量、值和百分比、例如材料数量、持续时间、温度、操作条件、数量比等的数值范围、数量、值和百分比在所有情况下，本文所公开的术语“术语”应理解为通过术语“约”、“基本”或“基本上”修饰。因此，除非有相反的指示，否则本公开和所附权利要求书中阐述的数值参数是可以根据需要变化的近似值。最起码，至少应该根据记述的有效数字的数量并通过应用普通的舍入技术来解释每个数值参数。范围可以在本文中表示为从一个端点到另一端点或在两个端点之间。除非另有说明，否则本文公开的所有范围均包括端点。
本公开总体上涉及半导体器件领域，并且更具体地涉及具有金属栅极(MG)电极的互补金属氧化物半导体(CMOS)器件的制造方法以及所得的半导体结构。本公开涉及在栅极层的化学机械抛光(CMP)期间减小栅极结构的凹陷效应并因此提高栅极高度均匀性的方法。诸如模拟器件或MOS阵列之类的大型栅极结构可从降低凹陷效应中受益匪浅。
在一些比较方法中，高k金属栅极(HKMG)代替了多晶硅/氮氧化物栅极堆叠件，以实现更好的沟道栅极控制，从而克服了栅极隧穿漏电和多晶硅缺失的问题。形成金属栅极叠层的一种工艺被称为替代金属栅极(RMG)或“后栅极”工艺，其中最终的栅极叠层被“最后”制造，这使得后续工艺数量的减少成为可能。替换金属栅极引入了几个新的工艺限制。HKMG集成引入了几种新的失配的阈值电压(VT)的来源。一种来源是由MGCMP凹陷引起的栅极高度变化。由于有限的金属栅极导电性，栅极电荷不能完全包含在薄金属栅极层内部，而是溢出到金属填充物中，因此其有效性也受到金属填充功函数的影响。失配是单个集成电路(IC)上两个或多个器件的差异性能，对于精确的模拟IC设计，应避免或消除失配。尤其是，精确的模拟CMOS电路设计需要在设计和仿真阶段建立可靠的晶体管失配模型，或者具有许多彼此相邻的栅极结构的模拟器件，长的栅极长度(或沟道长度)可能会导致栅极结构在CMP工艺器件凹陷。
MG-CMP将产生凹陷并影响大通道长度和大面积器件的器件特性。在某些应用【如模拟器和射频(RF)】中，需要大面积的器件来提高性能。由于CMP工艺涉及使用抛光垫，因此可能会弯曲并导致大面积金属凹陷。由于模拟器件的栅极长度很大，并且其中许多器件彼此相邻放置，因此可能会发生严重的凹陷现象，从而导致栅极层的大量损耗。
另外，一些比较方法可能导致所得替换金属栅极的高度变化。这种平面性或均匀性的缺乏至少部分地是在这种比较方法中由牺牲栅极结构上方和之间的介电材料的凹陷或损耗引起的。更特别地，设置在保护牺牲栅极结构的保护掩模上方和之间的介电材料的损耗转化为牺牲栅极结构中的高度变化。设置在保护掩模上方和之间的介电材料中的凹槽在p型晶体管和n型晶体管的交界处保护了牺牲栅极结构，这些凹陷转化为牺牲栅极结构中的高度变化。如下面进一步解释的，在半导体制造过程中，各种间隙填充材料，例如可流动的介电材料(例如，可流动的氧化物)通常被用作围绕牺牲栅极结构的介电材料。然而，间隙填充的质量通常可能较差，并且可流动的介电材料可能容易受到随后的湿/干蚀刻工艺的影响。如果后续的干法/湿蚀刻工艺过多，则可能会导致介电材料/氧化物大量流失。介电材料的这种损失会影响牺牲栅极结构的高度变化，从而在随后的制造过程中导致替换金属栅极高度变化。因此，需要一种在上述栅极堆叠层的CMP期间减少栅极堆叠和栅极结构的凹陷的机制。
本公开总体上涉及半导体器件领域，并且更具体地涉及具有金属栅极电极的互补金属氧化物半导体器件的制造方法以及所得的半导体结构。本公开涉及在栅极层的CMP期间减小栅极结构的凹陷效应并因此提高栅极高度均匀性的方法。诸如模拟器之类的大型栅极结构可从降低凹陷效应中受益匪浅。在本公开中，公开了在两次MGCMP工艺期间改善MGCMP栅极高度均匀性的方法和由此获得的半导体器件。在一些比较方法中，栅极高度差可以在约100埃至约200埃的范围内，而在本公开中，如通过原子力显微镜(AFM)或透射电子显微镜(TEM)测量，栅极高度差可以提高至约0至约80埃或小于约50埃。示出了形成CMOS器件的中间阶段。
参考图1、图2A至图2I、图3、图4A至图4F和图5A至图5H，下面共同描述方法100和300以及半导体器件200、200’和200”。半导体器件200、200’和200”示出了可以包括存储单元和/或逻辑电路的集成电路或其部分。半导体器件200、200’和200”可以包括无源部件，例如电阻器、电容器、电感器和/或熔断器；和有源组件，例如P沟道场效应晶体管(PFET)、N沟道场效应晶体管(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、CMOS晶体管、高阻晶体管、高压晶体管和/或高频晶体管；其他合适的组件；和/或其组合。应当理解，对于方法的其他实施例，可以在方法100和300之前、期间和之后提供附加的步骤，并且可以替换或消除以下描述的一些步骤。还应理解，对于半导体器件200、200’和200”的附加实施例，可以在半导体器件200、200’和200”中添加附加部件，并且可以替换或消除以下描述的一些部件。在一些实施例中，在后栅极工艺中制造半导体器件200、200’和200”。在后栅极工艺中，首先形成牺牲多晶硅栅极结构，然后可以去除牺牲多晶硅栅极并用金属栅极结构代替。
图1是示出根据本公开的一些实施例的制造半导体结构的方法100的流程图。参照图1，方法100可以用于实施替代栅极方法以改善栅极高度均匀性。方法100包括多个操作(102、104、106、108、110、112、114和116)，并且描述和说明不被视为操作的顺序和半导体结构的结构的限制。图2A至图2I是示出根据本公开的一些实施例的制造半导体器件200的方法的中间阶段的示意性截面图。
参照图1和图2A，方法100在框102处开始，其中衬底202上具有布置在其上并彼此通过提供或接收的层间介电层216隔开的第一晶体管201A的第一牺牲栅极208A和第二晶体管201B的第二牺牲栅极208B。在一些实施例中，衬底202是包括硅的半导体衬底。可选地，衬底202包括基础半导体，该基础半导体包括晶体中的硅和/或锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP；或其组合或其他合适的材料。合金半导体衬底可以具有梯度SiGe部件，其中Si和Ge组成从梯度SiGe部件的一个位置处的一个比率改变为另一位置处的另一比率。可以在硅衬底上方形成合金SiGe。SiGe衬底可以是应变的。此外，半导体衬底可以是绝缘体上半导体(SOI)。在一些实施例中，半导体衬底可以包括掺杂的外延层。在其他示例中，硅衬底可以包括多层化合物半导体结构。在一些实施例中，第一晶体管201A具有第一导电类型，第二晶体管201B具有第二导电类型，并且第一导电类型和第二导电类型是互补的。在一些实施例中，第一晶体管201A的第一导电类型是p型，并且第二晶体管201B的第二导电类型是n型。
在一些实施例中，根据本领域已知的设计要求，衬底202可以包括各种掺杂区域(例如，p型阱或n型阱)。掺杂区掺杂有p型掺杂剂，例如硼或BF2；n型掺杂剂，例如磷或砷；或其组合或其他合适的材料。可以以P阱结构、N阱结构、双阱结构或使用凸起结构直接在衬底202上形成掺杂区。在一些实施例中，可以在衬底202中形成一个或多个隔离结构204。隔离结构204可以利用隔离技术，诸如硅的局部氧化(LOCOS)或浅沟槽隔离(STI)。隔离结构204可以包括氧化硅、氮化硅、氮氧化硅、掺杂氟的硅酸盐玻璃(FSG)、低k介电材料、其他合适的材料或它们的组合。形成隔离结构204的示例性操作可以包括：通过光刻操作对衬底202执行图案化；使用例如干蚀刻、湿蚀刻或等离子蚀刻操作在衬底202中蚀刻沟槽；以及在沟槽中沉积介电材料。在一些实施例中，填充的沟槽可以具有多层结构，例如填充有氮化硅或氧化硅的热氧化物衬垫层。
在一些实施例中，衬底202可以进一步包括各种有源区域，诸如配置用于P型金属氧化物半导体晶体管(称为PMOS)器件的区域和配置用于N型金属氧化物半导体晶体管(称为NMOS)器件的区域，并且隔离区204用于隔离和限定有源区。在一些实施例中，衬底202包括配置用于PMOS晶体管器件的第一区域205A和配置用于NMOS晶体管器件的第二区域205B。应该理解的是，半导体器件200可以通过CMOS技术形成，因此在此不再详细描述相同的工艺。
仍然参考图2A，在衬底202上方的第一区域205A和第二区域205B中分别形成第一牺牲栅极208A和第二牺牲栅极208B。可以理解，可以形成多个牺牲栅极。在第一区域205A和第二区域205B中的衬底202上形成有覆盖层202。在一些实施例中，在衬底202和第一牺牲栅极208A之间形成第一介电层206A，并且在衬底202和第二牺牲栅极208B之间形成第二介电层206B。介电层206A和206B可以包括氧化硅、氮氧化硅、高k介电材料或它们的组合或其他合适的材料。在一些实施例中，牺牲栅极208A和208B包括单层或多层结构。在一些实施例中，牺牲栅极208A和208B包括多晶硅。在一些实施例中，介电层206A和206B以及牺牲栅极208A和208B可以通过以毯式方式在衬底202上顺序地沉积介电层和导电层来形成。沉积步骤可以包括物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的方法。然后，在沉积的材料上形成光致抗蚀剂(未示出)并执行图案化。执行蚀刻操作以将图案化的光致抗蚀剂的部件转移到下面的层，从而形成介电层206A和206B以及牺牲栅极208A和208B。
在一些实施例中，轻掺杂的源极/漏极(LDD)区域212A和212B分别形成在每个牺牲栅极208A和208B的两侧上的相应的掺杂阱(未示出)中。在一些实施例中，LDD区域212A形成在隔离结构204和第一牺牲栅极208A之间，而LDD区域212B形成在隔离结构204和第二牺牲栅极208B之间。在一些实施例中，可以通过诸如离子注入步骤之类的注入操作在衬底202中形成LDD区域212A和212B。在一些实施例中，LDD区域212A和212B与牺牲栅极208A和208B的侧壁对准。在形成LDD区域212A和212B之后，在第一牺牲栅极208A的每一侧上形成间隔件210A，并且在第二牺牲栅极208B的每一侧上形成间隔件210B。间隔件210A和210B可以包括介电材料，例如氮化硅、氧化硅、碳化硅、氮氧化硅或它们的组合或其他合适的材料。在一些实施例中，间隔件210A和210B包括多层结构。可以使用诸如PVD、CVD或ALD的沉积操作或蚀刻操作来形成间隔件210A和210B。蚀刻操作可以是各向异性蚀刻。此后，可以在隔离结构204与间隔件210A和210B之间的各个掺杂阱(未示出)中分别形成源/漏(S/D)区域214A和214B。在一些实施例中，使用离子注入步骤形成S/D区域214A和214B，并且注入的轮廓与间隔件210A和210B的外侧壁基本对准。
随后在衬底202上方形成层间(或层间)电介质(ILD)216。ILD层216可以填充第一晶体管201A和第二晶体管201B之间的间隙，并且围绕第一晶体管201A和第二晶体管201B。ILD层216可以包括介电材料并且通过任何合适的沉积操作形成。地层可以包括例如CVD、FCVD等。介电材料可以包括氧化硅、氮化硅、氮氧化硅、旋涂玻璃(SOG)、FSG、聚酰亚胺或其他合适的介电材料。在一些实施例中，ILD层216可以包括高密度等离子体(HDP)介电材料(例如，HDP氧化物)和/或高纵横比工艺(HARP)介电材料(例如，HARP氧化物)。然后，执行平坦化操作以去除ILD层216的多余部分。平坦化操作可以包括CMP操作或机械研磨。牺牲栅极208A和208B的顶表面相应地暴露。在一些实施例中，通过平坦化操作，ILD层216以及牺牲栅极208A和208B的顶表面齐平。
随后，分别形成用于各个晶体管的第一金属栅极结构和第二金属栅极结构来代替对应的牺牲栅极。参照图1和图2B，在框104处，去除牺牲栅极中的一个，从而在层间介电层中形成第一沟槽。在一些实施例中，首先从相应的晶体管201A去除第一牺牲栅极208A。结果，形成示例性的第一沟槽218A，如由间隔件210A所限定并且被ILD层216包围。在一些实施例中，可以在诸如湿刻蚀、干刻蚀的刻蚀操作或其组合或其他合适的方法中去除第一牺牲栅极208A。在一些实施例中，在第一牺牲栅极208A去除操作之后，第一介电层206A保留在第一沟槽218A中并用作界面层(IL)。在替代实施例中，在第一牺牲栅极208A的蚀刻期间去除第一介电层206A。在一些实施例中，用于第一牺牲栅极208A的湿蚀刻操作包括暴露于包含氢氧化物的溶液(例如，氢氧化铵)、去离子水或其他合适的蚀刻剂溶液。
在框106处，在第一沟槽中形成第一金属栅极堆叠层。第一金属栅极堆叠层223A可以包括第一高k栅极介电层、第一功函数层和第一金属材料层。图2C示出了在第一沟槽218A中的第一高k栅极介电层219A的沉积、以及在第一高k栅极介电层219A上方的第一功函数层220A的沉积。通过任何合适的工艺将第一高k栅极介电层219A和第一功函数层220A形成在衬底202上方和第一沟槽218A中至任何合适的厚度。在一些实施例中，第一高k栅极介电层219A和第一功函数层220A分别共形地形成在第一沟槽218A的侧壁和底表面之上。在一些实施例中，第一高k栅极介电层219A和第一功函数层220A分别衬里第一沟槽218A的侧壁和底部而不填满第一沟槽218A。在一些实施例中，第一高k栅极介电层219A可以包括诸如氧化ha(HfO2)、氧化silicon硅(HfSiO)、氧氮化ha硅(HfSiON)、氧化钽钽(HfTaO)、氧化钛titanium(HfTiO)、氧化z锆(HfZrO)、金属氧化物、金属氮化物、金属硅酸盐、过渡金属氧化物、过渡金属氮化物、过渡金属硅酸盐、金属的氧氮化物、金属铝酸盐、硅酸锆、铝酸锆、氧化锆、钛氧化物、氧化铝、二氧化铪-氧化铝(HfO2-Al2O3)合金或其组合或其他合适的材料。在一些实施例中，用于第一PMOS器件的第一功函数层220A可以包括一个或多个由诸如TiN、W、Ta、Ni、Pt、Ru、Mo、Al、WN、其组合等的材料组成的层。可以使用PVD、CVD、ALD或其他合适的沉积方法来形成第一功函数层220A。在一些实施例中，覆盖层(未示出)可以形成在衬底202上方的第一介电层206A和第一功函数层220A之间，并且共形地形成在ILD层216上方以及在第一沟槽218A侧壁和底部上。然后，如图2C所示，在第一功函数层220A上沉积第一金属材料层222，以基本上填充第一沟槽218A的其余部分。第一金属材料层222也填充由第一功函数层220A围绕的第一沟槽218A中的空间。在一些实施例中，第一金属材料层222延伸以覆盖第一区域205A和/或第二区域205B。在一些实施例中，第一金属材料层222包括任何合适的材料，例如铜、钴、铝、钨或其他合适的材料、和/或它们的组合。在一些实施例中，第一金属材料层222通过诸如ALD、CVD、PVD或镀覆的任何合适的工艺形成为任何合适的厚度。
在框108处，在第一金属栅极堆叠层上执行第一CMP，其中，第一金属栅极堆叠层的其余部分形成第一晶体管的第一金属栅极。参照图2D，在第一沟槽填充有第一金属材料层222之后，执行平坦化操作(例如，CMP或机械研磨操作)以使第一高k栅极介电层219A、第一功函数层220A和第一金属材料层222平坦化。在一些实施例中，执行CMP工艺以平坦化第一金属材料层222，直到到达并暴露ILD层216的上表面。结果，形成第一金属栅极结构224A，使得用于PMOS器件的第一金属栅极结构224A包括第一介电层206A、第一高k栅极介电层219A、第一功函数层220A和第二金属栅极结构224A。参考图2D，在CMP工艺期间，由于栅极结构的凹陷而在第一金属栅极结构224A的顶表面或第一金属材料层222的顶表面上形成凹槽226。在一些实施例中，凹陷具有强烈的线宽依赖性，因此，凹陷的数量随着线宽的增加而变大。
在框110处，在第一金属栅极结构上方形成图案化的介电层，其中，凹槽被图案化的介电层填充。参照图2E，可以在衬底202上方沉积额外的介电层228，以至少覆盖第一晶体管201A或覆盖第一晶体管210A和第二晶体管201B。在一些实施例中，介电层228延伸以覆盖第一区域205A和第二区域205B。在一些实施例中，介电层228可以填充在凹部226中。在一些实施例中，凹部226被介电层228填充。在一些实施例中，介电层228可以包括介电材料并且通过任何合适的沉积形成。形成可以包括例如CVD、FCVD等。介电材料可以包括氧化硅、氮化硅、氮氧化硅、SOG、FSG、聚酰亚胺或其他合适的介电材料。在一些实施例中，介电层228的厚度在约20埃至约80埃的范围内。在本实施例中，如果介电层228的厚度太薄，例如小于约20埃，则介电层228将不具有保护功能。相反，如果介电层228的厚度太厚，例如于约80埃，则在随后的步骤中将需要额外的抛光。
仍然参考图2E，在衬底202上方形成图案化的光致抗蚀剂层230，以至少覆盖第一金属栅极结构224A或第一区域205A。在一些实施例中，光致抗蚀剂层(未示出)形成在第一金属栅极结构224A之上并被图案化。在一些实施例中，在第一区域205A的第一晶体管201A上方形成图案化的光致抗蚀剂层230，以保护第一晶体管201A免受后续工艺。图案化的光致抗蚀剂层230通过典型的光刻和图案化工艺形成，并且可以包括任何合适的材料。
在框112处，去除第二牺牲栅极以形成第二沟槽。参照图2F，通过图案化的光致抗蚀剂层230形成图案化的介电层228，并且通过任何合适的工艺从第二区域205B中的第二晶体管201B去除第二牺牲栅极208B，以形成第二沟槽218B。在一些实施例中，可以去除ILD层216和第二牺牲栅极208B周围的间隔件210B的一部分。在一些实施例中，ILD层216的被去除的部分的厚度在约60埃至约70埃的范围内。在一些实施例中，由于图案化介电层228的保护，可以减轻在ILD层216和/或第一金属栅极结构224A周围的间隔件210A中的凹陷问题或损失。在一些实施例中，去除第二牺牲栅极208B包括在ILD层216中保持第二晶体管201B的间隔件210B完整。在一些实施例中，第二沟槽218B可以通过一种或多种干刻蚀工艺、湿刻蚀工艺、或其组合或其他合适的过程。在一些实施例中，还去除了未被图案化的光致抗蚀剂层230覆盖的图案化的介电层228的至少部分。随后，可以通过剥离或灰化工艺或蚀刻工艺来去除图案化的光致抗蚀剂层230。在去除图案化的光致抗蚀剂层230之后，图案化的介电层228的部分保留在第一晶体管201A的第一金属栅极结构224A的表面上。在一些实施例中，可以在去除第二牺牲栅极208B之前去除图案化的光致抗蚀剂230，以使得在去除第二牺牲栅极208B期间，图案化的介电层228变得更薄。在一些实施例中，剩余的图案化介电层228可以在随后的第二CMP中用作停止层。
在框114处，在由去除的第二牺牲栅极留下的第二沟槽中形成第二金属栅极堆叠层。参照图2G，在一些实施例中，第二金属栅极堆叠层223B可以包括第二高k栅极介电层219B、第二功函数层220B和第二金属材料层232。图2G示出了第二高k栅极电介质层219B和第二功函数层220B在第二沟槽218B中的顺序沉积。通过任何合适的工艺将第二高k栅极介电层219B和第二功函数层220B分别形成在衬底202上方和第二沟槽218B中至任何合适的厚度。在一些实施例中，第二高k栅极介电层219B和第二功函数层220B分别共形地形成在第二沟槽218B的侧壁和底表面之上。在一些实施例中，第二高k栅极介电层219B和第二功函数层220B分别衬里第二沟槽218B的侧壁和底部而不填满第二沟槽218B。在一些实施例中，第二高k栅极介电层219B可以与第一高k栅极介电层219A相同或不同。在一些实施例中，用于NMOS器件的第二功函数层220B可以包括由诸如Ti、Ag、Al、TiAlMo、Ta、TaN、TiAlC、TiAlN、TaC、TaCN、TiAl、TaSiN、Mn、Zr、其组合等的材料组成的一层或多层。可以使用PVD、CVD、ALD或其他合适的沉积方法来形成第二功函数层220B。在一些实施例中，覆盖层(未示出)可以形成在衬底202上方的第二介电层206B和第二功函数层220B之间，并且共形地形成在第二沟槽218B的侧壁和底部上方。然后，第二金属材料层232被沉积在第二功函数层220B之上以基本上填充第二沟槽218B的其余部分，如图2G所示。在一些实施例中，第二金属材料层232也填充第二沟槽218B中的被第二功函数层220B围绕的空间。在一些实施例中，第二金属材料层232延伸以覆盖第一区域205A和/或第二区域205B。在一些实施例中，第二金属材料层232包括任何合适的材料，例如铜、钴、铝、钨或其他合适的材料、和/或其组合。在一些实施例中，第二金属材料层232通过任何合适的工艺形成为任何合适的厚度，例如ALD、CVD、PVD或镀覆。
在框116处，在第二金属栅极堆叠层上执行第二CMP，其中，第二金属栅极堆叠层的其余部分形成第二晶体管的第二金属栅极结构。在一些实施例中，由于选择性，在第二CMP期间形成较少的CMP凹陷。参照图2H，在第二沟槽218B填充有第二金属材料层232之后，执行平坦化操作(例如，CMP或机械研磨操作)以平坦化第二高k栅极介电层219B、第二功函数层220B和第二金属材料层232。在一些实施例中，执行CMP工艺以平坦化第二金属材料层232，直到到达并暴露ILD层216的上表面。结果，形成第二金属栅极结构224B，使得用于NMOS器件的第二金属栅极结构224B包括第二介电层206B、第二高k栅极介电层219B、第二功函数层220B和第二金属材料层232。
仍参考图2H，在第二CMP之后，图案化介电层228的至少部分保留在第一金属栅极结构224A或第一金属材料层222上方。在一些实施例中，图案化介电层228覆盖在第一金属栅极结构224A或第一金属材料层222之上。第一金属栅极结构224A的顶表面的厚度范围从大于约0到约20。在一些实施例中，保留在第一金属栅极结构224A上的图案化介电层228的顶表面与第二金属栅极结构224B的顶表面基本共面。在一些实施例中，在第二CMP之后，在第一金属栅极结构224A上方的图案化介电层228的顶表面与第二金属栅极结构224B的顶表面对准。在一些实施例中，可以在第二CMP之后去除第一金属栅极结构224A上方的图案化介电层228。在一些实施例中，在图案化的介电层228由与ILD层216不同的材料形成的情况下(例如，当图案化的介电层228包括氮化硅并且ILD层216包括氧化硅时)，在第二CMP之后在第一金属栅极结构224A上的图案化的介电层228被去除。
在一些实施例中，半导体器件200包括设置在衬底202上方的第一导电型晶体管的第一金属栅极结构224A，其包括位于衬底202上方的第一功函数层220A、第一高k栅极介电层219A、和位于第二功函数层220A上的第一金属材料层222。在一些实施例中，半导体器件200包括在第一金属栅极结构224A或第一金属材料层222上方的介电层228。在一些实施例中，半导体器件200包括位于衬底202上方的第二导电类型晶体管的第二金属栅极结构224B；以及包括第二高k栅极介电层219B、位于第二高k栅极介电层219B上方的第二功函数层220B、和位于第二功函数层220B上方的第二金属材料层232的第二金属栅极结构224B。在一些实施例中，第一导电类型和第二导电类型是互补的。在一些实施例中，介电层228的顶表面与第二金属栅极结构224B的顶表面基本共面。
参照图2I，在第一金属栅极结构224A和第二金属栅极结构224B之上形成钝化层234，并且在钝化层234和ILD层216中分别形成接触塞236A、236B、238A、238B、239A和239B。在一些实施例中，接触插塞236A与图案化的介电层228接触。在一些实施例中，接触插塞236A穿透图案化的介电层228，使得接触插塞236A被包围。例如，接触插塞236A的侧壁的部分与图案化的介电层228接触。
应当理解，PMOS和NMOS晶体管结构可以以任何顺序形成。此外，在形成用于第一/PMOS器件区域205A和第二/NMOS器件区域205B的金属栅极结构期间，可以实施N/P图案化以将一种类型的器件彼此分离，反之亦然。金属栅极堆叠可以进一步包括衬垫层、阻挡层、其他合适的层和/或它们的组合。还应理解，半导体器件200可以经受进一步的CMOS或MOS技术工艺以形成本领域中已知的各种部件。随后的工艺可以在衬底202上形成各种接触/通孔/线和多层互连部件(例如，金属层和层间电介质)，其被配置为连接半导体器件200的各种部件或结构。第一金属栅极结构224A非常薄，并且不影响后续工艺的形成或性能。附加部件可以提供到包括形成的金属栅极结构的装置的电互连。例如，多层互连包括垂直互连(例如典型的通孔或触点)，以及水平互连(例如金属线)。各种互连部件可以实现包括铜、钨和/或硅化物的各种导电材料。在一个实例中，使用镶嵌和/或双重镶嵌工艺来形成铜相关的多层互连结构。在一些实施例中，可以减少或防止在第一金属栅极结构224A周围的ILD层/侧壁中的损失。在第一金属栅极结构224A上的图案化的介电层228可以填充由于MGCMP凹陷而产生的凹槽，但是不会增加工艺的复杂性。通过形成保留在第一金属栅极结构224A上的图案化介电层228，第一金属栅极结构224A的顶表面与第二金属栅极结构224B的顶表面基本共面。因此，可以提高栅极高度均匀性或CMP均匀性，特别是对于大面积器件或长沟道器件而言。
图3是示出根据本公开的一些实施例的制造半导体结构的方法300的流程图。参照图3，方法300可以用于实施替代栅极方法以改善栅极高度均匀性。方法100包括多个操作(302、304、306、308、310、312、314、316和318)，并且描述和说明不被视为操作的顺序和半导体结构的结构的限制。图4A至图4F是示出根据本公开的一些实施例的制造半导体器件200’的方法的中间阶段的示意性截面图。
在图3和图4A-图4F中，将对与已经在上面描述的部分相同的部分赋予相似的附图标记，以省略重复的相似描述。另外，将不对其执行具体描述的部分具有与上述半导体器件200的结构相似的结构，并提供由此提供的相同或相似的优点。
参考图3和图4A，方法300从框302开始，其中衬底202具有布置在其上并且由提供或接收的层间介电层216彼此间隔开第一晶体管201A的第一牺牲栅极208A、第二晶体管201B的第二牺牲栅极208B和第三晶体管260的高电阻(HiR)多晶硅栅极240。在一些实施例中，衬底202可以包括半导体衬底，例如硅衬底，并且一个或多个隔离结构204可以形成在衬底202中。在一些实施例中，衬底202包括配置为容纳第一晶体管201A的第一区域205A、配置为容纳第二晶体管201B的第二区域205B以及配置为容纳第三晶体管260的第三区域205C。在一些实施例中，第一区域205A是PMOS晶体管区域，第二区域205B是NMOS晶体管区域，并且第三区域205C是配置用于高电阻多晶硅晶体管的有源区域。应当理解，可以在第一区域205A、第二区域205B和第三区域205C中的衬底202上方形成多个栅极结构或牺牲栅极或其他部件。在一些实施例中，第三晶体管260可以设置在第一晶体管201A和第二晶体管201B之间，但是本公开不限于此。在一些实施例中，第一牺牲栅极208A和208B的栅极长度大于高电阻多晶硅栅极240的栅极长度。在一些实施例中，第一牺牲栅极208A的栅极长度为约40nm或更大或1μm或更大；第一牺牲栅极208B的栅极长度为约40nm或更大或1μm或更大，但是本公开不限于此。在一些实施例中，高电阻多晶硅栅极240的栅极长度为小于约40nm、或约28nm或更小、或约22nm或更小，但是本公开不限于此。在一些实施例中，高电阻多晶硅栅极240可以用作高电阻电阻器。在一些实施例中，第一牺牲栅极208A和208B的栅极长度小于高电阻电阻器的栅极长度。
在一些实施例中，在多晶硅栅极电极240的每一侧上形成间隔件210C；在每个多晶硅栅极电极240的两侧的各个掺杂阱(未示出)中形成轻掺杂源极/漏极(LDD)区域212C；可以在隔离结构204和间隔件210C之间的各个掺杂阱(未示出)中形成源/漏(S/D)区域214C。
参照图4B，在框304至框308处，第一牺牲栅极208A已被第一金属栅极结构224A代替，以用作第一/PMOS区域205A中的PMOS栅极结构。在一些实施例中，第一金属栅极结构224A包括第一介电层206A、第一高k栅极介电层219A、第一功函数层220A和第一金属材料层222。在CMP工艺期间，由于栅极结构的凹陷而在第一金属栅极结构224A的顶表面上方形成有栅极226。在一些实施例中，图4B所示的半导体器件200’具有与上述相似的或在图2A至图2D中的任何一个中示出的配置。
在框310至框318处，执行用第二金属栅极结构替换第二牺牲栅极的栅极替换过程。参照图4C，在框310处，可以将诸如图案化的光刻胶230之类的图案化的介电层沉积在衬底202上方，以至少覆盖第一区域205A和第三区域205C，或者覆盖PMOS晶体管201A和高电阻多晶硅晶体管260。在一些实施例中，图案化的光致抗蚀剂层230可以填充在第一金属栅极结构224A的凹槽226中。在一些实施例中，凹槽226填充有图案化的光致抗蚀剂层230。
参照图4D，在框312至314中，去除未被图案化的光致抗蚀剂层230覆盖的第二牺牲栅极208B，以形成第二沟槽218B，然后，去除图案化的光致抗蚀剂层230。在一些实施例中，可以去除ILD层216和第二牺牲栅极208B周围的间隔件210B的部分。在一些实施例中，ILD层216的被去除的部分的厚度在约60埃至约70埃的范围内。在一些实施例中，由于图案化的光致抗蚀剂层230的保护，ILD层216、第一金属栅极结构224A周围的间隔件210A以及多晶硅栅极240周围的间隔件210C中的凹陷问题或损失可以被减轻。在一些实施例中，第一金属栅极结构224A和多晶硅栅极240被图案光致抗蚀剂层230很好地保护。在一些实施例中，去除第二牺牲栅极208B包括在ILD层216中保持隔离物210A和隔离物210C完整。
然后，参考图4E和图4F，在框316和框318处，在通过去除第二牺牲栅极208B留下的第二沟槽218B中顺序沉积第二高k栅极介电层219B、第二功函数层220B和第二金属材料层232。之后，执行CMP以平坦化衬底202的表面，并且第二高k栅极介电层219B、第二功函数层220B和第二金属材料层232的其余部分形成第二金属栅极结构224B。在一些实施例中，第一金属栅极结构224A的顶表面与第二金属栅极结构224B的顶表面和高电阻多晶硅栅极240的顶表面基本共面。
图5A-图5H是根据本公开的一些实施例的根据图1的方法在各个制造阶段期间制造半导体器件200’的顺序过程的截面图。在图5A-图5H中，将对与已经在上面描述的部分相同的部分赋予相同的附图标记，从而省略重复的相似描述。另外，将不对其执行详细描述的部分具有与上述半导体器件200和200’的那些部分相似的结构，并提供由此提供的相同或相似的优点。
参照图5A，衬底202具有设置在其上并通过提供或接收的层间电介质层216彼此间隔开的第一晶体管201A的第一牺牲栅极208A、第二晶体管201B的第二牺牲栅极208B和第三晶体管201D的第三牺牲栅极208D。在一些实施例中，衬底202包括被配置用于容纳第一晶体管201A的第一区域205A，被配置用于容纳第二晶体管201B的第二区域205B以及被配置用于容纳第三晶体管201D的第三区域205D。在一些实施例中，第一区域205A是PMOS晶体管区域，第二区域205B是NMOS晶体管区域，并且第三区域205D也是PMOS晶体管区域。应当理解，可以在第一区域205A、第二区域205B和第三区域205D中的衬底202上方形成多个栅极结构或牺牲栅极结构或其他组件。在一些实施例中，第三晶体管201D可以设置在第一晶体管201A和第二晶体管201B之间，但是本公开不限于此。在一些实施例中，第一牺牲栅极208A和208B的栅极长度大于第三牺牲栅极208D的栅极长度。在一些实施例中，第一牺牲栅极208A的栅极长度为约40nm或更大或约1μm或更大，并且第二牺牲栅极208B的栅极长度为约40nm或更大或约1μm或更大，本公开不限于此。在一些实施例中，第三牺牲栅极208D的栅极长度为小于约40nm、或约28nm或更小、或约22nm或更小，但是本公开不限于此。
参照图5B，去除第一牺牲栅极208A和第三牺牲栅极208D；然后，在去除的第一牺牲栅极208A和去除的第三牺牲栅极208D所留下的沟槽中依次形成第一高k栅极介电层219A、第一功函数层220A和第一金属材料层222。参照图5C，执行第一CMP工艺以平坦化第一金属材料层222、第一功函数层220A和第一高k栅极介电层219A，直到到达并暴露ILD层216的上表面。结果，形成了用于PMOS器件的第一金属栅极结构224A，其包括介电层206A、第一高k栅极介电层219A、第一功函数层220A和第一金属材料层222。此外，形成用于PMOS器件的第三金属栅极结构224D，其包括介电层206D、第一高k栅极介电层219A、第一功函数层220A和第一金属材料层222。在一些实施例中，在CMP工艺期间，由于栅极结构的凹陷而在第一金属栅极结构224A的顶表面上方形成凹陷226。在一些实施例中，在第三金属栅极结构224D的顶表面上方形成凹槽226D。在一些实施例中，图5C所示的半导体器件200’具有与上述相似的或在图2A至图2D中的任何一个中示出的配置。在一些实施例中，凹槽226的深度大于凹槽226D的深度。
图5D至图5H示出了用第二金属栅极结构224B代替第二牺牲栅极208B。相同的参考数字将给予与已经在上面描述的部分相同的部分，从而省略重复的相似描述。参照图5H，形成了半导体器件200’。在一些实施例中，第一金属栅极结构224A的顶表面与第二金属栅极结构224B的顶表面和第三金属结构224D的顶表面对准。在一些实施例中，在第一金属栅极结构224A的顶表面上方的图案化的介电层228的厚度在大于约0到约20的范围内。在一些实施例中，保留在第一金属栅极结构224A上的图案化的介电层228的顶表面与第二金属栅极结构224B的顶表面和第三金属栅极结构224D的顶表面基本共面。
在本公开中，公开了在两次MGCMP工艺期间改善MGCMP栅极高度均匀性的方法以及从中获得的半导体器件。本公开的方法可以在栅极层的CMP期间减小栅极结构的凹陷效应，从而提高栅极高度均匀性，从而最小化器件失配特性。诸如模拟器件之类的大型栅极结构可从降低凹陷效应中受益匪浅。例如，大型器件的栅极高度厚度可以从约100～200埃改善到约0～80埃。应当理解，本文公开的不同实施例提供了不同的公开，并且在不脱离本公开的精神和范围的情况下，它们可以执行本文的各种改变、替换和变更。
在一些实施例中，一种制造半导体器件的方法包括：提供衬底，该衬底具有第一晶体管的第一牺牲栅极和第二晶体管的第二牺牲栅极；去除第一牺牲栅极，从而形成第一沟槽；在第一沟槽中形成第一金属栅极堆叠层；在第一金属栅极堆叠层上执行第一化学机械抛光(CMP)以形成第一晶体管的第一金属栅极结构，其中，在第一金属栅极结构的顶表面上方形成凹槽。在第一金属栅极结构上形成图案化的介电层，其中凹槽填充有图案化的介电层。去除第二牺牲栅极以形成第二沟槽；在第二沟槽中形成第二金属栅极堆叠层；在第二金属栅极堆叠层上执行第二CMP，以形成第二晶体管的第二金属栅极结构。
在一些实施例中，一种制造半导体器件的方法包括：提供衬底，该衬底具有第一晶体管的第一牺牲栅极和第二晶体管的第二牺牲栅极；去除第一牺牲栅极，从而形成第一沟槽；在第一沟槽中形成第一金属栅极堆叠层；在第一金属栅极堆叠层上执行第一化学机械抛光(CMP)，以形成第一晶体管的第一金属栅极结构，并在第一金属栅极结构的顶表面上方形成第一凹槽；在第一金属栅极结构上形成图案化的光致抗蚀剂层，其中第一凹槽填充有图案化的光致抗蚀剂层；去除未被图案化的光致抗蚀剂层覆盖的第二牺牲栅极，从而形成第二沟槽；去除图案化的光致抗蚀剂层；在第二沟槽中形成第二金属栅极堆叠层；在第二金属栅极堆叠层上执行第二CMP，以形成第二晶体管的第二金属栅极结构。
在一些实施例中，半导体器件包括衬底；第一导电型晶体管的第一金属栅极结构，设置在所述衬底上方；第一金属栅极结构上方的介电层；第二导电型晶体管的第二金属栅极结构，设置在所述衬底上方；其中，第一导电类型和第二导电类型是互补的，并且其中，介电层的顶表面与第二金属栅极结构的顶表面基本共面。
本申请的实施例提供一种制造半导体器件的方法，包括：提供具有第一晶体管的第一牺牲栅极和第二晶体管的第二牺牲栅极的衬底；去除所述第一牺牲栅极，从而形成第一沟槽；在所述第一沟槽中形成第一金属栅极堆叠层；在所述第一金属栅极堆叠层上执行第一化学机械抛光(CMP)以形成所述第一晶体管的第一金属栅极结构，其中，在所述第一金属栅极结构的顶表面上方形成凹槽；在所述第一金属栅极结构上方形成图案化的介电层，其中所述凹槽填充有所述图案化的介电层；去除所述第二牺牲栅极以形成第二沟槽；在所述第二沟槽中形成第二金属栅极堆叠层；以及在所述第二金属栅极堆叠层上执行第二CMP，以形成所述第二晶体管的第二金属栅极结构。
在一些实施例中，第一晶体管具有第一导电类型，所述第二晶体管具有第二导电类型，并且所述第一导电类型和所述第二导电类型是互补的。在一些实施例中，进一步包含布置在所述衬底上方的多晶硅栅极。在一些实施例中，多晶硅栅极用作第三晶体管的第三牺牲栅极或用作高阻电阻器。在一些实施例中，在所述第二CMP之前，所述多晶硅栅极被所述图案化的介电层覆盖。在一些实施例中，在所述第二CMP之后，所述多晶硅栅极的顶表面与所述第二金属栅极结构的所述顶表面对准。在一些实施例中，还包括：去除所述多晶硅栅极以形成第三沟槽；在所述第三沟槽中形成第三金属栅极堆叠层；以及在所述第三金属栅极堆叠层上执行所述第一CMP，以形成所述第三晶体管的第三金属栅极结构。在一些实施例中，图案化的介电层选自由氧化硅、氮化硅、氮氧化硅、旋涂玻璃(SOG)、氟化二氧化硅玻璃(FSG)、聚酰亚胺及其组合组成的组。在一些实施例中，第一金属栅极结构的所述形成还包括：在所述第一沟槽中沉积第一高k栅极介电层；在所述第一高k栅极介电层上方沉积第一功函数层；以及在所述第一功函数层上方沉积第一金属材料层，其中所述第一功函数层衬里所述第一沟槽的侧壁和底部而不填满所述第一沟槽。在一些实施例中，第二金属栅极结构的形成还包括：在所述第一沟槽中沉积第二高k栅极介电层；在所述第二高k栅极介电层上方沉积第二功函数层；以及在所述第二功函数层上方沉积第二金属材料层，其中所述第二功函数层衬里所述第二沟槽的侧壁和底部而不填满所述第二沟槽。在一些实施例中，第一金属栅极结构上的所述图案化介电层的顶表面与所述第二金属栅极结构的顶表面基本共面。
本申请的实施例还提供一种制造半导体器件的方法，包括：提供具有第一晶体管的第一牺牲栅极和第二晶体管的第二牺牲栅极的衬底；去除所述第一牺牲栅极，从而形成第一沟槽；在所述第一沟槽中形成第一金属栅极堆叠层；在所述第一金属栅极堆叠层上执行第一化学机械抛光(CMP)以形成所述第一晶体管的第一金属栅极结构，其中，在所述第一金属栅极结构的顶表面上方形成第一凹陷；在所述第一金属栅极结构上方形成图案化的光致抗蚀剂层，其中所述第一凹槽填充有所述图案化的光致抗蚀剂层；去除未被所述图案化的光致抗蚀剂层覆盖的所述第二牺牲栅极，从而形成第二沟槽；去除所述图案化的光致抗蚀剂层；在所述第二沟槽中形成第二金属栅极堆叠层；以及在所述第二金属栅极堆叠层上执行第二CMP，以形成所述第二晶体管的第二金属栅极结构。
在一些实施例中，第一晶体管具有第一导电类型，所述第二晶体管具有第二导电类型，并且所述第一导电类型和所述第二导电类型是互补的。在一些实施例中，还包括：多晶硅栅极，布置在所述衬底上方，其中，所述多晶硅栅极用作第三晶体管的第三牺牲栅极或用作高阻电阻器。在一些实施例中，多晶硅栅极被所述图案化的光致抗蚀剂层覆盖。在一些实施例中，在所述第二CMP之后，所述多晶硅栅极的顶表面与所述第二金属栅极结构的顶表面对准。在一些实施例中，还包括：去除所述多晶硅栅极以形成第三沟槽；在所述第三沟槽中形成第三金属栅极堆叠层；在所述第三金属栅极堆叠层上执行第一CMP，以形成所述第三晶体管的第三金属栅极结构，其中，在所述第三金属栅极结构的顶表面上方形成第二凹陷，所述第二凹陷的深度小于第一凹槽的深度；以及在所述第三金属栅极结构上方形成所述图案化的光致抗蚀剂层，其中所述第二凹槽填充有所述图案化的光致抗蚀剂层。在一些实施例中，其中在所述第二CMP之后，所述第三金属栅极结构的顶表面与所述第二金属栅极结构的所述顶表面对准。
本申请的实施例还提供一种半导体器件，包括：衬底；第一导电型晶体管的第一金属栅极结构，位于所述衬底上方；介电层，位于所述第一金属栅极结构上方；第二导电型晶体管的第二金属栅极结构，位于所述衬底上方；其中，所述第一导电类型和所述第二导电类型是互补的，并且其中，所述介电层的顶表面与所述第二金属栅极结构的顶表面基本共面。在一些实施例中，还包括：接触塞，布置在所述第一金属栅极结构上方，其中，所述接触塞的侧壁的部分与所述介电层接触。
前述内容概述了几个实施例的部件，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地将本公开用作设计或修改其他过程和结构的基础，以实现与本文介绍的实施例相同的目的和/或实现相同的优点。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，它们可以执行各种改变替换和变更。

Claims (10)

1.一种制造半导体器件的方法，包括：
提供具有第一晶体管的第一牺牲栅极和第二晶体管的第二牺牲栅极的衬底；
去除所述第一牺牲栅极，从而形成第一沟槽；
在所述第一沟槽中形成第一金属栅极堆叠层；
在所述第一金属栅极堆叠层上执行第一化学机械抛光(CMP)以形成所述第一晶体管的第一金属栅极结构，其中，在所述第一金属栅极结构的顶表面上方形成凹槽；
在所述第一金属栅极结构上方形成图案化的介电层，其中所述凹槽填充有所述图案化的介电层；
去除所述第二牺牲栅极以形成第二沟槽；
在所述第二沟槽中形成第二金属栅极堆叠层；以及
在所述第二金属栅极堆叠层上执行第二化学机械抛光，以形成所述第二晶体管的第二金属栅极结构。
2.根据权利要求1所述的方法，其中，所述第一晶体管具有第一导电类型，所述第二晶体管具有第二导电类型，并且所述第一导电类型和所述第二导电类型是互补的。
3.根据权利要求1所述的方法，进一步包含布置在所述衬底上方的多晶硅栅极。
4.根据权利要求3所述的方法，其中，所述多晶硅栅极用作第三晶体管的第三牺牲栅极或用作高阻电阻器。
5.根据权利要求3所述的方法，其中，在所述第二化学机械抛光之前，所述多晶硅栅极被所述图案化的介电层覆盖。
6.根据权利要求5所述的方法，其中，在所述第二化学机械抛光之后，所述多晶硅栅极的顶表面与所述第二金属栅极结构的所述顶表面对准。
7.根据权利要求3所述的方法，还包括：
去除所述多晶硅栅极以形成第三沟槽；
在所述第三沟槽中形成第三金属栅极堆叠层；以及
在所述第三金属栅极堆叠层上执行所述第一化学机械抛光，以形成所述第三晶体管的第三金属栅极结构。
8.根据权利要求1所述的方法，其中，所述图案化的介电层选自由氧化硅、氮化硅、氮氧化硅、旋涂玻璃(SOG)、氟化二氧化硅玻璃(FSG)、聚酰亚胺及其组合组成的组。
9.一种制造半导体器件的方法，包括：
提供具有第一晶体管的第一牺牲栅极和第二晶体管的第二牺牲栅极的衬底；
去除所述第一牺牲栅极，从而形成第一沟槽；
在所述第一沟槽中形成第一金属栅极堆叠层；
在所述第一金属栅极堆叠层上执行第一化学机械抛光(CMP)以形成所述第一晶体管的第一金属栅极结构，其中，在所述第一金属栅极结构的顶表面上方形成第一凹陷；
在所述第一金属栅极结构上方形成图案化的光致抗蚀剂层，其中所述第一凹槽填充有所述图案化的光致抗蚀剂层；
去除未被所述图案化的光致抗蚀剂层覆盖的所述第二牺牲栅极，从而形成第二沟槽；
去除所述图案化的光致抗蚀剂层；
在所述第二沟槽中形成第二金属栅极堆叠层；以及
在所述第二金属栅极堆叠层上执行第二化学机械抛光，以形成所述第二晶体管的第二金属栅极结构。
10.一种半导体器件，包括：
衬底；
第一导电型晶体管的第一金属栅极结构，位于所述衬底上方；
介电层，位于所述第一金属栅极结构上方；
第二导电型晶体管的第二金属栅极结构，位于所述衬底上方；
其中，所述第一导电类型和所述第二导电类型是互补的，并且其中，所述介电层的顶表面与所述第二金属栅极结构的顶表面基本共面。
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US8153498B2 (en) 2008-08-29 2012-04-10 Taiwan Semiconductor Manufacturing Company, Ltd. Downsize polysilicon height for polysilicon resistor integration of replacement gate process
US8119473B2 (en) * 2009-12-31 2012-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. High temperature anneal for aluminum surface protection
US8574990B2 (en) 2011-02-24 2013-11-05 United Microelectronics Corp. Method of manufacturing semiconductor device having metal gate
TWI552210B (zh) 2011-03-24 2016-10-01 聯華電子股份有限公司 金屬閘極ｃｍｏｓ元件及其製作方法
US20130020623A1 (en) * 2011-07-18 2013-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for single gate non-volatile memory device
US20130270647A1 (en) * 2012-04-17 2013-10-17 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for nfet with high k metal gate
US9130023B2 (en) 2012-06-05 2015-09-08 Kabushiki Kaisha Toshiba Isolated insulating gate structure
US8803253B2 (en) 2012-09-11 2014-08-12 Texas Instruments Incorporated Replacement metal gate process for CMOS integrated circuits
CN105336688B (zh) 2014-05-28 2018-07-10 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US9799565B2 (en) * 2014-12-24 2017-10-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming semiconductor device structure with gate
US10008574B2 (en) * 2015-11-30 2018-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. Gate structure and method of fabricating the same
KR20170122930A (ko) * 2016-04-28 2017-11-07 삼성전자주식회사 반도체 장치
US10490458B2 (en) * 2017-09-29 2019-11-26 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of cutting metal gates and structures formed thereof
US10707131B2 (en) 2018-08-14 2020-07-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11087987B2 (en) 2018-10-31 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11605566B2 (en) * 2021-01-19 2023-03-14 Taiwan Semiconductor Manufacturing Company Ltd. Method and structure for metal gates

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