TW202230525A - 金屬閘極之方法及結構 - Google Patents

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gate
transistor
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metal
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陳東煌
陳彥羽
陳柏安
循康 黃
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台灣積體電路製造股份有限公司
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Abstract

本發明一些實施例揭露一種製造具有金屬閘極之一半導體裝置之方法及該半導體裝置。該方法包括：提供與一第一導電類型電晶體相關聯之一第一犧牲閘極及與放置於該基板上方之一第二導電類型電晶體相關聯之一第二犧牲閘極，其中該第一導電類型及該第二導電類型係互補的；用一第一金屬閘極結構替換該第一犧牲閘極；形成一圖案化介電層及/或一圖案化光阻劑層以覆蓋該第一金屬閘極結構；及用一第二金屬閘極結構替換該第二犧牲閘極。該方法可在兩次金屬閘極化學機械拋光製程期間改良閘極高度均勻性。

Description

金屬閘極之方法及結構
本發明實施例係有關金屬閘極之方法及結構。
半導體積體電路(IC)產業已經歷快速增長。在IC演變進程中，功能密度(即，每晶片面積之互連裝置數目)通常已增大而幾何大小(即，可使用一製程產生之最小組件(或線))已減小。此按比例縮小製程通常藉由提高生產效率且降低相關聯成本而提供益處。此按比例縮小亦已提高處理及製造IC之複雜性且為實現此等進展，需要IC處理及製造中之類似發展。隨著電晶體之尺寸減小，必須減小閘極氧化物之厚度以在閘極長度減小之情況下維持效能。然而，為減少閘極洩漏，使用高介電常數(高k)閘極絕緣體層，其等允許較大實體厚度同時維持相同於將由較大技術節點中使用之一典型閘極氧化物提供之有效電容。
此外，隨著技術節點縮小，在一些IC設計中，期望用一金屬閘極(MG)電極替換典型多晶矽閘極電極以在構件大小減小之情況下改良裝置效能。相對於被稱為「先閘極」之另一MG電極形成製程，形成MG電極之一個製程被稱為「後閘極」製程。「後閘極」製程允許必須在形成閘極之後執行之減少數目個後續製程，包含高溫處理。
本發明的一實施例係關於一種製造一半導體裝置之方法，其包括：提供具有一第一電晶體之一第一犧牲閘極及一第二電晶體之一第二犧牲閘極的一基板；移除該第一犧牲閘極，藉此形成一第一溝槽；在該第一溝槽中形成一第一金屬閘極堆疊層；對該第一金屬閘極堆疊層執行一第一化學機械拋光(CMP)以形成該第一電晶體之一第一金屬閘極結構，其中一凹槽形成於該第一金屬閘極結構之一頂表面上方；在該第一金屬閘極結構上方形成一圖案化介電層，其中用該圖案化介電層填充該凹槽；移除該第二犧牲閘極以形成一第二溝槽；在該第二溝槽中形成一第二金屬閘極堆疊層；及對該第二金屬閘極堆疊層執行一第二CMP以形成該第二電晶體之一第二金屬閘極結構。
本發明的一實施例係關於一種製造一半導體裝置之方法，其包括：提供具有一第一電晶體之一第一犧牲閘極及一第二電晶體之一第二犧牲閘極的一基板；移除該第一犧牲閘極，藉此形成一第一溝槽；在該第一溝槽中形成一第一金屬閘極堆疊層；對該第一金屬閘極堆疊層執行一第一化學機械拋光(CMP)以形成該第一電晶體之一第一金屬閘極結構，其中一第一凹槽形成於該第一金屬閘極結構之一頂表面上方；在該第一金屬閘極結構上方形成一圖案化光阻劑層，其中用該圖案化光阻劑層填充該第一凹槽；移除未被該圖案化光阻劑層覆蓋之該第二犧牲閘極，藉此形成一第二溝槽；移除該圖案化光阻劑層；在該第二溝槽中形成一第二金屬閘極堆疊層；及對該第二金屬閘極堆疊層執行一第二CMP以形成該第二電晶體之一第二金屬閘極結構。
本發明的一實施例係關於一種半導體裝置，其包括：一基板；一第一導電類型電晶體之一第一金屬閘極結構，其經放置於該基板上方；一介電層，其在該第一金屬閘極結構上方；一第二導電類型電晶體之一第二金屬閘極結構，其經放置於該基板上方；其中該第一導電類型及該第二導電類型係互補的，且其中該介電層之一頂表面實質上與該第二金屬閘極結構之一頂表面共面。
以下揭露提供用於實施所提供之標的之不同構件之許多不同實施例或實例。下文描述組件及配置之特定實例以簡化本揭露。當然，此等僅為實例且非意欲限制。舉例而言，在以下描述中之一第一構件形成於一第二構件上方或上可包含其中該第一構件及該第二構件經形成直接接觸之實施例，且亦可包含其中額外構件可形成在該第一構件與該第二構件之間，使得該第一構件及該第二構件可不直接接觸之實施例。另外，本揭露可在各個實例中重複元件符號及/或字母。此重複出於簡化及清楚之目的且本身不指示所論述之各項實施例及/或組態之間之一關係。
此外，為便於描述，諸如「在…下面」、「在…下方」、「下」、「在…上方」、「上」及類似者之空間相對術語可在本文中用於描述一個元件或構件與另一(些)元件或構件之關係，如圖中繪示。空間相對術語除圖中所描繪之定向以外亦意欲涵蓋裝置在使用或操作中之不同定向。設備可以其他方式定向(旋轉90度或成其他定向)且因此可同樣解釋本文中所使用之空間相對描述符。
儘管陳述本揭露之廣泛範疇之數值範圍及參數係近似值，然儘可能精確地報告特定實例中陳述之數值。然而，任何數值本質上含有必然由通常在各自測試量測中發現之偏差所引起之某些誤差。再者，如本文中使用，術語「大約」、「實質」或「實質上」通常意謂在一給定值或範圍之10%、5%、1%或0.5%內。替代地，術語「大約」、「實質」或「實質上」意謂在由一般技術者考量時處於平均值之一可接受標準誤差內。除在操作/工作實例中以外，或除非以其他方式明確指定，否則諸如針對本文中揭露之材料之數量、持續時間、溫度、操作條件、數量之比率及其等之類似者之全部數值範圍、數量、值及百分比應被理解為在全部例項中由術語「大約」、「實質」或「實質上」修飾。因此，除非相反地指示，否則本揭露及隨附發明申請專利範圍中陳述之數值參數係可視需要變動之近似值。最起碼，各數值參數應至少依據所報告有效數字之數目且藉由應用普通捨入技術而理解。可在本文中將範圍表達為自一個端點至另一端點或在兩個端點之間。除非另有指定，否則本文中揭露之全部範圍皆包含端點。
本揭露大體上係關於半導體裝置領域，且更特定言之係關於具有金屬閘極(MG)電極之互補式金屬氧化物半導體(CMOS)裝置之製造方法及所得半導體結構。本揭露係關於在閘極層之化學機械拋光(CMP)期間減小閘極結構之凹陷效應且因此改良閘極高度均勻性的方法。諸如類比裝置或MOS陣列之大型閘極結構可在很大程度上受益於減小凹陷效應。
在一些比較方法中，高k金屬閘極(HKMG)替換多晶矽/氮化物氧化物閘極堆疊以實現更佳通道閘極控制以便克服閘極穿隧洩漏及多晶矽缺失。形成一金屬閘極堆疊之一個製程被稱為一替換金屬閘極(RMG)或「後閘極」製程，其中「最後」製造最終閘極堆疊，此允許減少數目個後續製程。替換金屬閘極引入若干新製程約束。HKMG整合引入臨限電壓(V T)失配之若干新來源。一個來源係由MG CMP凹陷引起之閘極高度變動。由於歸因於有限金屬閘極導電性，閘極電荷無法完全包含於薄金屬閘極層內部但溢出至金屬填充物中，故有效性亦受金屬填充物功函數之影響。失配係一單個積體電路(IC)上之兩個或更多個裝置之差分效能，且應被避免或消除以實現精確類比IC設計。特定言之，精確類比CMOS電路設計需要設計及模擬階段期間之自信電晶體失配模型或具有彼此相鄰之數個閘極結構之類比裝置，長閘極長度(或通道長度)可導致閘極結構在CMP製程期間發生凹陷。
MG-CMP將產生凹陷且影響大通道長度及大面積裝置之裝置特性。如同類比及RF之一些應用將需要大面積裝置以提高效能。由於CMP處理涉及使用拋光襯墊，故其可彎曲且導致大金屬面積凹陷。歸因於類比裝置之大閘極長度且數個類比裝置彼此相鄰放置，可發生嚴重凹陷以導致閘極層之顯著損耗。
另外，一些比較方法可導致所得替換金屬閘極之高度之變動。平面性或均勻性之此缺乏在此等比較方法中至少部分由犧牲閘極結構上方及之間之介電材料中之凹槽或損耗引起。更特定言之，放置於保護犧牲閘極結構之保護遮罩上方及之間之介電材料中之損耗轉化成犧牲閘極結構之高度變動。放置於保護p型電晶體及n型電晶體之接面處之犧牲閘極結構之保護遮罩重疊上方及之間之介電材料中之凹槽轉化成犧牲閘極結構之高度變動。如下文進一步說明，在半導體製程期間，通常採用各種間隙填充材料(諸如一可流動介電材料(例如，可流動氧化物))作為包圍犧牲閘極結構之介電材料。然而，間隙填充物之品質通常可為不良且可流動介電材料可易受後續濕式/乾式蝕刻處理之影響。若後續濕式/乾式蝕刻處理係過度的，則可發生顯著介電材料/氧化物損耗。此介電材料損耗可影響犧牲閘極結構之高度變動且藉此在後續製造處理期間導致替換金屬閘極高度變動。因此，需要在上文描述之閘極堆疊層之CMP期間減少閘極堆疊及閘極結構之凹陷的機制。
本揭露大體上係關於半導體裝置領域，且更特定言之係關於具有金屬閘極電極之互補式金屬氧化物半導體裝置之製造方法及所得半導體結構。本揭露係關於在閘極層之CMP期間減小閘極結構之凹陷效應且因此改良閘極高度均勻性的方法。諸如類比裝置之大型閘極結構可在很大程度上受益於減小凹陷效應。在本揭露中，揭露在兩次MG CMP製程期間改良MG CMP閘極高度均勻性的方法及自其獲取之半導體裝置。在一些比較方法中，閘極高度差可在從約100 Å至約200 Å之範圍內，而在本揭露中，如藉由原子力顯微鏡(AFM)或透射電子顯微鏡(TEM)量測，閘極高度差可改良為約0至約80 Å或小於約50 Å。繪示形成CMOS裝置之中間階段。
參考圖1、圖2A至圖2I、圖3、圖4A至圖4F及圖5A至圖5H，下文共同描述方法100及300及半導體裝置200、200’及200’’。半導體裝置200、200’及200’’繪示可包括記憶體胞元及/或邏輯電路之一積體電路或其部分。半導體裝置200、200’及200’’可包含：被動組件，諸如電阻器、電容器、電感器及/或熔絲；及主動組件，諸如P通道場效電晶體(PFET)、N通道場效電晶體(NFET)、金屬氧化物半導體場效電晶體(MOSFET)、CMOS電晶體、高電阻電晶體、高壓電晶體及/或高頻電晶體；其他適合組件；及/或其等之組合。應瞭解，可在方法100及300之前、期間及之後提供額外步驟，且可針對方法之額外實施例替換或消除下文描述之一些步驟。進一步應瞭解，可將額外構件添加於半導體裝置200、200’及200’’中，且可針對半導體裝置200、200’及200’’之額外實施例替換或消除下文描述之一些構件。在一些實施例中，在一後閘極製程中製造半導體裝置200、200’及200’’。在後閘極製程中，首先形成一犧牲多晶矽閘極結構且接著犧牲多晶矽閘極可被移除且用一金屬閘極結構替換。
圖1係繪示根據本揭露之一些實施例之製造一半導體結構之一方法100之一流程圖。參考圖1，可使用方法100來實施一替換閘極方法論以改良閘極高度均勻性。方法100包含數個操作(102、104、106、108、110、112、114及116)且描述及圖解不被視為對半導體結構之操作序列及結構之限制。圖2A至圖2I係展示根據本揭露之一些實施例之製造一半導體裝置200之一方法之中間階段之示意性剖面圖。
參考圖1及圖2A，方法100以方塊102開始，其中提供或接收一基板202，基板202具有放置於其上且藉由一層間介電層216彼此隔開之一第一電晶體201A之一第一犧牲閘極208A及一第二電晶體201B之一第二犧牲閘極208B。在一些實施例中，基板202係包括矽之一半導體基板。替代地，基板202包括：一基本半導體，包含呈晶體之矽及/或鍺；一化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；一合金半導體，包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP；或其等之組合或其他適合材料。合金半導體基板可具有一梯度SiGe構件，其中Si及Ge組合物自梯度SiGe構件之一個位置處之一個比率變為另一位置處之另一比率。合金SiGe可形成於矽基板上方。SiGe基板可經應變。此外，半導體基板可為一絕緣體上半導體(SOI)。在一些實施例中，半導體基板可包含一摻雜磊晶層。在其他實例中，矽基板可包含一多層化合物半導體結構。在一些實施例中，第一電晶體201A具有一第一導電類型，第二電晶體201B具有一第二導電類型，且第一導電類型及第二導電類型係互補的。在一些實施例中，第一電晶體201A之第一導電類型係p型，且第二電晶體201B之第二導電類型係n型。
在一些實施例中，基板202可包含取決於如此項技術中已知之設計要求之各種摻雜區(例如，p型井或n型井)。摻雜區經摻雜有：p型摻雜劑，諸如硼或BF 2；n型摻雜劑，諸如磷或砷；或其等之組合或其他適合材料。摻雜區可以一P井結構、以一N井結構、以一雙井結構或使用一凸起結構直接形成於基板202上。在一些實施例中，一或多個隔離結構204可形成於基板202中。隔離結構204可利用隔離技術，諸如矽之局部氧化(LOCOS)或淺溝槽隔離(STI)。隔離結構204可包括氧化矽、氮化矽、氮氧化矽、摻氟矽酸鹽玻璃(FSG)、一低k介電材料、其他適合材料、或其等之組合。形成隔離結構204之一例示性操作可包含藉由一光微影操作圖案化基板202，使用舉例而言一乾式蝕刻、一濕式蝕刻或一電漿蝕刻操作來蝕刻基板202中之溝槽，及將一介電材料沉積於溝槽中。在一些實施例中，經填充溝槽可具有一多層結構，諸如用氮化矽或氧化矽填充之一熱氧化物襯層。
在一些實施例中，基板202可進一步包含各種主動區(諸如經組態用於一P型金屬氧化物半導體電晶體(被稱為一PMOS)裝置之區及經組態用於一N型金屬氧化物半導體電晶體(被稱為一NMOS)裝置之區)，且使用隔離區204來隔離並定義主動區。在一些實施例中，基板202包含經組態用於一PMOS電晶體裝置之一第一區205A及經組態用於一NMOS電晶體裝置之一第二區205B。應瞭解，可藉由CMOS技術形成半導體裝置200，且因此本文中未詳細描述相同製程。
仍參考圖2A，在基板202上方之第一區205A及第二區205B中分別形成一第一犧牲閘極208A及一第二犧牲閘極208B。應瞭解，複數個犧牲閘極可形成於基板202上方第一區205A及第二區205B中。在一些實施例中，一第一介電層206A經形成於基板202與第一犧牲閘極208A之間，且一第二介電層206B經形成於基板202與第二犧牲閘極208B之間。介電層206A及206B可包含氧化矽、氮氧化矽、高k介電材料或其等之一組合或其他適合材料。在一些實施例中，犧牲閘極208A及208B包含一單層或多層結構。在一些實施例中，犧牲閘極208A及208B包含多晶矽。在一些實施例中，可藉由在基板202上方以一毯覆方式循序地沉積一介電層及一導電層而形成介電層206A及206B以及犧牲閘極208A及208B。沉積步驟可包含物理氣相沉積(PVD)、化學氣相沉積(CVD)、原子層沉積(ALD)或其他適合方法。接著，在經沉積材料上方形成且圖案化一光阻劑(未展示)。執行一蝕刻操作以將經圖案化光阻劑之構件轉印至底層以便形成介電層206A及206B以及犧牲閘極208A及208B。
在一些實施例中，在犧牲閘極208A及208B之各者之兩側上之各自摻雜井(未展示)中分別形成輕度摻雜源極/汲極(LDD)區212A及212B。在一些實施例中，LDD區212A形成於隔離結構204與第一犧牲閘極208A之間，且LDD區212B形成於隔離結構204與第二犧牲閘極208B之間。在一些實施例中，可藉由一佈植操作(諸如一離子佈植步驟)在基板202中形成LDD區212A及212B。在一些實施例中，LDD區212A及212B與犧牲閘極208A及208B之側壁對準。繼形成LDD區212A及212B之後，在第一犧牲閘極208A之各側上形成間隔件210A，且在第二犧牲閘極208B之各側上形成間隔件210B。間隔件210A及210B可包括一介電材料，諸如氮化矽、氧化矽、碳化矽、氮氧化矽或其等之組合或其他適合材料。在一些實施例中，間隔件210A及210B包括一多層結構。可使用諸如PVD、CVD或ALD之沉積操作或蝕刻操作來形成間隔件210A及210B。蝕刻操作可為一非等向性蝕刻。此後，可在隔離結構204與間隔件210A及210B之間之各自摻雜井(未展示)中分別形成源極/汲極(S/D)區214A及214B。在一些實施例中，使用一離子佈植步驟來形成S/D區214A及214B且所佈植輪廓實質上與間隔件210A及210B之外側壁對準。
隨後在基板202上方形成一層間(或層級間)介電質(ILD) 216。ILD層216可填充第一電晶體201A與第二電晶體201B之間之間隙，且包圍第一電晶體201A及第二電晶體201B。ILD層216可包括一介電材料且藉由任何適合沉積操作形成。形成可包含舉例而言CVD、FCVD或類似者。介電材料可包括氧化矽、氮化矽、氮氧化矽、旋塗玻璃(SOG)、FSG、聚醯亞胺或其他適合介電材料。在一些實施例中，ILD層216可包含一高密度電漿(HDP)介電材料(例如，HDP氧化物)及/或一高深寬比製程(HARP)介電材料(例如，HARP氧化物)。接著，執行一平坦化操作以移除ILD層216之過量部分。平坦化操作可包含一CMP操作或機械研磨。相應地暴露犧牲閘極208A及208B之頂表面。在一些實施例中，藉由平坦化操作整平ILD層216及犧牲閘極208A及208B之頂表面。
隨後，分別形成各自電晶體之一第一金屬閘極結構及一第二金屬閘極結構來代替對應犧牲閘極。參考圖1及圖2B，在方塊104，移除犧牲閘極之一者，藉此在層間介電層中形成一第一溝槽。在一些實施例中，最初從各自電晶體201A移除第一犧牲閘極208A。因此，一例示性第一溝槽218A如定義般藉由間隔件210A形成且由ILD層216包圍。在一些實施例中，可在諸如一濕式蝕刻、一乾式蝕刻或其等之組合之一蝕刻操作或其他適合方法中移除第一犧牲閘極208A。在一些實施例中，在第一犧牲閘極208A移除操作之後，第一介電層206A保留在第一溝槽218A中且充當一介面層(IL)。在替代實施例中，在蝕刻第一犧牲閘極208A期間移除第一介電層206A。在一些實施例中，用於第一犧牲閘極208A之濕式蝕刻操作包含暴露於一含氫氧化物溶液(例如，氫氧化銨)、去離子水或其他適合蝕刻劑溶液。
在方塊106，在第一溝槽中形成一第一金屬閘極堆疊層。第一金屬閘極堆疊層223A可包括一第一高k閘極介電層、一第一功函數層及一第一金屬材料層。圖2C展示在第一溝槽218A中沉積一第一高k閘極介電層219A且在第一高k閘極介電層219A上方沉積一第一功函數層220A。第一高k閘極介電層219A及第一功函數層220A藉由任何適合製程在基板202上方及第一溝槽218A中形成為任何適合厚度。在一些實施例中，第一高k閘極介電層219A及第一功函數層220A分別保形地形成於第一溝槽218A之側壁及一底表面上方。在一些實施例中，第一高k閘極介電層219A及第一功函數層220A分別加襯裡於第一溝槽218A之側壁及一底部而不填滿第一溝槽218A。在一些實施例中，第一高k閘極介電層219A可包含(諸如)二氧化鉿(HfO 2)、氧化鉿矽(HfSiO)、氮氧化鉿矽(HfSiON)、氧化鉿钽(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬之氮氧化物、金屬鋁酸鹽、矽酸鋯、鋁酸鋯、氧化鋯、氧化鈦、氧化鋁、二氧化鉿-氧化鋁(HfO 2-Al 2O 3)合金、或其等之組合或其他適合材料。在一些實施例中，第一PMOS裝置之第一功函數層220A可包含包括諸如TiN、W、Ta、Ni、Pt、Ru、Mo、Al、WN、其等之組合或類似者之材料之一或多個層。可使用PVD、CVD、ALD或其他適合沉積方法來形成第一功函數層220A。在一些實施例中，一罩蓋層(未展示)可形成於基板202上方第一介電層206A與第一功函數層220A之間，且保形地形成於ILD層216上方及第一溝槽218A之側壁及一底部上。接著，在第一功函數層220A上方沉積一第一金屬材料層222以實質上填充第一溝槽218A之剩餘部分，如圖2C中繪示。第一金屬材料層222亦填充第一溝槽218A中由第一功函數層220A包圍之空間。在一些實施例中，第一金屬材料層222延伸以便覆蓋第一區205A及/或第二區205B。在一些實施例中，第一金屬材料層222包含任何適合材料，諸如銅、鈷、鋁、鎢、或其他適合材料、及/或其等之組合。在一些實施例中，第一金屬材料層222藉由諸如ALD、CVD、PVD或電鍍之任何適合製程形成為任何適合厚度。
在方塊108，對第一金屬閘極堆疊層執行一第一CMP，其中該第一金屬閘極堆疊層之一剩餘部分形成第一電晶體之一第一金屬閘極。參考圖2D，在用第一金屬材料層222填充第一溝槽之後，執行一平坦化操作(例如，一CMP或機械研磨操作)以整平第一高k閘極介電層219A、第一功函數層220A及第一金屬材料層222。在一些實施例中，執行CMP製程以平坦化第一金屬材料層222直至到達並暴露ILD層216之一上表面。因此，形成一第一金屬閘極結構224A，使得PMOS裝置之第一金屬閘極結構224A包括第一介電層206A、第一高k閘極介電層219A、第一功函數層220A及第一金屬材料層222。參考圖2D，歸因於CMP製程期間閘極結構之凹陷，在第一金屬閘極結構224A之一頂表面或第一金屬材料層222之一頂表面上方形成一凹槽226。在一些實施例中，凹陷具有一強線寬相依性，且因此凹陷量隨著線寬增加而變大。
在方塊110，在第一金屬閘極結構上方形成一圖案化介電層，其中用該圖案化介電層填充凹槽。參考圖2E，可在基板202上方沉積一額外介電層228以至少覆蓋第一電晶體201A或覆蓋第一電晶體201A及第二電晶體201B。在一些實施例中，介電層228延伸以覆蓋第一區205A及第二區205B。在一些實施例中，介電層228可填充凹槽226。在一些實施例中，用介電層228填充凹槽226。在一些實施例中，介電層228可包括一介電材料且藉由任何適合沉積操作形成。形成可包含舉例而言CVD、FCVD或類似者。介電材料可包括氧化矽、氮化矽、氮氧化矽、SOG、FSG、聚醯亞胺或其他適合介電材料。在一些實施例中，介電層228具有從約20 Å至約80 Å之範圍中之一厚度。在本發明實施例中，若介電層228之厚度過薄(例如，小於約20 Å)，則介電層228將不具有保護功能。相比之下，若介電層228之厚度過厚(例如，大於約80 Å)，則在後續程序將需要額外拋光。
仍參考圖2E，在基板202上方形成一圖案化光阻劑層230以至少覆蓋第一金屬閘極結構224A或第一區205A。在一些實施例中，一光阻劑層(未展示)經形成於第一金屬閘極結構224A上方且經圖案化。在一些實施例中，一圖案化光阻劑層230經形成於第一區205A之第一電晶體201A上方以保護第一電晶體201A使之免受後續處理。藉由一典型光微影及圖案化製程形成圖案化光阻劑層230，且其可包括任何適合材料。
在方塊112，移除第二犧牲閘極以形成一第二溝槽。參考圖2F，經由圖案化光阻劑層230形成圖案化介電層228，且藉由任何適合製程從第二區205B中之第二電晶體201B移除第二犧牲閘極208B以形成一第二溝槽218B。在一些實施例中，可移除ILD層216及第二犧牲閘極208B周圍之間隔件210B之一部分。在一些實施例中，ILD層216之移除部分具有從約60 Å至約70 Å之範圍中之一厚度。在一些實施例中，歸因於圖案化介電層228之保護，可減輕ILD層216及/或第一金屬閘極結構224A周圍之間隔件210A中之凹槽問題或損耗。在一些實施例中，移除第二犧牲閘極208B包括使第二電晶體201B之間隔件210B在ILD層216中保持完整。在一些實施例中，可藉由一或多個乾式蝕刻製程、濕式蝕刻製程或其等之組合或其他適合製程形成第二溝槽218B。在一些實施例中，亦移除未被圖案化光阻劑層230覆蓋之圖案化介電層228之至少一部分。隨後，可藉由一剝除或灰化製程或蝕刻製程移除圖案化光阻劑層230。在移除圖案化光阻劑層230之後，圖案化介電層228之一部分保留在第一電晶體201A之第一金屬閘極結構224A之一表面上。在一些實施例中，可在移除第二犧牲閘極208B之前移除圖案化光阻劑230，使得圖案化介電層228在移除第二犧牲閘極208B期間變薄。在一些實施例中，可在後續第二CMP中使用剩餘圖案化介電層228作為一停止層。
在方塊114，在藉由所移除之第二犧牲閘極留下之第二溝槽中形成一第二金屬閘極堆疊層。參考圖2G，在一些實施例中，一第二金屬閘極堆疊層223B可包括一第二高k閘極介電層219B、一第二功函數層220B及一第二金屬材料層232。圖2G展示在第二溝槽218B中循序沉積第二高k閘極介電層219B及第二功函數層220B。第二高k閘極介電層219B及第二功函數層220B分別藉由任何適合製程在基板202上方及第二溝槽218B中形成為任何適合厚度。在一些實施例中，第二高k閘極介電層219B及第二功函數層220B分別保形地形成於第二溝槽218B之側壁及一底表面上方。在一些實施例中，第二高k閘極介電層219B及第二功函數層220B分別加襯裡於第二溝槽218B之側壁及一底部而不填滿第二溝槽218B。在一些實施例中，第二高k閘極介電層219B可與第一高k閘極介電層219A相同或不同。在一些實施例中，NMOS裝置之第二功函數層220B可包含包括諸如Ti、Ag、Al、TiAlMo、Ta、TaN、TiAlC、TiAlN、TaC、TaCN、TiAl、TaSiN、Mn、Zr、其等之組合或類似者之材料之一或多個層。可使用PVD、CVD、ALD或其他適合沉積方法來形成第二功函數層220B。在一些實施例中，一罩蓋層(未展示)可形成於基板202上方第二介電層206B與第二功函數層220B之間，且保形地形成於第二溝槽218B之側壁及一底部上方。接著，在第二功函數層220B上方沉積第二金屬材料層232以實質上填充第二溝槽218B之剩餘部分，如圖2G中繪示。在一些實施例中，第二金屬材料層232亦填充第二溝槽218B中由第二功函數層220B包圍之空間。在一些實施例中，第二金屬材料層232延伸以覆蓋第一區205A及/或第二區205B。在一些實施例中，第二金屬材料層232包含任何適合材料，諸如銅、鈷、鋁、鎢、或其他適合材料、及/或其等之組合。在一些實施例中，第二金屬材料層232藉由諸如ALD、CVD、PVD或鍍覆之任何適合製程形成為任何適合厚度。
在方塊116，對第二金屬閘極堆疊層執行一第二CMP，其中該第二金屬閘極堆疊層之一剩餘部分形成第二電晶體之一第二金屬閘極結構。在一些實施例中，歸因於選擇性，形成第二CMP期間之較少CMP凹陷。參考圖2H，在用第二金屬材料層232填充第二溝槽218B之後，執行一平坦化操作(例如，一CMP或機械研磨操作)以整平第二高k閘極介電層219B、第二功函數層220B及第二金屬材料層232。在一些實施例中，執行CMP製程以平坦化第二金屬材料層232直至到達並暴露ILD層216之一上表面。因此，形成一第二金屬閘極結構224B，使得NMOS裝置之第二金屬閘極結構224B包括第二介電層206B、第二高k閘極介電層219B、第二功函數層220B及第二金屬材料層232。
仍參考圖2H，在第二CMP之後，圖案化介電層228之至少一部分保留在第一金屬閘極結構224A或第一金屬材料層222上方。在一些實施例中，第一金屬閘極結構224A之頂表面上方之圖案化介電層228具有從大於約0至約20 Å之範圍中之一厚度。在一些實施例中，保留在第一金屬閘極結構224A上之圖案化介電層228之一頂表面實質上與第二金屬閘極結構224B之一頂表面共面。在一些實施例中，在第二CMP之後，使第一金屬閘極結構224A上方之圖案化介電層228之一頂表面與第二金屬閘極結構224B之一頂表面對準。在一些實施例中，可在第二CMP之後移除第一金屬閘極結構224A上方之圖案化介電層228。在一些實施例中，在圖案化介電層228由與ILD層216不同之一材料形成的情境中；舉例而言，在圖案化介電層228包括氮化矽且ILD層216包括氧化矽時，在第二CMP之後移除第一金屬閘極結構224A上方之圖案化介電層228。
在一些實施例中，半導體裝置200包括放置於基板202上方之一第一導電類型電晶體之第一金屬閘極結構224A，第一金屬閘極結構224A包括第一高k閘極介電層219A、第一高k閘極介電層219A上方之第一功函數層220A及第一功函數層220A上方之第一金屬材料層222。在一些實施例中，半導體裝置200包括第一金屬閘極結構224A或第一金屬材料層222上方之介電層228。在一些實施例中，半導體裝置200包括放置於基板202上方之一第二導電類型電晶體之第二金屬閘極結構224B，且第二金屬閘極結構224B包括第二高k閘極介電層219B、第二高k閘極介電層219B上方之第二功函數層220B及第二功函數層220B上方之第二金屬材料層232。在一些實施例中，第一導電類型及第二導電類型係互補的。在一些實施例中，介電層228之一頂表面實質上與第二金屬閘極結構224B之一頂表面共面。
參考圖2I，在第一金屬閘極結構224A及第二金屬閘極結構224B上方形成一鈍化層234，且在鈍化層234及ILD層216中分別形成接點插塞236A、236B、238A、238B、239A及239B。在一些實施例中，接點插塞236A與圖案化介電層228接觸。在一些實施例中，接點插塞236A穿透圖案化介電層228，使得接點插塞236A由介電層228包圍。舉例而言，接點插塞236A之側壁之一部分與圖案化介電層228接觸。
應瞭解，PMOS及NMOS電晶體結構可以任何順序形成。此外，在形成第一/PMOS裝置區205A及第二/NMOS裝置區205B之金屬閘極結構期間，可實施N/P圖案化以使一個類型之裝置與另一類型之裝置分離，且反之亦然。金屬閘極堆疊可進一步包括襯層、阻障層、其他適合層及/或其等之組合。亦應瞭解，半導體裝置200可經歷進一步CMOS或MOS技術處理以形成此項技術中已知之各種構件。後續處理可在基板202上形成各種接點/通路/線及多層互連構件(例如，金屬層及層間介電質)，其等經組態以連接半導體裝置200之各種構件或結構。第一金屬閘極結構224A上之剩餘圖案化介電層228極薄且不會影響後續處理之形成或效能。額外構件可提供至包含所形成之金屬閘極結構之裝置之電互連。舉例而言，一多層互連包含垂直互連件(諸如典型通路或接點)及水平互連件(諸如金屬線)。各種互連構件可實施包含銅、鎢及/或矽化物之各種導電材料。在一個實例中，使用一鑲嵌及/或雙鑲嵌製程來形成一銅相關多層互連結構。在一些實施例中，可減少或防止第一金屬閘極結構224A周圍之ILD層/側壁中之損耗。第一金屬閘極結構224A上方之圖案化介電層228可填入歸因於MG CMP凹陷而產生之凹槽中，但不會增加處理之複雜性。藉由形成保留在第一金屬閘極結構224A上之圖案化介電層228，第一金屬閘極結構224A之一頂表面實質上與第二金屬閘極結構224B之一頂表面共面。因此，可改良尤其大面積裝置或長通道裝置之閘極高度均勻性或CMP均勻性。
圖3係繪示根據本揭露之一些實施例之製造一半導體結構之一方法300之一流程圖。參考圖3，可使用方法300來實施一替換閘極方法論以改良閘極高度均勻性。方法100包含若干操作(302、304、306、308、310、312、314、316及318)且描述及圖解不被視為對半導體結構之操作序列及結構之限制。圖4A至圖4F係展示根據本揭露之一些實施例之製造一半導體裝置200’之一方法之中間階段之示意性剖面圖。
在圖3及圖4A至圖4F中，將相同元件符號賦予與上文已描述之部分相同之部分以便省略類似描述之重複。另外，將不對其進行特定描述之部分具有與上文描述之半導體裝置200之構造類似之構造且提供藉此提供之相同或類似優點。
參考圖3及圖4A，方法300以方塊302開始，其中提供或接收一基板202，基板202具有放置於其上且藉由一層間介電層216彼此隔開之一第一電晶體201A之一第一犧牲閘極208A、一第二電晶體201B之一第二犧牲閘極208B及一第三電晶體260之一高電阻(HiR)多晶矽閘極240。在一些實施例中，基板202可包含一半導體基板(例如，矽基板)，且一或多個隔離結構204可形成於基板202中。在一些實施例中，基板202包含經組態用於容納第一電晶體201A的一第一區205A、經組態用於容納第二電晶體201B的一第二區205B、及經組態用於容納第三電晶體260的一第三區205C。在一些實施例中，第一區205A係一PMOS電晶體區，第二區205B係一NMOS電晶體區，且第三區205C係經組態用於一高電阻多晶矽電晶體之一主動區。應瞭解，複數個閘極結構或犧牲閘極或其他組件可形成於基板202上方第一區205A、第二區205B及第三區205C中。在一些實施例中，第三電晶體260可放置於第一電晶體201A與第二電晶體201B之間，但本揭露不限於此。在一些實施例中，犧牲閘極208A及208B之閘極長度大於高電阻多晶矽閘極240之一閘極長度。在一些實施例中，第一犧牲閘極208A具有約40 nm或更大或約1 μm或更大之一閘極長度，且第二犧牲閘極208B具有約40 nm或更大或約1 μm或更大之一閘極長度，但本揭露不限於此。在一些實施例中，高電阻多晶矽閘極240具有小於約40 nm或約28 nm或更小或約22 nm或更小之一閘極長度，但本揭露不限於此。在一些實施例中，高電阻多晶矽閘極240可充當一高電阻電阻器。在一些實施例中，犧牲閘極208A及208B之閘極長度小於高電阻電阻器之一閘極長度。
在一些實施例中，一間隔件210C經形成於多晶矽閘極電極240之各側上；輕度摻雜源極/汲極(LDD)區212C經形成於多晶矽閘極電極240之各者之兩側上之各自摻雜井(未展示)中；且源極/汲極(S/D)區214C可形成於隔離結構204與間隔件210C之間之各自摻雜井(未展示)中。
參考圖4B，在方塊304至308，已用一第一金屬閘極結構224A替換第一犧牲閘極208A以用作第一/PMOS區205A中之一PMOS閘極結構。在一些實施例中，第一金屬閘極結構224A包括一第一介電層206A、一第一高k閘極介電層219A、一第一功函數層220A及一第一金屬材料層222。在一些實施例中，歸因於CMP製程期間閘極結構之凹陷，在第一金屬閘極結構224A之一頂表面上方形成一凹槽226。在一些實施例中，圖4B中展示之半導體裝置200’具有類似於上文所描述或圖2A至圖2D之任一者中所繪示之組態。
在方塊310至318，執行用一第二金屬閘極結構替換第二犧牲閘極之一閘極替換製程。參考圖4C，在方塊310，可在基板202上方沉積諸如一圖案化光阻劑230之一圖案化介電層以至少覆蓋第一區205A及第三區205C或覆蓋PMOS電晶體201A及高電阻多晶矽電晶體260。在一些實施例中，圖案化光阻劑層230可填入第一金屬閘極結構224A之凹槽226中。在一些實施例中，用圖案化光阻劑層230填充凹槽226。
參考圖4D，在方塊312至314，移除未被圖案化光阻劑層230覆蓋之第二犧牲閘極208B以形成一第二溝槽218B，且接著移除圖案化光阻劑層230。在一些實施例中，可移除ILD層216及第二犧牲閘極208B周圍之間隔件210B之一部分。在一些實施例中，ILD層216之移除部分具有從約60 Å至約70 Å之範圍中之一厚度。在一些實施例中，歸因於圖案化光阻劑層230之保護，可減輕ILD層216、第一金屬閘極結構224A周圍之間隔件210A及多晶矽閘極240周圍之間隔件210C中之凹槽問題或損耗。在一些實施例中，藉由圖案光阻劑層230很好地保護第一金屬閘極結構224A及多晶矽閘極240。在一些實施例中，移除第二犧牲閘極208B包括使間隔件210A及間隔件210C在ILD層216中保持完整。
接著，參考圖4E及圖4F，在方塊316及318，在所移除之第二犧牲閘極208B留下之第二溝槽218B中循序地沉積一第二高k閘極介電層219B、一第二功函數層220B及一第二金屬材料層232。此後，執行一CMP以平坦化基板202之表面，且第二高k閘極介電層219B、第二功函數層220B及第二金屬材料層232之一剩餘部分形成一第二金屬閘極結構224B。在一些實施例中，第一金屬閘極結構224A之一頂表面實質上與第二金屬閘極結構224B之一頂表面及高電阻多晶矽閘極240之一頂表面共面。
圖5A至圖5H係根據本揭露之一些實施例之在根據圖1之方法之各個製造階段期間製造一半導體裝置200’’之一循序製程之剖面圖。在圖5A至圖5H中，將相同元件符號賦予相同於上文已描述之部分之部分以便省略類似描述之重複。另外，將不對其進行特定描述之部分具有與上文描述之半導體裝置200及200’之構造類似之構造且提供藉此提供之相同或類似優點。
參考圖5A，提供或接收一基板202，基板202具有放置於其上且藉由一層間介電層216彼此隔開之一第一電晶體201A之一第一犧牲閘極208A、一第二電晶體201B之一第二犧牲閘極208B及一第三電晶體201D之一第三犧牲閘極208D。在一些實施例中，基板202包含經組態用於容納第一電晶體201A的一第一區205A、經組態用於容納第二電晶體201B的一第二區205B、及經組態用於容納第三電晶體201D的一第三區205D。在一些實施例中，第一區205A係一PMOS電晶體區，第二區205B係一NMOS電晶體區，且第三區205D亦係一PMOS電晶體區。應瞭解，複數個閘極結構或犧牲閘極結構或其他組件可形成於基板202上方第一區205A、第二區205B及第三區205D中。在一些實施例中，第三電晶體201D可放置於第一電晶體201A與第二電晶體201B之間，但本揭露不限於此。在一些實施例中，犧牲閘極208A及208B之閘極長度大於第三犧牲閘極208D之一閘極長度。在一些實施例中，第一犧牲閘極208A具有約40 nm或更大或約1 μm或更大之一閘極長度，且第二犧牲閘極208B具有約40 nm或更大或約1 μm或更大之一閘極長度，但本揭露不限於此。在一些實施例中，第三犧牲閘極208D具有小於約40 nm或約28 nm或更小或約22 nm或更小之一閘極長度，但本揭露不限於此。
參考圖5B，移除第一犧牲閘極208A及第三犧牲閘極208D；接著，在所移除之第一犧牲閘極208A及所移除之第三犧牲閘極208D留下之溝槽中循序地形成一第一高k閘極介電層219A、一第一功函數層220A及一第一金屬材料層222。參考圖5C，執行一第一CMP製程以平坦化第一金屬材料層222、第一功函數層220A及第一高k閘極介電層219A直至到達並暴露ILD層216之一上表面。因此，形成包括介電層206A、第一高k閘極介電層219A、第一功函數層220A及第一金屬材料層222之PMOS裝置之一第一金屬閘極結構224A。再者，形成包括一介電層206D、第一高k閘極介電層219A、第一功函數層220A及第一金屬材料層222之PMOS裝置之一第三金屬閘極結構224D。在一些實施例中，歸因於CMP製程期間閘極結構之凹陷，在第一金屬閘極結構224A之一頂表面上方形成一凹槽226。在一些實施例中，在第三金屬閘極結構224D之一頂表面上方形成一凹槽226D。在一些實施例中，圖5C中展示之半導體裝置200’’具有類似於上文所描述或圖2A至圖2D之任一者中所繪示之組態。在一些實施例中，凹槽226具有比凹槽226D之深度更大之一深度。
圖5D至圖5H展示用一第二金屬閘極結構224B替換第二犧牲閘極208B。將相同元件符號賦予相同於上文已描述之部分之部分以便省略類似描述之重複。參考圖5H，形成半導體裝置200’’。在一些實施例中，使第一金屬閘極結構224A之一頂表面與第二金屬閘極結構224B之頂表面及第三金屬結構224D之頂表面對準。在一些實施例中，第一金屬閘極結構224A之頂表面上方之圖案化介電層228具有從大於約0至約20 Å之範圍中之一厚度。在一些實施例中，保留在第一金屬閘極結構224A上之圖案化介電層228之一頂表面實質上與第二金屬閘極結構224B之一頂表面及第三金屬閘極結構224D之一頂表面共面。
在本揭露中，揭露在兩次MG CMP製程期間改良MG CMP閘極高度均勻性的方法及自其獲取之半導體裝置。本揭露之方法可在閘極層之CMP期間減小閘極結構之凹陷效應且因此改良閘極高度均勻性以便最小化裝置失配特性。諸如類比裝置之大型閘極結構可在很大程度上受益於凹陷效應之減小。舉例而言，大裝置之閘極高度厚度可從約100 Å至200 Å改良為約0至80 Å。應瞭解，本文中揭露之不同實施例提供不同揭露內容，且其等可在不背離本揭露之精神及範疇之情況下在本文中進行各種改變、置換及更改。
在一些實施例中，一種製造一半導體裝置之方法包括：提供具有一第一電晶體之一第一犧牲閘極及一第二電晶體之一第二犧牲閘極的一基板；移除該第一犧牲閘極，藉此形成一第一溝槽；在該第一溝槽中形成一第一金屬閘極堆疊層；對該第一金屬閘極堆疊層執行一第一化學機械拋光(CMP)以形成該第一電晶體之一第一金屬閘極結構，其中一凹槽形成於該第一金屬閘極結構之一頂表面上方；在該第一金屬閘極結構上方形成一圖案化介電層，其中用該圖案化介電層填充該凹槽；移除該第二犧牲閘極以形成一第二溝槽；在該第二溝槽中形成一第二金屬閘極堆疊層；及對該第二金屬閘極堆疊層執行一第二CMP以形成該第二電晶體之一第二金屬閘極結構。
在一些實施例中，一種製造一半導體裝置之方法包括：提供具有一第一電晶體之一第一犧牲閘極及一第二電晶體之一第二犧牲閘極的一基板；移除該第一犧牲閘極，藉此形成一第一溝槽；在該第一溝槽中形成一第一金屬閘極堆疊層；對該第一金屬閘極堆疊層執行一第一化學機械拋光(CMP)以形成該第一電晶體之一第一金屬閘極結構，且在該第一金屬閘極結構之一頂表面上方形成一第一凹槽；在該第一金屬閘極結構上方形成一圖案化光阻劑層，其中用該圖案化光阻劑層填充該第一凹槽；移除未被該圖案化光阻劑層覆蓋之該第二犧牲閘極，藉此形成一第二溝槽；移除該圖案化光阻劑層；在一第二溝槽中形成一第二金屬閘極堆疊層；及對該第二金屬閘極堆疊層執行一第二CMP以形成該第二電晶體之一第二金屬閘極結構。
在一些實施例中，一種半導體裝置包括：一基板；一第一導電類型電晶體之一第一金屬閘極結構，其經放置於該基板上方；一介電層，其在該第一金屬閘極結構上方；一第二導電類型電晶體之一第二金屬閘極結構，其經放置於該基板上方；其中該第一導電類型及該第二導電類型係互補的，且其中該介電層之一頂表面實質上與該第二金屬閘極結構之一頂表面共面。
前述內容略述數項實施例之特徵，使得熟習此項技術者可更佳地理解本揭露之態樣。熟習此項技術者應瞭解，其等可容易使用本揭露作為用於設計或修改其他製程及結構之一基礎以實行相同目的及/或達成本文中所介紹之實施例之相同優點。熟習此項技術者亦應認識到，此等等效構造不背離本揭露之精神及範疇，且其等可在不背離本揭露之精神及範疇之情況下在本文中進行各種改變、置換及更改。
100:方法 102:操作/方塊 104:操作/方塊 106:操作/方塊 108:操作/方塊 110:操作/方塊 112:操作/方塊 114:操作/方塊 116:操作/方塊 200:半導體裝置 200’:半導體裝置 200’’:半導體裝置 201A:第一電晶體 201B:第二電晶體 201D:第三電晶體 202:基板 204:隔離結構 205A:第一區 205B:第二區 205C:第三區 205D:第三區 206A:第一介電層 206B:第二介電層 206D:介電層 208A:第一犧牲閘極 208B:第二犧牲閘極 208D:第三犧牲閘極 210A:間隔件 210B:間隔件 210C:間隔件 212A:輕度摻雜源極/汲極(LDD)區 212B:輕度摻雜源極/汲極(LDD)區 212C:輕度摻雜源極/汲極(LDD)區 214A:源極/汲極(S/D)區 214B:源極/汲極(S/D)區 214C:源極/汲極(S/D)區 216:層間介電(ILD)層 218A:第一溝槽 218B:第二溝槽 219A:第一高k閘極介電層 219B:第二高k閘極介電層 220A:第一功函數層 220B:第二功函數層 222:第一金屬材料層 223A:第一金屬閘極堆疊層 223B:第二金屬閘極堆疊層 224A:第一金屬閘極結構 224B:第二金屬閘極結構 224D:第三金屬閘極結構 226:凹槽 226D:凹槽 228:圖案化介電層 230:圖案化光阻劑層 232:第二金屬材料層 234:鈍化層 236A:接點插塞 236B:接點插塞 238A:接點插塞 238B:接點插塞 239A:接點插塞 239B:接點插塞 240:高電阻(HiR)多晶矽閘極 260:第三電晶體 300:方法 302:操作/方塊 304:操作/方塊 306:操作/方塊 308:操作/方塊 310:操作/方塊 312:操作/方塊 314:操作/方塊 316:操作/方塊 318:操作/方塊
當結合附圖閱讀時，從以下詳細描述最佳理解本揭露之態樣。應強調，根據產業中之標準實踐，各種構件未按比例繪製。事實上，為了清楚論述可任意增大或減小各種構件之尺寸。
圖1係繪示根據本揭露之一些實施例之製造一半導體裝置之一方法100之一流程圖。
圖2A至圖2I係根據本揭露之一些實施例之在根據圖1之方法之各個製造階段期間製造一半導體裝置200之一循序製程之剖面圖。
圖3係繪示根據本揭露之一些實施例之製造一半導體裝置之一方法300之一流程圖。
圖4A至圖4F係根據本揭露之一些實施例之在根據圖3之方法之各個製造階段期間製造一半導體裝置200’之一循序製程之剖面圖。
圖5A至圖5H係根據本揭露之一些實施例之在根據圖1之方法之各個製造階段期間製造一半導體裝置200’’之一循序製程之剖面圖。
200:半導體裝置
201A:第一電晶體
201B:第二電晶體
202:基板
204:隔離結構
205A:第一區
205B:第二區
206A:第一介電層
206B:第二介電層
210A:間隔件
210B:間隔件
212A:輕摻雜源極/汲極(LDD)區
212B:輕摻雜源極/汲極(LDD)區
214A:源極/汲極(S/D)區
214B:源極/汲極(S/D)區
216:層間介電(ILD)層
219A:第一高k閘極介電層
219B:第二高k閘極介電層
220A:第一功函數層
220B:第二功函數層
222:第一金屬材料層
224A:第一金屬閘極結構
224B:第二金屬閘極結構
228:圖案化介電層
232:第二金屬材料層

Claims (20)

  1. 一種製造一半導體裝置之方法，其包括： 提供具有一第一電晶體之一第一犧牲閘極及一第二電晶體之一第二犧牲閘極的一基板； 移除該第一犧牲閘極，藉此形成一第一溝槽； 在該第一溝槽中形成一第一金屬閘極堆疊層； 對該第一金屬閘極堆疊層執行一第一化學機械拋光(CMP)以形成該第一電晶體之一第一金屬閘極結構，其中一凹槽形成於該第一金屬閘極結構之一頂表面上方； 在該第一金屬閘極結構上方形成一圖案化介電層，其中用該圖案化介電層填充該凹槽； 移除該第二犧牲閘極以形成一第二溝槽； 在該第二溝槽中形成一第二金屬閘極堆疊層；及 對該第二金屬閘極堆疊層執行一第二CMP以形成該第二電晶體之一第二金屬閘極結構。
  2. 如請求項1之方法，其中該第一電晶體具有一第一導電類型，該第二電晶體具有一第二導電類型，且該第一導電類型及該第二導電類型係互補的。
  3. 如請求項1之方法，其進一步包括放置於該基板上方之一多晶矽閘極。
  4. 如請求項3之方法，其中該多晶矽閘極充當一第三電晶體之一第三犧牲閘極或充當一高電阻電阻器。
  5. 如請求項3之方法，其中在該第二CMP之前藉由該圖案化介電層覆蓋該多晶矽閘極。
  6. 如請求項5之方法，其中在該第二CMP之後使該多晶矽閘極之一頂表面與該第二金屬閘極結構之頂表面對準。
  7. 如請求項3之方法，其進一步包括： 移除該多晶矽閘極以形成一第三溝槽； 在該第三溝槽中形成一第三金屬閘極堆疊層；及 對該第三金屬閘極堆疊層執行該第一CMP以形成該第三電晶體之一第三金屬閘極結構。
  8. 如請求項1之方法，其中該圖案化介電層選自由氧化矽、氮化矽、氮氧化矽、旋塗玻璃(SOG)、氟化矽石玻璃(FSG)、聚醯亞胺及其等之組合組成之群組。
  9. 如請求項1之方法，其中該形成該第一金屬閘極結構進一步包括： 在該第一溝槽中沉積一第一高k閘極介電層； 在該第一高k閘極介電層上方沉積一第一功函數層；及 在該第一功函數層上方沉積一第一金屬材料層， 其中該第一功函數層加襯裡於該第一溝槽之側壁及一底部而不填滿該第一溝槽。
  10. 如請求項1之方法，其中該形成該第二金屬閘極結構進一步包括： 在該第一溝槽中沉積一第二高k閘極介電層； 在該第二高k閘極介電層上方沉積一第二功函數層；及 在該第二功函數層上方沉積一第二金屬材料層， 其中該第二功函數層加襯裡於該第二溝槽之側壁及一底部而不填滿該第二溝槽。
  11. 如請求項1之方法，其中該第一金屬閘極結構上之該圖案化介電層之一頂表面實質上與該第二金屬閘極結構之一頂表面共面。
  12. 一種製造一半導體裝置之方法，其包括： 提供具有一第一電晶體之一第一犧牲閘極及一第二電晶體之一第二犧牲閘極的一基板； 移除該第一犧牲閘極，藉此形成一第一溝槽； 在該第一溝槽中形成一第一金屬閘極堆疊層； 對該第一金屬閘極堆疊層執行一第一化學機械拋光(CMP)以形成該第一電晶體之一第一金屬閘極結構，其中一第一凹槽形成於該第一金屬閘極結構之一頂表面上方； 在該第一金屬閘極結構上方形成一圖案化光阻劑層，其中用該圖案化光阻劑層填充該第一凹槽； 移除未被該圖案化光阻劑層覆蓋之該第二犧牲閘極，藉此形成一第二溝槽； 移除該圖案化光阻劑層； 在該第二溝槽中形成一第二金屬閘極堆疊層；及 對該第二金屬閘極堆疊層執行一第二CMP以形成該第二電晶體之一第二金屬閘極結構。
  13. 如請求項12之方法，其中該第一電晶體具有一第一導電類型，該第二電晶體具有一第二導電類型，且該第一導電類型及該第二導電類型係互補的。
  14. 如請求項13之方法，其進一步包括放置於該基板上方之一多晶矽閘極，其中該多晶矽閘極充當一第三電晶體之一第三犧牲閘極或充當一高電阻電阻器。
  15. 如請求項14之方法，其中藉由該圖案化光阻劑層覆蓋該多晶矽閘極。
  16. 如請求項15之方法，其中在該第二CMP之後使該多晶矽閘極之一頂表面與該第二金屬閘極結構之該頂表面對準。
  17. 如請求項14之方法，其進一步包括： 移除該多晶矽閘極以形成一第三溝槽； 在該第三溝槽中形成一第三金屬閘極堆疊層； 對該第三金屬閘極堆疊層執行該第一CMP以形成該第三電晶體之一第三金屬閘極結構，其中一第二凹槽形成於該第三金屬閘極結構之一頂表面上方，且該第二凹槽之一深度小於該第一凹槽之一深度；及 在該第三金屬閘極結構上方形成該圖案化光阻劑層，其中用該圖案化光阻劑層填充該第二凹槽。
  18. 如請求項17之方法，其中在該第二CMP之後使該第三金屬閘極結構之一頂表面與該第二金屬閘極結構之該頂表面對準。
  19. 一種半導體裝置，其包括： 一基板； 一第一導電類型電晶體之一第一金屬閘極結構，其經放置於該基板上方； 一介電層，其在該第一金屬閘極結構上方； 一第二導電類型電晶體之一第二金屬閘極結構，其經放置於該基板上方； 其中該第一導電類型及該第二導電類型係互補的，且其中該介電層之一頂表面實質上與該第二金屬閘極結構之一頂表面共面。
  20. 如請求項19之半導體裝置，其進一步包括放置於該第一金屬閘極結構上方的一接點插塞，其中該接點插塞之側壁之一部分與該介電層接觸。
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