DE102021101596A1 - Verfahren und struktur für metall-gates - Google Patents

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Tung-Huang Chen
Yen-Yu Chen
Po-An Chen
Soon-Kang Huang
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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Abstract

Es werden ein Verfahren zum Herstellen eines Halbleiterbauelements mit Metall-Gates und das Halbleiterbauelement offenbart. Das Verfahren umfasst Bereitstellen eines ersten Opfer-Gates, das einem Transistor eines ersten Leitungstyps zugeordnet ist, und eines zweiten Opfer-Gates, das einem Transistor eines zweiten Leitungstyps zugeordnet ist, die über dem Substrat angeordnet sind, wobei der erste Leitungstyp und der zweite Leitungstyp komplementär sind; Ersetzen des ersten Opfer-Gates durch eine erste Metall-Gate-Struktur; Ausbilden einer strukturierten dielektrischen Schicht und/oder einer strukturierten Fotolackschicht, um die erste Metall-Gate-Struktur zu bedecken; und Ersetzen des zweiten Opfer-Gates durch eine zweite Metall-Gate-Struktur. Das Verfahren kann die Gatehöheneinheitlichkeit bei zweifachen chemisch-mechanischen Metall-Gate-Polierprozessen verbessern.

Description

  • HINTERGRUND
  • Die Industrie der integrierten Halbleiterschaltungen (Integrated Circuit - IC) hat ein schnelles Wachstum erfahren. Mit fortschreitender IC-Entwicklung hat sich die Funktionsdichte (d. h. die Anzahl von miteinander verbundenen Bauelementen pro Chipfläche) im Allgemeinen erhöht, während die Geometriegröße (d. h. die kleinste Komponente (oder Leitung), die unter Verwendung eines Fertigungsprozesses erzeugt werden kann) verringert hat. Dieser Verkleinerungsprozess bietet im Allgemeinen Vorteile durch Verbessern der Produktionseffizienz und Senken der zugehörigen Kosten. Derartiges Verkleinern hat auch die Verarbeitungs- und Herstellungskomplexität von ICs erhöht und es sind ähnliche Entwicklungen bei der IC-Verarbeitung und -Herstellung erforderlich, um diese Fortschritte umzusetzen. Mit abnehmenden Abmessungen von Transistoren muss die Dicke des Gate-Oxids verringert werden, um bei der verringerten Gatelänge die Leistungsfähigkeit aufrechtzuerhalten. Um Gate-Leckverluste zu verringern, werden daher Gateisolatorschichten mit hoher Dielektrizitätskonstante (hohem k-Wert) verwendet, die unter Wahrung der gleichen effektiven Kapazität, die ein übliches Gate-Oxid eines größeren Technologieknotens bereitstellen würde, eine größere physische Dicke erlauben.
  • Mit fortschreitender Miniaturisierung der Technologieknoten entstand bei einigen IC-Designs außerdem der Wunsch, die übliche Polysilizium-Gate-Elektrode durch eine Metall-Gate-Elektrode (MG-Elektrode) zu ersetzen, um die Leistung des Bauelements bei der verringerten Strukturgröße zu verbessern. Ein bestimmter Prozess zum Ausbilden der MG-Elektrode wird als Gate-zuletzt-Prozess („Gate-last“-Prozess) bezeichnet, im Gegensatz zu einem anderen MG-Elektroden-Ausbildungsprozess, der als Gate-zuerst-Prozess („Gate-first“) bezeichnet wird. Der Gate-zuletzt-Prozess ermöglicht, dass weniger nachfolgende Prozesse, z. B. Hochtemperaturverarbeitungen, nach der Ausbildung des Gates durchgeführt werden müssen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten anhand der folgenden detaillierten Beschreibung verständlich, wenn diese in Verbindung mit den beigefügten Figuren gelesen wird. Es wird betont, dass entsprechend der üblichen Branchenpraxis verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale zur Klarheit der Diskussion beliebig vergrößert oder verkleinert sein.
    • 1 ist ein Flussdiagramm eines Verfahrens 100 zum Herstellen eines Halbleiterbauelements gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 2A-21 sind Querschnittsansichten eines sequenziellen Prozesses zum Herstellen eines Halbleiterbauelements 200 während verschiedener Herstellungsphasen gemäß dem Verfahren aus 1 gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 3 ist ein Flussdiagramm eines Verfahrens 300 zum Herstellen eines Halbleiterbauelements gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 4A-4F sind Querschnittsansichten eines sequenziellen Prozesses zum Herstellen eines Halbleiterbauelements 200' während verschiedener Herstellungsphasen gemäß dem Verfahren aus 3 gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
    • 5A-5H sind Querschnittsansichten eines sequenziellen Prozesses zum Herstellen eines Halbleiterbauelements 200" während verschiedener Herstellungsphasen gemäß dem Verfahren aus 1 gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • Ausführliche Beschreibung der Offenbarung
  • Die folgende Offenbarung stellt viele unterschiedliche Ausführungsformen bzw. Ausführungsbeispiele zum Implementieren unterschiedlicher Merkmale des bereitgestellten Gegenstands bereit. Um die vorliegende Offenbarung zu vereinfachen, werden nachstehend konkrete Beispiele für Komponenten und Anordnungen beschrieben. Diese sind natürlich lediglich Ausführungsbeispiele und sollen nicht einschränkend sein. Zum Beispiel kann die Ausbildung eines ersten Merkmals über oder auf einem zweiten Merkmal in der folgenden Beschreibung Ausführungsformen umfassen, bei welchen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und auch Ausführungsformen umfassen, bei welchen zusätzliche Merkmale derart zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt sind. Außerdem kann die vorliegende Offenbarung in den verschiedenen Beispielen Bezugszeichen und/oder Buchstaben wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und gibt an sich keine Beziehung zwischen den verschiedenen diskutierten Ausführungsformen und/oder Ausgestaltungen vor.
  • Ferner können räumlich relative Begriffe wie „unter“, „unterhalb“, „untere/r/s“, „über“, „obere/r/s“ und dergleichen hier zur Vereinfachung der Beschreibung verwendet werden, um die Beziehung eines Elementes oder Merkmals zu einem anderen Element (anderen Elementen) oder Merkmal(en), wie in den Figuren veranschaulicht, zu beschreiben. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren gezeigten Ausrichtung unterschiedliche Ausrichtungen der Vorrichtung im Gebrauch oder Betrieb umfassen. Der Gegenstand kann anders ausgerichtet sein (um 90 Grad gedreht oder in anderen Ausrichtungen), und die vorliegend verwendeten räumlich relativen Beschreibungen können ebenso entsprechend interpretiert werden.
  • Unabhängig davon, dass die numerischen Bereiche und Parameter, die den breiten Umfang der Offenbarung darlegen, Näherungen sind, sind die numerischen Werte, die in den konkreten Beispielen dargelegt sind, so genau wie möglich angegeben. Alle numerischen Werte weisen jedoch inhärent bestimmte Fehler auf, die notwendigerweise aus den Abweichungen resultieren, die normalerweise in den entsprechenden Testmessungen auftreten. Außerdem bedeuten die Begriffe „ungefähr“, „wesentlich“ oder „im Wesentlichen“, wie sie vorliegend verwendet werden, allgemein innerhalb von 10 %, 5 %, 1 % oder 0,5 % eines gegebenen Werts oder Bereichs. Alternativ dazu bedeuten die Begriffe „ungefähr“, „wesentlich“ oder „im Wesentlichen“, wenn sie von einem Fachmann in Betracht gezogen werden, innerhalb eines akzeptablen Standardfehlers des Mittelwerts. Außerhalb der Betriebs- bzw. Arbeitsbeispiele, oder wenn nicht ausdrücklich anders angegeben, sind alle Zahlenbereiche, Mengen, Werte und Prozentsätze, die hier offenbart werden, wie zum Beispiel jene, die für Materialmengen, Zeitdauern, Temperaturen, Betriebsbedingungen, Mengenverhältnisse und dergleichen verwendet werden, in allen Fällen als durch die Begriffe „ungefähr“, „wesentlich“ oder „im Wesentlichen“ modifiziert zu verstehen. Demgemäß sind, sofern nicht das Gegenteil angegeben ist, die numerischen Parameter, die in der vorliegenden Offenbarung und den beigefügten Ansprüchen dargelegt sind, Näherungen, die nach Bedarf schwanken können. Jeder numerische Parameter sollte mindestens im Hinblick auf die Anzahl der angegebenen signifikanten Ziffern und auf eine übliche Rundung ausgelegt werden. Bereiche können vorliegend als von einem Endpunkt zu einem anderen Endpunkt oder zwischen zwei Endpunkten ausgedrückt werden. Sofern nicht anders angegeben, schließen alle vorliegend offenbarten Bereiche die Endpunkte ein.
  • Die vorliegende Offenbarung betrifft im Allgemeinen das Gebiet der Halbleiterbauelemente und betrifft insbesondere Herstellungsverfahren von komplementären Metall-Oxid-Halbleiter- (Complementary Metal-Oxide-Semiconductor- bzw. CMOS-) Bauelementen mit Metall-Gate-Elektroden (MG-Elektroden) und die sich ergebende Halbleiterstruktur. Die vorliegende Offenbarung betrifft Verfahren zum Verringern von Muldenbildung (Dishing) bei Gatestrukturen während des chemisch-mechanischen Polierens (CMP) von Gateschichten und somit zum Verbessern der Gatehöheneinheitlichkeit. Große Gatestrukturen wie analoge Bauelemente oder MOS-Anordnung können stark von der Verringerung von Muldenbildung profitieren.
  • In einigen vergleichenden Herangehensweisen ersetzt ein Metall-Gate mit hohem k-Wert (HKMG - High-k Metal Gate) den Polysilizium/Nitrid-Oxid-Gate-Stapel zur besseren Kanalgatesteuerung, um Tunnel-Leckverluste der Gates sowie Polysiliziumzerstörung zu bewältigen. Ein bestimmter Prozess zum Ausbilden eines Metall-Gate-Stapels wird als Ersatz-Metall-Gate- (Replacement Metal Gate- bzw. RMG-) oder Gate-zuletzt-Prozess bezeichnet, bei dem der endgültige Gatestapel zuletzt hergestellt wird, wodurch ermöglicht wird, dass weniger nachfolgende Prozesse danach durchgeführt werden müssen. Der Ersatz-Metall-Gate-Prozess bringt mehrere neue Prozesseinschränkungen mit sich. Die HKMG-Integration bringt mehrere neue Quellen für eine Fehlanpassung der Schwellenspannung (VT) mit sich. Eine Quelle ist die Gatehöhenschwankung, die durch MG-CMP-Muldenbildung verursacht wird. Da die Gateladung aufgrund der begrenzten Leitfähigkeit von Metall-Gates nicht vollständig im Inneren der dünnen Metall-Gate-Schicht gehalten werden kann, sondern in die Metallfüllung überfließt, wird die effektive auch durch die Austrittsarbeit der Metallfüllung beeinflusst. Fehlanpassung bezeichnet das unterschiedliche Verhalten von zwei oder mehr Bauelementen in derselben integrierten Schaltung (IC); für ein präzises Design von analogen ICs sollte sie vermieden oder beseitigt werden. Insbesondere erfordert der präzise Design der analogen CMOS-Schaltung ein zuverlässiges Transistorfehlanpassungsmodell während der Design- und Simulationsphase, oder analoge Bauelemente mit mehreren nebeneinanderliegenden Gatestrukturen, wobei die langen Gatelängen (bzw. Kanallängen) zu einer Muldenbildung in den Gatestrukturen während der CMP-Prozessen führen können.
  • Bei großen Kanallängen und großflächigen Bauelementen würde ein MG-CMP eine Muldenbildung hervorrufen und die Bauelementeigenschaften beeinflussen. In einigen Anwendungen, wie z. B. Analog- und HF-Anwendungen, sind zur Leistungssteigerung großflächige Bauelemente erforderlich. CMP-Verarbeitungen umfassen allerdings die Verwendung von Polierkissen, die sich biegen und zur Muldenbildung in großen Metallbereichen führen könnten. Aufgrund der großen Gatelänge von analogen Bauelementen und der Anordnung vieler davon nebeneinander kann eine starke Muldenbildung auftreten, was zu einem signifikanten Verlust der Gate-Schicht führen könnte.
  • Darüber hinaus können einige vergleichende Herangehensweisen zu Schwankungen der Höhe des sich ergebenden Ersatz-Metall-Gates führen. In derartigen vergleichenden Herangehensweisen wird dieser Mangel an Planarität oder Einheitlichkeit zumindest teilweise durch Vertiefungen oder den Verlust von dielektrischem Material über und zwischen den Opfer-Gatestrukturen hervorgerufen. Insbesondere führt der Verlust von dielektrischem Material, das über und zwischen der Schutzmaske, die die Opfer-Gatestruktur schützt, angeordnet ist, zu einer Höhenschwankung der Opfer-Gatestrukturen. Die Vertiefungen in dem dielektrischen Material, das über und zwischen der Schutzmaskenüberlappung, die die Opfer-Gatestrukturen am Übergang zwischen dem p-Transistor und dem n-Transistor schützt, angeordnet ist, führen zu einer Höhenschwankung der Opfer-Gatestrukturen. Wie nachstehend weiter erläutert wird, werden während des Halbleiterfertigungsprozesses üblicherweise verschiedene Spaltfüllmaterialien, etwa ein fließfähiges dielektrisches Material (z. B. ein fließfähiges Oxid), als dielektrisches Material verwendet, das die Opfer-Gatestrukturen umgibt. Üblicherweise kann die Qualität der Spaltfüllung jedoch schlecht sein und das fließfähige dielektrische Material kann anfällig gegenüber nachfolgenden Nass-/Trockenätzverarbeitungen sein. Wenn nachfolgende Nass-/Trockenätzverarbeitungen zu stark sind, kann ein erheblicher Verlust von dielektrischem Material bzw. Oxid auftreten. Dieser Verlust von dielektrischem Material kann die Höhenschwankungen der Opfer-Gate-Strukturen beeinflussen und dadurch bei nachfolgenden Fertigungsverarbeitungen zu Höhenschwankungen der Ersatz-Metall-Gates führen. Daher besteht ein Bedarf an einem Mechanismus, um die vorstehend beschriebene Muldenbildung in Gatestapeln und Gatestrukturen während des CMPs von Gatestapelschichten zu verringern.
  • Die vorliegende Offenbarung betrifft im Allgemeinen das Gebiet der Halbleiterbauelemente und betrifft insbesondere Herstellungsverfahren von komplementären Metall-Oxid-Halbleiter-Bauelementen mit Metall-Gate-Elektroden und die sich ergebende Halbleiterstruktur. Die vorliegende Offenbarung betrifft Verfahren zum Verringern von Muldenbildung bei Gatestrukturen während des CMPs von Gateschichten und somit zum Verbessern der Gatehöheneinheitlichkeit. Große Gatestrukturen, etwa analoge Bauelemente, können stark von der Verringerung von Muldenbildung profitieren. In der vorliegenden Offenbarung werden Verfahren zum Verbessern der MG-CMP-Gate-Höheneinheitlichkeit bei zweifachen MG-CMP-Prozessen und dadurch erhaltene Halbleiterbauelemente offenbart. In einigen vergleichenden Herangehensweisen kann der Gatehöhenunterschied ungefähr 100 Ä bis ungefähr 200 Ä betragen, während in der vorliegenden Offenbarung der Gatehöhenunterschied auf ungefähr 0 bis ungefähr 80 Ä oder auf weniger als ungefähr 50 Ä, wie durch Rasterkraftmikroskop (AFM) oder Transmissionselektronenmikroskop (TEM) gemessen, verbessert werden kann. Es werden die Zwischenphasen beim Ausbilden der CMOS-Bauelemente veranschaulicht.
  • Mit Bezug auf 1, 2A bis 21, 3, 4A bis 4F und 5A bis 5H werden Verfahren 100 und 300 und Halbleiterbauelemente 200, 200' und 200" im Folgenden gemeinsam beschrieben. Die Halbleiterbauelemente 200, 200' und 200" veranschaulichen eine integrierte Schaltung, bzw. einen Abschnitt davon, die Speicherzellen und/oder logische Schaltungen umfassen kann. Die Halbleiterbauelemente 200, 200' und 200" können passive Komponenten, etwa Widerstände, Kondensatoren, Induktivitäten und/oder Sicherungen; aktive Komponenten, etwa p-Kanal-Feldeffekttransistoren (PFETs), n-Kanal-Feldeffekttransistoren (NFETs), Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs), CMOS-Transistoren, hochohmige Transistoren, Hochspannungstransistoren und/oder Hochfrequenztransistoren; andere geeignete Komponenten; und/oder Kombinationen davon umfassen. Es versteht sich, dass zusätzliche Schritte vor, während und nach den Verfahren 100 und 300 bereitgestellt sein können und einige der nachstehend beschriebenen Schritte für zusätzliche Ausführungsformen der Verfahren ersetzt oder weggelassen werden können. Es versteht sich ferner, dass für zusätzliche Ausführungsformen der Halbleiterbauelemente 200, 200' und 200" den Halbleiterbauelementen 200, 200' und 200" zusätzliche Merkmale hinzugefügt werden können und einige der nachstehend beschriebenen Merkmale ersetzt oder weggelassen werden können. Bei einigen Ausführungsformen werden die Halbleiterbauelemente 200, 200' und 200" in einem Gate-zuletzt-Prozess gefertigt. In dem Gate-zuletzt-Prozess wird zunächst eine Opfer-Polysilizium-Gate-Struktur ausgebildet; dann kann das Opfer-Polysilizium-Gate entfernt und durch eine Metall-Gate-Struktur ersetzt werden.
  • 1 ist ein Flussdiagramm eines Verfahrens 100 zum Herstellen eines Halbleiterbauelements gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 1 kann das Verfahren 100 verwendet werden, um eine Ersatz-Gate-Verfahrensweise umzusetzen, um die Gatehöheneinheitlichkeit zu verbessern. Das Verfahren 100 umfasst mehrere Vorgänge (102, 104, 106, 108, 110, 112, 114 und 116), und die Beschreibung und Veranschaulichung sind nicht als Beschränkung der Reihenfolge der Vorgänge oder der Struktur der Halbleiterstruktur aufzufassen. 2A-21 sind schematische Querschnittsdiagramme, die Zwischenphasen eines Verfahrens zum Herstellen eines Halbleiterbauelements 200 gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • Unter Bezugnahme auf 1 und 2A beginnt das Verfahren 100 in Block 102, in welchem ein Substrat 202 mit einem ersten Opfer-Gate 208A eines ersten Transistors 201A und einem zweiten Opfer-Gate 208B eines zweiten Transistors 201B, die auf diesem angeordnet und durch eine Zwischenschichtdielektrikumschicht 216 voneinander getrennt sind, bereitgestellt oder empfangen wird. Bei einigen Ausführungsformen ist das Substrat 202 ein Halbleitersubstrat, das Silizium umfasst. Alternativ dazu umfasst das Substrat 202 einen Elementhalbleiter, einschließlich kristallinem Silizium und/oder Germanium; einen Verbindungshalbleiter, einschließlich Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter, einschließlich SiGe, GaAsP, AlInAs, AlGaAs, GalnAs, GaInP und/oder GaInAsP; oder Kombinationen davon oder andere geeignete Materialien. Das Legierungshalbleitersubstrat kann ein SiGe-Gradientenmerkmal aufweisen, bei dem sich die Si- und die Ge-Zusammensetzung von einem Verhältnis an einer Stelle des SiGe-Gradientenmerkmals zu einem anderen Verhältnis an einer anderen Stelle ändern. Die SiGe-Legierung kann über einem Siliziumsubstrat ausgebildet sein. Das SiGe-Substrat kann verspannt sein. Ferner kann das Halbleitersubstrat ein Halbleiter-auf-Isolator- (Semiconductor on Insulator- bzw. SOI-) Substrat sein. Bei einigen Ausführungsformen kann das Halbleitersubstrat eine dotierte Epi-Schicht aufweisen. In anderen Beispielen kann das Siliziumsubstrat eine mehrschichtige Verbindungshalbleiterstruktur umfassen. Bei einigen Ausführungsformen weist der erste Transistor 201A einen ersten Leitungstyp auf, der zweite Transistor 201B weist einen zweiten Leitungstyp auf und der erste Leitungstyp und der zweite Leitungstyp sind komplementär. Bei einigen Ausführungsformen ist der erste Leitungstyp des ersten Transistors 201A p-leitend und der zweite Leitungstyp des zweiten Transistors 201B n-leitend.
  • Bei einigen Ausführungsformen kann das Substrat 202 je nach Designanforderung verschiedene dotierte Bereiche (z. B. p-leitende Wannen oder n-leitende Wannen) umfassen, wie sie in der Technik bekannt sind. Die dotierten Bereiche sind mit p-Dotierstoffen wie Bor oder BF2; n-Dotierstoffen wie Phosphor oder Arsen; oder Kombinationen davon oder anderen geeigneten Materialien dotiert. Die dotierten Bereiche können direkt auf dem Substrat 202, in einer p-Wannenstruktur, in einer n-Wannenstruktur, in einer Doppelwannenstruktur oder unter Verwendung einer erhabenen Struktur ausgebildet werden. Bei einigen Ausführungsformen können eine oder mehrere Isolationsstrukturen 204 in dem Substrat 202 ausgebildet werden. Die Isolationsstrukturen 204 können eine Isolationstechnik verwenden, etwa eine lokale Oxidation von Silizium (LOCOS) oder eine flache Grabenisolation (Shallow Trench Isolation bzw. STI). Die Isolationsstrukturen 204 können Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, fluordotiertes Silikatglas (FSG), ein dielektrisches Material mit niedrigem k-Wert, andere geeignete Materialien oder Kombinationen davon enthalten. Ein beispielhafter Vorgang zum Ausbilden der Isolationsstrukturen 204 kann Strukturieren des Substrats 202 durch einen Lithografievorgang, Ätzen von Gräben in das Substrat 202 unter Verwendung beispielsweise eines Trockenätz-, eines Nassätz- oder eines Plasmaätzvorgangs und Abscheiden eines dielektrischen Materials in den Gräben umfassen. Bei einigen Ausführungsformen kann der gefüllte Graben eine Mehrschichtstruktur aufweisen, wie z. B. eine thermische Oxidauskleidungsschicht, die mit Siliziumnitrid oder Siliziumoxid gefüllt ist.
  • Bei einigen Ausführungsformen kann das Substrat 202 ferner verschiedene aktive Bereiche umfassen, beispielsweise Bereiche, die für ein p-Metall-Oxid-Halbleiter-Transistor-(PMOS-) Bauelement konfiguriert sind, und Bereiche, die für ein n-Metall-Oxid-Halbleiter-Transistor- (NMOS-) Bauelement konfiguriert sind, wobei die Isolationsbereiche 204 verwendet werden, um die aktiven Bereiche zu isolieren und zu definieren. Bei einigen Ausführungsformen umfasst das Substrat 202 einen ersten Bereich 205A, der für ein PMOS-Transistorbauelement konfiguriert ist, und einen zweiten Bereich 205B, der für ein NMOS-Transistorbauelement konfiguriert ist. Es versteht sich, dass das Halbleiterbauelement 200 in CMOS-Technologie ausgebildet werden kann; gleiche Prozesse werden daher vorliegend nicht ausführlich beschrieben.
  • Weiterhin unter Bezugnahme auf 2A werden ein erstes Opfer-Gate 208A und ein zweites Opfer-Gate 208B in dem ersten Bereich 205A bzw. dem zweiten Bereich 205B über dem Substrat 202 ausgebildet. Es versteht sich, dass in dem ersten Bereich 205A und dem zweiten Bereich 205B über dem Substrat 202 eine Vielzahl von Opfer-Gates ausgebildet werden kann. Bei einigen Ausführungsformen wird eine erste dielektrische Schicht 206A zwischen dem Substrat 202 und dem ersten Opfer-Gate 208A ausgebildet und eine zweite dielektrische Schicht 206B zwischen dem Substrat 202 und dem zweiten Opfer-Gate 208B ausgebildet. Die dielektrischen Schichten 206A und 206B können Siliziumoxid, Siliziumoxinitrid, Materialien mit hohem k-Wert oder eine Kombination davon oder andere geeignete Materialien umfassen. Bei einigen Ausführungsformen umfassen die Opfer-Gates 208A und 208B eine Einschicht- oder eine Mehrschichtstruktur. Bei einigen Ausführungsformen umfassen die Opfer-Gates 208A und 208B Polysilizium. Bei einigen Ausführungsformen können die dielektrischen Schichten 206A und 206B und die Opfer-Gates 208A und 208B durch sequenzielles Abscheiden einer dielektrischen Schicht und einer leitfähigen Schicht über dem Substrat 202 in einer flächendeckenden Weise ausgebildet werden. Der Abscheidungsschritt kann physikalische Gasphasenabscheidung (PVD - Physical Vapor Deposition), chemische Gasphasenabscheidung (CVD - Chemical Vapor Deposition), Atomlagenabscheidung (ALD - Atomic Layer Deposition) oder andere geeignete Verfahren umfassen. Dann wird ein Fotolack (nicht gezeigt) über den abgeschiedenen Materialien ausgebildet und strukturiert. Ein Ätzvorgang wird durchgeführt, um die Merkmale des strukturierten Fotolacks auf die darunterliegenden Schichten zu übertragen, um die dielektrischen Schichten 206A und 206B und die Opfer-Gates 208A und 208B auszubilden.
  • Bei einigen Ausführungsformen werden schwach dotierte Source-/Drain-Bereiche (Lightly Doped Source-/Drain- bzw. LDD-Bereiche) 212A und 212B in den entsprechenden dotierten Wannen (nicht gezeigt) zu zwei Seiten der Opfer-Gates 208A bzw. 208B ausgebildet. Bei einigen Ausführungsformen werden die LDD-Bereiche 212A zwischen den Isolationsstrukturen 204 und dem ersten Opfer-Gate 208A ausgebildet und die LDD-Bereiche 212B zwischen den Isolationsstrukturen 204 und dem zweiten Opfer-Gate 208B ausgebildet. Bei einigen Ausführungsformen können die LDD-Bereiche 212A und 212B durch einen Implantationsvorgang, etwa einen Ionenimplantationsschritt, in dem Substrat 202 ausgebildet werden. Bei einigen Ausführungsformen sind die LDD-Bereiche 212A und 212B mit Seitenwänden der Opfer-Gates 208A und 208B ausgerichtet. Nach dem Ausbilden der LDD-Bereiche 212A und 212B werden Abstandshalter 210A auf jeder Seite des ersten Opfer-Gates 208A ausgebildet und Abstandshalter 210B auf jeder Seite des zweiten Opfer-Gates 208B ausgebildet. Die Abstandshalter 210A und 210B können ein dielektrisches Material wie etwa Siliziumnitrid, Siliziumoxid, Siliziumkarbid, Siliziumoxinitrid oder Kombinationen davon oder andere geeignete Materialien umfassen. Bei einigen Ausführungsformen umfassen die Abstandshalter 210A und 210B eine Mehrschichtstruktur. Die Abstandshalter 210A und 210B können unter Verwendung von Abscheidungsvorgängen wie PVD, CVD oder ALD oder von Ätzvorgängen ausgebildet werden. Der Ätzvorgang kann ein anisotropes Ätzen sein. Danach können Source-/Drain-Bereiche (S/D-Bereiche) 214A und 214B in den entsprechenden dotierten Wannen (nicht gezeigt) zwischen den Isolierstrukturen 204 und den Abstandshaltern 210A bzw. 210B ausgebildet werden. Bei einigen Ausführungsformen werden die S/D-Bereiche 214A und 214B unter Verwendung eines Ionenimplantationsschritts ausgebildet, wobei die Implantationsprofile im Wesentlichen mit äußeren Seitenwänden der Abstandshalter 210A bzw. 210B ausgerichtet sind.
  • Ein Zwischenschicht- oder Zwischenebenendielektrikum (ILD - Interlayer bzw. Interlevel Dielectric) 216 wird anschließend über dem Substrat 202 ausgebildet. Die ILD-Schicht 216 kann die Spalte zwischen dem ersten Transistor 201A und dem zweiten Transistor 201B füllen und umgibt den ersten Transistor 201A und den zweiten Transistor 201B. Die ILD-Schicht 216 kann ein dielektrisches Material umfassen und wird durch einen beliebigen geeigneten Abscheidungsvorgang ausgebildet. Die Ausbildung kann zum Beispiel CVD, FCVD oder dergleichen umfassen. Das dielektrische Material kann Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, aufgeschleudertes Glas (SOG - Spin-on Glass), FSG, Polyimid oder andere geeignete dielektrische Materialien umfassen. Bei einigen Ausführungsformen kann die ILD-Schicht 216 ein mittels hochdichten Plasmas (HDP) hergestelltes dielektrisches Material (z. B. HDP-Oxid) und/oder ein durch einen Prozess mit hohem Aspektverhältnis (HARP - High Aspect Ratio Process) hergestelltes dielektrisches Material (z. B. HARP-Oxid) umfassen. Dann wird ein Planarisierungsvorgang durchgeführt, um überschüssige Abschnitte der ILD-Schicht 216 zu entfernen. Der Planarisierungsvorgang kann einen CMP-Vorgang oder mechanisches Schleifen umfassen. Die oberen Flächen der Opfer-Gates 208A und 208B werden entsprechend freigelegt. Bei einigen Ausführungsformen werden die oberen Flächen der ILD-Schicht 216 und der Opfer-Gates 208A und 208B durch den Planarisierungsvorgang geebnet.
  • Anschließend sind für die jeweiligen Transistoren anstelle der entsprechenden Opfer-Gates eine erste Metall-Gate-Struktur und eine zweite Metall-Gate-Struktur auszubilden. Unter Bezugnahme auf 1 und 2B wird in Block 104 eines der Opfer-Gates entfernt, wodurch ein erster Graben in der Zwischenschichtdielektrikumschicht ausgebildet wird. Bei einigen Ausführungsformen wird zunächst das erste Opfer-Gate 208A aus dem entsprechenden Transistor 201A entfernt. Als Ergebnis ist ein beispielhafter erster Graben 218A ausgebildet, der von den Abstandshaltern 210A definiert wird und von der ILD-Schicht 216 umgeben ist. Bei einigen Ausführungsformen kann das erste Opfer-Gate 208A bei einem Ätzvorgang entfernt werden, etwa einer Nassätzung, einer Trockenätzung, Kombinationen davon oder anderen geeigneten Verfahren. Bei einigen Ausführungsformen verbleibt die erste dielektrische Schicht 206A in dem ersten Graben 218A und dient nach dem Entfernungsvorgang des ersten Opfer-Gates 208A als Grenzschicht (IL - Interfacial Layer). Bei alternativen Ausführungsformen wird die erste dielektrische Schicht 206A während des Ätzens des ersten Opfer-Gates 208A entfernt. Bei einigen Ausführungsformen umfasst der Nassätzvorgang für das erste Opfer-Gate 208A ein Aussetzen einer hydroxidhaltigen Lösung (z. B. Ammoniumhydroxid), deionisiertem Wasser oder anderen geeigneten Ätzlösungen.
  • In Block 106 wird eine erste Metall-Gate-Stapel-Schicht in dem ersten Graben ausgebildet. Die erste Metall-Gate-Stapel-Schicht 223A kann eine erste Gate-Dielektrikum-Schicht mit hohem k-Wert, eine erste Austrittsarbeitsschicht und eine erste metallische Materialschicht umfassen. 2C veranschaulicht die Abscheidung einer ersten Gate-Dielektrikum-Schicht 219A mit hohem k-Wert in dem ersten Graben 218A und einer ersten Austrittsarbeitsschicht 220A über der ersten Gate-Dielektrikum-Schicht 219A mit hohem k-Wert. Die erste Gate-Dielektrikum-Schicht 219A mit hohem k-Wert und die erste Austrittsarbeitsschicht 220A werden durch einen beliebigen geeigneten Prozess mit einer beliebigen geeigneten Dicke über dem Substrat 202 und in dem ersten Graben 218A ausgebildet. Bei einigen Ausführungsformen werden die erste Gate-Dielektrikum-Schicht 219A mit hohem k-Wert und die erste Austrittsarbeitsschicht 220A jeweils konform über den Seitenwänden und einer Bodenfläche des ersten Grabens 218A ausgebildet. Bei einigen Ausführungsformen kleiden die erste Gate-Dielektrikum-Schicht 219A mit hohem k-Wert und die erste Austrittsarbeitsschicht 220A jeweils Seitenwände und einen Boden des ersten Grabens 218A aus, ohne den ersten Graben 218A auszufüllen. Bei einigen Ausführungsformen kann die erste Gate-Dielektrikum-Schicht 219A mit hohem k-Wert zum Beispiel Hafniumoxid (HfO2), Hafniumsiliziumoxid (HfSiO), Hafniumsiliziumoxinitrid (HfSiON), Hafniumtantaloxid (HfTaO), Hafniumtitanoxid (HfTiO), Hafniumzirkoniumoxid (HfZrO), Metalloxide, Metallnitride, Metallsilikate, Übergangsmetalloxide, Übergangsmetallnitride, Übergangsmetallsilikate, Metalloxinitride, Metallaluminate Zirkoniumsilikat, Zirkoniumaluminat, Zirkoniumoxid, Titanoxid, Aluminiumoxid, Hafniumoxid-Aluminiumoxid- (HfO2-Al2O3-) Legierungen oder Kombinationen davon oder andere geeignete Materialien umfassen. Bei einigen Ausführungsformen kann die erste Austrittsarbeitsschicht 220A für das erste PMOS-Bauelement eine oder mehrere Schichten umfassen, die Materialien wie TiN, W, Ta, Ni, Pt, Ru, Mo, Al, WN, Kombinationen davon oder dergleichen umfassen. Die erste Austrittsarbeitsschicht 220A kann unter Verwendung von PVD, CVD, ALD oder anderen geeigneten Abscheidungsverfahren ausgebildet werden. Bei einigen Ausführungsformen kann eine Deckschicht (nicht gezeigt) zwischen der ersten dielektrischen Schicht 206A und der ersten Austrittsarbeitsschicht 220A über dem Substrat 202 ausgebildet werden, wobei sie konform über der ILD-Schicht 216 sowie auf den Seitenwänden und einem Boden des ersten Grabens 218A ausgebildet wird. Dann wird eine erste metallische Materialschicht 222 über der ersten Austrittsarbeitsschicht 220A abgeschieden, um den Rest des ersten Grabens 218A im Wesentlichen aufzufüllen, wie in 2C veranschaulicht ist. Die erste metallische Materialschicht 222 füllt außerdem die von der ersten Austrittsarbeitsschicht 220A umgebenen Räume in dem ersten Graben 218A. Bei einigen Ausführungsformen erstreckt sich die erste metallische Materialschicht 222 derart, dass sie den ersten Bereich 205A und/oder den zweiten Bereich 205B bedeckt. Bei einigen Ausführungsformen umfasst die erste metallische Materialschicht 222 ein beliebiges geeignetes Material wie Kupfer, Kobalt, Aluminium, Wolfram oder andere geeignete Materialien und/oder Kombinationen davon. Bei einigen Ausführungsformen wird die erste metallische Materialschicht 222 durch einen beliebigen geeigneten Prozess wie ALD, CVD, PVD oder Plattieren mit einer beliebigen geeigneten Dicke ausgebildet.
  • In Block 108 wird ein erstes CMP auf der ersten Metall-Gate-Stapel-Schicht durchgeführt, wobei ein verbleibender Abschnitt der ersten Metall-Gate-Stapel-Schicht ein erstes Metall-Gate des ersten Transistors ausbildet. Unter Bezugnahme auf 2D wird nach dem Füllen des ersten Grabens mit der ersten metallischen Materialschicht 222 ein Planarisierungsvorgang (z. B. ein CMP oder ein mechanischer Schleifvorgang) durchgeführt, um die erste Gate-Dielektrikum-Schicht 219A mit hohem k-Wert, die erste Austrittsarbeitsschicht 220A und die erste metallische Materialschicht 222 zu ebnen. Bei einigen Ausführungsformen wird der CMP-Prozess durchgeführt, um die erste metallische Materialschicht 222 zu planarisieren, bis eine obere Fläche der ILD-Schicht 216 erreicht und freigelegt wird. Als Ergebnis ist eine erste Metall-Gate-Struktur 224A derart ausgebildet, dass die erste Metall-Gate-Struktur 224A für das PMOS-Bauelement die erste dielektrische Schicht 206A, die erste Gate-Dielektrikum-Schicht 219A mit hohem k-Wert, die erste Austrittsarbeitsschicht 220A und die erste metallische Materialschicht 222 umfasst. Unter Bezugnahme auf 2D wird aufgrund von Muldenbildung von Gatestrukturen während des CMP-Prozesses eine Vertiefung 226 über einer oberen Fläche der ersten Metall-Gate-Struktur 224A bzw. einer oberen Fläche der ersten metallischen Materialschicht 222 ausgebildet. Bei einigen Ausführungsformen ist die Muldenbildung stark von der Linienbreite abhängig, somit wird das Ausmaß der Muldenbildung mit zunehmender Linienbreite größer.
  • In Block 110 wird eine strukturierte dielektrische Schicht über der ersten Metall-Gate-Struktur ausgebildet, wobei die Vertiefung mit der strukturierten dielektrischen Schicht gefüllt wird. Unter Bezugnahme auf 2E kann eine zusätzliche dielektrische Schicht 228 über dem Substrat 202 abgeschieden werden, um wenigstens den ersten Transistor 201A zu bedecken oder den ersten Transistor 210A und den zweiten Transistor 201B zu bedecken. Bei einigen Ausführungsformen erstreckt sich die dielektrische Schicht 228 derart, dass sie den ersten Bereich 205A und den zweiten Bereich 205B bedeckt. Bei einigen Ausführungsformen kann die dielektrische Schicht 228 die Vertiefung 226 auffüllen. Bei einigen Ausführungsformen ist die Vertiefung 226 mit der dielektrischen Schicht 228 gefüllt. Bei einigen Ausführungsformen kann die dielektrische Schicht 228 ein dielektrisches Material umfassen und durch einen beliebigen geeigneten Abscheidungsvorgang ausgebildet werden. Die Ausbildung kann zum Beispiel CVD, FCVD oder dergleichen umfassen. Das dielektrische Material kann Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, SOG, FSG, Polyimid oder andere geeignete dielektrische Materialien umfassen. Bei einigen Ausführungsformen weist die dielektrische Schicht 228 eine Dicke auf, die ungefähr 20 Ä bis ungefähr 80 Ä beträgt. Bei der vorliegenden Ausführungsform würde die dielektrische Schicht 228 keine Schutzfunktion aufweisen, wenn die Dicke der dielektrischen Schicht 228 zu dünn wäre, z.B. dünner als ungefähr 20 Ä. Wenn dagegen die Dicke der dielektrischen Schicht 228 zu dick wäre, z. B. dicker als ungefähr 80 Ä, dann wäre bei den nachfolgenden Abläufen zusätzliches Polieren nötig.
  • Weiterhin unter Bezugnahme auf 2E wird eine strukturierte Fotolackschicht 230 über dem Substrat 202 ausgebildet, um wenigstens die erste Metall-Gate-Struktur 224A oder den ersten Bereich 205A zu bedecken. Bei einigen Ausführungsformen wird eine Fotolackschicht (nicht gezeigt) über der ersten Metall-Gate-Struktur 224A ausgebildet und strukturiert. Bei einigen Ausführungsformen wird eine strukturierte Fotolackschicht 230 über dem ersten Transistor 201A des ersten Bereichs 205A ausgebildet, um den ersten Transistor 201A bei nachfolgenden Verarbeitungen zu schützen. Die strukturierte Fotolackschicht 230 wird durch einen üblichen Lithografie- und Strukturierungsprozess ausgebildet und kann jedes geeignete Material umfassen.
  • In Block 112 wird das zweite Opfer-Gate entfernt, um einen zweiten Graben auszubilden. Unter Bezugnahme auf 2F wird die strukturierte dielektrische Schicht 228 mittels der strukturierten Fotolackschicht 230 ausgebildet, und das zweite Opfer-Gate 208B wird durch einen beliebigen geeigneten Prozess aus dem zweiten Transistor 201B in dem zweiten Bereich 205B entfernt, um einen zweiten Graben 218B auszubilden. Bei einigen Ausführungsformen kann ein Abschnitt der ILD-Schicht 216 und der Abstandshalter 210B um das zweite Opfer-Gate 208B herum entfernt werden. Bei einigen Ausführungsformen weist der entfernte Abschnitt der ILD-Schicht 216 eine Dicke auf, die zwischen ungefähr 60 Ä und ungefähr 70 Ä beträgt. Bei einigen Ausführungsformen können aufgrund des Schutzes der strukturierten dielektrischen Schicht 228 Vertiefungsprobleme oder Verluste in der ILD-Schicht 216 und/oder den Abstandshaltern 210A um die erste Metall-Gate-Struktur 224A herum vermieden werden. Bei einigen Ausführungsformen umfasst das Entfernen des zweiten Opfer-Gates 208B Intakthalten der Abstandhalter 210B des zweiten Transistors 201B in der ILD-Schicht 216. Bei einigen Ausführungsformen kann der zweite Graben 218B durch einen oder mehrere Trockenätzprozesse, Nassätzprozesse oder Kombinationen davon oder andere geeignete Prozesse ausgebildet werden. Bei einigen Ausführungsformen wird zumindest ein Abschnitt der strukturierten dielektrischen Schicht 228, der nicht von der strukturierten Fotolackschicht 230 bedeckt ist, ebenfalls entfernt. Anschließend kann die strukturierte Fotolackschicht 230 durch einen Ablöse- oder Veraschungsprozess oder einen Ätzprozess entfernt werden. Nach dem Entfernen der strukturierten Fotolackschicht 230 kann ein Abschnitt der strukturierten dielektrischen Schicht 228 auf einer Fläche der ersten Metall-Gate-Struktur 224A des ersten Transistors 201A verbleiben. Bei einigen Ausführungsformen kann der strukturierte Fotolack 230 derart vor dem Entfernen des zweiten Opfer-Gates 208B entfernt werden, dass die strukturierte dielektrische Schicht 228 bei dem Entfernen des zweiten Opfer-Gates 208B dünner wird. Bei einigen Ausführungsformen kann die verbleibende strukturierte dielektrische Schicht 228 als Stoppschicht für das nachfolgende zweite CMP dienen.
  • In Block 114 wird in dem zweiten Graben, der bei der Entfernung des zweiten Opfer-Gates zurückbleibt, eine zweite Metall-Gate-Stapel-Schicht ausgebildet. Unter Bezugnahme auf 2G kann bei einigen Ausführungsformen eine zweite Metall-Gate-Stapel-Schicht 223B eine zweite Gate-Dielektrikum-Schicht 219B mit hohem k-Wert, eine zweite Austrittsarbeitsschicht 220B und eine zweite metallische Materialschicht 232 umfassen. 2G zeigt das sequenzielle Abscheiden der zweiten Gate-Dielektrikum-Schicht 219B mit hohem k-Wert und der zweiten Austrittsarbeitsschicht 220B in dem zweiten Graben 218B. Die zweite Gate-Dielektrikum-Schicht 219B mit hohem k-Wert und die zweite Austrittsarbeitsschicht 220B werden jeweils durch einen beliebigen geeigneten Prozess mit einer beliebigen geeigneten Dicke über dem Substrat 202 und in dem zweiten Graben 218B ausgebildet. Bei einigen Ausführungsformen werden die zweite Gate-Dielektrikum-Schicht 219B mit hohem k-Wert und die zweite Austrittsarbeitsschicht 220B konform über den Seitenwänden und einer Bodenfläche des zweiten Grabens 218B ausgebildet. Bei einigen Ausführungsformen kleiden die zweite Gate-Dielektrikum-Schicht 219B mit hohem k-Wert und die zweite Austrittsarbeitsschicht 220B jeweils Seitenwände und einen Boden des zweiten Grabens 218B aus, ohne den zweiten Graben 218B auszufüllen. Bei einigen Ausführungsformen kann die zweite Gate-Dielektrikum-Schicht 219B mit hohem k-Wert gleich oder verschieden von der ersten Gate-Dielektrikum-Schicht 219A mit hohem k-Wert sein. Bei einigen Ausführungsformen kann die zweite Austrittsarbeitsschicht 220B für das NMOS-Bauelement eine oder mehrere Schichten umfassen, die Materialien wie Ti, Ag, Al, TiAIMo, Ta, TaN, TiAlC, TiAlN, TaC, TaCN, TiAl, TaSiN, Mn, Zr, Kombinationen davon oder dergleichen umfassen. Die zweite Austrittsarbeitsschicht 220B kann unter Verwendung von PVD, CVD, ALD oder anderen geeigneten Abscheidungsverfahren ausgebildet werden. Bei einigen Ausführungsformen kann eine Deckschicht (nicht gezeigt) zwischen der zweiten dielektrischen Schicht 206B und der zweiten Austrittsarbeitsschicht 220B über dem Substrat 202 ausgebildet werden, wobei sie konform über den Seitenwänden und einem Boden des zweiten Grabens 218B ausgebildet wird. Dann wird die zweite metallische Materialschicht 232 über der zweiten Austrittsarbeitsschicht 220B abgeschieden, um den Rest des zweiten Grabens 218B im Wesentlichen aufzufüllen, wie in 2G veranschaulicht ist. Bei einigen Ausführungsformen füllt die zweite metallische Materialschicht 232 auch die von der zweiten Austrittsarbeitsschicht 220B umgebenen Räume in dem zweiten Graben 218B. Bei einigen Ausführungsformen erstreckt sich die zweite metallische Materialschicht 232 derart, dass sie den ersten Bereich 205A und/oder den zweiten Bereich 205B bedeckt. Bei einigen Ausführungsformen umfasst die zweite metallische Materialschicht 232 ein beliebiges geeignetes Material wie Kupfer, Kobalt, Aluminium, Wolfram oder andere geeignete Materialien und/oder Kombinationen davon. Bei einigen Ausführungsformen wird die zweite metallische Materialschicht 232 durch einen beliebigen geeigneten Prozess wie ALD, CVD, PVD oder Plattieren mit einer beliebigen geeigneten Dicke ausgebildet.
  • In Block 116 wird ein zweites CMP auf der zweiten Metall-Gate-Stapel-Schicht durchgeführt, wobei ein verbleibender Abschnitt der zweiten Metall-Gate-Stapel-Schicht ein zweites Metall-Gate des zweiten Transistors ausbildet. Bei einigen Ausführungsformen tritt aufgrund von Selektivität weniger CMP-Muldenbildung bei dem zweiten CMP auf. Unter Bezugnahme auf 2H wird nach dem Füllen des zweiten Grabens 218B mit der zweiten metallischen Materialschicht 232 ein Planarisierungsvorgang (z. B. ein CMP oder ein mechanischer Schleifvorgang) durchgeführt, um die zweite Gate-Dielektrikum-Schicht 219B mit hohem k-Wert, die zweite Austrittsarbeitsschicht 220B und die zweite metallische Materialschicht 232 zu ebnen. Bei einigen Ausführungsformen wird der CMP-Prozess durchgeführt, um die zweite metallische Materialschicht 232 zu planarisieren, bis eine obere Fläche der ILD-Schicht 216 erreicht und freigelegt wird. Als Ergebnis ist eine zweite Metall-Gate-Struktur 224B derart ausgebildet, dass die zweite Metall-Gate-Struktur 224B für das NMOS-Bauelement die zweite dielektrische Schicht 206B, die zweite Gate-Dielektrikum-Schicht 219B mit hohem k-Wert, die zweite Austrittsarbeitsschicht 220B und die zweite metallische Materialschicht 232 umfasst.
  • Weiterhin unter Bezugnahme auf 2H verbleibt nach dem zweiten CMP wenigstens ein Abschnitt der strukturierten dielektrischen Schicht 228 über der ersten Metall-Gate-Struktur 224A bzw. der ersten metallischen Materialschicht 222. Bei einigen Ausführungsformen weist die strukturierte dielektrische Schicht 228 über der oberen Fläche der ersten Metall-Gate-Struktur 224A eine Dicke auf, die zwischen größer als ungefähr 0 und ungefähr 20 Ä beträgt. Bei einigen Ausführungsformen ist eine obere Fläche der strukturierten dielektrischen Schicht 228, die auf der ersten Metall-Gate-Struktur 224A verbleibt, im Wesentlichen koplanar mit einer oberen Fläche der zweiten Metall-Gate-Struktur 224B. Bei einigen Ausführungsformen ist eine obere Fläche der strukturierten dielektrischen Schicht 228 über der ersten Metall-Gate-Struktur 224A nach dem zweiten CMP mit einer oberen Fläche der zweiten Metall-Gate-Struktur 224B ausgerichtet. Bei einigen Ausführungsformen kann die strukturierte dielektrische Schicht 228 über der ersten Metall-Gate-Struktur 224A nach dem zweiten CMP entfernt werden. Bei einigen Ausführungsformen wird die strukturierte dielektrische Schicht 228 über der ersten Metall-Gate-Struktur 224A nach dem zweiten CMP entfernt, wenn die strukturierte dielektrische Schicht 228 aus einem anderen Material als die ILD-Schicht 216 ausgebildet ist; zum Beispiel, wenn die strukturierte dielektrische Schicht 228 Siliziumnitrid umfasst und die ILD-Schicht 216 Siliziumoxid umfasst.
  • Bei einigen Ausführungsformen umfasst das Halbleiterbauelement 200 die erste Metall-Gate-Struktur 224A eines Transistors eines ersten Leitungstyps, der über dem Substrat 202 angeordnet ist, die die erste Gate-Dielektrikum-Schicht 219A mit hohem k-Wert, die erste Austrittsarbeitsschicht 220A über der ersten Gate-Dielektrikum-Schicht 219A mit hohem k-Wert und die erste metallische Materialschicht 222 über der zweiten Austrittsarbeitsschicht 220A umfasst. Bei einigen Ausführungsformen umfasst das Halbleiterbauelement 200 die dielektrische Schicht 228 über der ersten Metall-Gate-Struktur 224A bzw. der ersten metallischen Materialschicht 222. Bei einigen Ausführungsformen umfasst das Halbleiterbauelement 200 die zweite Metall-Gate-Struktur 224B eines Transistors eines zweiten Leitungstyps, der über dem Substrat 202 angeordnet ist, und die zweite Metall-Gate-Struktur 224B umfasst die zweite Gate-Dielektrikum-Schicht 219B mit hohem k-Wert, die zweite Austrittsarbeitsschicht 220B über der zweiten Gate-Dielektrikum-Schicht 219B mit hohem k-Wert und die zweite metallische Materialschicht 232 über der zweiten Austrittsarbeitsschicht 220B. Bei einigen Ausführungsformen sind der erste Leitungstyp und der zweite Leitungstyp komplementär. Bei einigen Ausführungsformen ist eine obere Fläche der dielektrischen Schicht 228 im Wesentlichen koplanar mit einer oberen Fläche der zweiten Metall-Gate-Struktur 224B.
  • Unter Bezugnahme auf 21 wird eine Passivierungsschicht 234 über der ersten Metall-Gate-Struktur 224A und der zweiten Metall-Gate-Struktur 224B ausgebildet und Kontaktstecker 236A, 236B, 238A, 238B, 239A und 239B werden jeweils in der Passivierungsschicht 234 und der ILD-Schicht 216 ausgebildet. Bei einigen Ausführungsformen steht der Kontaktstecker 236A mit der strukturierten dielektrischen Schicht 228 in Kontakt. Bei einigen Ausführungsformen dringt der Kontaktstecker 236A derart durch die strukturierte dielektrische Schicht 228, dass der Kontaktstecker 236A von der dielektrischen Schicht 228 umgeben ist. Zum Beispiel steht ein Abschnitt von Seitenwänden des Kontaktsteckers 236A in Kontakt mit der strukturierten dielektrischen Schicht 228.
  • Es versteht sich, dass die PMOS- und NMOS-Transistorstrukturen in beliebiger Reihenfolge ausgebildet werden können. Während der Ausbildung der Metall-Gate-Strukturen des ersten bzw. PMOS-Bauelementbereichs 205A und des zweiten bzw. NMOS-Bauelementbereichs 205B kann ferner eine N/P-Strukturierung durchgeführt werden, um Bauelemente unterschiedlichen Typs voneinander zu trennen. Die Metall-Gate-Stapel können ferner Auskleidungsschichten, Sperrschichten, andere geeignete Schichten und/oder Kombinationen davon umfassen. Es versteht sich außerdem, dass das Halbleiterbauelement 200 weiteren Verarbeitungen gemäß der CMOS- oder der MOS-Technologie unterzogen werden kann, um verschiedene in der Technik bekannte Merkmale auszubilden. Nachfolgende Verarbeitungen können verschiedene Kontakte/Durchkontaktierungen/Leitungen und mehrschichtige Interconnect-Merkmale (z. B. Metallschichten und Zwischenschichtdielektrika) auf dem Substrat 202 ausbilden, die konfiguriert sind, die verschiedenen Merkmale oder Strukturen des Halbleiterbauelements 200 zu verbinden. Die auf der ersten Metall-Gate-Struktur 224A verbleibende strukturierte dielektrische Schicht 228 ist sehr dünn und beeinflusst weder die Ausbildung noch die Durchführung von nachfolgenden Verarbeitungen. Die zusätzlichen Merkmale können eine elektrische Verschaltung mit dem Bauelement, einschließlich den ausgebildeten Metall-Gate-Strukturen bereitstellen. Eine mehrschichtige Verschaltung umfasst zum Beispiel vertikale Verschaltungen, wie etwa übliche Durchkontaktierungen oder Kontakte, und horizontale Verschaltungen, wie etwa metallische Leitungen. Die verschiedenen Verschaltungsmerkmale können verschiedene leitfähige Materialien, einschließlich Kupfer, Wolfram und/oder Silizid zur Anwendung bringen. In einem Beispiel wird ein Damascene- und/oder ein Dual-Damascene-Prozess verwendet, um eine kupferbezogene mehrschichtige Verschaltungsstruktur auszubilden. Bei einigen Ausführungsformen kann ein Verlust in der ILD-Schicht/Seitenwände um die erste Metall-Gate-Struktur 224A herum verringert oder verhindert werden. Die strukturierte dielektrische Schicht 228 über der ersten Metall-Gate-Struktur 224A kann die Vertiefung, die aufgrund von MG-CMP-Muldenbildung erzeugt wurde, auffüllen, ohne die Komplexität der Verarbeitung zu erhöhen. Durch die Ausbildung der auf der ersten Metall-Gate-Struktur 224A verbleibenden strukturieren dielektrischen Schicht 228 ist eine obere Fläche der ersten Metall-Gate-Struktur 224A im Wesentlichen koplanar mit einer oberen Fläche der zweiten Metall-Gate-Struktur 224B. Demgemäß kann die Gatehöheneinheitlichkeit bzw. die CMP-Einheitlichkeit insbesondere für großflächige Bauelemente oder Bauelemente mit langem Kanal verbessert werden.
  • 3 ist ein Flussdiagramm eines Verfahrens 300 zum Herstellen einer Halbleiterstruktur gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Unter Bezugnahme auf 3 kann das Verfahren 300 verwendet werden, um eine Ersatz-Gate-Verfahrensweise umzusetzen, um die Gatehöheneinheitlichkeit zu verbessern. Das Verfahren 100 umfasst mehrere Vorgänge (302, 304, 306, 308, 310, 312, 314, 316 und 318), und die Beschreibung und Veranschaulichung sind nicht als Beschränkung der Reihenfolge der Vorgänge oder der Struktur der Halbleiterstruktur aufzufassen. 4A-4F sind schematische Querschnittsdiagramme, die Zwischenphasen eines Verfahrens zum Herstellen eines Halbleiterbauelements 200' gemäß einigen Ausführungsformen der vorliegenden Offenbarung.
  • Um die Wiederholung von ähnlichen Beschreibungen zu vermeiden, bezeichnen in 3 und 4A-4F gleiche Bezugszeichen gleiche Abschnitte wie die vorstehend bereits beschriebenen. Außerdem weisen Abschnitte, die nicht ausführlich beschrieben werden, ähnliche Konstruktionen wie das vorstehend beschriebene Halbleiterbauelement 200 auf und stellen die gleichen oder ähnlichen Vorteile wie dieses bereit.
  • Unter Bezugnahme auf 3 und 4A beginnt das Verfahren 300 in Block 302, in welchem ein Substrat 202 mit einem ersten Opfer-Gate 208A eines ersten Transistors 201A, einem zweiten Opfer-Gate 208B eines zweiten Transistors 201B und einem hochohmigen (High Resistance- bzw. HiR-) Polysilizium-Gate 240 eines dritten Transistors 260, die auf diesem angeordnet und durch eine Zwischenschichtdielektrikumschicht 216 voneinander getrennt sind, bereitgestellt oder empfangen wird. Bei einigen Ausführungsformen kann das Substrat 202 ein Halbleitersubstrat, z. B. ein Siliziumsubstrat, umfassen, und eine oder mehrere Isolationsstrukturen 204 können in dem Substrat 202 ausgebildet werden. Bei einigen Ausführungsformen umfasst das Substrat 202 einen ersten Bereich 205A, der konfiguriert ist, um den ersten Transistor 201A aufzunehmen, einen zweiten Bereich 205B, der konfiguriert ist, um den zweiten Transistor 201B aufzunehmen, und einen dritten Bereich 205C, der konfiguriert ist, um den dritten Transistor 260 aufzunehmen. Bei einigen Ausführungsformen ist der erste Bereich 205A ein PMOS-Transistorbereich, der zweite Bereich 205B ist ein NMOS-Transistorbereich und der dritte Bereich 205C ist ein aktiver Bereich, der für einen hochohmigen Polysilizium-Transistor konfiguriert ist. Es versteht sich, dass in dem ersten Bereich 205A, dem zweiten Bereich 205B und dem dritten Bereich 205C über dem Substrat 202 eine Vielzahl von Gatestrukturen oder Opfer-Gates oder anderen Komponenten ausgebildet werden kann. Bei einigen Ausführungsformen kann der dritte Transistor 260 zwischen dem ersten Transistor 201A und dem zweiten Transistor 201B angeordnet sein, die Offenbarung ist jedoch nicht darauf beschränkt. Bei einigen Ausführungsformen sind Gatelängen der ersten Opfer-Gates 208A und 208B größer als eine Gatelänge des hochohmigen Polysilizium-Gates 240. Bei einigen Ausführungsformen weist das erste Opfer-Gate 208A eine Gatelänge von ungefähr 40 nm oder mehr oder von ungefähr 1 µm oder mehr auf, und das zweite Opfer-Gate 208B weist eine Gatelänge von ungefähr 40 nm oder mehr oder von ungefähr 1 µm oder mehr auf, die Offenbarung ist jedoch nicht darauf beschränkt. Bei einigen Ausführungsformen weist das hochohmige Polysilizium-Gate 240 eine Gatelänge von weniger als ungefähr 40 nm oder von ungefähr 28 nm oder weniger oder von ungefähr 22 nm oder weniger auf, die Offenbarung ist jedoch nicht darauf beschränkt. Bei einigen Ausführungsformen kann das hochohmige Polysilizium-Gate 240 als hochohmiger Widerstand dienen. Bei einigen Ausführungsformen sind Gatelängen der ersten Opfer-Gates 208A und 208B kleiner als eine Gatelänge des hochohmigen Widerstands.
  • Bei einigen Ausführungsformen wird auf jeder Seite der Polysilizium-Gate-Elektrode 240 ein Abstandshalter 210C ausgebildet; werden schwach dotierte Source-/Drain-Bereiche (LDD-Bereiche) 212C in den entsprechenden dotierten Wannen (nicht gezeigt) zu zwei Seiten jeder Polysilizium-Gate-Elektrode 240 ausgebildet; und können Source-/Drain-Bereiche (S/D-Bereiche) 214C in den entsprechenden dotierten Wannen (nicht gezeigt) zwischen den Isolationsstrukturen 204 und den Abstandshaltern 210C ausgebildet werden.
  • Unter Bezugnahme auf 4B wurde in Block 304 bis 308 ein erstes Opfer-Gate 208A durch eine erste Metall-Gate-Struktur 224A zur Verwendung als PMOS-Gate-Struktur in dem ersten bzw. PMOS-Bereich 205A ersetzt. Bei einigen Ausführungsformen umfasst die erste Metall-Gate-Struktur 224A eine erste dielektrische Schicht 206A, eine erste Gate-Dielektrikum-Schicht 219A mit hohem k-Wert, eine erste Austrittsarbeitsschicht 220A und eine erste metallische Materialschicht 222. Bei einigen Ausführungsformen wird aufgrund von Muldenbildung von Gatestrukturen während der CMP-Prozesse eine Vertiefung 226 über einer oberen Fläche der ersten Metall-Gate-Struktur 224A ausgebildet. Bei einigen Ausführungsformen weist das in 4B gezeigte Halbleiterbauelement 200' ähnliche Ausgestaltungen auf wie vorstehend beschrieben oder in einer der 2A bis 2D veranschaulicht.
  • In Block 310 bis 318 wird ein Gate-Ersetzungsprozess durchgeführt, bei dem das zweite Opfer-Gate durch eine zweite Metall-Gate-Struktur ersetzt wird. Unter Bezugnahme auf 4C kann in Block 310 eine strukturierte dielektrische Schicht, etwa ein strukturierter Fotolack 230, über dem Substrat 202 abgeschieden werden, um zumindest den ersten Bereich 205A und den dritten Bereich 205C zu bedecken bzw. den PMOS-Transistor 201A und den hochohmigen Polysilizium-Transistor 260 zu bedecken. Bei einigen Ausführungsformen kann die strukturierte Fotolackschicht 230 die Vertiefung 226 der ersten Metall-Gate-Struktur 224A auffüllen. Bei einigen Ausführungsformen wird die Vertiefung 226 mit der strukturierten Fotolackschicht 230 gefüllt.
  • Unter Bezugnahme auf 4D wird in Block 312 bis 314 das nicht mit der strukturierten Fotolackschicht 230 bedeckte zweite Opfer-Gate 208B entfernt, um einen zweiten Graben 218B auszubilden, und dann wird die strukturierte Fotolackschicht 230 entfernt. Bei einigen Ausführungsformen kann ein Abschnitt der ILD-Schicht 216 und der Abstandshalter 210B um das zweite Opfer-Gate 208B herum entfernt werden. Bei einigen Ausführungsformen weist der entfernte Abschnitt der ILD-Schicht 216 eine Dicke auf, die zwischen ungefähr 60 Ä und ungefähr 70 Ä beträgt. Bei einigen Ausführungsformen können aufgrund des Schutzes der strukturierten Fotolackschicht 230 Vertiefungsprobleme oder Verluste in der ILD-Schicht 216, den Abstandshaltern 210A um die erste Metall-Gate-Struktur 224A herum und den Abstandshaltern 210C um das Polysilizium-Gate 240 herum vermieden werden. Bei einigen Ausführungsformen sind die erste Metall-Gate-Struktur 224A und das Polysilizium-Gate 240 durch die strukturierte Fotolackschicht 230 gut geschützt. Bei einigen Ausführungsformen umfasst das Entfernen des zweiten Opfer-Gates 208B Intakthalten der Abstandhalter 210A und der Abstandshalter 210C in der ILD-Schicht 216.
  • Dann werden, unter Bezugnahme auf 4E und 4F, in Block 316 und 318 eine zweite Gate-Dielektrikum-Schicht 219B mit hohem k-Wert, eine zweite Austrittsarbeitsschicht 220B und eine zweite metallische Materialschicht 232 sequenziell in dem zweiten Graben 218B abscheiden, der bei der Entfernung des zweiten Opfer-Gates 208B zurückbleibt. Danach wird ein CMP durchgeführt, um die Fläche des Substrats 202 zu planarisieren, und ein verbleibender Abschnitt der zweiten Gate-Dielektrikum-Schicht 219B mit hohem k-Wert, der zweiten Austrittsarbeitsschicht 220B und der zweiten metallischen Materialschicht 232 bildet eine zweite Metall-Gate-Struktur 224B aus. Bei einigen Ausführungsformen ist eine obere Fläche der ersten Metall-Gate-Struktur 224A im Wesentlichen koplanar mit einer oberen Fläche der zweiten Metall-Gate-Struktur 224B und einer oberen Fläche des hochohmigen Polysilizium-Gates 240.
  • 5A-5H sind Querschnittsansichten eines sequenziellen Prozesses zum Herstellen eines Halbleiterbauelements 200" während verschiedener Herstellungsphasen gemäß dem Verfahren aus 1 gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Um die Wiederholung von ähnlichen Beschreibungen zu vermeiden, bezeichnen in 5A-5H gleiche Bezugszeichen gleiche Abschnitte wie die vorstehend bereits beschriebenen. Außerdem weisen Abschnitte, die nicht ausführlich beschrieben werden, ähnliche Konstruktionen wie die vorstehend beschriebenen Halbleiterbauelemente 200 und 200' auf und stellen die gleichen oder ähnliche Vorteile wie diese bereit.
  • Unter Bezugnahme auf 5A wird ein Substrat 202 mit einem ersten Opfer-Gate 208A eines ersten Transistors 201A, einem zweiten Opfer-Gate 208B eines zweiten Transistors 201B und einem dritten Opfer-Gate 208D eines dritten Transistors 201D, die auf diesem angeordnet und durch eine Zwischenschichtdielektrikumschicht 216 voneinander getrennt sind, bereitgestellt oder empfangen. Bei einigen Ausführungsformen umfasst das Substrat 202 einen ersten Bereich 205A, der konfiguriert ist, um den ersten Transistor 201A aufzunehmen, einen zweiten Bereich 205B, der konfiguriert ist, um den zweiten Transistor 201B aufzunehmen, und einen dritten Bereich 205D, der konfiguriert ist, um den dritten Transistor 201D aufzunehmen. Bei einigen Ausführungsformen ist der erste Bereich 205A ein PMOS-Transistorbereich, der zweite Bereich 205B ist ein NMOS-Transistorbereich und der dritte Bereich 205D ist ebenfalls ein PMOS-Transistorbereich. Es versteht sich, dass über dem Substrat 202 in dem ersten Bereich 205A, dem zweiten Bereich 205B und dem dritten Bereich 205D eine Vielzahl von Gatestrukturen oder Opfer-Gate-Strukturen oder anderen Komponenten ausgebildet werden kann. Bei einigen Ausführungsformen kann der dritte Transistor 201D zwischen dem ersten Transistor 201A und dem zweiten Transistor 201B angeordnet sein, die Offenbarung ist jedoch nicht darauf beschränkt. Bei einigen Ausführungsformen sind Gatelängen der ersten Opfer-Gates 208A und 208B größer als eine Gatelänge des dritten Opfer-Gates 208D. Bei einigen Ausführungsformen weist das erste Opfer-Gate 208A eine Gatelänge von ungefähr 40 nm oder mehr oder von ungefähr 1 µm oder mehr auf, und das zweite Opfer-Gate 208B weist eine Gatelänge von ungefähr 40 nm oder mehr oder von ungefähr 1 µm oder mehr auf, die Offenbarung ist jedoch nicht darauf beschränkt. Bei einigen Ausführungsformen weist das dritte Opfer-Gate 208D eine Gatelänge von weniger als ungefähr 40 nm oder von ungefähr 28 nm oder weniger oder von ungefähr 22 nm oder weniger auf, die Offenbarung ist jedoch nicht darauf beschränkt.
  • Unter Bezugnahme auf 5B werden das erste Opfer-Gate 208A und das dritte Opfer-Gate 208D entfernt; dann werden eine erste Gate-Dielektrikum-Schicht 219A mit hohem k-Wert, eine erste Austrittsarbeitsschicht 220A und eine erste metallische Materialschicht 222 sequenziell in den Gräben ausgebildet, die bei der Entfernung des ersten Opfer-Gates 208A und des dritten Opfer-Gates 208D zurückbleiben. Unter Bezugnahme auf 5C wird ein erster CMP-Prozess durchgeführt, um die erste metallische Materialschicht 222, die erste Austrittsarbeitsschicht 220A und die erste Gate-Dielektrikum-Schicht 219A mit hohem k-Wert zu planarisieren, bis eine obere Fläche der ILD-Schicht 216 erreicht und freigelegt wird. Als Ergebnis ist eine erste Metall-Gate-Struktur 224A für das PMOS-Bauelement ausgebildet, die die dielektrische Schicht 206A, die erste Gate-Dielektrikum-Schicht 219A mit hohem k-Wert, die erste Austrittsarbeitsschicht 220A und die erste metallische Materialschicht 222 umfasst. Außerdem ist eine dritte Metall-Gate-Struktur 224D für das PMOS-Bauelement ausgebildet, die eine dielektrische Schicht 206D, die erste Gate-Dielektrikum-Schicht 219A mit hohem k-Wert, die erste Austrittsarbeitsschicht 220A und die erste metallische Materialschicht 222 umfasst. Bei einigen Ausführungsformen wird aufgrund von Muldenbildung von Gatestrukturen während der CMP-Prozesse eine Vertiefung 226 über einer oberen Fläche der ersten Metall-Gate-Struktur 224A ausgebildet. Bei einigen Ausführungsformen wird eine Vertiefung 226D über einer oberen Fläche der dritten Metall-Gate-Struktur 224D gebildet. Bei einigen Ausführungsformen weist das in 5C gezeigte Halbleiterbauelement 200" ähnliche Ausgestaltungen auf wie vorstehend beschrieben oder in einer der 2A bis 2D veranschaulicht. Bei einigen Ausführungsformen ist eine Tiefe der Vertiefung 226 größer als diejenige der Vertiefung 226D.
  • 5D bis 5H zeigen das Ersetzen des zweiten Opfer-Gates 208B durch eine zweite Metall-Gate-Struktur 224B. Um die Wiederholung von ähnlichen Beschreibungen zu vermeiden, bezeichnen gleiche Bezugszeichen gleiche Abschnitte wie die vorstehend bereits beschriebenen. Unter Bezugnahme auf 5H wird das Halbleiterbauelement 200" ausgebildet. Bei einigen Ausführungsformen ist eine obere Fläche der ersten Metall-Gate-Struktur 224A mit der oberen Fläche der zweiten Metall-Gate-Struktur 224B und der oberen Fläche der dritten Metallstruktur 224D ausgerichtet. Bei einigen Ausführungsformen weist die strukturierte dielektrische Schicht 228 über der oberen Fläche der ersten Metall-Gate-Struktur 224A eine Dicke auf, die zwischen größer als ungefähr 0 und ungefähr 20 Ä beträgt. Bei einigen Ausführungsformen ist eine obere Fläche der auf der ersten Metall-Gate-Struktur 224A verbleibenden strukturierten dielektrischen Schicht 228 im Wesentlichen koplanar mit einer oberen Fläche der zweiten Metall-Gate-Struktur 224B und einer oberen Fläche der dritten Metall-Gate-Struktur 224D.
  • In der vorliegenden Offenbarung werden Verfahren zum Verbessern der MG-CMP-Gate-Höheneinheitlichkeit bei zweifachen MG-CMP-Prozessen und dadurch erhaltene Halbleiterbauelemente offenbart. Die Verfahren der vorliegenden Offenbarung können die Muldenbildung bei Gatestrukturen während des CMPs von Gateschichten verringern und somit die Gatehöheneinheitlichkeit verbessern, um Bauelementfehlanpassungen zu minimieren. Große Gatestrukturen, etwa analoge Bauelemente, können stark von der Verringerung von Muldenbildung profitieren. Zum Beispiel kann die Gatehöhendicke großer Bauelemente von ungefähr 100-200 Ä auf ungefähr 0-80 Ä verbessert werden. Es versteht sich, dass die vorliegend offenbarten unterschiedlichen Ausführungsformen unterschiedliche Offenbarungen bieten und dass hieran verschiedene Änderungen, Ersetzungen und Abwandlungen durchgeführt werden können, ohne den Geist und Umfang der Offenbarung zu verlassen.
  • Bei einigen Ausführungsformen umfasst ein Verfahren zum Herstellen eines Halbleiterbauelements Bereitstellen eines Substrats mit einem ersten Opfer-Gate eines ersten Transistors und einem zweiten Opfer-Gate eines zweiten Transistors; Entfernen des ersten Opfer-Gates, wodurch ein erster Graben ausgebildet wird; Ausbilden einer ersten Metall-Gate-Stapel-Schicht in dem ersten Graben; Durchführen eines ersten chemisch-mechanischen Polierens (CMP) auf der ersten Metall-Gate-Stapel-Schicht, um eine erste Metall-Gate-Struktur des ersten Transistors auszubilden, wobei eine Vertiefung über einer oberen Fläche der ersten Metall-Gate-Struktur ausgebildet wird; Ausbilden einer strukturierten dielektrischen Schicht über der ersten Metall-Gate-Struktur, wobei die Vertiefung mit der strukturierten dielektrischen Schicht gefüllt wird; Entfernen des zweiten Opfer-Gates, um einen zweiten Graben auszubilden; Ausbilden einer zweiten Metall-Gate-Stapel-Schicht in dem zweiten Graben; und Durchführen eines zweiten CMPs auf der zweiten Metall-Gate-Stapel-Schicht, um eine zweite Metall-Gate-Struktur des zweiten Transistors auszubilden.
  • Bei einigen Ausführungsformen umfasst ein Verfahren zum Herstellen eines Halbleiterbauelements Bereitstellen eines Substrats mit einem ersten Opfer-Gate eines ersten Transistors und einem zweiten Opfer-Gate eines zweiten Transistors; Entfernen des ersten Opfer-Gates, wodurch ein erster Graben ausgebildet wird; Ausbilden einer ersten Metall-Gate-Stapel-Schicht in dem ersten Graben; Durchführen eines ersten chemisch-mechanischen Polierens (CMP) auf der ersten Metall-Gate-Stapel-Schicht, um eine erste Metall-Gate-Struktur des ersten Transistors auszubilden, und es wird eine erste Vertiefung über einer oberen Fläche der ersten Metall-Gate-Struktur ausgebildet; Ausbilden einer strukturierten Fotolackschicht über der ersten Metall-Gate-Struktur, wobei die erste Vertiefung mit der strukturierten Fotolackschicht gefüllt wird; Entfernen des zweiten Opfer-Gates, das nicht von der strukturierten Fotolackschicht bedeckt ist, wodurch ein zweiter Graben ausgebildet wird; Entfernen der strukturierten Fotolackschicht; Ausbilden einer zweiten Metall-Gate-Stapel-Schicht in einem zweiten Graben; und Durchführen eines zweiten CMPs auf der zweiten Metall-Gate-Stapel-Schicht, um eine zweite Metall-Gate-Struktur des zweiten Transistors auszubilden.
  • Bei einigen Ausführungsformen umfasst ein Halbleiterbauelement ein Substrat; eine erste Metall-Gate-Struktur eines Transistors eines ersten Leitungstyps, der über dem Substrat angeordnet ist; eine dielektrische Schicht über der ersten Metall-Gate-Struktur; eine zweite Metall-Gate-Struktur eines Transistors eines zweiten Leitungstyps, der über dem Substrat angeordnet ist; wobei der erste Leitungstyp und der zweite Leitungstyp komplementär sind und wobei eine obere Fläche der dielektrischen Schicht im Wesentlichen koplanar mit einer oberen Fläche der zweiten Metall-Gate-Struktur ist.
  • Das Vorstehende umreißt Merkmale mehrerer Ausführungsformen, sodass die Fachperson die Aspekte der vorliegenden Offenbarung besser verstehen kann. Die Fachperson sollte sich darüber im Klaren sein, dass sie die vorliegende Offenbarung ohne Weiteres als Grundlage für das Entwerfen oder Abwandeln anderer Prozesse und Strukturen verwenden kann, um dieselben Zwecke auszuführen und/oder dieselben Vorteile der vorliegend vorgestellten Ausführungsformen zu erzielen. Die Fachperson sollte auch erkennen, dass derartige äquivalente Konstruktionen nicht von dem Geist und Umfang der vorliegenden Offenbarung abweichen und dass sie verschiedene Änderungen, Ersetzungen und Modifikationen hieran vornehmen kann, ohne von dem Geist und Umfang der vorliegenden Offenbarung abzuweichen.

Claims (20)

  1. Verfahren zum Herstellen eines Halbleiterbauelements, umfassend: Bereitstellen eines Substrats mit einem ersten Opfer-Gate eines ersten Transistors und einem zweiten Opfer-Gate eines zweiten Transistors; Entfernen des ersten Opfer-Gates, wodurch ein erster Graben ausgebildet wird; Ausbilden einer ersten Metall-Gate-Stapel-Schicht in dem ersten Graben; Durchführen eines ersten chemisch-mechanischen Polierens (CMP) auf der ersten Metall-Gate-Stapel-Schicht, um eine erste Metall-Gate-Struktur des ersten Transistors auszubilden, wobei eine Vertiefung über einer oberen Fläche der ersten Metall-Gate-Struktur ausgebildet wird; Ausbilden einer strukturierten dielektrischen Schicht über der ersten Metall-Gate-Struktur, wobei die Vertiefung mit der strukturierten dielektrischen Schicht gefüllt wird; Entfernen des zweiten Opfer-Gates, um einen zweiten Graben auszubilden; Ausbilden einer zweiten Metall-Gate-Stapel-Schicht in dem zweiten Graben; und Durchführen eines zweiten CMPs auf der zweiten Metall-Gate-Stapel-Schicht, um eine zweite Metall-Gate-Struktur des zweiten Transistors auszubilden.
  2. Verfahren nach Anspruch 1, wobei der erste Transistor einen ersten Leitungstyp aufweist, der zweite Transistor einen zweiten Leitungstyp aufweist und der erste Leitungstyp und der zweite Leitungstyp komplementär sind.
  3. Verfahren nach Anspruch 1 oder 2, ferner umfassend ein Polysilizium-Gate, das über dem Substrat angeordnet ist.
  4. Verfahren nach Anspruch 3, wobei das Polysilizium-Gate als ein drittes Opfer-Gate eines dritten Transistors dient oder als ein hochohmiger Widerstand dient.
  5. Verfahren nach Anspruch 3 oder 4, wobei das Polysilizium-Gate vor dem zweiten CMP mit der strukturierten dielektrischen Schicht bedeckt ist.
  6. Verfahren nach Anspruch 5, wobei nach dem zweiten CMP eine obere Fläche des Polysilizium-Gates mit der oberen Fläche der zweiten Metall-Gate-Struktur ausgerichtet ist.
  7. Verfahren nach einem der Ansprüche 3 bis 6, ferner umfassend: Entfernen des Polysilizium-Gates, um einen dritten Graben auszubilden; Ausbilden einer dritten Metall-Gate-Stapel-Schicht in dem dritten Graben; und Durchführen des ersten CMPs auf der dritten Metall-Gate-Stapel-Schicht, um eine dritte Metall-Gate-Struktur des dritten Transistors auszubilden.
  8. Verfahren nach einem der Ansprüche 1 bis 7, wobei die strukturierte dielektrische Schicht aus der Gruppe ausgewählt ist, die aus Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid, aufgeschleudertem Glas (SOG), fluoriertem Quarzglas (FSG), Polyimid und Kombinationen davon besteht.
  9. Verfahren nach einem der Ansprüche 1 bis 8, wobei das Ausbilden der ersten Metall-Gate-Struktur ferner umfasst: Abscheiden einer ersten Gate-Dielektrikum-Schicht mit hohem k-Wert in dem ersten Graben; Abscheiden einer ersten Austrittsarbeitsschicht über der ersten Gate-Dielektrikum-Schicht mit hohem k-Wert; und Abscheiden einer ersten metallischen Materialschicht über der ersten Austrittsarbeitsschicht, wobei die erste Austrittsarbeitsschicht Seitenwände und einen Boden des ersten Grabens auskleidet, ohne den ersten Graben auszufüllen.
  10. Verfahren nach einem der Ansprüche 1 bis 9, wobei das Ausbilden der zweiten Metall-Gate-Struktur ferner umfasst: Abscheiden einer zweiten Gate-Dielektrikum-Schicht mit hohem k-Wert in dem ersten Graben; Abscheiden einer zweiten Austrittsarbeitsschicht über der zweiten Gate-Dielektrikum-Schicht mit hohem k-Wert; und Abscheiden einer zweiten metallischen Materialschicht über der zweiten Austrittsarbeitsschicht, wobei die zweite Austrittsarbeitsschicht Seitenwände und einen Boden des zweiten Grabens auskleidet, ohne den zweiten Graben auszufüllen.
  11. Verfahren nach einem der Ansprüche 1 bis 10, wobei eine obere Fläche der strukturierten dielektrischen Schicht auf der ersten Metall-Gate-Struktur im Wesentlichen koplanar mit einer oberen Fläche der zweiten Metall-Gate-Struktur ist.
  12. Verfahren zum Herstellen eines Halbleiterbauelements, umfassend: Bereitstellen eines Substrats mit einem ersten Opfer-Gate eines ersten Transistors und einem zweiten Opfer-Gate eines zweiten Transistors; Entfernen des ersten Opfer-Gates, wodurch ein erster Graben ausgebildet wird; Ausbilden einer ersten Metall-Gate-Stapel-Schicht in dem ersten Graben; Durchführen eines ersten chemisch-mechanischen Polierens (CMP) auf der ersten Metall-Gate-Stapel-Schicht, um eine erste Metall-Gate-Struktur des ersten Transistors auszubilden, wobei eine erste Vertiefung über einer oberen Fläche der ersten Metall-Gate-Struktur ausgebildet wird; Ausbilden einer strukturierten Fotolackschicht über der ersten Metall-Gate-Struktur, wobei die erste Vertiefung mit der strukturierten Fotolackschicht gefüllt wird; Entfernen des zweiten Opfer-Gates, das nicht von der strukturierten Fotolackschicht bedeckt ist, wodurch ein zweiter Graben ausgebildet wird; Entfernen der strukturierten Fotolackschicht; Ausbilden einer zweiten Metall-Gate-Stapel-Schicht in dem zweiten Graben; und Durchführen eines zweiten CMPs auf der zweiten Metall-Gate-Stapel-Schicht, um eine zweite Metall-Gate-Struktur des zweiten Transistors auszubilden.
  13. Verfahren nach Anspruch 12, wobei der erste Transistor einen ersten Leitungstyp aufweist, der zweite Transistor einen zweiten Leitungstyp aufweist und der erste Leitungstyp und der zweite Leitungstyp komplementär sind.
  14. Verfahren nach Anspruch 13, ferner umfassend ein Polysilizium-Gate, das über dem Substrat angeordnet ist, wobei das Polysilizium-Gate als ein drittes Opfer-Gate eines dritten Transistors dient oder als ein hochohmiger Widerstand dient.
  15. Verfahren nach Anspruch 14, wobei das Polysilizium-Gate mit der strukturierten Fotolackschicht bedeckt ist.
  16. Verfahren nach Anspruch 15, wobei nach dem zweiten CMP eine obere Fläche des Polysilizium-Gates mit der oberen Fläche der zweiten Metall-Gate-Struktur ausgerichtet ist.
  17. Verfahren nach einem der Ansprüche 14 bis 16, ferner umfassend: Entfernen des Polysilizium-Gates, um einen dritten Graben auszubilden; Ausbilden einer dritten Metall-Gate-Stapel-Schicht in dem dritten Graben; Durchführen des ersten CMPs auf der dritten Metall-Gate-Stapel-Schicht, um eine dritte Metall-Gate-Struktur des dritten Transistors auszubilden, wobei eine zweite Vertiefung über einer oberen Fläche der dritten Metall-Gate-Struktur ausgebildet wird und eine Tiefe der zweiten Vertiefung geringer als eine Tiefe der ersten Vertiefung ist; und Ausbilden der strukturierten Fotolackschicht über der dritten Metall-Gate-Struktur, wobei die zweite Vertiefung mit der strukturierten Fotolackschicht gefüllt wird.
  18. Verfahren nach Anspruch 17, wobei nach dem zweiten CMP eine obere Fläche der dritten Metall-Gate-Struktur mit der oberen Fläche der zweiten Metall-Gate-Struktur ausgerichtet ist.
  19. Halbleiterbauelement, umfassend: ein Substrat; eine erste Metall-Gate-Struktur eines Transistors eines ersten Leitungstyps, der über dem Substrat angeordnet ist; eine dielektrische Schicht über der ersten Metall-Gate-Struktur; eine zweite Metall-Gate-Struktur eines Transistors eines zweiten Leitungstyps, der über dem Substrat angeordnet ist; wobei der erste Leitungstyp und der zweite Leitungstyp komplementär sind und wobei eine obere Fläche der dielektrischen Schicht im Wesentlichen koplanar mit einer oberen Fläche der zweiten Metall-Gate-Struktur ist.
  20. Halbleiterbauelement nach Anspruch 19, ferner umfassend einen Kontaktstecker, der über der ersten Metall-Gate-Struktur angeordnet ist, wobei ein Abschnitt von Seitenwänden des Kontaktsteckers in Kontakt mit der dielektrischen Schicht steht.
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