CN111653483B - 半导体器件及其制作方法 - Google Patents

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Abstract

本发明公开半导体器件及其制作方法。所述半导体器件包含：一基底，该基底上设有一栅极结构以及环绕该栅极结构的一第一层间介电层，其中该栅极结构包含一栅极电极以及位于该栅极电极两侧的一侧壁子，一第一硬掩模，其设于该栅极结构上，一第二硬掩模，其设于该栅极结构上，其中该第一硬掩模设于该第二硬掩模两侧且该第一硬掩模包含氮化硅，一蚀刻停止层，其设于该侧壁子与第一层间介电层之间，该蚀刻停止层的上表面与第二硬掩模的上表面齐平，以及一接触插塞，其电连接该栅极结构，其中该接触插塞不电连接一源极/漏极区域，和其中该接触插塞贯穿该第二硬掩模并与该栅极电极电连接，且该接触插塞不直接接触该侧壁子。

Description

半导体器件及其制作方法
本申请是申请日为2015年4月29日、中国申请号为201510210463.5、发明名称为“半导体器件及其制作方法”的发明申请的分案申请。
技术领域
本发明涉及一种半导体器件(组件，device)及其制作方法，尤其涉及一种在进行自对准接触插塞(self-aligned contacts,SAC)制程(制造工艺，process)时于栅极结构上形成两层硬掩模(硬屏蔽，hardmask)的半导体器件及其制作方法。
背景技术
在已知半导体产业中，多晶硅广泛地应用于半导体器件如金氧半导体(metal-oxide-semiconductor，MOS)晶体管中，作为标准的栅极填充材料选择。然而，随着MOS晶体管尺寸持续地微缩，传统多晶硅栅极因硼穿透(boron penetration)效应导致器件效能降低，且其难以避免的耗尽效应(depletion effect)等问题，使得等效的栅极介电层厚度增加、栅极电容值下降，进而导致器件驱动能力的衰退等困境。因此，半导体业界还尝试以新的栅极填充材料，例如利用功函数(work function)金属来取代传统的多晶硅栅极，用以作为匹配高介电常数(High-K)栅极介电层的控制电极。
在现今金属栅极晶体管制作过程中，特别是在进行自对准接触插塞(self-aligned contacts,SAC)制程时通常会进行两次光刻和蚀刻以分别形成连接栅极结构与源极/漏极区域的接触插塞。由于栅极结构上的硬掩模通常仅由单一材料构成，一般在去除部分硬掩模以形成接触插塞过程中容易使后续连接栅极结构的接触插塞接触到连接源极/漏极区域的接触插塞并造成短路。因此如何改良现存的金属栅极制程以解决此问题为现今一重要课题。
发明内容
本发明的较佳实施例公开一种制作半导体器件的方法。该方法包括：首先提供一基底，该基底上具有一栅极结构以及环绕栅极结构的一第一层间介电层，然后去除部分栅极结构，形成一第一掩模层于第一层间介电层与栅极结构上，去除第一层间介电层上的第一掩模层与栅极结构上的部分第一掩模层以形成一第一硬掩模于栅极结构上，形成一第二掩模层于第一层间介电层、第一硬掩模与栅极结构上。之后再平坦化部分第二掩模层以形成一第二硬掩模于栅极结构上，其中第一硬掩模、第二硬掩模及第一层间介电层的上表面齐平。
本发明的又一实施例公开一种半导体器件，其包含：一基底，设于基底上的一栅极结构，环绕栅极结构的一第一层间介电层，设于栅极结构上的一第一硬掩模以及设于栅极结构上的一第二硬掩模，其中第一硬掩模设于第二硬掩模两侧且第一硬掩模包含氮化硅。
本发明的另一实施例公开一种半导体器件，其包含：一基底，设于基底上的一栅极结构，环绕栅极结构的一第一层间介电层，设于栅极结构上的一第一硬掩模以及设于栅极结构上的一第二硬掩模，其中第一硬掩模设于第二硬掩模两侧且第一硬掩模及第二硬掩模均直接接触栅极结构。
附图说明
图1至图3为本发明第一实施例的制作一半导体器件的方法的示意图。
图4至图6为本发明第二实施例的制作一半导体器件的方法的示意图。
图7至图10为本发明第三实施例的制作一半导体器件的方法的示意图。
图11至图14为本发明第四实施例的制作一半导体器件的方法的示意图。
其中，附图标记说明如下：
12    基底                      14    鳍状结构
18    栅极结构                  24    侧壁子
26    源极/漏极区域             30    接触孔蚀刻停止层
32    层间介电层                34    功函数金属层
36    低阻抗金属层              38    栅极电极
40    第一掩模层                42    第二掩模层
44    第一硬掩模                46    第二硬掩模
48    层间介电层                50    接触插塞
具体实施方式
请参照图1至图3，图1至图3为本发明第一实施例的制作一半导体器件的方法的示意图。如图1所示，首先提供一基底12，例如一硅基底或绝缘体上硅(硅覆绝缘，SOI)基板，其上定义有一晶体管区，例如一PMOS晶体管区或一NMOS晶体管区。基底12上具有至少一个鳍状结构14及一绝缘层(图未示出)，其中鳍状结构14的底部被绝缘层例如氧化硅所包覆而形成浅沟槽隔离，且部分的鳍状结构14上设有一栅极结构18。
上述鳍状结构14的形成方式可以包括先形成一图案化掩模(图未示出)于基底12上，再经过一蚀刻制程(工艺)，将图案化掩模的图案转移至基底12中。接着，对应于三栅极晶体管器件及双栅极鳍状晶体管器件结构特性的不同，可选择性地去除或留下图案化掩模，并利用沉积、化学机械研磨(chemical mechanical polishing,CMP)及回蚀刻制程而形成一环绕鳍状结构14底部的绝缘层。除此之外，鳍状结构14的形成方式也可以是先制作一图案化硬掩模层(图未示出)于基底12上，并利用磊晶(外延)制程于从图案化硬掩模层暴露的基底12上生长出半导体层，此半导体层即可作为相对应的鳍状结构14。同样地，还可以选择性地去除或留下图案化硬掩模层，并通过沉积、CMP及回蚀刻制程形成一绝缘层以包覆住鳍状结构14的底部。另外，当基底12为绝缘体上硅(SOI)基板时，则可利用图案化掩模来蚀刻基底上的一半导体层，并停止于此半导体层下方的一底氧化层以形成鳍状结构，故可省略前述制作绝缘层的步骤。
栅极结构18的制作方式可依据制程需求以先栅极(gate first)制程、后栅极(gate last)制程的先栅极介电层(high-k first)制程以及后栅极制程的后栅极介电层(high-k last)制程等方式制作完成。以本实施例的先栅极介电层制程为例，可先于鳍状结构14与绝缘层上形成一较佳包含高介电常数介电层与多晶硅材料所构成的虚置栅极(图未示出)，然后于虚置栅极侧壁形成侧壁子24。接着于侧壁子24两侧的鳍状结构14和/或基底12中形成一源极/漏极区域26与磊晶层(图未示出)、形成一接触孔蚀刻停止层30以覆盖虚置栅极，并形成一由四乙氧基硅烷(原硅酸四乙酯，Tetraethyl orthosilicate,TEOS)所组成的层间介电层32于接触孔蚀刻停止层30上。
之后可进行一金属栅极置换(replacement metal gate)制程，先平坦化部分的层间介电层32及接触孔蚀刻停止层30，并再将虚置栅极转换为一金属栅极。金属栅极置换制程可包括先进行一选择性的干蚀刻或湿蚀刻制程，例如利用氨水(ammonium hydroxide,NH4OH)或氢氧化四甲铵(Tetramethylammonium Hydroxide,TMAH)等蚀刻溶液来去除虚置栅极中的多晶硅材料以于层间介电层32中形成一凹槽。之后形成一至少包含U型功函数金属层34与低阻抗金属层36的导电层于该凹槽内，并再搭配进行一平坦化制程使U型功函数金属层34与低阻抗金属层36的表面与层间介电层32的表面齐平，以形成栅极结构18的栅极电极38。
在本实施例中，功函数金属层34较佳用以调整形成金属栅极的功函数，使其适用于N型晶体管(NMOS)或P型晶体管(PMOS)。若晶体管为N型晶体管，功函数金属层34可选用功函数为3.9电子伏特(eV)～4.3eV的金属材料，如铝化钛(TiAl)、铝化锆(ZrAl)、铝化钨(WAl)、铝化钽(TaAl)、铝化铪(HfAl)或TiAlC(碳化钛铝)等，但不限于此；若晶体管为P型晶体管，功函数金属层34可选用功函数为4.8eV～5.2eV的金属材料，如氮化钛(TiN)、氮化钽(TaN)或碳化钽(TaC)等，但不限于此。功函数金属层34与低阻抗金属层36之间可包含另一阻障层(阻挡层)(图未示出)，其中阻障层的材料可包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等材料。低阻抗金属层44则可选自铜(Cu)、铝(Al)、钨(W)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等低电阻材料或其组合。由于依据金属栅极置换制程将虚置栅极转换为金属栅极乃本领域技术人员所熟知的技艺，在此不另加赘述。
形成栅极结构18后可选择性地先去除部分栅极电极38，例如部分功函数金属层34与低阻抗金属层36以于侧壁子24间蚀刻出一凹槽，然后依序形成一第一掩模层40与一第二掩模层42于层间介电层32、接触孔蚀刻停止层30、侧壁子24与栅极电极38上。
如图2所示，接着以CMP制程平坦化部分第二掩模层42及部分第一掩模层40，以形成一第一硬掩模44与一第二硬掩模46于栅极电极38上，其中第一硬掩模44、第二硬掩模46、侧壁子24、接触孔蚀刻停止层30及层间介电层32的上表面为齐平的。
在本实施例中，第一硬掩模44及第二硬掩模46较佳包含不同材料，例如本实施例的第一硬掩模44包含氮化硅而第二硬掩模46包含氧化硅，但不局限于此。另外以结构来看，本实施例的第一硬掩模44较佳为U型且设于栅极电极38上并相接触，而第二硬掩模46则设于第一硬掩模44上且不接触栅极电极38。
接着如图3所示，形成另一层间介电层48于第一硬掩模44、第二硬掩模46、侧壁子24、接触孔蚀刻停止层30以及层间介电层32上，然后进行一接触插塞制程以形成复数个(多个)接触插塞50，其分别电连接栅极电极38与源极/漏极区域26。在本实施例中，接触插塞50的制作可先利用一光刻和蚀刻制程去除部分栅极电极38正上方的部分层间介电层48与部分或全部的第二硬掩模46以暴露出第一硬掩模44的表面，随后再进行另一道蚀刻制程去除部分第一硬掩模44，使剩下的第一硬掩模44如侧壁子一般，仅覆盖在凹槽侧壁而暴露出栅极电极38的顶表面，以形成一接触孔。接着重复进行上述光刻和蚀刻步骤再分别形成两个接触孔以暴露出源极/漏极区域26，然后同时填入金属材料于各接触孔中并再以CMP制程去除部分金属材料甚至部分层间介电层48以形成电连接栅极电极38与源极/漏极区域26的接触插塞50。至此即完成本发明第一实施例的半导体器件的制作。
请参照图4至图6，图4至图6为本发明第二实施例的制作一半导体器件的方法示意图。如图4所示，依据前述第一实施例中形成由U型功函数金属层34与低阻抗金属层36所构成的栅极电极38后可先去除部分栅极电极38与部分侧壁子24以于层间介电层32中形成一凹槽，然后依序形成一第一掩模层40与一第二掩模层42于层间介电层32、接触孔蚀刻停止层30、侧壁子24与栅极电极38上。
如图5所示，接着以CMP制程平坦化部分第二掩模层42及部分第一掩模层40以形成一第一硬掩模44与一第二硬掩模46于侧壁子24与栅极电极38上，其中第一硬掩模44、第二硬掩模46、接触孔蚀刻停止层30及层间介电层32的上表面为齐平的。
在本实施例中，第一硬掩模44及第二硬掩模46较佳包含不同材料，例如本实施例的第一硬掩模44包含氮化硅而第二硬掩模46包含氧化硅，但不局限于此。另外以结构来看，本实施例的第一硬掩模44较佳为U型且同时跨坐在栅极电极38与侧壁子24上，而第二硬掩模46则设于第一硬掩模44上且不接触栅极电极38。
接着如图6所示，形成另一层间介电层48于第一硬掩模44、第二硬掩模46、侧壁子24、接触孔蚀刻停止层30以及层间介电层32上，然后进行一接触插塞制程以形成复数个接触插塞50，其分别电连接栅极电极38与源极/漏极区域26。在本实施例中，接触插塞50的制作可先利用一光刻和蚀刻制程去除部分栅极电极38正上方的部分层间介电层48与部分第二硬掩模46以暴露出第一硬掩模44的表面，随后再进行另一道蚀刻制程去除部分第一硬掩模44暴露出栅极电极38的表面以形成一接触孔。接着重复进行上述光刻和蚀刻步骤再分别形成两个接触孔以暴露出源极/漏极区域26，然后同时填入金属材料于各接触孔中并再以CMP制程去除部分金属材料甚至部分层间介电层48以形成电连接栅极电极38与源极/漏极区域26的接触插塞50。至此即完成本发明第二实施例的半导体器件的制作。
请参照图7至图10，图7至图10为本发明第三实施例的制作一半导体器件的方法的示意图。如图7所示，依据前述第一实施例中形成由U型功函数金属层34与低阻抗金属层36所构成的栅极电极38后可先以蚀刻去除部分栅极电极38以于侧壁子24间形成一凹槽，然后共形地形成一第一掩模层40于层间介电层32、接触孔蚀刻停止层30、侧壁子24与栅极电极38上。
接着如图8所示，去除层间介电层32、接触孔蚀刻停止层30及侧壁子24上的第一掩模层40以及栅极电极38上的部分第一掩模层40，使剩下的第一掩模层40如侧壁子一般仅覆盖在凹槽侧壁，以形成一第一硬掩模44于栅极电极38上，并再形成一第二掩模层42于层间介电层32、接触孔蚀刻停止层30、侧壁子24、第一硬掩模44与栅极电极38上。
如图9所示，然后以CMP制程平坦化部分第二掩模层42以形成一第二硬掩模46于第一硬掩模44之间的栅极电极38上，使第一硬掩模44、第二硬掩模46、侧壁子24、接触孔蚀刻停止层30及层间介电层32的上表面齐平。
在本实施例中，第一硬掩模44及第二硬掩模46较佳包含不同材料，例如本实施例的第一硬掩模44包含氮化硅而第二硬掩模46包含氧化硅，但不局限于此。另外以结构来看，本实施例的第一硬掩模44与第二硬掩模46均同时设置于栅极电极38上并直接接触栅极电极38，且第二硬掩模46较佳设置于第一硬掩模44之间。
接着如图10所示，形成另一层间介电层48于第一硬掩模44、第二硬掩模46、侧壁子24、接触孔蚀刻停止层30以及层间介电层32上，然后进行一接触插塞制程以形成复数个接触插塞50，其分别电连接栅极电极38与源极/漏极区域26。在本实施例中，接触插塞50的制作可先利用一光刻和蚀刻制程去除部分栅极电极38正上方的部分层间介电层48与部分或全部的第二硬掩模46以暴露出栅极电极38的表面以形成一接触孔。相较于前述第一实施例与第二实施例中需采用两段式蚀刻来分别去除部分由不同材料所构成的第二硬掩模46与第一硬掩模44以形成接触孔，本实施例的第一硬掩模44并非U型且未设于第二硬掩模46下方，因此仅需以一道光刻和蚀刻制程便可形成接触插塞50所需的接触孔。接着重复进行上述光刻和蚀刻步骤再分别形成两个接触孔以暴露出源极/漏极区域26，然后同时填入金属材料于各接触孔中并再以CMP制程去除部分金属材料、甚至部分层间介电层48以形成电连接栅极电极38与源极/漏极区域26的接触插塞50。至此即完成本发明第三实施例的半导体器件的制作。
请参照图11至图14，图11至图14为本发明第四实施例的制作一半导体器件的方法的示意图。如图11所示，依据前述第一实施例中形成由U型功函数金属层34与低阻抗金属层36所构成的栅极电极38后可先去除部分栅极电极38与部分侧壁子24以于层间介电层32中形成一凹槽，然后共形地形成一第一掩模层40于层间介电层32、接触孔蚀刻停止层30、侧壁子24与栅极电极38上。
接着如图12所示，去除层间介电层32与接触孔蚀刻停止层30上的第一掩模层40与栅极电极38上的部分第一掩模层40，使剩下的第一掩模层40如侧壁子一般仅覆盖在凹槽侧壁，以形成第一硬掩模44于侧壁子24上，并形成一第二掩模层42于层间介电层32、接触孔蚀刻停止层30、第一硬掩模44与栅极电极38上。
如图13所示，然后以CMP制程平坦化部分第二掩模层42以形成一第二硬掩模46于栅极电极38上，使第一硬掩模44、第二硬掩模46、接触孔蚀刻停止层30及层间介电层32的上表面为齐平的。
在本实施例中，第一硬掩模44及第二硬掩模46较佳包含不同材料，例如本实施例的第一硬掩模44包含氮化硅而第二硬掩模46包含氧化硅，但不局限于此。另外以结构来看，本实施例的第一硬掩模44与第二硬掩模46均同时设置于栅极电极38与侧壁子24上并接触栅极电极38，或从更细部来看，第一硬掩模44设置于侧壁子24上而第二硬掩模46则设于栅极电极38上，且第二硬掩模46较佳设置于第一硬掩模44之间。
接着如图14所示，形成另一层间介电层48于第一硬掩模44、第二硬掩模46、侧壁子24、接触孔蚀刻停止层30以及层间介电层32上，然后进行一接触插塞制程以形成复数个接触插塞50，其分别电连接栅极电极38与源极/漏极区域26。在本实施例中，接触插塞50的制作可先利用一光刻和蚀刻制程去除部分栅极电极38正上方的部分层间介电层48与部分第二硬掩模46以暴露出栅极电极38的表面以形成一接触孔。如同第三实施例，本实施例的第一硬掩模44并非U型且未设于第二硬掩模46下方，因此仅需以一道光刻和蚀刻制程便可形成接触插塞50所需的接触孔。接着重复进行上述光刻和蚀刻步骤再分别形成两个接触孔以暴露出源极/漏极区域26，然后同时填入金属材料于各接触孔中并再以CMP制程去除部分金属材料、甚至部分层间介电层48以形成电连接栅极电极38与源极/漏极区域26的接触插塞50。至此即完成本发明第四实施例的半导体器件的制作。
综上所述，本发明主要于栅极电极上形成两层硬掩模，其中第一硬掩模设于第二硬掩模两侧且第一硬掩模较佳由氮化硅所构成而第二硬掩模则较佳由氧化硅所构成。依据前述实施例，本发明的第一硬掩模与第二硬掩模的组合共有四种方式(态样)，其中第一硬掩模可为U型或I型，或侧壁子可经由蚀刻使第一硬掩模直接跨坐于侧壁子上。由于本发明是采用双层硬掩模的设计且较佳将由氮化硅所构成的第一硬掩模设置成环绕由氧化硅所构成的第二硬掩模，本发明可于后续制作接触插塞时避免连接栅极结构的接触插塞直接接触到连接源极/漏极区域的接触插塞并造成短路。
以上所述仅为本发明的较佳实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属于本发明的涵盖范围。
以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (16)

1.一种制作半导体器件的方法，包括：
提供一基底，该基底上具有一栅极结构以及环绕该栅极结构的一第一层间介电层，其中该栅极结构包含一栅极电极以及位于该栅极电极两侧的一侧壁子；
形成一蚀刻停止层于该侧壁子与该第一层间介电层之间；
去除部分该栅极结构；
形成一第一掩模层于该第一层间介电层、该栅极结构及该蚀刻停止层上；
去除该第一层间介电层上的该第一掩模层、该栅极结构及该蚀刻停止层上的部分该第一掩模层以形成一第一硬掩模于该栅极结构上；
形成一第二掩模层于该第一层间介电层、该第一硬掩模、该栅极结构及该蚀刻停止层上；以及
平坦化部分该第二掩模层以形成一第二硬掩模于该栅极结构上，其中该第一硬掩模、该第二硬掩模、该第一层间介电层及该蚀刻停止层的上表面齐平，
其中该第一硬掩模包含氮化硅且该第二硬掩模包含氧化硅，和
其中所述方法进一步包括形成一接触插塞，其电连接该栅极结构，其中该接触插塞不电连接一源极/漏极区域，和其中该接触插塞贯穿该第二硬掩模并与该栅极电极电连接，且该接触插塞不直接接触该侧壁子。
2.如权利要求1所述的方法，其中该方法还包括：
去除该栅极结构的部分该栅极电极；
形成该第一掩模层于该第一层间介电层、该侧壁子及该栅极电极上；
去除该第一层间介电层及该侧壁子上的该第一掩模层及该栅极电极上的部分该第一掩模层以形成该第一硬掩模于该栅极电极上；
形成该第二掩模层于该第一层间介电层、该第一硬掩模及该栅极电极上；以及
平坦化部分该第二掩模层以形成该第二硬掩模于该栅极电极上，其中该第一硬掩模、该第二硬掩模、该侧壁子及该第一层间介电层的上表面为齐平的。
3.如权利要求2所述的方法，还包括在形成电连接该栅极结构的该接触插塞之前，
形成一第二层间介电层于该第一硬掩模、该第二硬掩模、该侧壁子及该第一层间介电层上；以及
去除部分该第二层间介电层及该第一硬掩模以暴露该栅极结构。
4.如权利要求1所述的方法，其中该方法还包括：
去除该栅极结构的部分该栅极电极及部分该侧壁子；
形成该第一掩模层于该第一层间介电层、该侧壁子及该栅极电极上；
去除该第一层间介电层上的该第一掩模层及该栅极电极上的部分该第一掩模层以形成该第一硬掩模于该侧壁子上；
形成该第二掩模层于该第一层间介电层、该第一硬掩模、及该栅极电极上；以及
平坦化部分该第二掩模层以形成该第二硬掩模于该栅极电极上，其中该第一硬掩模、该第二硬掩模及该第一层间介电层的上表面为齐平的。
5.如权利要求4所述的方法，还包括在形成电连接该栅极结构的该接触插塞之前，
形成一第二层间介电层于该第一硬掩模、该第二硬掩模及该第一层间介电层上；以及
去除部分该第二层间介电层及该第一硬掩模以暴露该栅极结构。
6.一种半导体器件，包含：
一基底，该基底上设有一栅极结构以及环绕该栅极结构的一第一层间介电层，其中该栅极结构包含一栅极电极以及位于该栅极电极两侧的一侧壁子；
一第一硬掩模，其设于该栅极结构上；
一第二硬掩模，其设于该栅极结构上，其中该第一硬掩模设于该第二硬掩模两侧且该第一硬掩模包含氮化硅；
一蚀刻停止层，其设于该侧壁子与第一层间介电层之间，该蚀刻停止层的上表面与第二硬掩模的上表面齐平；以及
一接触插塞，其电连接该栅极结构，
其中该接触插塞不电连接一源极/漏极区域，和
其中该接触插塞贯穿该第二硬掩模并与该栅极电极电连接，且该接触插塞不直接接触该侧壁子。
7.如权利要求6所述的半导体器件，其中
该第一硬掩模设于该栅极电极上；以及
该第二硬掩模设于该第一硬掩模之间。
8.如权利要求7所述的半导体器件，其中该第一硬掩模为U型。
9.如权利要求7所述的半导体器件，其中该第一硬掩模为I型。
10.如权利要求6所述的半导体器件，其中
该第一硬掩模设于该栅极电极及该侧壁子上；以及
该第二硬掩模设于该第一硬掩模上。
11.如权利要求10所述的半导体器件，其中该第一硬掩模为U型。
12.如权利要求6所述的半导体器件，其中
该第一硬掩模设于该栅极电极上；以及
该第二硬掩模设于该栅极电极上并直接接触该栅极电极。
13.如权利要求6所述的半导体器件，其中
该第一硬掩模设于该侧壁子上；以及
该第二硬掩模设于该栅极电极上并直接接触该栅极电极。
14.如权利要求6所述的半导体器件，其中该第二硬掩模包含氧化硅。
15.如权利要求6所述的半导体器件，还包含：
一第二层间介电层，其设于该第一层间介电层、该第一硬掩模及该第二硬掩模上，
其中该接触插塞贯穿该第二层间介电层及第二硬掩模并直接接触该栅极结构。
16.如权利要求6所述的半导体器件，还包含：
一第二层间介电层，其设于该第一层间介电层、该第一硬掩模及该第二硬掩模上，
其中该接触插塞贯穿该第二层间介电层、该第一硬掩模及该第二硬掩模并直接接触该栅极结构。
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