CN102437118A

CN102437118A - 具有金属栅极的晶体管的制作方法

Info

Publication number: CN102437118A
Application number: CN2010102992535A
Authority: CN
Inventors: 王彦鹏; 林俊贤; 叶秋显; 简金城; 杨建伦
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 2010-09-29
Filing date: 2010-09-29
Publication date: 2012-05-02
Anticipated expiration: 2030-09-29
Also published as: CN102437118B

Abstract

本发明公开了一种具有金属栅极的晶体管的制作方法。首先提供基底，该基底上定义有第一晶体管区与第二晶体管区，然后形成第一金属氧化物半导体晶体管于第一晶体管区以及第二金属氧化物半导体晶体管于第二晶体管区，其中第一金属氧化物半导体晶体管具有第一虚置栅极且第二金属氧化物半导体晶体管具有第二虚置栅极。接着形成图案化的硬掩模于第二金属氧化物半导体晶体管上，且该硬掩模包含至少一种金属原子，然后利用该图案化的硬掩模去除第一金属氧化物半导体晶体管的第一虚置栅极。

Description

具有金属栅极的晶体管的制作方法

技术领域

本发明涉及一种制作晶体管的方法，尤指一种制作具有金属栅极的晶体管的方法。

背景技术

在半导体产业中，由于多晶硅材料具有抗热性质，因此在制作典型金属氧化物半导体(MOS)晶体管时通常会使用多晶硅材料来制作晶体管的栅极电极，使其源极与漏极区域得以在高温下一起进行退火。其次，由于多晶硅能够阻挡以离子注入所掺杂的原子进入沟道区域，因此在栅极图案化之后能容易地再进行高温形成自行对准的源极与漏极区域。

然而，多晶硅栅极仍有许多缺点。首先，与大多数金属材料相比，多晶硅栅极是以高电阻值的半导体材料所形成。这造成多晶硅栅极是以比金属导线为低的速率在操作。为了弥补高电阻与其相应的较低操作速率，多晶硅材料通常需要大量与昂贵的硅化金属处理，使其操作速率可提升至可接受的范围。

其次，多晶硅栅极容易产生耗尽效应(depletion effect)。严格来说，目前多晶硅的掺杂浓度只能达到约2x20²⁰/cm³到约3x10²⁰/cm³的范围。在栅极材料中的掺杂浓度需要至少达到5x10²¹/cm³的条件下，由于掺杂浓度上的限制，当多晶硅栅极受到偏压时，缺乏载流子，使靠近多晶硅栅极与栅极介电层的介面上就容易产生耗尽区。此耗尽效应除了会使等效的栅极介电层厚度增加，又同时造成栅极电容值下降，进而导致元件驱动能力衰退等困境。

故目前便有新的栅极材料被研制生产，例如利用功能函数(work function)金属来取代传统的多晶硅栅极。目前制作金属栅极的方法通常是先在基底上形成NMOS晶体管与PMOS晶体管，且NMOS晶体管与PMOS晶体管各包含由多晶硅材料所构成的虚置栅极。然后依序以干蚀刻及湿蚀刻工艺掏空其中一个晶体管例如NMOS晶体管或PMOS晶体管的虚置栅极或同时掏空NMOS及PMOS晶体管的虚置栅极，接着再填入金属材料以形成金属栅极。

然而，当分别进行虚置栅极的移除时易造成多晶硅流失(polysilicon loss)的问题。流失的多晶硅将于虚置栅极的顶部形成凹槽，且此凹槽在金属材料填入原虚置栅极所占据的开口时会被同时填入金属材料并堵住多晶硅栅极的顶部，使得被堵住的多晶硅在后续工艺中无法被顺利移除。因此，如何改良目前工艺并解决上述问题即为现今一重要课题。

发明内容

因此本发明的主要目的之一是提供制作具有金属栅极的晶体管的方法，以解决上述已知工艺所遇到的问题。

本发明优选实施例是披露一种制作具有金属栅极的晶体管的方法。首先提供基底，该基底上定义有第一晶体管区与第二晶体管区，然后形成第一金属氧化物半导体晶体管于第一晶体管区以及第二金属氧化物半导体晶体管于第二晶体管区，其中第一金属氧化物半导体晶体管具有第一虚置栅极且第二金属氧化物半导体晶体管具有第二虚置栅极。接着形成图案化的硬掩模于第二金属氧化物半导体晶体管上，且该硬掩模包含至少一种金属原子，然后利用该图案化的硬掩模去除第一金属氧化物半导体晶体管的第一虚置栅极。

本发明另一实施例是披露一种制作具有金属栅极的晶体管的方法。首先提供基底，该基底上定义有第一晶体管区与第二晶体管区，然后形成第一金属氧化物半导体晶体管于第一晶体管区以及第二金属氧化物半导体晶体管于第二晶体管区，其中第一金属氧化物半导体晶体管具有第一虚置栅极且第二金属氧化物半导体晶体管具有第二虚置栅极。接着对第二金属氧化物半导体的第二虚置栅极进行表面处理，以使第二虚置栅极表面形成硬掩模，随后利用该硬掩模去除第一金属氧化物半导体晶体管的第一虚置栅极。

附图说明

图1至图6为本发明优选实施例制作具有金属栅极的晶体管示意图。

图7至图10为本发明另一实施例制作具有金属栅极的晶体管示意图。

附图标记说明

12 基底 14 NMOS晶体管区

16 PMOS晶体管区 18 浅沟隔离结构

20 栅极绝缘层 22 多晶硅层

24 掩模层 26 硅栅极

28 轻掺杂漏极 30 轻掺杂漏极

32 氧化硅层 34 氮化硅层

36 保护层 38 硅锗层

40 间隙壁 42 源极/漏极区域

44 源极/漏极区域 46 硅化金属层

48 氮化硅层 50 层间介电层

52 硬掩模 54 阻挡层

56 图案化光致抗蚀剂层 58 开口

60 N型金属层 62 导电层

64 图案化光致抗蚀剂层 66 硬掩模

68 开口

具体实施方式

请参照图1至图6，图1至图6为本发明优选实施例制作具有金属栅极的晶体管示意图。如图1所示，首先提供基底12，例如硅基底或绝缘层上覆硅(silicon-on-insulator；SOI)基底等。然后在基底12上定义至少一NMOS晶体管区14以及PMOS晶体管区16，并形成多个隔离两个晶体管区14、16的浅沟隔离(STI)结构18。

然后形成由如氧化物、氮化物等的介电材料所构成的栅极绝缘层(图未示)在基底12表面，栅极绝缘层也可以是由衬氧化层与具有高介电常数的介电材料层所构成，高介电常数的介电材料例如是硅酸铪氧化合物(HfSiO)、硅酸铪氮氧化合物(HfSiON)、氧化铪(HfO)、氧化镧(LaO)、铝酸镧(LaAlO)、氧化锆(ZrO)、硅酸锆氧化合物(ZrSiO)或锆酸铪(HfZrO)等材料。接着在栅极绝缘层上依序形成厚度介于数百埃(angstrom)至数千埃的虚置栅极(dummygate)层，例如硅层如非晶硅层、多晶硅层或掺杂硅层的单层硅层或上述者构成的组合硅层(图未示)在栅极绝缘层上以及选择性的掩模层(图未示)在多晶硅层上。在本实施例中，掩模层可由二氧化硅(SiO₂)、氮化硅或氮氧化硅(SiON)等材料所构成，而多晶硅层可由不具有任何杂质(undoped)的多晶硅材料或由具有N+杂质的多晶硅材料所构成，此皆属本发明所涵盖的范围。

接着形成图案化光致抗蚀剂层(图未示)在掩模层上，并利用图案化光致抗蚀剂层当作掩模进行图案转移工艺，以单次蚀刻或逐次蚀刻步骤，去除部分的掩模层、多晶硅层及栅极绝缘层，并剥除此图案化光致抗蚀剂层，以于NMOS晶体管区14以及PMOS晶体管16区各形成由图案化栅极绝缘层20、图案化多晶硅层22及图案化掩模层24所构成的虚置栅极，例如本实施例中的硅栅极26。

然后如图2所示，先在NMOS晶体管区14及PMOS晶体管区16各进行浅掺杂工艺，以形成所需的轻掺杂漏极。例如，可先覆盖图案化光致抗蚀剂层(图未示)在NMOS晶体管区14以外的区域，然后利用该图案化光致抗蚀剂层当作掩模进行离子注入，将N型杂质注入NMOS晶体管区14的硅栅极26两侧的基底12中，以于NMOS晶体管区14形成轻掺杂漏极28。接着去除上述的图案化光致抗蚀剂层，再覆盖另一图案化光致抗蚀剂层在PMOS晶体管区16以外的区域，并利用该图案化光致抗蚀剂层当作掩模进行另一离子注入，将P型杂质注入PMOS晶体管区16的硅栅极26两侧的基底12中，以于PMOS晶体管区16形成轻掺杂漏极30。

随后进行第一阶段的间隙壁工艺，例如先以化学气相沉积(chemicalvapour deposition，CVD)的方式于硅栅极26的侧壁表面形成氧化硅层32，接着再沉积氮化硅层34并利用回蚀刻的方式形成由氧化硅层32及氮化硅层34所构成的间隙壁在NMOS晶体管区14与PMOS晶体管区16的硅栅极26的周围侧壁。

然后覆盖由氮化硅所构成的保护层36于氮化硅层34表面，然后进行选择性外延成长(selective epitaxial growth，SEG)工艺，以于NMOS晶体管区14或PMOS晶体管区16的基底12中形成应变硅(strained Si)。例如可先于PMOS晶体管区16的硅栅极26两侧的基底12中形成二凹槽，再利用选择性外延成长工艺实质上(substantially)填满这两个凹槽而形成硅锗层38。此硅锗层38可对PMOS晶体管区16的沟道区域施加压缩应力，进而提升PMOS晶体管的空穴迁移率。除此之外，也可依据工艺的需求在NMOS晶体管区14的硅栅极26两侧的基底12中形成碳化硅(SiC)层(图未示)，并以此碳化硅层对NMOS晶体管区14的沟道区域施加拉伸应力，以提升NMOS晶体管的电子迁移率。

接着进行第二阶段的间隙壁工艺，例如可在NMOS晶体管区14与PMOS晶体管区16的保护层36侧壁再形成由氧化硅所形成的间隙壁40。

随后在NMOS晶体管区14进行重掺杂离子注入工艺，以形成所需的源极/漏极区域。如同上述形成轻掺杂漏极的作法，本发明可先覆盖图案化光致抗蚀剂层(图未示)在NMOS晶体管区14以外的区域，然后利用该图案化光致抗蚀剂层当作掩模进行离子注入工艺，将N型杂质注入间隙壁40两侧的基底12中，以于NMOS晶体管区14形成源极/漏极区域42，接着去除上述的图案化光致抗蚀剂层，再覆盖另一图案化光致抗蚀剂层在PMOS晶体管区16以外的区域，并利用该图案化光致抗蚀剂层当作掩模进行另一离子注入，将P型杂质注入PMOS晶体管区16间隙壁40两侧的基底12中，以形成另一源极/漏极区域44。

需注意的是，上述源极/漏极区域的工艺可利用选择性外延成长工艺来达成、这些工艺的进行顺序可依工艺需求改变或调整、且间隙壁的数目并不限于此。举例来说，在进行第一阶段的间隙壁工艺时可省略氧化硅层32或氮化硅层34的其中一者，且在形成氮化硅所构成的保护层36及间隙壁40时可省略其中一者。除此之外，由氧化硅层32及氮化硅层34所构成的主间隙壁可在形成轻掺杂源极漏极28、30之前或之后才制作；可先形成由氧化硅层32及氮化硅层34所构成的主间隙壁及源极/漏极区域，然后去除间隙壁之后再形成轻掺杂源极漏极；可于形成多个间隙壁后先在基底中蚀刻出凹槽并形成外延层，然后去除最外层的间隙壁后再进行源极/漏极区域工艺；可于轻掺杂源极漏极工艺后先于基底中蚀刻出凹槽以形成外延层，然后形成间隙壁后再进行源极/漏极区域的工艺。上述关于轻掺杂源极漏极、间隙壁以及源极/漏极区域等工艺顺序都属本发明所涵盖的范围。

然后于形成源极/漏极区域42、44后，进行一个自行对准硅化金属(self-aligned silicide，Salicide)工艺。例如先形成由钴、钛、镍、铂、钯或钼等所构成的金属层(图未示)在基底12表面覆盖间隙壁40，并搭配激光退火或快速升温退火或激光暨快速升温退火工艺，利用高温使金属层在间隙壁40两侧的基底12表面反应为硅化金属层46。最后再去除未反应的金属层。为了更进一步降低硅化物阻值，通常在去除未反应的金属层后还会再进行一次激光退火或快速升温退火或激光暨快速升温退火工艺。

接着形成氮化硅层48在各硅栅极26、各间隙壁40与基底12表面。在本优选实施例中，氮化硅层48的厚度约为数百埃至数千埃，其主要做为后续进行平坦化或蚀刻时的停止层并兼具对晶体管通道施加应力的作用。若考虑到NMOS与PMOS所需求的应力不同，可选择性地在NMOS上方形成拉伸应力氮化硅层并在PMOS上方形成压缩应力氮化硅层，或在NMOS与PMOS上方形成多应力层以调变不同的应力需求；在应力层之下或多层应力层之间可形成薄氧化物所构成的缓冲层。然后形成由氧化物所构成的层间介电层(interlayer dielectric)50并覆盖NMOS晶体管区14与PMOS晶体管区16的氮化硅层48。

随后如图3所示，进行化学机械抛光(chemical mechanical polishing，CMP)工艺或干蚀刻工艺，去除部分的层间介电层50、氮化硅层48及掩模层24直至硅栅极26表面，并使硅栅极26的顶部约略切齐于层间介电层50表面。

接着先形成硬掩模(图未示)于PMOS晶体管区16的层间介电层50上，然后选择性形成阻挡层或抗反射层(图未示)于硬掩模52表面。在本实施例中，硬掩模优选包含至少一种金属原子，例如可选自氮化钛(TiN)、钛(Ti)、钽(Ta)、氮化钽(TaN)、氮化铝钛(TiAlN)、或上述组合，而阻挡层或抗反射层优选包含非晶碳(amorphous carbon)层或底抗反射层(bottom anti-reflectivecoating，BARC)。

随后进行图案转移工艺，例如先形成由有机材料所构成的图案化光致抗蚀剂层56于PMOS晶体管区16的阻挡层上，然后利用图案化光致抗蚀剂层56当作掩模进行蚀刻工艺去除部分阻挡层及硬掩模，以于PMOS晶体管区16的层间介电层50表面形成图案化的阻挡层54及硬掩模52。

接着如图4所示，一同利用图案化光致抗蚀剂层56、阻挡层54及硬掩模52当作掩模进行干蚀刻工艺，利用等离子体掏空NMOS晶体管区14的大部分硅栅极26。然后去除图案化光致抗蚀剂层56，利用阻挡层54及硬掩模52当作掩模进行湿蚀刻工艺来去除NMOS晶体管区14剩余的硅栅极26并同时清洗裸露出栅极绝缘层20表面的残余物。湿蚀刻工艺可选自任何可移除虚置栅极的蚀刻溶液，例如利用氨水(ammonium hydroxide，NH₄OH)或氢氧化四甲铵(Tetramethylammonium Hydroxide，TMAH)等蚀刻溶液，且至此优选于NMOS晶体管区14掏空的虚置栅极处形成开口58。

值得注意的是，本实施例虽直接利用图案化光致抗蚀剂层56、阻挡层54及硬掩模52当作掩模来进行干蚀刻工艺去除NMOS晶体管区14的硅栅极26，但不局限于此作法，又可在干蚀刻工艺进行前先去除图案化光致抗蚀剂层56，然后利用阻挡层54及硬掩模52当作掩模来依序进行上述干蚀刻与湿蚀刻工艺，此工艺顺序也属本发明所涵盖的范围。换句话说，此作法仅利用图案化光致抗蚀剂层56来定义阻挡层54及硬掩模52的图案，而不用来当作阻挡干蚀刻工艺的蚀刻掩模。其次，本发明虽先遮覆PMOS而掏空NMOS处的硅栅极，且依序以干蚀刻及湿蚀刻来分段去除NMOS晶体管区14的硅栅极26，但亦可先遮覆NMOS而掏空PMOS处的硅栅极，且两种蚀刻工艺的顺序、次数及变化并不局限于此。举例来说，又可选择先进行湿蚀刻工艺后再进行干蚀刻，分别进行一次以上的干蚀刻或湿蚀刻，或仅使用干蚀刻或湿蚀刻工艺来完成掏空硅栅极的步骤，这些选择及变化均属本发明所涵盖的范围。

此外，若阻挡层54是由有机材料所构成，本发明优选在去除图案化光致抗蚀剂层56的时候一同去除阻挡层54，而若阻挡层54是由无机材料所构成，本发明优选先去除图案化光致抗蚀剂层56，然后待完成接续工艺之后，再一同去除阻挡层54及硬掩模52。

如图5所示，接着先沉积N型金属层60在层间介电层50上并同时覆盖NMOS晶体管区14的开口58侧壁及底部的栅极绝缘层20以及覆盖PMOS晶体管区16的阻挡层54及硬掩模52。在本实施例中，N型金属层60优选选自氮化钛(TiN)、碳化钽(TaC)、氮化钽(TaN)、氮化硅钽(TaSiN)及铝等所构成的群组。

接着填入由低电阻材料所构成的导电层62在N型金属层60上并填满开口58。在本实施例中，导电层62可由铝、钨、钛铝合金(TiAl)或钴钨磷化物(cobalt tungsten phosphide，CoWP)等低电阻材料所构成。

然后如图6所示，进行另一化学机械抛光工艺，去除层间介电层50上部分的导电层62及N型金属层60以及仍覆盖在PMOS晶体管区16的阻挡层54及硬掩模52，以于NMOS晶体管区14形成具有金属栅极的晶体管。

接着可比照图3至图6的工艺同样于NMOS晶体管区14形成图案化硬掩模、图案化阻挡层及图案化光致抗蚀剂层，并以这三者当作蚀刻掩模来依序以干蚀刻及湿蚀刻掏空PMOS晶体管区16的硅栅极，并填入所需的P型金属层及导电层。由于此工艺步骤与手段与上述掏空NMOS晶体管区14的硅栅极相同，在此不另加赘述。

另外需注意的是，由于NMOS晶体管区14已形成具有金属栅极的晶体管，本发明又可在NMOS晶体管区14不形成任何阻挡层或硬掩模的情况下直接以NMOS晶体管区14的金属栅极当作蚀刻掩模来进行图3至图4中所进行的干蚀刻与湿蚀刻工艺，由此掏空PMOS晶体管区的硅栅极并形成金属栅极，此实施例也属本发明所涵盖的范围。

除了上述以阻挡层54及硬掩模52来当作掏空虚置栅极，本发明另一实施例又可选择以表面处理方式于硅栅极表面直接形成保护用的硬掩模。请参照图7至图10，图7至图10为本发明另一实施例制作具有金属栅极的晶体管示意图。

首先，进行上述图1至图2的工艺，例如形成层间介电层50并覆盖NMOS晶体管区14与PMOS晶体管区16，然后如图7所示，进行化学机械抛光工艺或干蚀刻工艺，去除部分的层间介电层50、氮化硅层48及掩模层24直至硅栅极26表面，并使各硅栅极26的顶部约略切齐于层间介电层50表面。

然后形成图案化光致抗蚀剂层64在NMOS晶体管区14，并对PMOS晶体管区16的硅栅极26进行表面处理，以于硅栅极26的表面形成硬掩模66。在本实施例中，表面处理可包含离子注入步骤、氧化步骤或氮化步骤，且氧化步骤及氮化步骤又可分别利用干式等离子体、热处理或湿式化学处理来达成。若表面处理为离子注入步骤，可注入硼离子等来改变硅栅极表面为低蚀刻率性质；若为氧化步骤，则形成于硅栅极表面的硬掩模优选为氧化硅硬掩模，而若表面处理为氮化步骤，则形成于硅栅极表面的硬掩模优选为氮化硅硬掩模。

接着如图8所示，去除NMOS晶体管区14的图案化光致抗蚀剂层64，利用PMOS晶体管区经由上述表面处理所形成的硬掩模66来进行干蚀刻工艺并掏空NMOS晶体管区14的大部分硅栅极。然后进行湿蚀刻工艺，利用任何可移除虚置栅极的蚀刻溶液，例如氨水(ammonium hydroxide，NH₄OH)或氢氧化四甲铵(Tetramethylammonium Hydroxide，TMAH)等蚀刻溶液去除剩余的硅栅极以形成开口68。随着湿蚀刻工艺掏空剩余的硅栅极，PMOS晶体管区16的硬掩模66也会随的消耗殆尽。

接着如图9所示，沉积N型金属层60在层间介电层50上并同时覆盖NMOS晶体管区14的开口68侧壁及底部的栅极绝缘层20，然后填入由低电阻材料所构成的导电层62在N型金属层60上并填满开口68。

随后如图10所示，进行另一化学机械抛光工艺，去除部分的导电层62及N型金属层60，以于NMOS晶体管区14形成具有金属栅极的晶体管。

接着可比照上述实施例同样以表面处理的手段于NMOS晶体管区形成硬掩模，然后以此硬掩模依序进行干蚀刻及湿蚀刻工艺，掏空PMOS晶体管区的硅栅极，并填入所需的P型金属层及导电层。由于此工艺步骤与手段与上述掏空NMOS晶体管区的硅栅极相同，在此不另加赘述。

综上所述，本发明优选在基底上形成NMOS晶体管及PMOS晶体管，且NMOS及PMOS晶体管各具有虚置硅栅极。然后于其中一个晶体管，例如PMOS晶体管上形成硬掩模，并利用此硬掩模来去除NMOS晶体管的虚置硅栅极。由于PMOS晶体管上方有硬掩模的阻挡，因此利用干蚀刻及湿蚀刻去除NMOS晶体管的硅栅极时不至影响到硬掩模所遮蔽住的虚置硅栅极，如此即可避免硅栅极顶端造成多晶硅流失及后续形成金属栅极时被金属材料堵住的情形。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等同变化与修饰，皆应属本发明的涵盖范围。

Claims

1.一种制作具有金属栅极的晶体管的方法，包含有下列步骤：

提供基底，该基底上定义有第一晶体管区与第二晶体管区；

形成第一金属氧化物半导体晶体管于该第一晶体管区以及第二金属氧化物半导体晶体管于该第二晶体管区，其中该第一金属氧化物半导体晶体管具有第一虚置栅极且该第二金属氧化物半导体晶体管具有第二虚置栅极；

形成图案化的硬掩模于该第二金属氧化物半导体晶体管上，且该硬掩模包含至少一种金属原子；以及

利用该图案化的硬掩模去除该第一金属氧化物半导体晶体管的该第一虚置栅极。

2.如权利要求1所述的方法，其中该图案化的硬掩模选自氮化钛、钛、钽、氮化钽及氮化铝钛。

3.如权利要求1所述的方法，另包含利用干蚀刻工艺来去除该第一虚置栅极。

4.如权利要求1所述的方法，另包含利用湿蚀刻工艺来去除该第一虚置栅极。

5.如权利要求1所述的方法，其中形成该图案化的硬掩模之后另包含形成有机层于该硬掩模表面。

6.如权利要求5所述的方法，另包含于去除该第一虚置栅极前去除该有机层。

7.如权利要求5所述的方法，另包含于去除该第一虚置栅极后去除该有机层。

8.如权利要求5所述的方法，其中形成该有机层之前另包含形成阻挡层于该图案化的硬掩模表面。

9.如权利要求8所述的方法，其中该阻挡层包含非晶碳层或底抗反射层。

10.一种制作具有金属栅极的晶体管的方法，包含有下列步骤：

提供基底，该基底上定义有第一晶体管区与第二晶体管区；

对该第二金属氧化物半导体的该第二虚置栅极进行表面处理，以使该第二虚置栅极表面形成硬掩模；以及

利用该硬掩模去除该第一金属氧化物半导体晶体管的该第一虚置栅极。

11.如权利要求10所述的方法，其中该表面处理包含氧化步骤且该硬掩模为氧化硅硬掩模。

12.如权利要求10所述的方法，其中该表面处理包含氮化步骤且该硬掩模为氮化硅硬掩模。

13.如权利要求11所述的方法，另包含利用干式等离子体处理工艺以进行该氧化步骤。

14.如权利要求12所述的方法，另包含利用干式等离子体处理工艺以进行该氮化步骤。

15.如权利要求11所述的方法，另包含利用热处理工艺以进行该氧化步骤。

16.如权利要求12所述的方法，另包含利用热处理工艺以进行该氮化步骤。

17.如权利要求11所述的方法，另包含利用湿式化学处理工艺来进行该氧化步骤。

18.如权利要求12所述的方法，另包含利用湿式化学处理工艺来进行该氮化步骤。

19.如权利要求10所述的方法，其中该表面处理包含离子注入步骤。

20.如权利要求19所述的方法，其中该离子注入步骤包含注入硼离子以改变该第二虚置栅极表面为低蚀刻率性质。