TWI497647B - 使用矽化物電極和矽化物－鍺化物合金電極之ｃｍｏｓ整合方案 - Google Patents

使用矽化物電極和矽化物－鍺化物合金電極之ｃｍｏｓ整合方案 Download PDF

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Description

使用矽化物電極和矽化物-鍺化物合金電極之CMOS整合方案
本發明有關一種半導體結構，尤其有關一種具有金屬矽化物電極及金屬矽化物-鍺化物合金電極的互補金氧半導體(CMOS)電晶體，及其製造方法。
具有金屬閘極電極的場效電晶體由於閘極電極的較高傳導性及因此電晶體操作的信號延遲降低，已使效能提高勝於具有多晶矽電極的同等(comparable)場效電晶體。此外，金屬閘極電極去除了多晶矽的空乏效應(depletion effect)，因而允許閘極介電質在電性上變得比較薄。另外，在p型場效電晶體的例子中，還去除了硼摻雜物對通道區的擴散。儘管本技術中已知金屬閘極電極的這些好處，但在互補金氧半導體(CMOS)電晶體的習用製程流程中，已證明金屬閘極電極的整合很難實施。
明確地說，在源極/汲極(S/D)接面活化退火所需要的高溫處理步驟期間，大部分的金屬閘極材料與閘極介電質互相作用。使金屬閘極堆疊免於接收高溫退火的需要導致「後閘極(gate last)」或「取代閘極」整合方案的研發，其中在源極/汲極活化及源極及汲極的金屬化之後製造閘極堆疊，及在後續處理期間使其維持在低於500℃的溫度。
在使用CMOS電晶體的半導體結構中整合金屬閘極電極因CMOS電晶體的整合需要兩種閘極材料而更加困難；兩種閘極材料中，一種具有接近通道中半導體材料之價帶邊緣的功函數，及另一種具有接近相同半導體材料之導帶邊緣的功函數。例如，在具有矽通道的CMOS裝置中，對於n型金氧半導體場效電晶體(NMOSFET)，需要具有功函數約4.0eV的傳導材料，及對於p型金氧半導體場效電晶體(PMOSFET)，需要具有功函數約5.0eV的另一傳導材料。
先前技術已知的取代閘極整合方案通常在源極/汲極活化退火之後需要形成閘極介電質。在形成閘極介電質(通常包含高k介電材料)之前，利用蝕刻使半導體表面暴露，通常導致在通道及閘極介電質之間的介面缺陷。此外，兩種不同的金屬閘極材料通常以伴隨的微影圖案化步驟及平坦化步驟形成。許多先前技術的取代閘極整合方案在形成閘極介電質時，需要兩個分開的步驟。因此，儘管先前技術中已知的取代閘極整合方案增加金屬閘極電極之材料的選擇性，但處理複雜度及成本的增加比典型習用的CMOS製程流程多出許多。
有鑑於上文，因此需要一種提供包括具雙功函數之金屬閘極電極之CMOS電晶體之功能優點的半導體結構，同時避免在閘極介電質及通道之間的損壞及介面狀態。
此外，還需要製造此種半導體結構的方法，其同時比習用的CMOS整合方案將處理複雜度及成本的增加降到最低。
為因應上述需要，本發明提供一種半導體結構包括一具有一金屬矽化物電極的電晶體及另一具有一金屬矽化物-鍺化物合金電極的電晶體，及提供製造該半導體結構的方法。
在本發明中，p型場效電晶體(PFET)及n型場效電晶體(NFET)藉由圖案化閘極介電層、薄矽層、及矽鍺合金層而形成。在形成源極/汲極區及閘極間隔物之後，從閘極堆疊移除矽鍺合金部分。形成及圖案化介電層以覆蓋NFET閘極電極，同時暴露PFET的薄矽部分。將鍺選擇性沈積在包括暴露之矽部分的半導體表面上。移除介電層及沈積金屬層並與底下的半導體材料反應以形成NFET之閘極電極的金屬矽化物，同時形成PFET之閘極電極的金屬矽化物-鍺化物合金。
為了降低處理複雜度及成本，揭示一種使用犧牲層的自對準金屬閘極處理方案。犧牲層包括含鍺層。此處理流程允許對源極及汲極活化退火進行高溫處理，不用顧及在高k閘極介電質及金屬閘極材料之間的反應。自對準矽化物部分包括完全矽化的金屬矽化物閘極電 極，在一個類型的電晶體(通常為n型場效電晶體)上形成；及自對準金屬矽化物-鍺化物合金部分包括完全金屬化的矽化物-鍺化物合金閘極電極，在另一個類型的電晶體上形成。本發明避免完全實施取代閘極處理步驟，致使在通道區及閘極介電質之間的介面受到保護。另外，提供自對準金屬閘極結構的額外優點。儘管僅沈積一用於金屬化的金屬層，但在p型及n型場效電晶體之間可形成不同的金屬化材料。此外，由於氫會在矽化物及矽化物-鍺化物合金中擴散，可輕易完成互補金氧半導體裝置的鈍化。
根據本發明之一方面，提供一種形成一半導體結構的方法，其包含：形成一第一閘極介電質於一半導體基板的一第一半導體部分上及一第二閘極介電質於該半導體基板的一第二半導體部分上；形成一第一矽部分於該第一閘極介電質上及一第二矽部分於該第二閘極介電質上；形成一閘極側含鍺部分於該第二矽部分上，且沒有鍺沈積在該第一矽部分上；及直接形成一包含一金屬矽化物的第一閘極電極於該第一閘極介電質上及直接形成一包含一金屬矽化物-鍺化物合金的第二閘極電極於該第二閘極介電質上。
在一具體實施例中，該方法另外包含形成一第一可棄式含鍺部分於該第一矽部分上及一第二可棄式含鍺 部分於該第二矽部分上，其中該第一及第二可棄式含鍺部分包含鍺原子濃度約25%至100%。較佳是，該第一及第二可棄式含鍺部分的原子濃度介於約50%至100%。
在另一具體實施例中，該第一及第二可棄式含鍺部分包含具有相同鍺濃度的鍺或一矽鍺合金。
在更另一具體實施例中，該方法另外包含形成一第一閘極間隔物於該第一矽部分及該第一可棄式含鍺部分的側壁上及一第二閘極間隔物於該第二矽部分及該第二可棄式含鍺部分的側壁上。
在又另一具體實施例中，該方法另外包含移除該第一及第二可棄式含鍺部分而不移除該第一及第二矽部分。
在還另一具體實施例中，該方法另外包含在該移除該第一及第二可棄式含鍺部分之後，直接形成一介電遮罩層於第一及第二矽部分上。
在還又另一具體實施例中，該方法另外包含圖案化該介電遮罩層，其中在該圖案化之後，以該介電遮罩層覆蓋該第一矽部分，及其中在該圖案化之後，暴露該第二矽部分。
在進一步具體實施例中，該閘極側含鍺部分包含鍺或一矽鍺合金。該閘極側含鍺部分中的鍺原子濃度可介於約5%至100%。鍺原子濃度在整個沈積的閘極側含鍺部分中為實質上一致。
在更進一步具體實施例中，採用選擇性含鍺材料沈積製程，以形成該閘極側含鍺部分，其中在選擇性含鍺材料沈積製程期間，在半導體表面上而未在介電質表面上沈積鍺或矽鍺合金。
在又進一步具體實施例中，該方法另外包含：直接沈積一金屬層於該第一矽部分及該閘極側含鍺部分上；及金屬化該第一矽部分及一由該閘極側含鍺部分及該第二矽部分組成的堆疊。
在還進一步具體實施例中，直接形成一包含一金屬矽化物的第一閘極電極於該第一閘極介電質上及直接形成一包含一金屬矽化物-鍺化物合金的第二閘極電極於該第二閘極介電質上。
在還又進一步具體實施例中，該第一閘極電極在與該第一閘極介電質之一介面處具有一成分為MSi及該第二閘極電極在與該第二閘極介電質之一介面處具有一成分為MGexSi1-x，其中x介於約0.05至約0.85，及M為一元素金屬或一具有一成分為AyB1-y的金屬合 金，其中y介於0至1，及A為一第一元素金屬及B為一第二元素金屬。
在又另一具體實施例中，該方法另外包含：形成一第一閘極間隔物於該第一矽部分上及一第二閘極間隔物於該第二矽部分上；及形成一第一源極區及一第一汲極區於該第一半導體部分中及一第二源極區及一第二汲極區於該第二半導體部分中。
在更又另一具體實施例中，在該圖案化之後，藉由該介電遮罩層覆蓋該第一源極區及該第一汲極區，及在該圖案化之後，暴露該第二源極區及該第二汲極區。
在還又另一具體實施例中，該方法另外包含：直接形成一閘極側含鍺部分於該第二矽部分上；直接形成一源極側含鍺部分於該第二源極區上；及直接形成一汲極側含鍺部分於該第二汲極區上，其中沈積鍺或一含鍺合金並不直接發生於該第一矽部分、該第一源極區、及該第一汲極區上。
在還又另一具體實施例中，該方法另外包含：直接形成一閘極介電層於該半導體基板上；直接形成一包含非晶矽或多晶矽的矽層於該閘極介電層上；直接形成一包含鍺原子濃度約25%或以上的含鍺 層於該矽層上；及圖案化該含鍺層及該矽層，其中由該矽層形成該第一矽部分及該第二矽部分，及其中形成一第一可棄式含鍺部分於該第一矽部分上及形成一第二可棄式含鍺部分於該第二矽部分上。
根據本發明之另一方面，提供一種半導體結構，其包含：一第一場效電晶體，具有一第一閘極介電質及一直接位在該第一閘極介電質上的第一閘極電極，其中該第一閘極電極包含一金屬矽化物及具有一第一厚度；及一第二場效電晶體，具有一第二閘極介電質及一直接位在該第二閘極介電質上的第二閘極電極，其中該第二閘極電極包含一金屬矽化物-鍺化物合金及具有一第二厚度，其中該第二厚度大於該第一厚度。
在一具體實施例中，該半導體結構另外包含：一源極側金屬矽化物部分，直接位在該第一場效電晶體的一源極區上及包含該金屬矽化物及具有一第三厚度；一汲極側金屬矽化物部分，直接位在該第一場效電晶體的一及極區上及包含該金屬矽化物及具有該第三厚度；一源極側金屬矽化物-鍺化物合金部分，直接位在該第二場效電晶體的一源極區上及包含該金屬矽化物-鍺化物合金及具有一第四厚度；及 一汲極側金屬矽化物-鍺化物合金部分，直接位在該第二場效電晶體的一汲極區上及包含該金屬矽化物-鍺化物合金及具有該第四厚度，其中該第四厚度大於該第三厚度。
在另一具體實施例中，該金屬矽化物及該金屬矽化物-鍺化物合金係自一形成一金屬單矽化物及一金屬單鍺化物的金屬衍生。例如，該金屬層可包含鎳、鉑、鈀、鈷、或其組合。
在更另一具體實施例中，該第二厚度與該第一厚度之比介於1.0至約1.30。該第二厚度與該第一厚度之比可介於約1.1至約1.30。
在又另一具體實施例中，該半導體結構另外包含：一第一閘極間隔物，橫向鄰接該第一閘極電極；一第二閘極間隔物，橫向鄰接該第二閘極電極；及一中段製程(MOL)介電層，縱向鄰接該第一閘極電極的一頂面、該第二閘極電極的一頂面、該第一閘極間隔物的內部側壁、及該第二閘極間隔物的內部側壁。
在還另一具體實施例中，該第一閘極電極在與該第一閘極介電質之一介面處具有一成分為MSi及該第二閘極電極在與該第二閘極介電質之一介面處具有一成分為MGexSi1-x，其中x介於約0.05至約0.85，及M為一元素金屬或一具有一成分為AyB1-y的金屬合金，其中 y介於0至1，及A為一第一元素金屬及B為一第二元素金屬。
該第二閘極電極可具有一縱向漸變成分，其中x隨著與該第二閘極介電質的距離增加。或者，x可遍及該第二閘極電極為實質上不變。
在還又另一具體實施例中，在該第一閘極電極內每單位面積之矽總量實質上相同於在該第二閘極電極內每單位面積之矽總量。
在進一步具體實施例中，該第一場效電晶體為一n型場效電晶體及該第二場效電晶體為一p型場效電晶體。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
如上述，本發明有關具有金屬矽化物電極及金屬矽化物-鍺化物合金電極的互補金氧半導體(CMOS)電晶體，及其製造方法，現將參考附圖加以詳細說明。注意，相似參考數字表示相似及對應元件。
參考圖1，根據本發明之示範性半導體結構包含半 導體基板8，其含有操作基板10、埋藏絕緣層20、及包括第一半導體部分30A、第二半導體部分30B、及淺溝渠隔離結構32的頂部半導體層。第一半導體部分30A及第二基板半導體部分30B包含半導體材料，其可選自(但不限於)：矽、鍺、矽-鍺合金、矽碳合金、矽-鍺-碳合金、砷化鎵、砷化銦、磷化銦、III-V化合物半導體材料、II-VI化合物半導體材料、有機半導體材料、及其他化合物半導體材料。例如，半導體材料可包含矽。本發明係針對第一及第二半導體部分(30A、30B)包含矽的情況加以說明，但在此亦明確考慮以下具體實施例：第一及第二半導體部分(30A、30B)包含另一半導體材料及包含該材料之金屬半導體合金及直接在第一及第二半導體部分(30A、30B)上的金屬。
較佳是，第一及第二半導體部分(30A、30B)之每一者為單結晶。半導體基板8可以是塊狀基板、絕緣體上半導體(SOI)基板、或以淺溝渠隔離結構32隔開第一半導體部分30A及第二半導體部分30B的混合基板。第一及/或第二半導體部分可具有內建應力，以提高電荷載子的遷移率。雖然本發明就絕緣體上半導體(SOI)基板加以說明，但在此亦明確考慮在塊狀基板或混合基板上實施本發明。
操作基板10可包含：半導體材料(諸如矽)、介電材料(諸如石英、玻璃、藍寶石等)、或金屬材料(諸如元素金屬或金屬合金)。埋藏絕緣層20包含絕綠材料，其 具有介電常數低於第一及第二半導體部分(30A、30B)中半導體材料的介電常數。埋藏絕緣層20可包含氧化矽或氮化矽。
第一半導體部分30A及/或第二半導體部分30B可摻雜以電摻雜物，諸如B、Ga、In、P、As、Sb、或其組合。在第一及第二半導體部分(30A、30B)都摻雜的情況下，第一及第二半導體部分(30A、30B)可具有相同或相反的摻雜類型。本發明說明假設第一半導體部分30A具有p型摻雜及第二半導體部分30B具有n型摻雜。然而，在此亦明確考慮以下具體實施例：第一半導體部分30A具有n型摻雜及第二半導體部分30B具有p型摻雜，或第一及第二半導體部分(30A、30B)中至少一個實質上為本質半導體。如果第一及第二半導體部分(30A、30B)被摻雜，則第一及/或第二半導體部分(30A、30B)的摻雜物濃度可介於約1.0x1014/cm3至約1.0x1019/cm3，及較佳是介於約1.0x1015/cm3至約1.0x1018/cm3，但在此亦明確考慮較低及較高的摻雜物濃度。
閘極介電層40L直接形成於第一半導體部分30A的頂面及第二半導體部分30B的頂面上。閘極介電層40L可包含基於氧化矽的介電層，諸如氧化矽(SiO2)、氮氧化矽(SiOxNy)、或其組合。SiOxNy的x值可介於0至約2，及SiOxNy的y值可介於0至約4/3。或者，閘極介電層40L可包含稱為「高k閘極介電材料」的介電 金屬氧化物材料。介電金屬氧化物材料的非限制性範例包括：氧化鉿(HfO2)、氧化鋯(ZrO2)、氧化鋁(Al2O3)、氧化鑭(La2O3)、氧化釔(Y2O3)、氧化鈦(TiO2)、鈦酸鍶(SrTiO3)、鋁酸鑭(LaAlO3)、氧化釔(Y2O3)、其矽酸鹽、其合金、及其非化學計量變體。閘極介電層40L可具有厚度介於約0.8nm至約20nm，及可具有等效氧化物厚度(EOT)介於約0.8nm至約10nm。
利用本技術中已知的方法，包括：低壓化學氣相沈積(LPCVD)、快速熱化學氣相沈積(RTCVD)、電漿加強化學氣相沈積(PECVD)、物理氣相沈積(PVD)等，在閘極介電層40L上形成矽層42L。矽層42L包含矽，且可含有或不含有電摻雜物，諸如B、Ga、In、P、As、Sb、或其組合。矽層42L可以是非晶、多晶、或微晶。矽層42L的厚度可介於約5nm至約40nm，且通常介於約10nm至約25nm，但在此亦明確考慮較薄及較厚的厚度。
利用本技術中已知的方法，包括以上各種化學氣相沈積(CVD)方法及物理氣相沈積(PVD)，在矽層42上形成含鍺層44L。含鍺層44L含有鍺原子濃度介於約25%至100%，及較佳是介於約50%至100%。含鍺層44L可以是非晶、多晶、或微晶。含鍺層44L的厚度可介於約1nm至約160nm，且通常介於約5nm至約100nm，但在此亦明確考慮較薄及較厚的厚度。
示範性半導體結構包含第一裝置區100及第二裝置區200。第一裝置區100含有第一半導體部分30A及在第一半導體部分30A內及在其上存在或形成的其他元件。第二裝置區200含有第二半導體部分30B及在第二半導體部分30B內及在其上存在或形成的其他元件。在本發明中，其後在第一裝置區100中形成n型金氧半導體場效電晶體(NMOSFET或NFET)，及其後在第二裝置區200中形成p型金氧半導體場效電晶體(PMOSFET或PFET)。
參考圖2，微影圖案化含鍺層44L、矽層42L、及閘極介電層40L，以在第一裝置區100中形成第一閘極介電質40A、第一矽部分42A、第一可棄式含鍺部分44A組成的第一堆疊，及在第二裝置區200中形成第二閘極介電質40B、第二矽部分42B、及第二可棄式含鍺部分44B組成的第二堆疊。例如，光阻(未顯示)可塗布於含鍺層44L的頂面上、經過曝光、及顯影，以用光阻的其餘部分形成微影圖案。其後利用異向性(anisotropic)蝕刻，諸如反應離子蝕刻，將圖案轉印至由含鍺層44L、矽層42L、及閘極介電層40L組成的堆疊。在蝕刻三個不同層(44L、42L、40L)期間，可視需要改變在異向性蝕刻處理步驟中的蝕刻化學。在蝕刻閘極介電層40L期間採用的蝕刻化學較佳是不會蝕刻第一及第二半導體部分(30A、30B)的半導體材料。每一部分(40A、40B、42A、42B、44A、或44B)的高度實質上相同於從中形成該部分之層(40L、42L、或44L)的厚度。第一可棄式 含鍺部分44A及第二可棄式含鍺部分44B因在後續處理步驟中移除而為「可棄式」。
參考圖3，在示範性半導體結構中形成源極及汲極區及閘極間隔物。明確地說，在第一遮罩離子植入步驟中，用第一植入遮罩(未顯示)遮罩第二裝置區200，及第一閘極介電質40A、第一矽部分42A、及第一可棄式含鍺部分44A的第一堆疊用作植入遮罩，將n型摻雜物植入第一半導體部分30A具有p型摻雜的部分。可以在形成第一閘極間隔物52之前及在之後，採用多於一個遮罩離子植入步驟，以形成鄰接第一閘極介電質40A的源極及汲極延伸部分(未另外標示)及鄰接埋藏絕緣部分20的深源極及汲極部分(未另外標示)，用於加強將形成之NMOSFET的效能。第一半導體部分30A的一個植入部分構成具有n型摻雜的第一源極區36A。第一半導體部分30A的另一植入部分構成具有n型摻雜的第一汲極部分38A。第一源極部分36A及第一汲極部分38A的摻雜物濃度可介於約1.0x1019/cm3至約1.0x1021/cm3，及較佳是介於約1.0x1020/cm3至約5.0x1020/cm3，但在此亦明確考慮較低及較高的摻雜物濃度。第一半導體部分30A在第一源極區36A及第一汲極區38A之間的未植入部分構成具有p型摻雜的第一主體區34A。
同樣地，在第二遮罩離子植入步驟中，用第二植入遮罩(未顯示)遮罩第一裝置區100，及第二閘極介電質 40B、第二矽部分42B、及第二可棄式含鍺部分44B的第二堆疊用作植入遮罩，將p型摻雜物植入第二半導體部分30B具有n型摻雜的部分。可以在形成第二閘極間隔物52'之前及在之後，採用多於一個遮罩離子植入步驟，以形成鄰接第二閘極介電質40B的源極及汲極延伸部分(未另外標示)及鄰接埋藏絕緣部分20的深源極及汲極部分(未另外標示)，用於加強將形成之PMOSFET的效能。第二半導體部分30B的一個植入部分構成具有p型摻雜的第二源極區36B。第二半導體部分30B的另一植入部分構成具有p型摻雜的第二汲極部分38B。第二源極部分36B及第二汲極部分38B的摻雜物濃度可介於約1.0x1019/cm3至約1.0x1021/cm3，及較佳是介於約1.0x1020/cm3至約5.0x1020/cm3，但在此亦明確考慮較低及較高的摻雜物濃度。第二半導體部分30B在第二源極區36B及第二汲極區38B之間的未植入部分構成具有n型摻雜的第二主體區34B。
利用介電材料層(未顯示)的保形沈積(conformal deposition)及接著進行異向性蝕刻，形成第一閘極間隔物52及第二閘極間隔物52'。第一閘極間隔物52及第二閘極間隔物52'通常包含相同材料，如氣化矽、氮氣化物矽、氮化矽、或其組合。在鄰接半導體基板8的基部所測量之第一及第二閘極間隔物(52、52')的橫向厚度可由在第一或第二閘極介電質(40A或40B)的邊緣及其後直接形成於不同源極及汲極區(36A、38A、36B、或38B)之金屬半導體合金部分的邊緣之間的所要偏移來 決定。在一組用以形成不同源極及汲極延伸區(未另外顯示)的遮罩離子植入步驟及另一組用以形成可能接觸或可能不接觸埋藏介電層20之頂面的不同深源極區及深汲極區(未另外顯示)的遮罩離子植入步驟之間，形成第一及第二閘極間隔物(52、52')。
第一閘極間隔物52在第一矽部分42A及第一可棄式含鍺部分44A之間的介面上方延伸。同樣地，第二閘極間隔物52'在第二矽部分42B及第二可棄式含鍺部分44B之間的介面上方延伸。因此，第一閘極間隔物52的內部側壁橫向鄰接第一可棄式含鍺部分44A及第二閘極間隔物52'的內部側壁橫向鄰接第二可棄式含鍺部分44B。第一閘極間隔物52及第二閘極間隔物52'可具有實質上相同的高度，且可向上延伸到達第一或第二可棄式含鍺部分(44A或44B)的頂面。
參考圖4，移除第一及第二可棄式含鍺部分(44A、44B)而不移除第一及第二矽部分(42A、42B)、第一及第二閘極間隔物(52、52')、淺溝渠隔離結構32及半導體基板8中的不同源極及汲極區(36A、38A、36B、38B)。可以採用乾式蝕刻或濕式蝕刻。約25%或更高之相對高的鍺原子濃度使得該第一及第二可棄式含鍺部分(44A、44B)可蝕刻，而不蝕刻包含鍺或具有鍺原子濃度小於25%(及較佳是小於1%)之示範性半導體結構的其餘暴露表面。針對此化學性質可以採用的示範性蝕刻化學是H2O：H2O2：HF比例40：1：1的混合物，其蝕刻含鍺 材料而不蝕刻不含有鍺的材料。可以採用任何其他移除鍺或含鍺化合物而不移除不含鍺或鍺濃度低(通常低於5%)之化合物的蝕刻化學。在選擇性蝕刻結束時，移除第一矽部分42A的頂面及第二矽部分42B的頂面。
參考圖5，在第一及第二矽部分(42A、42B)、第一及第二閘極間隔物(52、52')、在半導體基板8中的淺溝渠隔離結構32及不同源極及汲極區(36A、38A、36B、38B)上形成介電遮罩層60。介電遮罩層60包含介電氧化物或介電氮化物。例如，介電遮罩層60可包含氧化矽。可以利用電漿加強化學氣相沈積(PECVD)、低壓化學氣相沈積(LPCVD)、快速熱化學氣相沈積(RTCVD)、高密度電漿化學氣相沈積(HDPCVD)、或其他已知的沈積技術，形成介電遮罩層60。較佳是，形成介電遮罩層60所採用的沈積製程是保形的。介電遮罩層60的厚度可介於約5nm至約100nm，及較佳是介於約10nm至50nm，但在此亦考慮較薄及較厚的厚度。
執行活化退火以活化此時出現在第一源極及汲極區(36A、38A)及第二源極及汲極區(36B、38B)中的摻雜物。佔用間隙位置的摻雜物原子移至取代位置，以「活化」摻雜物，即，使摻雜物原子能夠當作提供電洞作為能帶結構之電荷載子的受體離子，或作為提供電子作為電荷載子的施體離子。還有，在活化退火期間，加熱在第一源極及汲極區(36A、38A)及第二源極及汲極區(36B、38B)中的任何結構損壞。可視需要設定活化退火 的溫度及持續時間，以防止對第一及第二閘極介電質(40A、40B)的任何成分造成損壞。對於基於氧化矽的閘極介電質，可以採用高達1,150℃的溫度，而對於包含高k閘極介電材料的閘極介電質，可以採用較低的溫度。用於包含高k閘極介電材料之閘極電極的典型退火溫度介於約800℃至約1,050℃，及通常介於約850℃至約1,000℃。
參考圖6，將光阻67塗布於介電遮罩層60及使其微影圖案化以覆蓋第一裝置區100，同時暴露第二裝置區200。利用乾式蝕刻或濕式蝕刻的蝕刻，移除介電遮罩層60的暴露部分。蝕刻可以是異向性蝕刻或實質上等向性(isotropic)蝕刻，較佳是，蝕刻不會蝕刻第二矽部分42B。較佳是，蝕刻也不會移除第二源極區36B及第二汲極區38B。在暴露第二矽部分42B、第二源極部分36B、及第二汲極部分38B之後，可以如利用灰化移除光阻67。可以視需要執行合適的表面清洗。
參考圖7，利用不沈積於介電質表面的沈積製程，在暴露的半導體表面上形成含鍺部分。使至少一個為鍺沈積之前驅物的反應物流進含有或沒有另一半導體材料之另一反應物的化學氣相沈積(CVD)反應器。例如，可將GeH4、Ge2H6、或另一鍺前驅氣體提供至不含半導體材料之任何其他反應物的CVD反應器中，以形成為具有鍺濃度100%之含鍺部分的鍺部分。或者，可將GeH4、Ge2H6、或另一鍺前驅氣體提供至CVD反應器 中，反應器中含有半導體材料的另一反應物，諸如SiH4、SiH2Cl2、SiHCl3、SiCl4、Si2H6等，以形成具有鍺濃度低於100%及含有矽或另一半導體材料的含鍺部分。
明確地說，直接在第二矽部分42B上形成閘極側含鍺部分62，直接在第二源極區36B上形成源極側含鍺部分66，及直接在第二汲極區上形成汲極側含鍺部分68。閘極側含鍺部分62、源極側含鍺部分66、及汲極側含鍺部分68包含鍺或矽鍺合金。較佳是，閘極側含鍺部分62、源極側含鍺部分66、及汲極側含鍺部分68中的鍺原子濃度介於約5%至100%，較佳是介於約25%至100%，及更佳是介於約50%至100%。遍及且橫跨沈積之閘極側含鍺部分62、源極側含鍺部分66、及汲極側含鍺部分68的鍺原子濃度可實質上一致。
不同含鍺部分(62、66、68)的沈積製程為選擇性沈積製程，致使在選擇性含鍺材料沈積製程期間，使鍺或含鍺合金(諸如矽鍺合金)沈積於半導體表面上，而非沈積在介電質表面上。明確地說，沒有任何含鍺材料沈積在介電遮罩層60、淺溝渠隔離結構32、或第二閘極間隔物52'上。由於介電遮罩層60覆蓋第一矽部分42A、第一源極區36A、及第一汲極區38A，含鍺(即，鍺或含鍺合金)材料的沈積不會發生在這些表面上。
通常，由於在源極側含鍺部分66及汲極側含鍺部 分68內的鍺濃度約5%或更高，在第二源極區36B及源極側含鍺部分66之間、及在第二汲極區38B及汲極側含鍺部分68之間有明顯的晶格失配，尤其如果第二源極區36b及第二汲極區38B包含矽的話。因此，所有閘極側含鍺部分62、源極側含鍺部分66、及汲極側含鍺部分68均形成為非晶或多晶，即，在第二源極區36B及源極側含鍺部分66之間或在第二汲極區38B及汲極側含鍺部分68之間沒有磊晶對準。
閘極側含鍺部分62、源極側含鍺部分66、及汲極側含鍺部分68之每一者具有厚度介於約1nm至90nm。源極側含鍺部分66的厚度及汲極側含鍺部分68的厚度實質上相同，因為第二源極區36B及第二汲極區38B具有實質上相同的摻雜物濃度。根據沈積製程的性質而定，閘極側含鍺部分62的厚度可以是實質上相同於或不同於源極側含鍺部分66的厚度。
參考圖8，利用濕式蝕刻或乾式蝕刻的蝕刻，移除介電遮罩層60而不移除閘極側含鍺部分62、源極側含鍺部分66、汲極側含鍺部分68、第一源極及汲極區(36A、38A)、第一矽部分42A、及第一及第二閘極間隔物(52、52')。蝕刻可以是異向性，或較佳是，實質上是等向性。例如，如果介電遮罩層60包含氧化矽，則蝕刻可以是使用氫氟酸(HF)的濕式蝕刻。
參考圖9，在示範性半導體結構頂側上的暴露表面 上沈積金屬層70。金屬層70通常在整個半導體基板8上為連續的。金屬層70直接接觸第一矽部分42A、第一源極及汲極區(36A、38A)、閘極側含鍺部分62、及第二源極及汲極區(36B、38B)。在金屬層70在源極側含鍺部分66的邊緣及汲極側含鍺部分68的另一邊緣(未顯示)中形成梯級。
較佳是，金屬層70包含形成金屬單矽化物及金屬單鍺化物的金屬。金屬層70之非限制的示範性材料包括鎳、鉑、鈀、鈷或其組合。可利用物理氣相沈積(PVD)、化學氣相沈積(CVD)、或原子層沈積(ALD)形成金屬層70。可以保形或非保形的方式沈積金屬層70。較佳是，金屬沈積實質上是保形的。
在金屬化退火期間，藉由與金屬層70中的金屬發生反應，使直接接觸金屬層70的不同半導體部分金屬化。在介於約350℃至約550℃的溫度下，利用退火進行金屬化，其通常在不含氧的氣體大氣(如，He、Ar、N2、或組成氣體)中執行。較佳是，在介於約400℃至約500℃的溫度下執行退火。可以採用固定溫度或不同調升溫度的持續加熱。可以執行退火持續介於約1秒至約60秒及較佳是介於約1秒至約30秒的時間週期。可以利用溫度介於約400℃至約750℃的額外退火，進一步進行金屬化。較佳是，在介於約500℃至約700℃的溫度下執行額外退火。採用不同溫度之多次退火之多段式退火製程的一個優點是形成電阻率比金屬矽化物或 金屬鍺化物之其他相低的金屬單矽化物相及金屬單鍺化物相。在金屬化製程之後，利用可以是濕式蝕刻的蝕刻，移除金屬層70未發生反應的部分(出現在介電質表面之上，諸如第一及閘極間隔物(52、52')及淺溝渠隔離結構32上)，而不移除不同的金屬半導體合金部分。典型用於此濕式蝕刻的蝕刻劑採用王水。
參考圖10，顯示以金屬化製程形成的不同金屬半導體合金部分，其包括第一閘極電極72、第二閘極電極82、源極側金屬矽化物部分76、汲極側金屬矽化物部分78、源極側金屬矽化物-鍺化物合金部分86、及汲極側金屬矽化物-鍺化物合金部分88。利用金屬層70藉由完全矽化第一矽部分42A，形成第一閘極電極72，即，金屬化製程觸及第一矽部分42A在第一矽部分42A及第一閘極介電質40A間之介面處的材料。第一閘極電極72因而包含金屬矽化物，且較佳是在閘極介電質介面處(即，與第一閘極介電質40A的介面)的金屬單矽化物。在此將第一閘極電極72的厚度稱為第一厚度t1。利用金屬層70藉由完全金屬化閘極側含鍺部分62及第二矽部分42B，形成第二閘極電極72，即，金屬化製程進行通過閘極側含鍺部分62的底面及觸及第二矽部分42B在第二矽部分42B及第二閘極介電質40B間之介面處的材料。第二閘極電極82較佳是包含在閘極介電質介面(即與第二閘極介電質40B的介面)之金屬單矽化物及金屬單鍺化物的合金。在此將第二閘極電極82的厚度稱為第二厚度t2。由於由第二裝置區200中受金屬 化之閘極側含鍺部分62所提供的額外半導體材料，第二厚度t2大於第一厚度。
源極側金屬矽化物部分76直接在n型金氧半導體場效電晶體(NMOSFET)的第一源極區36A上形成且包含金屬矽化物。汲極側金屬矽化物部分78直接在n型金氧半導體場效電晶體的第一汲極區36B上形成且包含金屬矽化物。源極側金屬矽化物部分76及汲極側金屬矽化物部分78具有相同的厚度，在此稱為第三厚度t3。
源極側金屬矽化物-鍺化物合金部分86直接在p型金氧半導體場效電晶體(PMOSFET)的第二源極區36B上形成且包含金屬矽化物-鍺化物合金。汲極側金屬矽化物-鍺化物合金部分88直接在p型金氧半導體場效電晶體的第二汲極區38B上形成且包含金屬矽化物-鍺化物合金。源極側金屬矽化物-鍺化物合金部分86及汲極側金屬矽化物-鍺化物合金部分88具有相同的厚度，在此稱為第四厚度t4。第四厚度t4大於第三厚度t3，因為源極側含鍺部分66及汲極側含鍺部分68提供比矽更容易金屬化之金屬化的額外材料。
較佳是，第一閘極電極72在與第一閘極介電質40A的介面處具有MSi的成分，及第二閘極電極82在與第二閘極介電質40B的介面處具有MGexSi1-x的成分，其中x介於約0.05至約0.85。M是具有AyB1-y之成分的 元素金屬或金屬合金，其中y介於0至1，A是第一元素金屬及B是第二元素金屬。通常，具有接近價帶隙邊緣之功函數的閘極電極材料對於加強PMOSFET的效能為較佳。在此例中，x較佳是介於約0.25至約0.85，及更佳是介於約0.50至約0.85。由於第二矽部分40B的有限厚度，而定出約0.85的上限。
第二厚度t2與第一厚度t1之比介於1.0至約1.30，較佳是介於約1.1至約1.30。第二閘極電極82可具有縱向漸變成分，其中x值隨著與第二閘極介電質40B的距離而增加。在第二閘極電極82內的金屬矽化物及金屬鍺化物因在金屬化退火期間的熱處理有限而混合不足時會發生此情形。或者，x值可以遍及第二閘極電極82為實質上不變，在第二閘極電極82內的金屬矽化物及金屬鍺化物因在金屬化退火期間的熱處理足夠而充分混合使第二閘極電極82變均勻時會發生此情形。
在金屬化之前，即，在形成第一閘極電極72及第二閘極電極82之前，第一矽部分42A及第二矽部分42B的厚度必須相同。如果閘極側含鍺部分62為鍺或不包含矽的另一半導體合金，則第二矽部分42B是第二閘極電極82僅有的矽來源。由於第一矽部分42A及第二矽部分42B的厚度相同及閘極側含鍺部分62不含有任何矽，在金屬化退火之前，在第一矽部分42A及由第二矽部分42B與含鍺部分62所組成的堆疊之間，每單位面積的矽含量相同。在金屬化退火之後形成的第一閘極 電極72及第二閘極電極82每單位面積具有相同的矽總量，即，在第一閘極電極72內每單位面積的矽總量實質上相同於在第二閘極電極82內每單位面積的矽總量。由於第二厚度t2大於第一厚度t1，第一閘極電極72每單位體積的矽含量大於第二閘極電極82每單位體積的矽含量。如果第一閘極電極72及第二閘極電極82分別為均質，第一閘極電極72每單位體積的矽含量與第二閘極電極82每單位體積的矽含量之比相同於第二厚度t2與第一厚度t1之比。
中段製程(MOL)介電層90可以包括或不包括反應離子蝕刻(RIE)障壁層(未顯示)，係沈積於第一閘極電極72、第二閘極電極82、第一及第二閘極間隔物(52、52')、淺溝渠隔離結構32、源極側金屬矽化物部分76、汲極側金屬矽化物部分78、源極側金屬矽化物-鍺化物合金部分86、及汲極側金屬矽化物-鍺化物合金部分88之上。MOL介電層90可包含例如CVD氧化物，諸如未摻雜矽酸鹽玻璃(USG)、硼矽酸鹽玻璃(BSG)、磷矽酸鹽(PSG)、氟矽酸鹽玻璃(FSG)、硼磷矽酸鹽玻璃(BPSG)、或其組合。或者，MOL介電層90可包含低k介電材料，其介電常數低於3.9(氧化矽的介電常數)，及較佳是低於約2.5。示範性低k介電材料包括有機矽酸鹽玻璃(OSG)及SiLKTM。MOL介電層90縱向鄰接第一閘極電極72的頂面、第二閘極電極82的頂面、第一閘極間隔物52的內部側壁、及第二閘極間隔物52'的內部側壁。
通常，不同的接觸介層孔(未顯示)係形成於MOL介電層90中且以金屬填充以形成不同的接觸介層(未顯示)。其後形成第一層級金屬布線(未顯示)後，接著另外形成額外後段製程(BEOL)結構(未顯示)。
因此，示範性半導體結構包含：n型金氧半導體場效電晶體，具有第一閘極介電質40A及直接位在第一閘極介電質40A上的第一閘極電極72，其中第一閘極電極72包含金屬矽化物及具有第一厚度t1；及p型金氧半導體場效電晶體，具有第二閘極介電質40B及直接位在第二閘極介電質40B上的第二閘極電極82，其中第二閘極電極82包含金屬矽化物-鍺化物合金及具有第二厚度t2，其中第二厚度t2大於第一厚度t1。
雖然已針對特定具體實施例說明本發明，但熟習本技術者從上述說明應明白可進行許多替代、修改、及變化。因此，本發明旨在涵蓋所有此類落在本發明及以下申請專利範圍之範疇及精神的替代、修改、及變化。
8‧‧‧半導體基板
10‧‧‧操作基板
20‧‧‧埋藏絕緣層
30A‧‧‧第一半導體部分
30B‧‧‧第二半導體部分
32‧‧‧淺溝渠隔離結構
34A‧‧‧第一主體區
34B‧‧‧第二主體區
36A‧‧‧第一源極區
36B‧‧‧第二源極區
38A‧‧‧第一汲極部分
38B‧‧‧第二汲極部分
40A‧‧‧第一閘極介電質
40B‧‧‧第二閘極介電質
40L‧‧‧閘極介電層
42A‧‧‧第一矽部分
42B‧‧‧第二矽部分
42L‧‧‧矽層
44A‧‧‧第一可棄式含鍺部分
44B‧‧‧第二可棄式含鍺部分
44L‧‧‧含鍺層
52‧‧‧第一閘極間隔物
52'‧‧‧第二閘極間隔物
60‧‧‧介電遮罩層
62‧‧‧閘極側含鍺部分
66‧‧‧源極側含鍺部分
67‧‧‧光阻
68‧‧‧汲極側含鍺部分
70‧‧‧金屬層
72‧‧‧第一閘極電極
76‧‧‧源極側金屬矽化物部分
78‧‧‧汲極側金屬矽化物部分
82‧‧‧第二閘極電極
86‧‧‧源極側金屬矽化物-鍺化物合金部分
88‧‧‧汲極側金屬矽化物-鍺化物合金部分
90‧‧‧中段製程(MOL)介電層
100‧‧‧第一裝置區
200‧‧‧第二裝置區
t1‧‧‧第一厚度
t2‧‧‧第二厚度
t3‧‧‧第三厚度
t4‧‧‧第四厚度
圖1-10為根據本發明之示範性半導體結構的連續垂直截面圖。
8‧‧‧半導體基板
10‧‧‧操作基板
20‧‧‧埋藏絕緣層
32‧‧‧淺溝渠隔離結構
34A‧‧‧第一主體區
34B‧‧‧第二主體區
36A‧‧‧第一源極區
36B‧‧‧第二源極區
38A‧‧‧第一汲極部分
38B‧‧‧第二汲極部分
40A‧‧‧第一閘極介電質
40B‧‧‧第二閘極介電質
52‧‧‧第一閘極間隔物
52'‧‧‧第二閘極間隔物
72‧‧‧第一閘極電極
76‧‧‧源極側金屬矽化物部分
78‧‧‧汲極側金屬矽化物部分
82‧‧‧第二閘極電極
86‧‧‧源極側金屬矽化物-鍺化物合金部分
88‧‧‧汲極側金屬矽化物-鍺化物合金部分
90‧‧‧中段製程(MOL)介電層
100‧‧‧第一裝置區
200‧‧‧第二裝置區
t1‧‧‧第一厚度
t2‧‧‧第二厚度
t3‧‧‧第三厚度
t4‧‧‧第四厚度

Claims (24)

  1. 一種形成一半導體結構之方法，其包含：形成一第一閘極介電質於一半導體基板的一第一半導體部分上及一第二閘極介電質於該半導體基板的一第二半導體部分上；形成一第一矽部分於該第一閘極介電質上及一第二矽部分於該第二閘極介電質上；形成一介電遮罩層於該第一矽部分上；形成一閘極側含鍺部分於該第二矽部分上，且該介電遮罩層覆蓋該第一矽部分並在該閘極側含鍺部分形成期間防止任何鍺形成在該第一矽部分上；及直接形成一包含一金屬矽化物的第一閘極電極於該第一閘極介電質上及直接形成一包含一金屬矽化物-鍺化物合金的第二閘極電極於該第二閘極介電質上。
  2. 如請求項1之方法，另外包含在該形成該閘極側含鍺部分之前，形成一第一可棄式含鍺部分於該第一矽部分上及一第二可棄式含鍺部分於該第二矽部分上，其中該第一及第二可棄式含鍺部分包含鍺原子濃度介於約25%至100%。
  3. 如請求項2之方法，其中該第一及第二可棄式含鍺部分包含具有一相同鍺濃度的鍺或一矽鍺合金。
  4. 如請求項2之方法，另外包含形成一第一閘極間隔物 於該第一矽部分及該第一可棄式含鍺部分的側壁上及一第二閘極間隔物於該第二矽部分及該第二可棄式含鍺部分的側壁上。
  5. 如請求項1之方法，另外包含：直接形成一閘極介電層於該半導體基板上；直接形成一包含非晶矽或多晶矽的矽層於該閘極介電層上；直接形成一包含鍺原子濃度約25%或以上的含鍺層於該矽層上；及圖案化該含鍺層及該矽層，其中由該矽層形成該第一矽部分及該第二矽部分，及其中形成一第一可棄式含鍺部分於該第一矽部分上及形成一第二可棄式含鍺部分於該第二矽部分上。
  6. 一種形成一半導體結構之方法，其包含：形成一第一閘極介電質於一半導體基板的一第一半導體部分上及一第二閘極介電質於該半導體基板的一第二半導體部分上；形成一第一矽部分於該第一閘極介電質上及一第二矽部分於該第二閘極介電質上；形成一第一可棄式含鍺部分於該第一矽部分上及一第二可棄式含鍺部分於該第二矽部分上；移除該第一及第二可棄式含鍺部分而不移除該第一及第二矽部分；形成一閘極側含鍺部分於該第二矽部分上，且沒有鍺 沈積在該第一矽部分上；以及直接形成一包含一金屬矽化物的第一閘極電極於該第一閘極介電質上及直接形成一包含一金屬矽化物-鍺化物合金的第二閘極電極於該第二閘極介電質上。
  7. 如請求項6之方法，其中在該形成該閘極側含鍺部分之前，形成該第一可棄式含鍺部分與該第二可棄式含鍺部分，其中該第一及第二可棄式含鍺部分包含鍺原子濃度介於約25%至100%。
  8. 如請求項6之方法，另外包含在該移除該第一及第二可棄式含鍺部分之後，直接形成一介電遮罩層於該第一及第二矽部分上。
  9. 如請求項8之方法，另外包含圖案化該介電遮罩層，其中在該圖案化之後，藉由該介電遮罩層覆蓋該第一矽部分，及其中在該圖案化之後，暴露該第二矽部分。
  10. 如請求項9之方法，其中該閘極側含鍺部分包含鍺或一矽鍺合金。
  11. 如請求項10之方法，其中採用一選擇性含鍺材料沈積製程以形成該閘極側含鍺部分，其中在該選擇性含鍺材料沈積製程期間，鍺或該矽鍺合金係沈積於半導體表面上而非沈積於介電質表面上。
  12. 如請求項10之方法，另外包含：直接沈積一金屬層於該第一矽部分及該閘極側含鍺部分上；及金屬化該第一矽部分及一由該閘極側含鍺部分及該第二矽部分組成的堆疊。
  13. 如請求項12之方法，其中利用一退火以一介於約350℃至約550℃的溫度進行該金屬化。
  14. 如請求項12之方法，其中該第一閘極電極在與該第一閘極介電質之一介面處具有一成分為MSi及該第二閘極電極在與該第二閘極介電質之一介面處具有一成分為MGexSi1-x，其中x介於約0.05至約0.85，及M為一元素金屬或一具有一成分為AyB1-y的金屬合金，其中y介於0至1，及A為一第一元素金屬及B為一第二元素金屬。
  15. 如請求項9之方法，另外在該形成該第一可棄式含鍺部分於該第一矽部分及該第二可棄式含鍺部分於該第二矽部分之後，進一步包含：形成一第一閘極間隔物於該第一矽部分的側壁上及一第二閘極間隔物於該第二矽部分的側壁上；及形成一第一源極區及一第一汲極區於該第一半導體部分中及一第二源極區及一第二汲極區於該第二半導體部分中。
  16. 如請求項15之方法，其中該第一源極區及該第一汲極區在該圖案化之後藉由該介電遮罩層覆蓋，及其中該第二源極區及該第二汲極區在該圖案化之後被暴露。
  17. 如請求項16之方法，其另外包含：直接形成一閘極側含鍺部分於該第二矽部分上；直接形成一源極側含鍺部分於該第二源極區上；及直接形成一汲極側含鍺部分於該第二汲極區上，其中沈積鍺或一含鍺合金並不直接發生於該第一矽部分、該第一源極區、及該第一汲極區上。
  18. 一種半導體結構，其包含：一第一場效電晶體，具有一第一閘極介電質及一直接位在該第一閘極介電質上的第一閘極電極，其中該第一閘極電極包含一金屬矽化物及具有一第一厚度；及一第二場效電晶體，具有一第二閘極介電質及一直接位在該第二閘極介電質上的第二閘極電極，其中該第二閘極電極包含一金屬矽化物-鍺化物合金及具有一第二厚度，其中該第二厚度大於該第一厚度，且其中在該第一閘極電極內每單位面積之矽總量實質上相同於在該第二閘極電極內每單位面積之矽總量。
  19. 如請求項18之半導體結構，另外包含：一源極側金屬矽化物部分，直接位在該第一場效電晶 體的一源極區上及包含該金屬矽化物及具有一第三厚度；一汲極側金屬矽化物部分，直接位在該第一場效電晶體的一汲極區上及包含該金屬矽化物及具有該第三厚度；一源極側金屬矽化物-鍺化物合金部分，直接位在該第二場效電晶體的一源極區上及包含該金屬矽化物-鍺化物合金及具有一第四厚度；及一汲極側金屬矽化物-鍺化物合金部分，直接位在該第二場效電晶體的一汲極區上及包含該金屬矽化物-鍺化物合金及具有該第四厚度，其中該第四厚度大於該第三厚度。
  20. 如請求項19之半導體結構，其中該金屬矽化物及該金屬矽化物-鍺化物合金係衍生自一形成一金屬單矽化物及一金屬單鍺化物的金屬。
  21. 如請求項19之半導體結構，其中該第二厚度與該第一厚度之比介於1.0至約1.30之間，而不包含1.0之比。
  22. 如請求項18之半導體結構，另外包含：一第一閘極間隔物，橫向鄰接該第一閘極電極；一第二閘極間隔物，橫向鄰接該第二閘極電極；及一中段製程(MOL)介電層，縱向鄰接該第一閘極電極的一頂面、該第二閘極電極的一頂面、該第一閘極間隔物的內部側壁、及該第二閘極間隔物的內部側壁。
  23. 如請求項18之半導體結構，其中該第一閘極電極在與 該第一閘極介電質之一介面處具有一成分為MSi，及該第二閘極電極在與該第二閘極介電質之一介面處具有一成分為MGexSi1-x，其中x介於約0.05至約0.85，及M為一元素金屬或一具有一成分為AyB1-y的金屬合金，其中y介於0至1，及A為一第一元素金屬及B為一第二元素金屬。
  24. 如請求項18之半導體結構，其中該第一場效電晶體為一n型場效電晶體，而該第二場效電晶體為一p型場效電晶體。
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