FR2888985A1 - Procede de siliciuration d'un transistor nmos et circuit integre correspondant - Google Patents
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Abstract
L'invention porte sur un circuit intégré pourvu d'un transistor NMOS (1) comprenant du siliciure de métal (3) sur la région de source (S), drain (D) et grille (G) ainsi que sur au moins une portion des zones d'extension de source (Sext) et drain (Dext), la portion de siliciure de métal (5) située sur les zones d'extension de source (Sext) et drain (Dext) étant plus fine que la portion (4) située sur la région de source (S) et de drain (D), ainsi que sur un procédé de siliciuration.
Description
Procédé de siliciuration d'un transistor NMOS et circuit intégré
correspondant
L'invention concerne les circuits intégrés et la siliciuration de transistor NMOS.
Les siliciures métalliques, formés par le procédé Self Aligned Salicided, sont situés dans les régions de source drain et sur la grille des transistors CMOS. Dans le procédé standard, ils sont classiquement utilisés pour favoriser la prise de contact métallique d'interconnexion et surtout réduire les résistances d'accès. Par ailleurs les profondeurs de jonction diminuant sans cesse, il faut diminuer les épaisseurs de siliciures pour éviter les courants de fuites.
La couche de siliciure génère par ailleurs une contrainte en tension dans le canal de conduction, et modifie ainsi les performances du transistor, principalement le courant de drain Ion lorsque le transistor est passant. Cette contrainte en tension augmente le Ion dans les transistors NMOS, mais diminue le Ion des transistors PMOS. Ainsi, toute amélioration dans un sens pour un type de transistor se fait au détriment de l'autre type de transistor.
Pour un siliciure donné, l'amplitude de la contrainte apportée par les siliciures est fonction de la taille des espaceurs et de l'épaisseur de la couche de siliciure. Le choix de l'épaisseur de la couche de siliciure à former se fait de manière à obtenir une résistance d'accès acceptable, tout en limitant le courant de fuite au niveau des régions source et drain. Ainsi, lorsqu'on réalise une fine couche de siliciure dans les zones actives, le courant de fuite est faible, mais la résistance d'accès est importante et la contrainte dans le canal faible. Lorsqu'une couche épaisse de siliciure est formée dans les zones actives, la résistance d'accès est faible, la contrainte est importante, mais le courant de fuite est important.
La réalisation des zones de siliciure de métal doit donc prendre en compte plusieurs paramètres divergents.
De plus, l'utilisation de ces siliciures présente un autre inconvénient. Il n'est pas possible de contrôler le front de la transformation des phases siliciure/silicium au cours du recuit de siliciuration. En effet, il est très difficile de contrôler la diffusion du métal au sein du silicium, comme par exemple sa vitesse de diffusion, l'espèce diffusante ou encore la localisation du siliciure, le siliciure pouvant diffuser sous l'espaceur ou sous la grille. Il est donc très difficile de connaître la structure/architecture exacte de la couche de siliciure formé . Ainsi, l'invention vise notamment à réduire la résistance d'accès entre la sortie du canal et la zone active, à réduire le courant de fuite et à permettre un meilleur contrôle de la diffusion du front de transformation siliciure/silicium et aussi d'augmenter localement la contrainte dans le canal ce qui est bénéfique pour le NMOS.
Selon un aspect de l'invention, il est proposé un circuit intégré comprenant au moins un transistor NMOS comportant du siliciure de métal sur les régions de source, drain et grille, ainsi que sur au moins une portion des zones d'extension de source et drain, la portion de siliciure de métal située sur les zones d'extension de source et drain étant plus fine que la portion située sur la région de source et drain.
Selon un mode de réalisation préféré, le siliciure de métal est du siliciure de nickel.
De préférence, l'épaisseur de la couche de siliciure de métal se situant sur les zones d'extension de source et drain est comprise entre 5et15nm L'invention porte également, selon un autre aspect, sur un procédé de formation de siliciure de métal sur un transistor NMOS comprenant: -une première phase de siliciuration des régions de source, drain et grille produisant un premier siliciure de métal, - une seconde phase de siliciuration sur au moins une partie desdites zones d'extension de source et drain produisant un second siliciure plus fin que le premier.
2888985 3 Selon un mode de mise en oeuvre, la seconde phase de siliciuration comprend les étapes suivantes: - passivation du premier siliciure de métal, - gravure partielle des espaceurs, - dépôt d'une couche de métal plus fine que celle déposée pour former le premier siliciure de métal, puis - au moins un recuit de siliciuration.
Selon un mode de mise en oeuvre préféré, le procédé comprend étape de nettoyage de la portion découverte par gravure préalablement au dépôt de la couche de métal.
D'autres avantages et caractéristiques de l'invention apparaîtront à l'examen de la description détaillée d'un mode de mise en oeuvre, nullement limitatif, et des dessins annexés sur lesquels les figures 1 à 4 illustrent d'une façon très schématique les principales étapes d'un mode de mise en oeuvre du procédé selon l'invention aboutissant à un mode de réalisation d'un circuit intégré selon l'invention.
Lors de la fabrication simultanée des transistors NMOS et PMOS, les transistors PMOS sont masqués avant d'effectuer la siliciuration des transistors NMOS d'un circuit intégré selon l'invention.
La figure 1 représente un transistor NMOS 1 comprenant au sein d'un substrat 2 en silicium, une région de source S, une zone d'extension de source Sext, une région de drain D, une zone d'extension de drain Dext, une grille G en polysilicium, un oxyde de grille 0G et des espaceurs E situés de part et d'autre de la grille G. Le transistor 1 a déjà subi une première phase de siliciuration classique et comprend une couche de siliciure de métal 3 sur la source S, la grille G et le drain D. Classiquement, l'épaisseur de la couche de siliciuration est comprise entre 15 et 25 nm.
Les siliciures de métal selon l'invention sont ceux classiquement utilisés, comme par exemple NiSi, TiSi2, CoSi2, Ni(Pt)Si, NiSiGe. De préférence, le siliciure de nickel est utilisé car il 2888985 4 permet d'obtenir un faible budget thermique, il possède une résistivité plus faible que celle du CoSi2 tout en consommant moins de silicium.
La figure 2 représente le transistor 1 obtenu suite à la réaction de passivation du siliciure 3 effectuée par exemple par plasma comportant de l'oxygène. Cette passivation permet la formation d'un oxyde MétalSiOx 4 sur toute la surface du siliciure de métal 3 du transistor 1, c'est-àdire sur la source S, la grille G et le drain D. La passivation du siliciure permet de protéger le siliciure des étapes ultérieures du procédé, telles que la gravure ou la seconde siliciuration. La couche passivée d'oxyde de métal 4 pourra être facilement enlevée dans la suite du procédé par exemple par chauffage ou par gravure selon la nature du métal, ou pourra être conservée en ne gravant que la zone nécessaire à la réalisation du contact.
La figure 3 représente le transistor 1 obtenu suite à la gravure des espaceurs E, qui est une étape classique et connue en soi, par exemple par voie humide en utilisant de l'acide phosphorique ou par vois sèche avec un plasma 02. Cette gravure permet de découvrir les portions Ps et PD situées sur les zones d'extension de source Sext et de drain Dext non siliciurées se situant entre les couches passivées 4 s'étendant sur les régions de source et drain et la grille.
Les portions découvertes par gravure PS et PD peuvent être nettoyées par exemple par une solution d'acide fluorhydrique classiquement utilisée pour ce type de nettoyage.
Une couche de métal d'une épaisseur inférieure à celle déposée lors de la première siliciuration est ensuite déposée sur le transistor 1. En règle générale, l'épaisseur de la seconde couche de métal à siliciurer est inférieure de 50% par rapport à l'épaisseur de la première couche.
Le transistor 1 illustré à la figure 3 subit ensuite au moins un recuit de siliciuration, permettant la formation de siliciure de métal sur les zones d'extension de source Sext et de Dext.
Les conditions opératoires de la siliciuration, par exemple en une ou deux étapes, la température et la durée du recuit pourront ensuite être ajustées de manière à obtenir l'épaisseur de couche de siliciure souhaitée.
Le métal n'ayant pas réagi, notament celui déposé sur les espaceurs E de la figure 4, est ensuite gravé de manière sélective.
La figure 4 illustre le transistor 1 comprenant les portions de siliciure 5S et 5D formées lors du second recuit de siliciuration.
Ce procédé de siliciuration à 2 étapes présente l'avantage de mieux contrôler la diffusion du siliciure de métal au sein du transistor notamment dans les zones proche du canal. En effet, le dépôt d'une première couche d'épaisseur inférieure à celle classiquement déposée, puis le dépôt d'une seconde couche de métal encore plus fine permet de moduler l'épaisseur finale du siliciure pour s'adapter à la profondeur de jonction.
Ce procédé permet également de diminuer la résistance d'accès entre le canal et la zone active et de limiter les courants de fuite.
Ce procédé permet également d'améliorer les performances des transistors NMOS, car la contrainte moyenne en tension (dans la direction du canal) sous la grille va augmenter, sans affecter les performances des transistors PMOS, qui sont masqués lors de la siliciuration selon l'invention effectuée sur les transistors NMOS.
Claims (6)
1. Circuit intégré pourvu d'un transistor NMOS (1) comprenant du siliciure de métal (3) sur les régions de source (S), drain (D) et grille (G) ainsi que sur au moins une portion des zones d'extension de source (Sext) et drain (Dext), la portion de siliciure de métal (5) située sur les zones d'extension de source (Sext) et drain (Dext) étant plus fine que la portion (3) située sur la région de source (S) et drain (D).
2. Circuit intégré selon la revendication 1, caractérisé par le fait que le siliciure de métal est du siliciure de nickel.
3. Circuit intégré selon la revendication 1 ou 2, caractérisé par le fait que l'épaisseur de la couche de siliciure de métal (5) se situant sur les zones d'extension de source (Sext) et drain (Dext) est comprise entre 5 et 15 nm.
4. Procédé de formation de siliciure de métal sur un transistor NMOS comprenant: - une première phase de siliciuration des régions source (S), drain (D) et grille (G) produisant un premier siliciure de métal (3), et une seconde phase de siliciuration sur au moins une partie des zones d'extension de source (Sext) et drain (Dext) produisant un second siliciure de métal (5) plus fin que le premier.
5. Procédé selon la revendication 4, caractérisé en ce que la seconde phase de siliciuration comprend les étapes suivantes - passivation du premier siliciure de métal (3), - gravure partielle des espaceurs (E), dépôt d'une couche de métal plus fine que celle déposée pour former le premier siliciure de métal (3), et - au moins un recuit de siliciuration.
6. Procédé selon la revendication 4 ou 5, caractérisé en ce que le procédé comprend une étape de nettoyage de la portion découverte par gravure (Ps, PD) préalablement au dépôt de la couche de métal.
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Effective date: 20070330 |