TWI615969B - 形成半導體裝置結構的方法 - Google Patents

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Abstract

本揭露提供一種形成半導體裝置結構的方法，此方法包括在一基底上方形成一介電層。基底具有鰭結構，且介電層具有一溝槽，其暴露出部分的鰭結構。此方法包括在溝槽中形成一閘極材料層。此方法包括在閘極材料層上方形成一平坦化層。平坦化層包括一第一材料，其與閘極材料層的第二材料以及介電層的第三材料不同。此方法包括實施一蝕刻製程，以去除平坦化層和閘極材料層的一第一上部，以在溝槽中形成一閘極。

Description

形成半導體裝置結構的方法
本揭露係關於一種積體電路裝置，且特別是關於一種形成具有閘極的半導體裝置結構的方法。
半導體積體電路(IC)工業已經經歷了快速增長。IC材料和設計中的技術進展已經產生了多代IC。其中，每一代IC都比前一代IC具有更小和更複雜的電路。然而，這些進展也已經增加了處理和製造IC的複雜度。
在IC演進的過程中，功能密度(即，每晶片面積的內連裝置的數量)普遍增大，而幾何尺寸(即，可以使用製造製程產生的最小部件(或線))卻減小。這種按比例縮小製程通常藉由提高生產效率及降低相關成本來提供益處。
然而，由於特徵部件(feature)尺寸不斷減小，製造製程不斷變得更加難以實施。因此，形成尺寸越來越小的可靠的半導體裝置是一個挑戰。
根據一些實施例，本揭露提供一種形成半導體裝置結構的方法。上述方法包括：在一基底上方形成一介電層，其中基底具有一鰭結構，且介電層具有一溝槽，其暴露出一部分的鰭結構；在溝槽中形成一閘極材料層；在閘極材料層上方形成一平坦化層，其中平坦化層包括一第一材料，其與閘極材 料層的一第二材料以及介電層的一第三材料不同；以及實施一蝕刻製程，以去除平坦化層以及閘極材料層的一第一上部，以在溝槽中形成一閘極。
根據一些實施例，本揭露提供一種形成半導體裝置結構的方法。上述方法包括：在一基底上方形成一介電層，其中基底具有一鰭結構，且介電層具有一溝槽，其暴露出一部分的鰭結構；在溝槽中形成一閘極材料層；實施一電漿沉積製程，以在閘極材料層上方形成一平坦化層；以及實施一蝕刻製程，以去除平坦化層以及閘極材料層的一第一上部，以在溝槽中形成一閘極。
根據一些實施例，本揭露提供一種形成半導體裝置結構的方法。上述方法包括：在一基底上方形成一介電層其中基底具有一鰭結構，且介電層具有一溝槽，其暴露出一部分的鰭結構；在溝槽中形成一閘極材料層；在閘極材料層上方形成一平坦化層；以及實施一異向性蝕刻製程，以去除平坦化層以及閘極材料層的一第一上部，其中保留在溝槽中的閘極材料層形成一閘極，且在實施異向性蝕刻製程之前，閘極的第一上表面比閘極材料層的第二上表面更為平坦。
100‧‧‧半導體裝置結構
110‧‧‧基底
112‧‧‧鰭結構
114‧‧‧重摻雜區
120‧‧‧隔離層
132、134‧‧‧虛置閘極介電層
142、144‧‧‧虛置閘極
150‧‧‧間隔層
152、154‧‧‧間隙壁
160‧‧‧蝕刻停止層
170‧‧‧介電層
180‧‧‧閘極介電層
190‧‧‧功函數層
210‧‧‧閘電極層
212、214a、216a、222‧‧‧上表面
212a‧‧‧凹槽
214、216‧‧‧閘極
220‧‧‧平坦化層
230‧‧‧絕緣層
500‧‧‧電漿裝置
510‧‧‧腔室
B1、B2‧‧‧下表面
D‧‧‧深度
G1、G2‧‧‧閘極堆疊
H1、H2‧‧‧高度
L‧‧‧長度
S1、S2‧‧‧內壁
t1、t2‧‧‧厚度
T1、T2‧‧‧溝槽
W1、W2‧‧‧寬度
第1A圖係繪示出根據一些實施例之半導體裝置結構的立體示意圖。
第1B圖係繪示出根據一些實施例之第1A圖的半導體裝置結構上視示意圖。
第2A至2H圖係繪示出根據一些實施例之形成半導體裝置結構的方法在各個階段的剖面示意圖。
第3A圖係繪示出根據一些實施例之半導體裝置結構的立體示意圖。
第3B圖係繪示出根據一些實施例之第3A圖的半導體裝置結構上視示意圖。
第4A-1至4G-1圖係繪示出根據一些實施例根據一些實施例之形成半導體裝置結構的方法在各個階段的剖面示意圖。
第4A-2至4G-2圖係繪示出根據一些實施例根據一些實施例之形成半導體裝置結構的方法在各個階段的剖面示意圖。
第5圖係繪示出根據一些實施例之電漿裝置的剖面示意圖。
第6A圖係繪示出根據一些實施例之第4G-1及4G-2圖的半導體裝置結構的立體示意圖。
第6B圖係繪示出根據一些實施例之第4G-1及4G-2圖的半導體裝置結構的上視示意圖。
第7圖係繪示出根據一些實施例之閘極堆疊的放大示意圖。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以限定本發明。舉例來說，若是以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件 之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，本揭露內容在各個不同範例中會重複標號及/或文字。重複是為了達到簡化及明確目的，而非自行指定所探討的各個不同實施例及/或配置之間的關係。
再者，在空間上的相關用語，例如”之下”、”以下”、”下”、”以上”、”上”等等在此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋圖式所繪示的方位外，還涵蓋裝置於使用或操作中的不同方位。此裝置可具有不同方位(旋轉90度或其他方位)且此處所使用的空間上的相關符號同樣有相應的解釋。可理解的是可以在方法之前、期間和之後進行額外的操作，並且對於上述方法的其他實施例，可以替換或排除上述一些的操作。
第1A圖係繪示出根據一些實施例的半導體裝置結構100的立體示意圖。第1B圖係繪示出根據一些實施例的第1A圖的半導體裝置結構100的上視示意圖。第2A圖係繪示出根據一些實施例之沿著第1B圖中線I-I’的剖面示意圖，其繪示出半導體裝置結構100。
如第1A、1B及2A圖所示，根據一些實施例，提供一基底110。基底110包括一半導體晶圓(例如，矽晶圓)或一部分的半導體晶圓。在一些實施例中，基底110由包括單晶結 構、多晶結構或非晶結構的矽或鍺的元素半導體材料製成。
在一些其他實施例中，基底110可由化合物半導體(例如，碳化矽、砷化鎵、磷化鎵、磷化銦或砷化銦)、合金半導體(例如，SiGe或GaAsP)、或其組合製成。基底110也可包括多層半導體、絕緣體上半導體(SOI)(例如，絕緣體上覆矽或絕緣體上覆鍺)或其組合。
另外，基底110可以包括諸如摻雜區、內層介電(interlayer dielectric,ILD)層及/或導電特徵部件的結構。另外，基底110可更包括單一或多個材料層。例如，上述材料層可包括一矽層、一介電層及/或摻雜的多晶矽層。
如第1A、1B及2A圖所示，根據一些實施例，基底110具有鰭結構112。根據一些實施例，鰭結構112彼此間隔開。在一些實施例中，藉由圖案化基底110來形成鰭結構112。
例如，鰭結構112的形成包括：在基底110上面形成具有開口的圖案化的光阻層(未繪示)；經由開口實施蝕刻製程以去除一部分的基底110；以及去除圖案化的光阻層。蝕刻製程包括反應離子蝕刻(RIE)或其他合適的製程。
如第1A、1B及2A圖所示，根據一些實施例，在基底110上方及在鰭結構112之間(或鄰近鰭結構112)形成一隔離層120。根據一些實施例，隔離層120包括絕緣材料。絕緣材料包括氧化矽、氮化矽、氮氧化矽、其他適用的材料或其組合。
根據一些實施例，隔離層120的形成包括：在基底110上方形成一隔離材料層(未繪示)；以及對隔離材料層實施回蝕刻製程以暴露出鰭結構112的頂部。根據一些實施例， 回蝕刻製程包括乾蝕刻製程。
如第1A、1B及2A圖所示，根據一些實施例，在鰭結構112上方分別形成虛置閘極介電層132及134。根據一些實施例，虛置閘極介電層132和134由氧化矽製成。
根據一些實施例，在虛置閘極介電層132和134上方分別形成虛置閘極142和144。根據一些實施例，虛置閘極142和144由多晶矽製成。根據一些實施例，虛置閘極142和144彼此間隔開。
根據一些實施例，虛置閘極介電層132和134以及虛置閘極142和144的形成包括：在隔離層120和鰭結構112上方沉積虛置閘極介電材料層(未繪示)；在虛置閘極介電材料層上方沉積虛置閘極材料層(未繪示)；以及藉由光學微影製程和蝕刻製程圖案化虛置閘極材料層和虛置閘極介電材料層。
根據一些實施例，使用化學汽相沉積製程(CVD製程)沉積虛置閘極介電材料層。根據一些實施例，使用化學汽相沉積製程沉積虛置閘極材料層。
第2A至2H圖係繪示出根據一些實施例之形成半導體裝置結構100的方法在各個階段的剖面示意圖。如第2B圖所示，根據一些實施例，在第2A圖的階段之後，在隔離層120上方沉積間隔層150，以覆蓋虛置閘極介電層132和134以及虛置閘極142和144。間隔層150包括一絕緣材料，例如氧化矽或氮化矽。根據一些實施例，使用化學汽相沉積製程形成間隔層150。
如第2B和2C圖所示，根據一些實施例，實施異向 性蝕刻製程以去除部分的間隔層150。根據一些實施例，保留在虛置閘極142和虛置閘極介電層132的側壁上方的間隔層150形成間隙壁152。根據一些實施例，保留在虛置閘極144和虛置閘極介電層134的側壁上方的間隔層150形成間隙壁154。
根據一些實施例，間隙壁152及154配置為使隨後形成的閘極與其他裝置電性隔離，且配置為在隨後的離子注入製程中用作罩幕層。根據一些實施例，異向性蝕刻製程包括乾蝕刻製程。
如第2C圖所示，根據一些實施例，在鰭結構112中形成重摻雜區114。根據一些實施例，在經由虛置閘極142及144以及間隙壁152及154而暴露的鰭結構112中形成重摻雜區114。
根據一些實施例，使用離子植入製程形成重摻雜區114。根據一些實施例，離子植入製程將虛置閘極142及144以及間隙壁152及154用作離子植入罩幕。根據一些實施例，實施離子植入製程，以將p型雜質(例如，硼)或n型雜質(例如，磷)引入鰭結構112內。
根據一些實施例，兩個相鄰的重摻雜區114是重摻雜源極區和重摻雜汲極區。根據一些實施例，重摻雜區114位於虛置閘極142的兩個相對側處以及虛置閘極144的兩個相對側處。
之後，根據一些實施例，在一些實施例(未繪示)中，藉由使用合適的製程在重摻雜區114中形成應力源。例如，合適的製程包括用於去除部分的鰭結構112的一蝕刻製程及一選擇性磊晶生長(selective epitaxial growth,SEG)製程。取 決於最終的FinFET裝置的所需類型，形成向通道區施加壓縮應力的應力源(例如，SiGe應力源)或向通道區施加拉伸應力的應力源(例如，SiC應力源)。
如第2C圖所示，根據一些實施例，在基底110上方形成一蝕刻停止層160，以覆蓋重摻雜區114。根據一些實施例，蝕刻停止層160還覆蓋虛置閘極142及144、間隙壁152及154以及隔離層120。根據一些實施例，蝕刻停止層160包括一介電材料。根據一些實施例，蝕刻停止層160包括氮化矽。
如第2D圖所示，根據一些實施例，在蝕刻停止層160上方沉積一介電層170。根據一些實施例，介電層170覆蓋隔離層120、鰭結構112、虛置閘極142及144以及間隙壁152及154。
根據一些實施例，介電層170包括氧化矽、氮氧化矽、硼矽酸鹽玻璃(BSG)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、摻氟矽酸鹽玻璃(FSG)、低k材料、多孔介電材料或其組合。根據一些實施例，使用CVD製程、高密度電漿CVD(HDPCVD)製程、旋塗製程、濺鍍製程或其組合來沉積介電層170。
之後，如第2E圖所示，根據一些實施例，對介電層170實施一平坦化製程，直到暴露出虛置閘極142和144的上表面。根據一些實施例，平坦化製程包括化學機械研磨(CMP)製程。在實施平坦化製程之後，介電層170具有實質平坦的表面以促進隨後的製程步驟。
如第2F圖所示，根據一些實施例，去除虛置閘極 142及144。根據一些實施例，用於去除虛置閘極142及144的去除製程包括濕蝕刻製程、乾蝕刻製程或其組合。在一些實施例中，也去除虛置閘極介電層132及134。
根據一些實施例，在去除虛置閘極142及144以及虛置閘極介電層132及134之後，在間隙壁152之間形成溝槽T1，且在間隙壁154之間形成溝槽T2。根據一些實施例，溝槽T1暴露出一部分的鰭結構112。根據一些實施例，溝槽T2暴露出另一部分的鰭結構112。
根據一些實施例，溝槽T1的寬度W1小於溝槽T2的寬度W2。根據一些實施例，寬度W1約在5nm至50nm的範圍內。根據一些實施例，寬度W2約在51nm至500nm的範圍內。根據一些實施例，寬度W2與寬度W1的比值約在7至13的範圍內。
如圖2G所示，根據一些實施例，在溝槽T1的下表面B1和溝槽T2的下表面B2上方形成一閘極介電層180。根據一些實施例，閘極介電層180還形成在溝槽T1的內壁S1和溝槽T2的內壁S2、介電層170的上表面172以及間隙壁152及154上方。
閘極介電層180包括一介電材料(例如，一高介電常數(高介電常數)材料)。高介電常數(k)材料包括氧化鉿(HfO2)、氧化鉿矽(HfSiO)、氮氧化鉿矽(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)、其他合適的高k介電材料或其組合。
根據一些實施例，高k材料由金屬氧化物、金屬氮化物、金屬矽酸鹽、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽酸鹽、金屬的氮氧化物、氧化鋁、二氧化鉿-氧化鋁 (HfO2-Al2O3)合金、其他合適的材料或其組合。
根據一些實施例，藉由任何合適的製程沉積閘極介電層180，例如原子層沉積(ALD)、化學汽相沉積(CVD)、物理汽相沉積(PVD)、濺鍍、電鍍、其他合適的製程或其組合的。在一些實施例中，閘極介電層180需要進一步進行退火。
在形成閘極介電層180之前，可在鰭結構112上方形成一中間介電層(未繪示)。中間介電層包括一合適的介電材料，例如氧化矽、矽酸鉿、氮氧化矽或其組合。
如第2G圖所示，根據一些實施例，在閘極介電層180上方沉積一功函數層190。功函數層190為電晶體提供所需的功函數以增強裝置效能(包括改進的閾電壓)。
在形成n型FinFET的實施例中，功函數層190可為能夠提供適合於裝置的功函數值(例如，等於或小於約4.5eV)的n型金屬。根據一些實施例，n型金屬包括金屬、金屬碳化物、金屬氮化物或其組合。例如，n型金屬由鉭、氮化鉭或其組合製成。
另一方面，在形成p型FinFET的實施例中，功函數層190可為能夠提供適合於裝置的功函數值(例如，等於或大於約4.8eV)的p型金屬。根據一些實施例，p型金屬包括金屬、金屬碳化物、金屬氮化物、其他合適的材料或其組合。
例如，p型金屬由鈦、氮化鈦、其他合適的材料或其組合製成。根據一些實施例，使用PVD製程、CVD製程、ALD製程、電鍍製程、其他合適的方法或其組合沉積功函數層190。
如第2H圖所示，根據一些實施例，在功函數層190 上方沉積一閘電極層210(也稱為金屬閘電極層)以填充溝槽T1和T2。根據一些實施例，閘電極層210包括一合適的金屬材料，例如鋁、鎢、金、鉑、鈷、其他合適的金屬、其合金或其組合。
根據一些實施例，沉積製程包括原子層沉積(ALD)製程和化學汽相沉積(CVD)製程。在一些其他實施例中，使用PVD製程、電鍍製程等或其組合沉積閘電極層210。
第3A圖係繪示出根據一些實施例之半導體裝置結構100的立體示意圖。第3B圖係繪示出根據一些實施例之第3A圖的半導體裝置結構100的上視示意圖。第4A-1圖係繪示出根據一些實施例之沿著第3B圖中線I-I’的半導體裝置結構100的剖面示意圖。第4A-2圖係繪示出根據一些實施例之沿著第3B圖中線II-II’的半導體裝置結構100的剖面示意圖。
如第3A、3B、4A-1及4A-2圖所示，根據一些實施例，在第2H圖的階段之後，去除位於溝槽T1及T2外部的閘電極層210、功函數層190及閘極介電層180。根據一些實施例，去除製程包括一平坦化製程。
根據一些實施例，平坦化製程包括化學機械研磨(CMP)製程。在一些實施例中，在去除製程之後，實施清洗製程以清洗由CMP製程產生的殘留物。清洗製程也可以去除溝槽T1及T2中一部分的閘電極層210。根據一些實施例，清洗製程包括一乾蝕刻製程。
根據一些實施例，溝槽T1中的閘極材料層210、功函數層190及閘極介電層180形成閘極堆疊G1。根據一些實施 例，溝槽T2中的閘極材料層210、功函數層190及閘極介電層180形成閘極堆疊G2。根據一些實施例，閘極堆疊G2的閘極材料層210具有一上表面212。根據一些實施例，上表面212具有凹槽212a。
第4A-1至4G-1圖係繪示出根據一些實施例之形成半導體裝置結構100的方法在各個階段的剖面示意圖。第4A-2至4G-2圖係繪示出根據一些實施例之形成半導體裝置結構100的方法在各個階段的剖面示意圖。
如第4B-1及4B-2圖所示，根據一些實施例，在閘極堆疊G1和G2上方形成一平坦化層220。根據一些實施例，平坦化層220覆蓋閘極材料層210的上表面212、功函數層190的上表面192及閘極介電層180的上表面182。根據一些實施例，平坦化層220填充溝槽T1及T2。
根據一些實施例，平坦化層220還形成在間隙壁152及154、蝕刻停止層160以及介電層170上方。根據一些實施例，平坦化層220與閘極材料層210、功函數層190、閘極介電層180、蝕刻停止層160以及介電層170直接接觸。
根據一些實施例，平坦化層220填充凹槽212a。根據一些實施例，平坦化層220具有上表面222。根據一些實施例，上表面222是實質平坦的上表面。根據一些實施例，上表面222比閘極材料層210的上表面212更為平坦。
根據一些實施例，平坦化層220由與閘極材料層210、間隙壁152及154、閘極介電層180、功函數層190及/或介電層170的材料不同的材料製成。在一些實施例中，平坦化層 220由一絕緣材料製成。
在一些實施例中，平坦化層220包括聚合物材料。在一些實施例中，平坦化層220包括碳(C)、氫(H)和溴(Br)。在一些實施例中，藉由電漿沉積製程形成平坦化層220。在一些實施例中，用於電漿沉積製程的反應氣體包括甲烷和溴化氫。
在一些實施例中，平坦化層220包括光阻材料。在一些實施例中，藉由一塗佈製程(例如，旋塗製程)或化學汽相沉積製程形成平坦化層220。
在一些實施例中，平坦化層220的最大厚度t1約在10nm至100nm的範圍內。在一些實施例中，最大厚度t1與位於鰭結構112上方的閘極材料層210的最大厚度t2的比值(t1/t2)約在0.2至3.3的範圍內。根據一些實施例，平坦化層220的最大厚度t1大於凹槽212a的深度D。
如第4C-1及4C-2圖所示，根據一些實施例，去除位於溝槽T1和T2外部的平坦化層220以及功函數層190的上部。根據一些實施例，去除製程包括一蝕刻製程。根據一些實施例，蝕刻製程包括一異向性蝕刻製程，例如乾蝕刻製程。
根據一些實施例，乾蝕刻製程包括一電漿蝕刻製程。根據一些實施例，在去除製程之後，平坦化層220的上表面222與介電層170的上表面172實質對準(或共面)。根據一些實施例，上表面222比閘極材料層210的上表面212更為平坦。
如第4D-1及4D-2圖所示，根據一些實施例，去除閘極介電層180的頂部。根據一些實施例，去除製程包括一乾 蝕刻製程。根據一些實施例，乾蝕刻製程包括電漿蝕刻製程。
如第4E-1及4E-2圖所示，根據一些實施例，實施修整(trimming)製程，以去除平坦化層220以及閘極材料層210的頂部。根據一些實施例，修整製程包括一蝕刻製程。根據一些實施例，蝕刻製程包括一異向性蝕刻製程，例如乾蝕刻製程。根據一些實施例，乾蝕刻製程包括一電漿蝕刻製程。
根據一些實施例，在去除製程之後，保留在溝槽T1中的閘極材料層210形成一閘極214。根據一些實施例，保留在溝槽T2中的閘極材料層210形成一閘極216。根據一些實施例，在此步驟中，溝槽T1中的閘極214、功函數層190以及閘極介電層180形成一閘極堆疊G1。根據一些實施例，溝槽T2中的閘極216、功函數層190以及閘極介電層180形成閘極堆疊G2。
第5圖係繪示出根據一些實施例之電漿裝置500的剖面示意圖。如第4C-1至4E-1圖以及第5圖所示，根據一些實施例，用於局部去除功函數層190、閘極介電層180以及閘極材料層210的蝕刻製程包括一乾蝕刻製程。根據一些實施例，乾蝕刻製程包括一電漿蝕刻製程。
根據一些實施例，使用相同的電漿裝置500但是使用不同的反應氣體來實施平坦化層220的沉積製程以及至少一個上述蝕刻製程。根據一些實施例，在電漿裝置500的相同腔室510中實施平坦化層220的沉積製程以及至少一個上述蝕刻製程。
亦即，根據一些實施例，原位(in situ)實施平坦化層220的沉積製程以及至少一個上述蝕刻製程。因此，上述 實施例防止在上述沉積製程及上述蝕刻製程期間將半導體裝置結構100從一個腔室轉移至另一腔室。如此一來，上述實施例防止半導體裝置結構100受到損壞或污染，這提高了半導體裝置結構100的良率。
如第4E-1圖所示，根據一些實施例，閘極214具有一上表面214a。根據一些實施例，閘極216具有一上表面216a。根據一些實施例，由於平坦化層220的上表面222是平坦表面，所以上表面214a和216a也是實質平坦的上表面。
因此，根據一些實施例，上表面214a和216a比閘極材料層210的上表面212(如第4A-1圖所示)更為平坦。如此一來，提高了閘極216(或閘極214)的厚度的均勻性，這提高了半導體裝置結構100的良率。
如第4F-1及4F-2圖所示，根據一些實施例，在閘極堆疊G1及G2上方形成一絕緣層230，以填充溝槽T1及T2。根據一些實施例，絕緣層230覆蓋閘極堆疊G1及G2、間隙壁152及154、蝕刻停止層160以及介電層170。根據一些實施例，絕緣層230包括氮化矽。藉由CVD製程、PVD製程或其他合適的製程形成絕緣層230。
第6A圖係繪示出根據一些實施例之第4G-1及4G-2圖的半導體裝置結構100的立體示意圖。第6B圖係繪示出根據一些實施例之第4G-1及4G-2圖的半導體裝置結構100的上視示意圖。第4G-1圖係繪示出根據一些實施例之沿著第6B圖中線I-I’的半導體裝置結構100的剖面示意圖。第4G-2圖係繪示出根據一些實施例之沿著第6B圖中線II-II’的半導體裝置結構100 的剖面示意圖。應該注意，為了簡化目的，在第6B圖中省略了絕緣層230。
如第4G-1、4G-2、6A及6B圖所示，根據一些實施例，去除位於溝槽T1和T2外部的絕緣層230。根據一些實施例，去除製程包括一平坦化製程。根據一些實施例，平坦化製程包括一化學機械研磨製程等。
第7圖係繪示出根據一些實施例之閘極堆疊G2的放大示意圖。如第7圖所示，根據一些實施例，相對於鰭結構112的上表面112a的閘極216的最高點具有高度H1。根據一些實施例，相對於上表面112a的閘極216的最低點具有高度H2。
根據一些實施例，高度H1和高度H2之間的差值(H1-H2)小於10nm。根據一些實施例，差值(H1-H2)約在0.1nm至5nm的範圍內。根據一些實施例，差值(H1-H2)約在0.1nm至0.95nm的範圍內。
如第6B圖所示，根據一些實施例，閘極堆疊G2的一寬度等於寬度W2。根據一些實施例，閘極堆疊G2具有一長度L。如第6B及7圖所示，當寬度W2小於或等於500nm，且長度L小於或等於1μm時，差值(H1-H2)約在0.1nm至5nm的範圍內。
根據一些實施例，提供形成半導體裝置結構的方法。在上述方法(形成半導體裝置結構的方法)中在實施一修整製程之前，在一閘極材料層上方形成一平坦化層。平坦化層填充閘極材料層的凹槽，且具有實質平坦的上表面。之後，依序對平坦化層及閘極材料層實施修整製程，以形成具有實質平 坦的上表面的閘極。如此一來，提高了位於鰭結構上方的閘極的厚度的均勻性，這提高了半導體裝置結構的良率。
根據一些實施例，提供一種形成半導體裝置結構的方法。上述方法包括在一基底上方形成一介電層。基底具有一鰭結構，且介電層具有一溝槽，其暴露出一部分的鰭結構。上述方法包括在溝槽中形成一閘極材料層。上述方法包括在閘極材料層上方形成一平坦化層。平坦化層包括一第一材料，其與閘極材料層的一第二材料以及介電層的一第三材料不同。上述方法包括實施一蝕刻製程，以去除平坦化層以及閘極材料層的一第一上部，以在溝槽中形成一閘極。
根據一些實施例，提供一種形成半導體裝置結構的方法。上述方法包括在一基底上方形成一介電層。基底具有一鰭結構，且介電層具有一溝槽，其暴露出一部分的鰭結構。上述方法包括在溝槽中形成一閘極材料層。上述方法包括實施一電漿沉積製程，以在閘極材料層上方形成一平坦化層。上述方法包括實施一蝕刻製程，以去除平坦化層以及閘極材料層的一第一上部，以在溝槽中形成一閘極。
根據一些實施例，提供一種形成半導體裝置結構的方法。上述方法包括在一基底上方形成一介電層。基底具有一鰭結構，且介電層具有一溝槽，其暴露出一部分的鰭結構。上述方法包括在溝槽中形成一閘極材料層。上述方法包括在閘極材料層上方形成一平坦化層。上述方法包括實施一異向性蝕刻製程，以去除平坦化層以及閘極材料層的一第一上部。保留在溝槽中的閘極材料層形成一閘極。在實施異向性蝕刻製程之 前，閘極的第一上表面比閘極材料層的第二上表面更為平坦。
以上概略說明了本發明數個實施例的特徵，使所屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露作為其它製程或結構的設計或變更基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神和保護範圍內，且可在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。
100‧‧‧半導體裝置結構
110‧‧‧基底
112‧‧‧鰭結構
114‧‧‧重摻雜區
160‧‧‧蝕刻停止層
170‧‧‧介電層
180‧‧‧閘極介電層
190‧‧‧功函數層
210‧‧‧閘電極層
T1、T2‧‧‧溝槽

Claims (16)

  1. 一種形成半導體裝置結構的方法，包括：在一基底上方形成一介電層，其中該基底具有一鰭結構，且該介電層具有一溝槽，其暴露出一部分的該鰭結構；在該溝槽中形成一閘極材料層；在該閘極材料層上方沉積或塗佈形成一平坦化層，其中該平坦化層包括一第一材料，其與該閘極材料層的一第二材料以及該介電層的一第三材料不同；以及實施一蝕刻製程，以去除該平坦化層以及該閘極材料層的一第一上部，以在該溝槽中形成一閘極。
  2. 如申請專利範圍第1項所述之形成半導體裝置結構的方法，其中該蝕刻製程包括一乾蝕刻製程。
  3. 如申請專利範圍第1項所述之形成半導體裝置結構的方法，更包括：在形成該介電層之後且在形成該閘極材料層之前，在該溝槽的一下表面及一內壁上方形成一功函數層，其中該閘極材料層形成在該功函數材料層上方，且該平坦化層還形成在該功函數材料層上方；以及在形成該平坦化層之後，去除位於該溝槽外部的該平坦化層以及該功函數層的一第二上部。
  4. 如申請專利範圍第3項所述之形成半導體裝置結構的方法，更包括：在形成該介電層之後且在形成該功函數層之前，在該溝槽的該下表面和該內壁上方形成一閘極介電層，其中該功函 數層形成在該閘極介電層上方；以及在去除位於該溝槽外部的該平坦化層以及該功函數層的該第二上部之後，去除該閘極介電層的一第三上部。
  5. 如申請專利範圍第1項所述之形成半導體裝置結構的方法，其中該閘極材料層具有凹槽，且該平坦化層的形成包括在該閘極材料層上方形成該平坦化層，並填充該凹槽。
  6. 如申請專利範圍第5項所述之形成半導體裝置結構的方法，其中該平坦化層的一厚度大於該凹槽的一深度。
  7. 如申請專利範圍第1項所述之形成半導體裝置結構的方法，其中該平坦化層形成有實質平坦的一上表面。
  8. 一種形成半導體裝置結構的方法，包括：在一基底上方形成一介電層，其中該基底具有一鰭結構，且該介電層具有一溝槽，其暴露出一部分的該鰭結構；在該溝槽中形成一閘極材料層；實施一電漿沉積製程，以在該閘極材料層上方形成一平坦化層；以及實施一蝕刻製程，以去除該平坦化層以及該閘極材料層的一第一上部，以在該溝槽中形成一閘極。
  9. 如申請專利範圍第8項所述之形成半導體裝置結構的方法，其中該蝕刻製程包括一電漿蝕刻製程。
  10. 如申請專利範圍第9項所述之形成半導體裝置結構的方法，其中使用同一電漿裝置實施該電漿沉積製程及該電漿蝕刻製程。
  11. 如申請專利範圍第10項所述之形成半導體裝置結構的方 法，其中在該電漿裝置的同一腔室中實施該電漿沉積製程及該電漿蝕刻製程。
  12. 如申請專利範圍第8項所述之形成半導體裝置結構的方法，更包括：在形成該介電層之後且在形成該閘極材料層之前，在該溝槽的一下表面及一內壁上方形成一功函數層，其中該閘極材料層形成在該功函數材料層上方，且該平坦化層還形成在該功函數材料層上方；以及在形成該平坦化層之後，去除位於該溝槽外部的該平坦化層以及該功函數層的一第二上部。
  13. 如申請專利範圍第12項所述之形成半導體裝置結構的方法，其中去除位於該溝槽外部的該平坦化層以及該功函數層的該第二上部包括實施一乾蝕刻製程。
  14. 如申請專利範圍第12項所述之形成半導體裝置結構的方法，更包括：在形成該介電層之後且在形成該功函數層之前，在該溝槽的該下表面和該內壁上方形成一閘極介電層，其中該功函數層形成在該閘極介電層上方；以及在去除位於該溝槽外部的該平坦化層以及該功函數層的該第二上部之後，去除該閘極介電層的一第三上部。
  15. 一種形成半導體裝置結構的方法，包括：在一基底上方形成一介電層，其中該基底具有一鰭結構，且介電層具有一溝槽，其暴露出一部分的該鰭結構；在該溝槽中形成一閘極材料層； 在該閘極材料層上方形成一平坦化層；以及實施一異向性蝕刻製程，以去除該平坦化層以及該閘極材料層的一第一上部，其中保留在該溝槽中的該閘極材料層形成一閘極，且在實施該異向性蝕刻製程之前，該閘極的一第一上表面比該閘極材料層的一第二上表面更為平坦。
  16. 如申請專利範圍第15項所述之形成半導體裝置結構的方法，其中該閘極材料層的形成包括：在該溝槽中且在該介電層上方沉積一導電材料；以及實施一化學機械研磨製程，以去除該溝槽外部的該導電材料層。
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