TW201735167A - 半導體裝置結構及其製造方法 - Google Patents

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Abstract

本實施例提供一種半導體裝置結構之製造方法。上述方法包括形成一閘極堆疊、一間隙壁層及一介電層於一基底上方。上述方法包括去除介電層的一第一部，以在介電層內形成一第一孔洞。介電層的一第二部位於第一孔洞下方。上述方法包括形成一第一保護層於閘極堆疊及間隙壁層上方。上述方法包括形成一第二保護層於第一保護層上方。第二保護層包括一金屬化合物，且第一保護層及第二保護層包括相同的一金屬元素。上述方法包括去除介電層的第二部，以形成一穿孔。上述方法包括形成一導電接觸結構於穿孔內。

Description

半導體裝置結構及其製造方法
本發明實施例係關於一種半導體技術，且特別是關於一種半導體裝置結構及其製造方法。
半導體裝置係用於各種不同的電子產品，諸如個人電腦、手機、數位相以及其他電子設備。半導體裝置的製作通常依序藉由沉積絕緣層或介電層、導電層以及半導體材料層於一半導體基底上，並利用微影製程圖案化各個不同的材料層，以在其上形成電路部件或元件。
然而，儘管現有的半導體製造程序對於其預期目的來說一般已經足夠，然而當裝置尺寸持續縮小，這些製造程序已無法在各個方面都能夠完全滿足。
根據一些實施例，本揭露提供一種半導體裝置結構之製造方法，包括：形成一閘極堆疊、一間隙壁層及一介電層於一基底上方，其中間隙壁層圍繞閘極堆疊，且介電層圍繞間隙壁層；去除介電層的一第一部，以在介電層內形成一第一孔洞，其中第一孔洞鄰近於間隙壁層，且介電層的一第二部位於第一孔洞下方；形成一第一保護層於閘極堆疊及間隙壁層上方；形成一第二保護層於第一保護層上方，其中第二保護層包 括一金屬化合物，且第一保護層及第二保護層包括相同的一金屬元素；去除介電層的第二部，以形成一穿孔；以及形成一導電接觸結構於穿孔內。
根據一些實施例，本揭露提供一種半導體裝置結構之製造方法，包括：形成一閘極堆疊、一間隙壁層及一介電層於一基底上方，其中間隙壁層圍繞閘極堆疊，且介電層圍繞間隙壁層；去除介電層的一第一部，以在介電層內形成一第一孔洞，其中第一孔洞鄰近於間隙壁層，且未貫穿介電層；形成一第一保護層於閘極堆疊及間隙壁層上方；將第一保護層與一含矽氣體發生反應，以形成一第二保護層於第一保護層上方，其中第二保護層包括一金屬矽化物材料；去除第一孔洞下方的介電層，以形成一穿孔；以及形成一導電接觸結構於穿孔內。
根據一些實施例，本揭露提供一種半導體裝置，包括：一基底；一閘極堆疊，位於基底上方；一蝕刻停止層，位於閘極堆疊的一側壁上；一介電層，位於基底上，且圍繞閘極堆疊；以及一第一導電接觸結構，穿過介電層且鄰近於蝕刻停止層，其中鄰近於第一導電接觸結構的蝕刻停止層具有一第一頂部及一第一底部，且第一頂部的一第一矽濃度大於第一底部的一第二矽濃度。
100、100a‧‧‧半導體裝置結構
110‧‧‧半導體基底
112‧‧‧摻雜區
120‧‧‧隔離結構
130、G1、G2、G3、G4‧‧‧閘極堆疊
132、170‧‧‧閘極介電層
134、192、194、196、198‧‧‧閘極電極
136、210‧‧‧蓋層
142、144、146、148‧‧‧間隙壁層
142a、144a、146a、148a、222、232、242、244、246‧‧‧開口
142b、144b、146b、148b、151、212‧‧‧表面
150‧‧‧接觸蝕刻停止層
152L、154L、156L‧‧‧底部
152U、154U、156U‧‧‧頂部
160‧‧‧介電層
162、164、166‧‧‧孔洞
162a、164a、166a‧‧‧部分
162T、164T、166T‧‧‧穿孔
180‧‧‧功函數金屬層
190‧‧‧閘極電極層
220、230‧‧‧罩幕層
240、250‧‧‧保護層
240a‧‧‧保護材料層
260‧‧‧導電層
262、264、266‧‧‧導電接觸結構
D‧‧‧深度
R1、R2、R3、R4‧‧‧凹口
T1、T2、T3、T4、T5‧‧‧厚度
第1A至1N圖係繪示出根據一些實施例之半導體裝置結構製造方法的各個階段平面示意圖。
第1A-1至1N-1圖係分別繪示沿第1A至1N圖中截線I-I’的 半導體裝置結構剖面示意圖。
第2A圖係繪示出根據一些實施例之半導體裝置結構平面示意圖。
第2B圖係繪示沿第2A圖中截線I-I’的半導體裝置結構剖面示意圖。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容是敘述各個構件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以限定本發明。舉例來說，元件的尺寸大小並未局限於以下揭露的範圍或數值，但取決於製程條件及/或所需的裝置特性。再者，若是以下的揭露內容敘述了將一第一特徵部件形成於一第二特徵部件之上或上方，即表示其包含了所形成的上述第一特徵部件與上述第二特徵部件是直接接觸的實施例，亦包含了尚可將附加的特徵部件形成於上述第一特徵部件與上述第二特徵部件之間，而使上述第一特徵部件與上述第二特徵部件可能未直接接觸的實施例。另外，本揭露內容在各個不同範例中會重複標號及/或文字。重複是為了達到簡化及明確目的，而非自行指定所探討的各個不同實施例及/或配置之間的關係。
再者，在空間上的相關用語，例如”之下”、”下方”、”下”、”上方”、”上”等等在此處係用以容易表達出本說明書中所繪示的圖式中元件或特徵部件與另外的元件或特徵部件的關係。這些空間上的相關用語除了涵蓋圖式所 繪示的方位外，還涵蓋裝置於使用或操作中的不同方位。此裝置可具有不同方位(旋轉90度或其他方位)且此處所使用的空間上的相關符號同樣有相應的解釋。可理解的是可以在方法之前、期間和之後進行額外的操作，並且對於上述方法的其他實施例，可以替換或排除上述一些的操作。
第1A至1N圖係繪示出根據一些實施例之半導體裝置結構100製造方法的各個階段平面示意圖。第1A-1至1N-1圖係分別繪示沿第1A至1N圖中截線I-I’的半導體裝置結構100剖面示意圖。
如第1A及1A-1圖所示，提供一半導體基底110。半導體基底110可為一半導體晶圓(例如，一矽晶圓)或一部分的半導體晶圓。在一些實施例中，半導體基底110由一元素半導體材料製成，包括單晶、多晶或非晶結構的矽或鍺。
在一些其他實施例中，半導體基底110由化合物半導體(例如，碳化矽、砷化鎵、磷化鉀、磷化銦、砷化銦)、合金半導體(例如，SiGe或GaAsP)、或其組合製成。在一些實施例中，半導體基底110包括多層半導體、絕緣體上半導體(SOI)(例如，絕緣體上覆矽或絕緣體上覆鍺)或其組合。
如第1A及1A-1圖所示，根據一些實施例，一隔離結構120形成於半導體基底110內，以於半導體基底110內定義各個不同的主動區，且使相鄰的裝置(例如，電晶體)彼此電性隔離。根據一些實施例，隔離結構120包括一介電材料，例如氧化矽、氮化矽、氮氧化矽、摻氟矽酸鹽玻璃(FSG)、低介電常數(k)介電材料、其他合適的材料或其組合。根據一 些實施例，藉由使用隔離技術(例如，半導體局部氧化(LOCOS)、淺溝槽隔離(STI)等)來形成隔離結構120。
在一些實施例中，隔離結構120的形成包括：藉由對半導體基底110實施光學微影製程和蝕刻製程來圖案化半導體基底110，以在半導體基底110內形成一溝槽；以及以介電材料填充溝槽。在一些實施例中，填充的溝槽具有一多層結構，例如填充有氮化矽或氧化矽的熱氧化襯層。
如第1A及1A-1圖所示，根據一些實施例，閘極堆疊130形成於半導體基底110上方。根據一些實施例，每一閘極堆疊130包括一閘極介電層132及一閘極電極134。根據一些實施例，閘極電極134位於閘極介電層132上方。閘極介電層132包括氧化矽或其他合適的介電材料。閘極電極134包括多晶矽或其他合適的導電材料。
如第1A及1A-1圖所示，根據一些實施例，閘極堆疊130更包括位於閘極電極134上方的一蓋層136。蓋層136包括氮化矽或其他合適的介電材料。如第1A至1A-1圖所示，根據一些實施例，間隙壁層142、144、146及148分別形成於閘極堆疊130的側壁上。
根據一些實施例，間隙壁層142、144、146及148分別圍繞閘極堆疊130。根據一些實施例，間隙壁層142、144、146及148包括氮化矽、氮氧化矽或其組合。
如第1A及1A-1圖所示，根據一些實施例，摻雜區112形成於半導體基底110內。根據一些實施例，摻雜區112位於每一閘極堆疊130的相對側上。根據一些實施例，摻雜區112 藉由使用離子佈植製程而形成。根據一些實施例，摻雜區112包括重摻雜源極區及重摻雜汲極區。根據一些實施例，在形成間隙壁層142、144、146及148之後形成摻雜區112。
如第1A及1A-1圖所示，根據一些實施例，一接觸蝕刻停止層150形成於半導體基底110、閘極堆疊130及間隙壁層142、144、146及148上方。根據一些實施例，接觸蝕刻停止層150包括一介電材料。根據一些實施例，接觸蝕刻停止層150包括氮化矽。在一些其他實施例中，並未形成接觸蝕刻停止層150。
如第1A及1A-1圖所示，根據一些實施例，一介電層160沉積於接觸蝕刻停止層150上方。根據一些實施例，介電層160包括一絕緣材料。根據一些實施例，介電層160包括氧化矽、硼矽酸鹽玻璃(BSG)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、氟化矽酸鹽玻璃(FSG)、低介電常數材料、多孔介電材料或其組合。根據一些實施例，使用CVD製程、HDPCVD製程、旋塗製程、濺鍍製程或其組合來沉積介電層160。
如第1B及1B-1圖所示，根據一些實施例，於介電層160及接觸蝕刻停止層150上實施一平坦化製程，直至暴露閘極堆疊130的頂面。根據一些實施例，平坦化製程包括一化學機械研磨(CMP)製程。根據一些實施例，在實施平坦化製程之後，介電層160具有實質平坦的表面，以促進後續的製程步驟。
如第1C及1C-1圖所示，根據一些實施例，去除閘 極堆疊130。根據一些實施例，用於去除閘極堆疊130的去除製程包括濕蝕刻製程、乾蝕刻製程或其組合。根據一些實施例，去除閘極堆疊130之後，開口142a、144a、146a及148a形成於間隙壁層142、144、146及148之間。根據一些實施例，開口142a、144a、146a及148a為溝槽。
如第1C及1C-1圖所示，根據一些實施例，形成一閘極介電層170於介電層160、接觸蝕刻停止層150、間隙壁層142、144、146及148以及開口142a、144a、146a及148a的內壁及底面。閘極介電層170包括氧化矽或其他合適的介電材料。
在一些實施例中，閘極介電層170包括一高介電常數材料(高k材料)。根據一些實施例，高k材料包括氧化鉿(HfO2)、氧化矽鉿(HfSiO)、氮氧化矽鉿(HfSiON)、氧化鉿鉭(HfTaO)、氧化鉿鈦(HfTiO)、氧化鉿鋯(HfZrO)或其組合。
根據一些實施例，高k材料包括金屬氧化物、金屬氮化物、金屬矽化物、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽化物、金屬的氮氧化物、氧化鋁、二氧化鉿-氧化鋁(HfO2-Al2O3)合金、其他合適的材料或其組合。
如第1C及1C-1圖所示，根據一些實施例，一功函數金屬層180沉積於閘極介電層170上方。功函數金屬層180為電晶體提供所需的功函數以增強裝置效能(包括改進的閾電壓)。
在形成NMOS電晶體的實施例中，功函數金屬層180可為能夠提供適合於裝置的功函數值(例如，等於或小於 約4.5eV)的n型金屬。根據一些實施例，n型金屬包括金屬、金屬碳化物、金屬氮化物或其組合。舉例來說，n型金屬由鉭、氮化鉭或其組合製成。
另一方面，在形成PMOS的實施例中，功函數金屬層180可為能夠提供適合於裝置的功函數值(例如，等於或大於約4.8eV)的p型金屬。根據一些實施例，p型金屬包括金屬、金屬碳化物、金屬氮化物、其他合適的材料或其組合。舉例來說，p型金屬由鈦、氮化鈦、其他合適的材料或其組合製成。
根據一些實施例，功函數金屬層180由鉿、鋯、鈦、鉭、鋁、金屬碳化物、鋁化物、釕或其組合製成。根據一些實施例，金屬碳化物包括碳化鉿或碳化鋯。根據一些實施例，使用PVD製程、CVD製程、ALD製程、電鍍製程、其他合適的方法或其組合沉積功函數金屬層180。
如第1C及1C-1圖所示，根據一些實施例，一閘極電極層190沉積於功函數金屬層180上方，以填充開口142a、144a、146a及148a。根據一些實施例，閘極電極層190也稱為金屬閘極電極層。根據一些實施例，閘極電極層190包括合適的金屬材料，例如鋁、鎢、金、鉑、鈷、其他合適的金屬、其合金或其組合。根據一些實施例，使用PVD製程、CVD製程、電鍍製程等或其組合沉積閘極電極層190。
如第1D及1D-1圖所示，根據一些實施例，實施一平坦化製程，以去除開口142a、144a、146a及148a外部的閘極電極層190、功函數金屬層180以及閘極介電層170。根據一些實施例，餘留於開口142a、144a、146a及148a內的閘極電極層 190分別形成閘極電極192、194、196及198。根據一些實施例，平坦化製程包括一化學機械研磨(CMP)製程等。
如第1E及1E-1圖所示，根據一些實施例，去除功函數金屬層180、閘極介電層170以及閘極電極192、194、196及198的頂部。根據一些實施例，上述去除製程包括蝕刻製程。在進行去除製程之後，在間隙壁層142、144、146及148之間分別形成凹口R1、R2、R3及R4。
如第1E及1E-1圖所示，根據一些實施例，一蓋層210形成於介電層160上方，以填入凹口R1、R2、R3及R4。根據一些實施例，蓋層210的配置係用以防止閘極電極192、194、196及198與後續形成的導電接觸結構發生短路。根據一些實施例，蓋層210包括一介電材料，例如氮化矽。利用化學氣相沉積製程或其他合適的製程形成蓋層210。
如第1F及1F-1圖所示，根據一些實施例，去除凹口R1、R2、R3及R4外部的蓋層210。根據一些實施例，上述去除製程包括化學機械研磨製程。在一些實施例中，一閘極堆疊G1形成於開口142a內。根據一些實施例，閘極堆疊G1包括位於開口142a內的閘極電極192、功函數金屬層180及閘極介電層170。根據一些實施例，閘極堆疊G1更包括位於開口142a內的蓋層210。
在一些實施例中，一閘極堆疊G2形成於開口144a內。根據一些實施例，閘極堆疊G2包括位於開口144a內的閘極電極194、功函數金屬層180及閘極介電層170。根據一些實施例，閘極堆疊G2更包括位於開口144a內的蓋層210。
在一些實施例中，一閘極堆疊G3形成於開口146a內。根據一些實施例，閘極堆疊G3包括位於開口146a內的閘極電極196、功函數金屬層180及閘極介電層170。根據一些實施例，閘極堆疊G3更包括位於開口146a內的蓋層210。
在一些實施例中，一閘極堆疊G4形成於開口148a內。根據一些實施例，閘極堆疊G4包括位於開口148a內的閘極電極198、功函數金屬層180及閘極介電層170。根據一些實施例，閘極堆疊G4更包括位於開口148a內的蓋層210。
如第1F及1F-1圖所示，根據一些實施例，一罩幕層220形成於介電層160、接觸蝕刻停止層150、間隙壁層142、144、146及148以及蓋層210上方。根據一些實施例，罩幕層220包括一絕緣材料。根據一些實施例，絕緣材料包括氧化矽、氮氧化矽、硼矽酸鹽玻璃(BSG)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、氟化矽酸鹽玻璃(FSG)、低介電常數材料、多孔介電材料或其組合。根據一些實施例，使用CVD製程、HDPCVD製程、旋塗製程、濺鍍製程或其組合來形成罩幕層220。
如第1F及1F-1圖所示，根據一些實施例，一罩幕層230形成於罩幕層220上方。根據一些實施例，罩幕層230據有一開口232露出一部分的罩幕層220。根據一些實施例，罩幕層230包括一氮化物材料(例如，氮化鈦)。根據一些實施例，使用一沉積製程、一光學微影製程及一蝕刻製程來形成罩幕層230。在一些其他實施例中，罩幕層230包括一光阻材料。根據一些其他實施例，使用一塗佈製程及一光學微影製程形成來形 成罩幕層230。
如第1F、1F-1、1G及1G-1圖所示，根據一些實施例，經由罩幕層230的開口232去除部分的罩幕層220及介電層160。根據一些實施例，在進行上述去除製程之後，一開口222形成於罩幕層220內，且孔洞162、164及166形成於介電層160內。根據一些實施例，開口222露出部分的蓋層210、間隙壁層142、144、146及148以及接觸蝕刻停止層150。
根據一些實施例，孔洞162形成於閘極堆疊G1與閘極堆疊G2之間。根據一些實施例，孔洞164形成於閘極堆疊G2與閘極堆疊G3之間。根據一些實施例，孔洞166形成於閘極堆疊G3與閘極堆疊G4之間。根據一些實施例，孔洞162鄰近於間隙壁層142及144。根據一些實施例，孔洞164鄰近於間隙壁層144及146。根據一些實施例，孔洞166鄰近於間隙壁層146及148。
根據一些實施例，孔洞162、164及166並未貫穿介電層160。亦即，根據一些實施例，介電層160的一些部分162a、164a及166a位於孔洞162、164及166下方。根據一些實施例，這些部分162a、164a及166a具有一厚度T1(或一最小厚度T1)。
根據一些實施例，閘極堆疊G1、G2、G3及G4具有一厚度T2。在一些實施例中，厚度T1與厚度T2的比率約在0.4至0.6的範圍。根據一些實施例，孔洞162、164及166具有一深度D(或一最大深度D)。在一些實施例中，深度D與厚度T2的比率約在0.4至0.6的範圍。
根據一些實施例，上述去除製程更包括去除間隙 壁層142、144、146及148以及接觸蝕刻停止層150的頂部。根據一些實施例，上述去除製程包括使用罩幕層230作為蝕刻罩幕進行一蝕刻製程。根據一些實施例，上述蝕刻製程包括一異向性蝕刻製程，例如一乾蝕刻製程。如第1G及1G-1圖所示，根據一些實施例，去除罩幕層230。
如第1H及1H-1圖所示，根據一些實施例，一保護材料層240a形成於罩幕層220、介電層160、接觸蝕刻停止層150、間隙壁層142、144、146及148以及蓋層210上方。根據一些實施例，一保護材料層240a包括一金屬化合物材料或一金屬材料。金屬化合物材料包括氮化鈦、氮化鉭或其他合適的金屬化合物材料。金屬材料包括鎢、鉭、鈷、鎳或其他合適的金屬材料。在一些實施例中，金屬化合物材料及金屬材料能夠與矽發生反應。
根據一些實施例，保護材料層240a使用異向性沉積製程而形成。在進行異向性沉積製程期間，沉積速率負相關於(或反比於)待沉積位置的深寬比。根據一些實施例，由於開口222的深寬比小於孔洞162、164及166的深寬比，因此蓋層210上方的沉積速率大於介電層160的一些部分162a、164a及166a上方的沉積速率。
根據一些實施例，蓋層210上方的保護材料層240a具有一厚度T3。根據一些實施例，介電層160的一些部分162a、164a及166a上方的保護材料層240a具有一厚度T4。根據一些實施例，厚度T3大於厚度T4。
根據一些實施例，保護材料層240a的厚度自蓋層 210往介電層160的一些部分162a、164a及166a減少。根據一些實施例，保護材料層240a的厚度自蓋層210往介電層160的一些部分162a、164a及166a逐漸(或持續性)減少。根據一些實施例，罩幕層220上方的保護材料層240a具有一厚度T5。根據一些實施例，厚度T5大於厚度T3。
如第1I及1I-1圖所示，根據一些實施例，薄化保護材料層240a。根據一些實施例，在進行薄化製程之後，餘留的保護材料層240a形成一保護層240。根據一些實施例，保護層240具有開口242、244及246。
根據一些實施例，開口242露出介電層160的部分162a及鄰近孔洞162處的接觸蝕刻停止層150。根據一些實施例，開口244露出介電層160的部分164a及鄰近孔洞164處的接觸蝕刻停止層150。根據一些實施例，開口246露出介電層160的部分166a及鄰近孔洞166處的接觸蝕刻停止層150。
根據一些實施例，保護層240覆蓋蓋層210、接觸蝕刻停止層150以及間隙壁層142、144、146及148。因此，根據一些實施例，保護層240能夠防止蓋層210、接觸蝕刻停止層150以及間隙壁層142、144、146及148因後續去除製程而受到損害。
根據一些實施例，保護層240順應性覆蓋蓋層210、接觸蝕刻停止層150以及間隙壁層142、144、146及148的表面212、151、142b、144b、146b及148b。根據一些實施例，上述薄化製程包括一等向性蝕刻製程。根據一些實施例，等向性蝕刻製程包括一濕蝕刻製程。
如第1G-1、1H-1及1I-1圖所示，根據一些實施例，深度D與厚度T2的比率約在0.4至0.6的範圍。若深度D與厚度T2的比率小於0.4，蓋層210上方的保護材料層240a與介電層160的部分162a、164a及166a上方的保護材料層240a之間的厚度差太小而無法形成具有足夠厚度的保護層240。若深度D與厚度T2的比率大於0.6，則第1G-1圖的去除製程會損害蓋層210、間隙壁層142、144、146及148以及接觸蝕刻停止層150。
如第1J及1J-1圖所示，根據一些實施例，一保護層250形成於保護層240上。根據一些實施例，保護層250順應性覆蓋保護層240。在一些實施例中，保護層250的耐蝕能力高於保護層240的耐蝕能力。在一些實施例中，保護層250加上保護層240的耐蝕能力高於單一保護層240的耐蝕能力。
根據一些實施例，保護層250薄於保護層240。根據一些實施例，保護層250的厚度T7小於蓋層210上方的保護層240的厚度T6。根據一些實施例，厚度T6為蓋層210上方的保護層240的最大厚度。根據一些實施例，保護層250的平均厚度小於保護層240的平均厚度。根據一些實施例，厚度T6的範圍約在20nm至5nm的範圍。
根據一些實施例，保護層240及250由不同的材料所製成。根據一些實施例，保護層250包括一金屬化合物(例如，金屬矽化物材料)。根據一些實施例，保護層240及250具有相同的金屬元素。舉例來說，保護層240包括氮化鈦(或鈦)、氮化鉭(或鉭)、鎢、鈷或鎳，而保護層250包括矽化鈦(或氮化矽鈦)、矽化鉭、矽化鎢、矽化鈷或矽化鎳。
根據一些實施例，保護層250的製作包括矽化保護層240的頂部(或一表面部分)。根據一些實施例，上述矽化製程包括以含矽氣體與保護層240發生反應。根據一些實施例，含矽氣體包括SiH4、SiH2Cl2、SiH2Br2、Si2H6等等或其組合。
根據一些實施例，矽化製程約在350℃至400℃的溫度範圍進行。根據一些實施例，矽化製程約在60Torr至200Torr的壓力範圍進行。根據一些實施例，矽化製程使用一混合氣體來進行，其包含20-40vol%的含矽氣體及80-60vol%的載體氣體。載體氣體包括N2、H2、Ar及/或其他合適的氣體。
根據一些實施例，接觸蝕刻停止層150具有頂部152U、154U及156U，其分別經由孔洞162、164、166而露出。根據一些實施例，接觸蝕刻停止層150具有底部152L、154L及156L，其分別為介電層160的部分162a、164a及166a所覆蓋。
根據一些實施例，在進行矽化製程之後，頂部152U、154U及156U的第一矽濃度大於底部152L、154L及156L的第二矽濃度。根據一些實施例，頂部152U、154U及156U的第一矽濃度大於間隙壁層142、144、146及148的第三矽濃度。
在一些實施例中，接觸蝕刻停止層150包括氮化矽。根據一些實施例，頂部152U、154U及156U內矽元素與氮元素的第一原子比率大於底部152L、154L及156L內矽元素與氮元素的第二原子比率。根據一些實施例，第一原子比率約在1.2至1.5的範圍。根據一些實施例，第二原子比率約在0.75至1的範圍。
如第1K及1K-1圖所示，根據一些實施例，去除介電層160的部分162a、164a及166a以及位於介電層160的部分162a、164a及166a下方的接觸蝕刻停止層150。根據一些實施例，在進行上述去除製程之後，在介電層160及接觸蝕刻停止層150內形成穿孔162T、164T及166T。
根據一些實施例，穿孔162T、164T及166T分別露出下方的摻雜區112。根據一些實施例，上述去除製程包括乾蝕刻製程。根據一些實施例，去除製程也稱作接觸孔蝕刻製程。根據一些實施例，穿孔162T、164T及166T也稱作接觸孔。
根據一些實施例，保護層240及250覆蓋蓋層210、接觸蝕刻停止層150以及間隙壁層142、144、146及148。因此，根據一些實施例，保護層240及250防止蓋層210、接觸蝕刻停止層150以及間隙壁層142、144、146及148因上述去除製程而受到損害。
如此一來，根據一些實施例，保護層240及250防止閘極電極192、194、196及198與導電接觸結構(其於後續形成於穿孔162T、164T及166T內)發生短路。因此，根據一些實施例，可改善半導體裝置結構100的良率。
如第1L及1L-1圖所示，根據一些實施例，去除保護層240及250。根據一些實施例，上述去除製程包括一濕蝕刻製程。根據一些實施例，濕蝕刻製程包括將保護層240及250浸漬於一蝕刻溶液內。根據一些實施例，蝕刻溶液包括H2SO4及H2O2。
根據一些實施例，保護層240及250包括金屬元 素。因此，保護層240及250對於接觸蝕刻停止層150、間隙壁層142、144、146及148以及蓋層210具有高蝕刻選擇比。如此一來，上述濕蝕刻製程可去除保護層240及250而不損害接觸蝕刻停止層150、間隙壁層142、144、146及148以及蓋層210。
如第1M及1M-1圖所示，根據一些實施例，一導電層260形成於罩幕層220及閘極堆疊G1、G2、G3及G4上方，以填入開口222及穿孔162T、164T及166T內。導電層260的製作包括進行一物理氣相沉積製程、一化學氣相沉積製程或其他合適的製程。
如第1N及1N-1圖所示，根據一些實施例，去除罩幕層220與導電層260、介電層160、接觸蝕刻停止層150、間隙壁層142、144、146及148以及蓋層210的頂部。根據一些實施例，在進行上述去除製程之後，餘留於穿孔162T、164T及166T內的導電層260形成導電接觸結構262、264及266。根據一些實施例，導電接觸結構262、264及266穿過介電層160及接觸蝕刻停止層150。
根據一些實施例，導電接觸結構262、264及266分別電性連接至下方的摻雜區112。根據一些實施例，導電接觸結構262及264位於閘極堆疊G2的相對側上。根據一些實施例，導電接觸結構264及266位於閘極堆疊G3的相對側上。
根據一些實施例，接觸蝕刻停止層150覆蓋閘極堆疊G1、G2、G3及G4的側壁S1、S2、S3及S4。根據一些實施例，接觸蝕刻停止層150的頂部152U及底部152L鄰近於導電接觸結構262。根據一些實施例，導電接觸結構262直接接觸頂部152U 及底部152L。
根據一些實施例，頂部152U位於閘極堆疊G1的蓋層210與閘極堆疊G2的蓋層210之間。根據一些實施例，頂部152U位於閘極堆疊G2的蓋層210與導電接觸結構262之間。根據一些實施例，頂部152U鄰近於接觸蝕刻停止層150的上表面P。
根據一些實施例，接觸蝕刻停止層150的頂部154U及底部154L鄰近於導電接觸結構264。根據一些實施例，導電接觸結構264直接接觸頂部154U及底部154L。
根據一些實施例，接觸蝕刻停止層150的頂部156U及底部156L鄰近於導電接觸結構266。根據一些實施例，導電接觸結構266直接接觸頂部156U及底部156L。介電層160圍繞閘極堆疊G1、G2、G3及G4。根據一些實施例，上述去除製程包括化學研磨製程。
根據一些實施例，由於保護層240及250(如第1J-1圖所示)防止閘極電極192、194、196及198與導電接觸結構262、264及266發生短路，因此可改善半導體裝置結構100的良率。
第2A圖係繪示出根據一些實施例之半導體裝置結構100a平面示意圖。第2B圖係繪示沿第2A圖中截線I-I’的半導體裝置結構100a剖面示意圖。
如第2A及2B圖所示，半導體裝置結構100a相似於第1N-1圖的半導體裝置結構100，除了半導體裝置結構100a的閘極堆疊130為半導體閘極堆疊。半導體裝置結構100a的製造 方法包括進行第1A-1B及1F-1N圖的步驟。
根據一些實施例，提供半導體裝置結構及其製造方法。上述方法(用以形成半導體裝置結構)於進行接觸孔蝕刻製程之前，形成保護層於一閘極堆疊及一間隙壁層上方。因此，上述方法防止閘極堆疊的一閘極電極與形成於接觸孔內的導電接觸結構發生短路。如此一來，可改善半導體裝置結構的良率。
根據一些實施例，提供一種半導體裝置結構之製造方法。上述方法包括形成一閘極堆疊、一間隙壁層及一介電層於一基底上方。間隙壁層圍繞閘極堆疊，且介電層圍繞間隙壁層。上述方法包括去除介電層的一第一部，以在介電層內形成一第一孔洞。第一孔洞鄰近於間隙壁層，且介電層的一第二部位於第一孔洞下方。上述方法包括形成一第一保護層於閘極堆疊及間隙壁層上方。上述方法包括形成一第二保護層於第一保護層上方。第二保護層包括一金屬化合物，且第一保護層及第二保護層包括相同的一金屬元素。上述方法包括去除介電層的第二部，以形成一穿孔。上述方法包括形成一導電接觸結構於穿孔內。
根據一些實施例，提供一種半導體裝置結構之製造方法。上述方法包括形成一閘極堆疊、一間隙壁層及一介電層於一基底上方。間隙壁層圍繞閘極堆疊，且介電層圍繞間隙壁層。上述方法包括去除介電層的一第一部，以在介電層內形成一第一孔洞。第一孔洞鄰近於間隙壁層，且介電層的一第二部位於第一孔洞下方。上述方法包括形成一第一保護層於閘極 堆疊及間隙壁層上方。上述方法包括將第一保護層與一含矽氣體發生反應，以形成一第二保護層於第一保護層上方。第二保護層包括一金屬矽化物材料。上述方法包括去除介電層的第二部，以形成一穿孔。上述方法包括形成一導電接觸結構於穿孔內。
根據一些實施例，提供一種半導體裝置結構。半導體裝置結構包括一基底。半導體裝置結構包括一閘極堆疊，位於基底上方。半導體裝置結構包括一蝕刻停止層，位於閘極堆疊的一側壁上。半導體裝置結構包括一介電層，位於基底上，且圍繞閘極堆疊。半導體裝置結構包括一第一導電接觸結構，穿過介電層且鄰近於蝕刻停止層。鄰近於第一導電接觸結構的蝕刻停止層具有一第一頂部及一第一底部。第一頂部的一第一矽濃度大於第一底部的一第二矽濃度。
以上概略說明了本發明數個實施例的特徵，使所屬技術領域中具有通常知識者對於本揭露的型態可更為容易理解。任何所屬技術領域中具有通常知識者應瞭解到可輕易利用本揭露作為其它製程或結構的變更或設計基礎，以進行相同於此處所述實施例的目的及/或獲得相同的優點。任何所屬技術領域中具有通常知識者也可理解與上述等同的結構並未脫離本揭露之精神和保護範圍內，且可在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。
100‧‧‧半導體裝置結構
110‧‧‧半導體基底
112‧‧‧摻雜區
120‧‧‧隔離結構
142、144、146、148‧‧‧間隙壁層
150‧‧‧接觸蝕刻停止層
160‧‧‧介電層
162T、164T、166T‧‧‧穿孔
192、194、196、198‧‧‧閘極電極
210‧‧‧蓋層
220‧‧‧罩幕層
240、250‧‧‧保護層

Claims (14)

  1. 一種半導體裝置結構之製造方法，包括：形成一閘極堆疊、一間隙壁層及一介電層於一基底上方，其中該間隙壁層圍繞該閘極堆疊，且該介電層圍繞該間隙壁層；去除該介電層的一第一部，以在該介電層內形成一第一孔洞，其中該第一孔洞鄰近於該間隙壁層，且該介電層的一第二部位於該第一孔洞下方；形成一第一保護層於該閘極堆疊及該間隙壁層上方；形成一第二保護層於該第一保護層上方，其中該第二保護層包括一金屬化合物，且該第一保護層及該第二保護層包括相同的一金屬元素；去除該介電層的該第二部，以形成一穿孔；以及形成一導電接觸結構於該穿孔內。
  2. 如申請專利範圍第1項所述之半導體裝置結構之製造方法，其中形成該第二保護層包括矽化一部份的該第一保護層。
  3. 如申請專利範圍第1項所述之半導體裝置結構之製造方法，更包括：在去除該介電層的該第二部之後，對該第一保護層及該第二保護層進行一濕蝕刻製程，以去除該第一保護層及該第二保護層。
  4. 如申請專利範圍第1項所述之半導體裝置結構之製造方法，更包括在形成該介電層之前，形成一蝕刻停止層於該間隙壁層及該基底上方，其中該介電層形成於該蝕刻停止層上方，該第一孔洞露出該蝕刻停止層的一頂部，該第一保護 層還形成於該蝕刻停止層上方，且去除該介電層的該第二部更包括去除位於該介電層的該第二部下方的該蝕刻停止層。
  5. 如申請專利範圍第1項所述之半導體裝置結構之製造方法，其中形成該第一保護層包括：進行一異向性沉積製程，以形成一保護材料層於該閘極堆疊、該間隙壁層以及該介電層的該第二部上方，其中位於該閘極堆疊上方的該保護材料層的一第一厚度大於位於該介電層的該第二部上方的該保護材料層的一第二厚度；以及薄化該保護材料層，以在該保護材料層內形成一開口，其中該開口露出該介電層的該第二部。
  6. 一種半導體裝置結構之製造方法，包括：形成一閘極堆疊、一間隙壁層及一介電層於一基底上方，其中該間隙壁層圍繞該閘極堆疊，且該介電層圍繞該間隙壁層；去除該介電層的一第一部，以在該介電層內形成一第一孔洞，其中該第一孔洞鄰近於該間隙壁層，且未貫穿該介電層；形成一第一保護層於該閘極堆疊及該間隙壁層上方；將該第一保護層與一含矽氣體發生反應，以形成一第二保護層於該第一保護層上方，其中該第二保護層包括一金屬矽化物材料；去除該第一孔洞下方的該介電層，以形成一穿孔；以及 形成一導電接觸結構於該穿孔內。
  7. 如申請專利範圍第6項所述之半導體裝置結構之製造方法，更包括於去除該第一孔洞下方的該介電層之後，將該第一保護層及該第二保護層浸漬於一蝕刻溶液內，以去除該第一保護層及該第二保護層。
  8. 如申請專利範圍第6項所述之半導體裝置結構之製造方法，其中去除該介電層的該第一部包括：形成一第一罩幕層於該介電層及該閘極堆疊上方；形成一第二罩幕層於該第一罩幕層上方，其中該第二罩幕層具有一第一開口露出該第一罩幕層的一第三部，且該第三部位於該介電層的該第一部上方；去除該第三部及該第一部；以及去除該第二罩幕層。
  9. 如申請專利範圍第8項所述之半導體裝置結構之製造方法，其中該第一保護層還形成於該第一罩幕層上方。
  10. 如申請專利範圍第6項所述之半導體裝置結構之製造方法，其中該第二保護層薄於該第一保護層。
  11. 一種半導體裝置結構，包括：一基底；一閘極堆疊，位於該基底上方；一蝕刻停止層，位於該閘極堆疊的一側壁上；一介電層，位於該基底上，且圍繞該閘極堆疊；以及一第一導電接觸結構，穿過該介電層且鄰近於該蝕刻停止層，其中鄰近於該第一導電接觸結構的該蝕刻停止層具有 一第一頂部及一第一底部，且該第一頂部的一第一矽濃度大於該第一底部的一第二矽濃度。
  12. 如申請專利範圍第11項所述之半導體裝置結構，其中該第一導電接觸結構直接接觸該第一頂部及該第一底部。
  13. 如申請專利範圍第11項所述之半導體裝置結構，更包括一間隙壁層，圍繞該閘極堆疊，且位於該蝕刻停止層與該閘極堆疊之間，其中該第一頂部的該第一矽濃度大於該間隙壁層的一第三矽濃度。
  14. 如申請專利範圍第11項所述之半導體裝置結構，更包括一第二導電接觸結構，穿過該介電層且鄰近於該蝕刻停止層，其中該第一導電接觸結構及該第二導電接觸結構分別位於該閘極堆疊的兩相對側，鄰近於該第二導電接觸結構的該蝕刻停止層具有一第二頂部及一第二底部，且該第二頂部的一第三矽濃度大於該第二底部的一第四矽濃度。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI749971B (zh) * 2020-02-11 2021-12-11 南亞科技股份有限公司 具有多孔介電結構的半導體元件

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108091570B (zh) * 2016-11-23 2020-09-04 中芯国际集成电路制造(北京)有限公司 半导体装置及其制造方法
CN109427583B (zh) * 2017-08-24 2021-07-13 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US10276794B1 (en) * 2017-10-31 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and fabrication method thereof
EP3570317A1 (en) * 2018-05-17 2019-11-20 IMEC vzw Area-selective deposition of a mask material
CN111029302A (zh) * 2018-10-09 2020-04-17 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US20200203144A1 (en) * 2018-12-21 2020-06-25 Applied Materials, Inc. Methods of cleaning an oxide layer in a film stack to eliminate arcing during downstream processing
CN113871345B (zh) * 2020-06-30 2024-06-04 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6607955B2 (en) * 1998-07-13 2003-08-19 Samsung Electronics Co., Ltd. Method of forming self-aligned contacts in a semiconductor device
JP4237332B2 (ja) * 1999-04-30 2009-03-11 株式会社東芝 半導体装置の製造方法
US6987062B2 (en) * 2003-10-29 2006-01-17 Sanyo Electric Co., Ltd. Manufacturing method of semiconductor device
TWI225686B (en) 2003-12-08 2004-12-21 Nanya Technology Corp Method of forming bit line contact
US20050156229A1 (en) * 2003-12-16 2005-07-21 Yeap Geoffrey C. Integrated circuit device and method therefor
KR100652791B1 (ko) * 2003-12-18 2006-11-30 주식회사 하이닉스반도체 반도체소자 제조 방법
KR20090017114A (ko) * 2007-08-14 2009-02-18 주식회사 하이닉스반도체 반도체 소자의 콘택 형성 방법
CN102789968B (zh) * 2011-05-20 2015-06-17 中芯国际集成电路制造(北京)有限公司 在半导体制造工艺中形成硬掩模的方法
US8927407B2 (en) * 2012-01-20 2015-01-06 Globalfoundries Inc. Method of forming self-aligned contacts for a semiconductor device
US8735280B1 (en) * 2012-12-21 2014-05-27 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor integrated circuit fabrication
US9136340B2 (en) * 2013-06-05 2015-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Doped protection layer for contact formation

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI749971B (zh) * 2020-02-11 2021-12-11 南亞科技股份有限公司 具有多孔介電結構的半導體元件
US11217664B2 (en) 2020-02-11 2022-01-04 Nanya Technology Corporation Semiconductor device with porous dielectric structure

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