CN110098175A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供一种半导体器件及其制造方法，所述制造方法中，在形成第一导电结构之后，先利用层间介质层形成介质沟槽，在介质沟槽的侧壁上依次形成牺牲侧墙和隔离侧墙并在介质沟槽的剩余空间中形成第二导电结构，在移除所述牺牲侧墙后的位置形成气隙，并使用覆盖层密封所述气隙的顶部，利用这种气隙的介电常数低的优点，减小第一导电结构和第二导电结构之间的寄生电容，进而有效地改善器件性能，适用于7nm及以下技术节点的FINFET器件等半导体器件的制造。本发明的半导体器件，利用第二导电结构和第一导电结构之间存在的气隙，减小第一导电结构和第二导电结构之间的寄生电容，进而提高器件性能。

Description

半导体器件及其制造方法
技术领域
本发明涉及集成电路制造技术领域，尤其涉及一种半导体器件及其制造方 法。
背景技术
通常，半导体器件包括第一导电结构和第二导电结构，其中每个第二导电 结构通常形成在两个第一导电结构之间，并且在第一导电结构和第二导电结构 之间插入有电介质层，第一导电结构可以包括栅、位线、金属线等，第二导电 结构可以包括接触插塞、储存节点接触插塞、位线接触插塞、电连接两条金属 线的导电通孔结构等。随着半导体器件高度集成，第一导电结构与第二导电结 构之间的距离逐渐地减小，导致第一导电结构与第二导电结构之间的寄生电容 增加，进而影响半导体器件的性能。
发明内容
本发明的目的在于提供一种半导体器件及其制造方法，能够减小相邻的导 电结构之间的寄生电容，改善器件性能。
为了实现上述目的，本发明提供一种半导体器件的制造方法，包括以下步 骤：
提供一半导体衬底，在所述半导体衬底表面上形成第一导电结构；
在所述半导体衬底和第一导电结构上覆盖层间介质层；
刻蚀所述第一导电结构两侧的层间介质层至所述半导体衬底的表面，以形 成介质沟槽；
在所述介质沟槽的侧壁上依次形成牺牲侧墙和隔离侧墙；
在所述介质沟槽中形成第二导电结构；
去除所述牺牲侧墙，以形成气隙；
形成一覆盖层，所述覆盖层位于所述气隙的顶部并密封所述气隙顶部。
可选的，所述第一导电结构为栅极堆叠结构或金属线；所述第二导电结构 为底部电接触栅极堆叠结构、源漏区和金属线中的至少一种的导电插塞。
可选的，当所述第一导电结构为栅极堆叠结构时，所述第一导电结构的侧 壁上形成有栅极侧墙，在刻蚀所述第一导电结构两侧的层间介质层至所述半导 体衬底的表面，以形成介质沟槽时，还刻蚀去除所述栅极侧墙。
可选的，当所述第一导电结构为栅极堆叠结构时，在所述半导体衬底和第 一导电结构上覆盖层间介质层之前，形成至少部分位于所述第一导电结构两侧 的半导体衬底中的源漏区，形成的所述介质沟槽的底部暴露出所述源漏区的部 分顶部表面或者全部顶部表面。
可选的，当所述第一导电结构为金属栅极堆叠结构时，采用先栅工艺或者 后栅工艺在所述半导体衬底表面上形成第一导电结构。
可选的，在所述半导体衬底和第一导电结构上覆盖层间介质层之前，先形 成覆盖在所述半导体衬底和第一导电结构上的接触刻蚀停止层；形成所述介质 沟槽时，依次刻蚀所述第一导电结构两侧的层间介质层和接触刻蚀停止层至所 述半导体衬底的表面，以形成所述介质沟槽。
可选的，在覆盖所述层间介质层之后，且在刻蚀所述层间介质层之前，还 在所述层间介质层的表面上形成一掩膜层。
可选的，在所述介质沟槽的侧壁上依次形成牺牲侧墙和隔离侧墙的步骤包 括：
在所述介质沟槽和所述层间介质层的表面上依次形成阻挡保护层和牺牲材 料层；
刻蚀所述牺牲材料层，以在所述介质沟槽的侧壁上形成牺牲侧墙；
在所述阻挡保护层和牺牲侧墙的表面上形成隔离侧墙材料层；
刻蚀所述隔离侧墙材料层，以在所述牺牲侧墙的侧壁上形成隔离侧墙。
可选的，所述阻挡保护层的材质包括氮化硅和/或氮氧化硅。
可选的，所述牺牲侧墙的材质包括硅、硅化物、锗、硅锗、硅碳和碳中的 至少一种；和/或，所述隔离侧墙的材质包括氮化硅、氧化硅和氮氧化硅中的至 少一种。
本发明还提供一种半导体器件，包括：
半导体衬底；
形成于所述半导体衬底表面上的第一导电结构；
覆盖在所述半导体衬底和第一导电结构的表面上的层间介质层，所述层间 介质层中具有位于所述第一导电结构两侧且暴露出所述半导体衬底表面的介质 沟槽；
形成在所述介质沟槽中的第二导电结构；
形成在所述介质沟槽中且位于所述第二导电结构的侧壁上的隔离侧墙；
形成在所述介质沟槽中且位于所述隔离侧墙侧壁和所述层间介质层之间的 气隙；
形成在所述气隙的顶部并用于密封所述气隙的覆盖层。
可选的，所述第一导电结构为栅极堆叠结构或金属线；所述第二导电结构 为接触插塞、储存节点接触插塞、位线接触插塞或电连接两条金属线的导电通 孔结构。
可选的，所述半导体器件为FinFET器件，所述半导体衬底中形成有鳍，所 述第一导电结构为形成在所述鳍的表面上的栅极堆叠结构，所述半导体器件还 包括至少部分位于所述第一导电结构两侧的鳍中的源漏区，所述介质沟槽的底 部暴露出所述源漏区的部分顶部表面或者全部顶部表面。
可选的，所述隔离侧墙的材质包括氮化硅、氧化硅和氮氧化硅中的至少一 种；和/或，所述第二导电结构的材质包括钨、铜、铝和金属硅化物中的至少一 种。
可选的，所述半导体器件还包括从所述介质沟槽侧壁的层间介质层表面上 延伸到所述隔离侧墙的底部表面上的阻挡保护层。
可选的，所述覆盖层还覆盖在所述层间介质层、第二导电结构、第一导电 结构和隔离侧墙的表面上。
与现有技术相比，本发明的技术方案具有以下有益效果：
1、本发明的半导体器件的制造方法，在形成第一导电结构之后，先利用层 间介质层形成介质沟槽，在介质沟槽的侧壁上依次形成牺牲侧墙和隔离侧墙并 在介质沟槽的剩余空间中形成第二导电结构，在移除所述牺牲侧墙后的位置形 成气隙，并使用覆盖层密封所述气隙的顶部，利用这种气隙的介电常数低的优 点，减小第一导电结构和第二导电结构之间的寄生电容，进而有效地改善器件 性能，适用于7nm及以下技术节点的FINFET器件等半导体器件的制造；进一 步的，当第一导电结构为栅极堆叠结构时，第一导电结构侧壁上有栅极侧墙， 所述栅极侧墙在形成介质沟槽时同时被去除，可以提高介质沟槽侧壁的竖直度， 拓宽介质沟槽的底部宽度，有利于形成更大更佳形貌的气隙，进一步减小寄生 电容，提高器件性能。
2、本发明的半导体器件，由于第二导电结构不再是完全通过电介质材料与 第一导电结构间隔，而是通过隔离侧墙和介电常数低极低(约为1)的气隙与第 一导电结构间隔，因此第一导电结构和第二导电结构之间的寄生电容大大减小， 器件性能得到提高。
附图说明
图1是本发明具体实施例的半导体器件的制造方法的流程图；
图2A至2J是本发明具体实施例的半导体器件的制造方法中的器件结构剖 面示意图；
其中，200-半导体衬底，200a-鳍(Fin)，200b-器件隔离结构，200c-垫氧化 层(PadOxide)，201-伪栅结构，201a-伪栅介质层，201b-伪栅极层，201c-栅极 槽，201’-第一导电结构，202-栅极侧墙，203-源漏区，204-接触刻蚀停止层 (CESL)，205-第一层间介质层(ILD)，206-第二层间介质层(ILD)，207-掩膜 层，208-介质沟槽，209-阻挡保护层，210-牺牲侧墙，211-隔离侧墙，212-第二 导电结构，210a-气隙，213-覆盖层。
具体实施方式
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施 方式作进一步的说明，然而，本发明可以用不同的形式实现，不应只是局限在 所述的实施例。
请参考图1，本发明提供一种半导体器件的制造方法，包括以下步骤：
S1，提供一半导体衬底，在所述半导体衬底表面上形成第一导电结构；
S2，在所述半导体衬底和第一导电结构上覆盖层间介质层；
S3，刻蚀所述第一导电结构两侧的层间介质层至所述半导体衬底的表面， 以形成介质沟槽；
S4，在所述介质沟槽的侧壁上依次形成牺牲侧墙和隔离侧墙；
S5，在所述介质沟槽中形成第二导电结构；
S6，去除所述牺牲侧墙，以形成气隙；
S7，形成一覆盖层，所述覆盖层位于所述气隙的顶部并密封所述气隙顶部。
请参考图2A至图2D，步骤S1中，首先，提供一半导体衬底200，所述半 导体衬底200为后续工艺提供工作平台，可以为硅衬底、锗衬底、硅锗衬底、 碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底或一基底表面上有一定厚度的 半导体外延层的半导体衬底等本领域技术人员熟知的任一半导体衬底。所述半 导体衬底200中可以形成有器件隔离结构200b等，通过相应的工艺在所述半导 体衬底200的表面上形成至少一个第一导电结构201’，所述第一导电结构201’ 可以为多晶硅栅极堆叠结构、金属栅极堆叠结构、半导体-氧化物-氮化物-氧化 物-半导体(SONOS)栅极堆叠结构或金属线，本实施例中，所述第一导电结构 为金属栅极堆叠结构，可以采用先栅工艺或者后栅工艺在所述半导体衬底表面 上形成。在本实施例的步骤S1中，当通过后栅工艺在半导体衬底200表面上形 成用作FinFET器件的金属栅极堆叠结构(HKMG，High K Metal Gate)的第一 导电结构201’时，具体过程包括：
请参考图2A，首先，形成垂直于半导体衬底200表面的凸起的鳍(Fin)200a 以及填充在鳍200a之间且顶部低于鳍200a的器件隔离结构(例如为浅沟槽隔离 结STI)200b，所述鳍200b可以通过刻蚀半导体衬底200(例如刻蚀一基底表 面上的半导体外延层)形成，具体地，先刻蚀半导体衬底200至一定深度而形 成沟槽，然后沉积隔离材料并化学机械平坦化所述隔离材料以暴露出所述半导 体衬底200的表面，接着，回刻蚀所述隔离材料至一定深度，高出剩余的隔离 材料的顶部的半导体衬底即形成凸起的鳍200a，而剩余的隔离材料成为鳍200a 之间的器件隔离结构200b；所述鳍200a还可以通过外延工艺形成，具体地，先 在半导体衬底200表面上形成具有若干沟槽的图形化硬掩膜层，然后在所述沟 槽中外延生长不同于半导体衬底200的半导体外延层，去除所述图形化硬掩膜 层后，外延生长的半导体外延层即为半导体衬底200表面上的凸起的鳍200a， 之后可以在鳍200a之间重新形成顶部低于鳍200a顶部的器件隔离结构200b或 者直接保留所述图形化掩膜层而作为器件隔离结构200b。
请继续参考图2A，然后，在整个半导体衬底200的表面上形成一层垫氧化 层200c，然后在所述鳍200a上方的垫氧化层200c表面上依次形成伪栅结构 (Dummy Gate)201和位于伪栅结构侧壁上的栅极侧墙202(即偏移侧墙，offset spacer)，所述伪栅结构201可以包括伪栅介质层201a和伪栅极层201b，伪栅介 质层201a和伪栅极层201b的形成工艺包括：采用沉积工艺或者热氧化工艺等 在垫氧化层200c的表面形成伪栅介质膜以及位于伪栅介质膜表面上的伪栅极 膜；采用光刻和刻蚀工艺去除部分伪栅极膜和伪栅介质膜，以在鳍200a上方形 成伪栅介质层201a和伪栅极层201b。所述伪栅介质层201a的材料可以为可包 括二氧化硅(SiO2)，所述伪栅电极层201b的材料可以为多晶硅。所述侧墙302 用于保护所述栅极堆叠结构301的侧壁，可以是单层结构，也可以是叠层结构， 其材料包括氧化硅、氮化硅和氮氧化硅中的至少一种，即所述侧墙302可以包 括至少一层氧化物层和/或至少一层氮化物层。所述栅极侧墙202的形成过程包 括：在伪栅结构201和半导体衬底200的表面上沉积一定厚度的侧墙材料；采 用侧墙刻蚀工艺刻蚀所述侧墙材料，以在伪栅结构201的侧壁上形成栅极侧墙 202。在本发明的其他实施例中，所述栅极堆叠结构还可以是半导体-氧化物-氮 化物-氧化物-半导体(SONOS)层叠栅结构。
接着，请继续参考图2A，可以采用轻掺杂离子注入(LDD)和重掺杂源漏 离子注入等工艺并结合相应的退火激活工艺，在伪栅结构201两侧的鳍200a中 形成源漏区203；或者，通过嵌入式源漏工艺形成源漏区203，所述嵌入式源漏 工艺包括：先采用原子层沉积(ALD)工艺、化学气相沉积(CVD)工艺或炉 管工艺(furnance)等，在垫氧化层200c、栅极侧墙202以及伪栅结构201的表 面上沉积用于刻蚀源漏凹槽的掩膜层(未图示)，所述掩膜层可以在后续刻蚀栅 极侧墙202以及伪栅结构201两侧的鳍200a形成源漏凹槽时对半导体衬底200 的其他区域、栅极侧墙202以及伪栅结构201进行遮蔽保护，所述掩膜层的材 料可以包括氧化硅、氮化硅和氮氧化硅中的至少一种；接着，通过光刻胶涂覆、 曝光、显影等光刻工艺在所述掩膜层表面上形成图案化光刻胶(未图示)，所述 图案化光刻胶中的图案定义出了鳍200a待刻蚀形成源漏凹槽的区域；然后以所 述图案化光刻胶为掩膜，采用湿法刻蚀、干法刻蚀或干法刻蚀加湿法刻蚀的刻 蚀工艺刻蚀掩膜层、垫氧化层200c以及鳍200a，刻蚀停止在鳍200a中一定深 度，以形成源漏凹槽，源漏凹槽的侧壁与所述半导体衬底200的表面呈“L”形、 “C”形或“Σ”形，可以通过氧灰化工艺去除图案化光刻胶，并采用湿法腐蚀或者化学机械抛光或者干法刻蚀工艺去除掩膜层，在本发明的其他实施例中， 也可以直接以伪栅结构201和栅极侧墙202为掩膜，刻蚀伪栅结构201和栅极 侧墙202两侧的鳍，以形成源漏凹槽；然后，可以通过选择性外延生长工艺在 源漏凹槽的表面上外延生长硅锗、硅碳等相应的半导体层，并在此过程中对所 述半导体层进行原位掺杂，从而形成嵌入式源漏区，这种嵌入式源漏区的顶部 通常会高出鳍200a的顶部。
接着，请参考图2A和图2B，可以采用化学气相沉积工艺或者物理气相沉 积工艺在伪栅结构201、源漏区203和垫氧化层200c的表面上依次形成接触刻 蚀停止层(contactetch stop layer，CESL)204和第一层间介质层205，接触刻蚀 停止层204的厚度较薄，其材质可以是氧化硅、氮化硅、氮氧化硅或其任意组 合，第一层间介质层205的材质与栅极侧墙202的材质不同，以有利于后续介 质沟槽的形成，第一层间介质层205的材质可以是二氧化硅或者介电常数K低 于二氧化硅的低K介质,第一层间介质层205的厚度较厚，通常能够填满相邻 伪栅结构201之间的沟槽并高出伪栅结构201顶部一定高度，通过一化学机械 抛光(chemical mechanical polishing，CMP)等的平坦化工艺研磨第一层间介质层 205，使第一层间介质层205暴露出伪栅结构201的伪栅极层201b的顶部表面， 或待CMP平坦化第一层间介质层205后再通过一回蚀刻(etch back)工艺回蚀刻 伪栅结构201上方的第一层间介质层205至暴露出伪栅极层201b顶部。
然后，请参考图2B，采用湿法刻蚀工艺或者干法刻蚀工艺或者干法刻蚀和 湿法刻蚀相结合的刻蚀工艺去除所述伪栅结构201，形成栅极沟槽201c；
接着，请参考图2C，在所述栅极沟槽201c、第一层间介质层205、接触刻 蚀停止层204以及栅极侧墙202的表面上依次沉积高K栅介质层(例如为氧化 铪等)、功函数层和金属栅电极层(例如包括钨、镍或钛等金属形成的金属层、 氮化钛等导电性金属氮化物层、氧化铱等导电性金属氧化物层和硅化钛等金属 硅化物层中的一种或多种)等，并通过CMP等平坦化工艺去除第一层间介质层 205上方多余的物质，以形成高K金属栅极堆叠结构，即形成了第一导电结构 201’。在本发明的其他实施例中，所述功函数层和高K栅介质层之间还可以有 至少一层用于阻挡金属栅电极层以及功函数层中的金属向高K栅介质层中扩散 的金属阻挡层，所述功函数层和金属栅电极层之间还有至少一层用于阻挡金属 栅电极层中的金属向下扩散的金属阻挡层。
请参考图2D，在步骤S2中，可以通过化学气相沉积工艺或物理气相沉积 工艺在所述第一层间介质层205、接触刻蚀停止层204、栅极侧墙202和第一导 电结构201’上依次覆盖第二层间介质层206和掩膜层207，所述第二层间介质层 206的材质可以包括氧化硅、氮化硅、氮氧化硅以及介电常数K低于二氧化硅 的低K介质中的至少一种，其材质优选为与第一层间介质层205相同，以简化 后续介质沟槽形成工艺，第二层间介质层206和第一层间介质层205共同组成 本发明的层间介质层，用于在后续被刻蚀而形成所需的介质沟槽。掩膜层207 的材质可以是氧化硅、氮化硅或氮氧化硅，用于提高图形转移的精度且保护下 方的膜层。
请参考图2E和图2F，在步骤S3中，可以先在掩膜层207的表面上形成具 有第二导电结构图形的图形化光刻胶，然后对掩膜层207进行刻蚀以将第二导 电结构图形转移到掩膜层207上，接着，以具有第二导电结构图形的掩膜层207 为掩膜，依次刻蚀第二层间介质层206和第一层间介质层205以及接触刻蚀停 止层204，刻蚀停止在源漏区203的顶部，从而形成底部能够暴露出源漏区203 全部顶部表面或者部分顶部表面的介质沟槽208，本实施例中，所述图形化光刻 胶中的第二导电结构图形实际上是经过修正的图形，其中的第二导电结构图形 的线宽等于图2G中的两个气隙(即牺牲侧墙)的线宽、两个隔离侧墙211的线宽以及第二导电结构的线宽之和。由于本实施例中的第一导电结构201’(即金 属栅极堆叠结构)的侧壁上形成有栅极侧墙202，栅极侧墙202的材质与第二层 间介质层206和第一层间介质层205不同，在刻蚀第二层间介质层206和第一 层间介质层205以及接触刻蚀停止层204至源漏区203的顶部时，栅极侧墙202 基本上保存很完整，此时形成的介质沟槽208靠近第一导电结构201’的侧壁上 有台阶，不利于后续牺牲侧墙、隔离侧墙以及第二导电结构的形成，因此需要 改变刻蚀工艺来去除栅极侧墙202以修整介质沟槽208的侧壁形貌，例如采用 湿法腐蚀工艺来去除栅极侧墙202，刻蚀液使得栅极侧墙202相对第二层间介质 层206和第一层间介质层205均有较高的刻蚀选择比。栅极侧墙202移除后， 介质沟槽208的侧壁上的台阶被移除，空间变大，且侧壁表面相对光滑，形貌 较好，有利于后续牺牲侧墙、隔离侧墙以及第二导电结构的形成。之后，可以 通过化学机械抛光工艺或者刻蚀工艺去除第二层间介质层206表面上的掩膜层 207，以降低介质沟槽208的深宽比，有利于后续的牺牲侧墙的材料沉积。在本 发明的其他实施例中，掩膜层207的材质可以用作层间介质层时，也可以一直 保留掩膜层207直至半导体器件的制造完成。
请参考图2G，在步骤S4中，首先，可以采用化学气相沉积等工艺在所述 第二层间介质层206以及介质沟槽208的表面上沉积氮化硅或氮氧化硅或者氮 化硅和氮氧化硅的组合等介质材料，以形成一阻挡保护层209，用于保护第一导 电结构201’以及介质沟槽208底部的源漏区表面在后续的牺牲侧墙210形成和 移除过程中不受损伤，同时在形成牺牲侧墙210和隔离侧墙时的刻蚀停止层； 然后，可以采用化学气相沉积、原子层沉积或者物理气相沉积等工艺，在所述 阻挡保护层209的表面上沉积牺牲材料层，所述牺牲材料的材质包括硅、硅化 物、锗、硅锗、硅碳和碳中的至少一种，本实施例中，牺牲材料层的材质为非 晶硅或者多晶硅或者无定形碳，并采用侧墙刻蚀工艺(可以是干法刻蚀工艺) 对所述牺牲材料层进行刻蚀，刻蚀停止在阻挡保护层209的表面上，以在介质 沟槽208侧壁上形成牺牲侧墙210；然后，采用化学气相沉积工艺或者物理气相 沉积工艺在所述牺牲侧墙210和阻挡保护层209的表面上沉积隔离材料层，所 述隔离材料层的材质包括氮化硅、氧化硅和氮氧化硅中的至少一种，并采用侧 墙刻蚀工艺(可以是干法刻蚀工艺)对所述隔离材料层进行刻蚀(即侧墙刻蚀 工艺)，刻蚀停止在阻挡保护层209的表面上，以在牺牲侧墙210的侧壁上形成隔离侧墙211；之后，可以通过湿法腐蚀工艺、干法刻蚀工艺、或者干法刻蚀和 湿法腐蚀相结合的刻蚀工艺去除第二层间介质层206顶部以及介质沟槽208底 部上被牺牲侧墙210和隔离侧墙211暴露出的阻挡保护层209，以为后续的第二 导电结构的形成提供良好的工艺表面。
请参考图2H，在步骤S5中，首先可以采用溅射等工艺在第二层间介质层 206、牺牲侧墙210、隔离侧墙211以及源漏区203的表面上沉积钴、镍、锰、 钛等金属，并退火，使得沉积的金属与源漏区203表面的硅反应形成金属硅化 物(未图示)，并进一步去除未反应的金属，重新暴露出第二层间介质层206和 牺牲侧墙210的顶部以及隔离侧墙211的顶部和侧壁，或者直接采用化学气相 沉积工艺在第二层间介质层206、牺牲侧墙210、隔离侧墙211以及源漏区203 的表面上沉积金属硅化物，并去除第二层间介质层206、牺牲侧墙210和隔离侧 墙211表面上多余的金属硅化物，以利用源漏区203表面上的金属硅化物(未 图示)来降低后续形成的第二导电结构212与源漏区203的接触电阻；接着， 可以采用电镀、溅射沉积等工艺，在所述第二层间介质层206、牺牲侧墙210、 隔离侧墙211和金属硅化物(未图示)的表面上沉积钨、铜或铝等导电材料， 直至沉积的导电材料填满介质沟槽，并通过化学机械抛光(CMP)工艺去除第 二层间介质层206顶部的多余材料，从而形成第二导电结构212，本实施例中的 第二导电结构212由金属硅化物及其上方的导电材料层叠而成，所述第二导电结构212为底部接触源区或漏区203的导电插塞，在本发明的其他实施例中， 当第一导电结构201’为一存储节点的半导体(例如为浮栅)-氧化物-氮化物-氧 化物-半导体(例如为控制栅)(SONOS)栅极堆叠结构时，第二导电结构212 可以是底部接触所述一存储节点的底层半导体(例如浮栅)或者底部接触与另 一存储节点的两个半导体中的至少一个的储存节点接触插塞；当第一导电结构 201’为金属线时，所述第二导电结构212可以是将源漏区与所述第一导电结构 201’电连接的位线接触插塞，或者将所述第一导电结构201’和所述第一导电结构 201’下方的另一条金属线电连接的导电插塞(或称为导电通孔结构)。
请参考图2I，在步骤S6中，可以采用湿法刻蚀、干法刻蚀或者湿法刻蚀和 干法刻蚀相结合的刻蚀工艺，去除牺牲侧墙，以在牺牲侧墙的位置形成气隙 210a，其中的刻蚀剂的选择需要根据阻挡保护层209、牺牲侧墙以及隔离侧墙 211的材质来选择，选择的刻蚀剂使得牺牲侧墙相对阻挡保护层209和隔离侧墙 211具有高刻蚀选择比，以有利于牺牲侧墙的去除，且能够保护阻挡保护层209 和隔离侧墙211在去除牺牲侧墙过程中不会遭受超出要求的损伤。
请参考图2J，在步骤S7中，可以采用涂覆、化学气相沉积或物理气相沉积 等工艺，在第二层间介质层206、阻挡保护层209、气隙210a、隔离侧墙211以 及第二导电结构212的顶部表面上沉积一层覆盖层213，由于气隙210a的线宽 相对较窄，覆盖层213本身内部的粘连作用以及气隙210a两侧结构的支撑力， 使得覆盖层213在气隙210a处仅仅会有一定程度的弯曲，也可以说是仅仅会填 充在气隙210的顶部，不会完全填满气隙210，即覆盖层213能将气隙210a密 封在内，以将气隙210a保留下来，从而可以利用气隙210a的介电常数K约等于1的特点，来减小第二导电结构212和第一导电结构201’之间的寄生电容， 改善最终制得的半导体器件的性能。本实施例中，实际上在第二导电结构212 两侧分别形成了一个气隙210a，一个气隙位于第二导电结构212和第一导电结 构201’之间(即位于第二导电结构212靠近第一导电结构201’的一侧)，另一个 气隙210a位于第二导电结构212远离第一导电结构201’的一侧，两个气隙210 能更进一步地减小寄生电容，提高器件性能。
请参考图2J，本发明还提供一种半导体器件，包括：半导体衬底200、第一 导电结构201’、第二导电结构212、层间介质层、介质沟槽、隔离侧墙211以及 覆盖层213。
在本发明的一实施例中，所述半导体器件为FinFET器件，所述半导体衬底 200中形成有鳍200a、位于相邻两鳍200a之间的器件隔离结构200b以及位于鳍 200a中的源漏区203；所述第一导电结构201’可以是形成于鳍200a表面上的栅 极堆叠结构(可以具有多晶硅栅极或者高K金属栅极或者SONOS堆叠栅极)， 源漏区203分居在第一导电结构201’的两层；层间介质层为叠层结构，由形成 在半导体衬底200表面上、围绕在第一导电结构201’周围且顶部与第一导电结 构201’顶部齐平的第一层间介质层205以及形成在第一层间介质205和第一导 电结构201’的表面上的第二层间介质层206，介质沟槽位于所述第一导电结构 201’两侧，且依次贯穿第二层间介质层206和第一层间介质205，底部暴露出源 漏区203的全部顶部表面或部分顶部表面；第二导电结构212形成在介质沟槽 中，可以是接触插塞、储存节点接触插塞或位线接触插塞，隔离侧墙211形成 在介质沟槽中并位于第二导电结构212的侧壁上，气隙210a形成在所述介质沟 槽中且位于所述隔离侧墙211的侧壁和所述层间介质层之间；覆盖层213至少 形成在所述气隙210a的顶部并用于密封所述气隙210a，例如覆盖层213还覆盖 在第二层间介质层206、第二导电结构212、第一导电结构201’和隔离侧墙211 的顶部表面上。
在本发明的其他实施例中，所述半导体器件还包括从所述介质沟槽侧壁的 层间介质层表面上延伸到所述隔离侧墙211的底部表面上的阻挡保护层209。
在本发明的其他实施例中，半导体衬底200中还可以形成有晶体管等电子 元件、位线和金属线中的至少一种，所述第一导电结构201’为金属线；所述第 二导电结构212为电连接两条金属线的导电通孔结构、或者为电连接金属线和 晶体管的接触插塞或者电连接金属线和位线的位线接触插塞。
本发明的半导体器件，第二导电结构212不再是完全通过电介质材料与第 一导电结构201’间隔，而是通过隔离侧墙211和介电常数低极低(约为1)的气 隙210a与第一导电结构201’间隔，因此第一导电结构201’和第二导电结构212 之间的寄生电容大大减小，器件性能得到提高。且本发明的半导体器件，在第 二导电结构212两侧分别形成了一个气隙210a，一个气隙位于第二导电结构212 和第一导电结构201’之间(即位于第二导电结构212靠近第一导电结构201’的 一侧)，另一个气隙210a位于第二导电结构212远离第一导电结构201’的一侧， 两个气隙210能大大减小寄生电容，提高器件性能。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明 的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其 等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (16)

1.一种半导体器件的制造方法，其特征在于，包括：
提供一半导体衬底，在所述半导体衬底表面上形成第一导电结构；
在所述半导体衬底和第一导电结构上覆盖层间介质层；
刻蚀所述第一导电结构两侧的层间介质层至所述半导体衬底的表面，以形成介质沟槽；
在所述介质沟槽的侧壁上依次形成牺牲侧墙和隔离侧墙；
在所述介质沟槽中形成第二导电结构；
去除所述牺牲侧墙，以形成气隙；
形成一覆盖层，所述覆盖层位于所述气隙的顶部并密封所述气隙顶部。
2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一导电结构为栅极堆叠结构或金属线；所述第二导电结构为底部电接触栅极堆叠结构、源漏区和金属线中的至少一种的导电插塞。
3.如权利要求2所述的半导体器件的制造方法，其特征在于，当所述第一导电结构为栅极堆叠结构时，所述第一导电结构的侧壁上形成有栅极侧墙，在刻蚀所述第一导电结构两侧的层间介质层至所述半导体衬底的表面，以形成介质沟槽时，还刻蚀去除所述栅极侧墙。
4.如权利要求3所述的半导体器件的制造方法，其特征在于，当所述第一导电结构为栅极堆叠结构时，在所述半导体衬底和第一导电结构上覆盖层间介质层之前，形成至少部分位于所述第一导电结构两侧的半导体衬底中的源漏区，形成的所述介质沟槽的底部暴露出所述源漏区的部分顶部表面或者全部顶部表面。
5.如权利要求2所述的半导体器件的制造方法，其特征在于，当所述第一导电结构为金属栅极堆叠结构时，采用先栅工艺或者后栅工艺在所述半导体衬底表面上形成第一导电结构。
6.如权利要求1所述的半导体器件的制造方法，其特征在于，在所述半导体衬底和第一导电结构上覆盖层间介质层之前，先形成覆盖在所述半导体衬底和第一导电结构上的接触刻蚀停止层；形成所述介质沟槽时，依次刻蚀所述第一导电结构两侧的层间介质层和接触刻蚀停止层至所述半导体衬底的表面，以形成所述介质沟槽。
7.如权利要求1所述的半导体器件的制造方法，其特征在于，在覆盖所述层间介质层之后，且在刻蚀所述层间介质层之前，还在所述层间介质层的表面上形成一掩膜层。
8.如权利要求1至7中任一项所述的半导体器件的制造方法，其特征在于，在所述介质沟槽的侧壁上依次形成牺牲侧墙和隔离侧墙的步骤包括：
在所述介质沟槽和所述层间介质层的表面上依次形成阻挡保护层和牺牲材料层；
刻蚀所述牺牲材料层，以在所述介质沟槽的侧壁上形成牺牲侧墙；
在所述阻挡保护层和牺牲侧墙的表面上形成隔离侧墙材料层；
刻蚀所述隔离侧墙材料层，以在所述牺牲侧墙的侧壁上形成隔离侧墙。
9.如权利要求8所述的半导体器件的制造方法，其特征在于，所述阻挡保护层的材质包括氮化硅和/或氮氧化硅。
10.如权利要求8所述的半导体器件的制造方法，其特征在于，所述牺牲侧墙的材质包括硅、硅化物、锗、硅锗、硅碳和碳中的至少一种；和/或，所述隔离侧墙的材质包括氮化硅、氧化硅和氮氧化硅中的至少一种。
11.一种半导体器件，其特征在于，包括：
半导体衬底；
形成于所述半导体衬底表面上的第一导电结构；
覆盖在所述半导体衬底和第一导电结构的表面上的层间介质层，所述层间介质层中具有位于所述第一导电结构两侧且暴露出所述半导体衬底表面的介质沟槽；
形成在所述介质沟槽中的第二导电结构；
形成在所述介质沟槽中且位于所述第二导电结构的侧壁上的隔离侧墙；
形成在所述介质沟槽中且位于所述隔离侧墙侧壁和所述层间介质层之间的气隙；
形成在所述气隙的顶部并用于密封所述气隙的覆盖层。
12.如权利要求11所述的半导体器件，其特征在于，所述第一导电结构为栅极堆叠结构或金属线；所述第二导电结构为底部电接触栅极堆叠结构、源漏区和金属线中的至少一种的导电插塞。
13.如权利要求11所述的半导体器件，其特征在于，所述半导体器件为FinFET器件，所述半导体衬底中形成有鳍，所述第一导电结构为形成在所述鳍的表面上的栅极堆叠结构，所述半导体器件还包括至少部分位于所述第一导电结构两侧的鳍中的源漏区，所述介质沟槽的底部暴露出所述源漏区的部分顶部表面或者全部顶部表面。
14.如权利要求11所述的半导体器件，其特征在于，所述隔离侧墙的材质包括氮化硅、氧化硅和氮氧化硅中的至少一种；和/或，所述第二导电结构的材质包括钨、铜、铝和金属硅化物中的至少一种。
15.如权利要求11所述的半导体器件，其特征在于，所述半导体器件还包括从所述介质沟槽侧壁的层间介质层表面上延伸到所述隔离侧墙的底部表面上的阻挡保护层。
16.如权利要求11所述的半导体器件，其特征在于，所述覆盖层还覆盖在所述层间介质层、第二导电结构、第一导电结构和隔离侧墙的表面上。
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