WO2022142293A1 - 半导体结构及半导体结构的制作方法 - Google Patents

半导体结构及半导体结构的制作方法 Download PDF

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    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells

Definitions

  • the present disclosure relates to the field of semiconductor technology, and in particular, to a semiconductor structure and a method for fabricating the semiconductor structure.
  • DRAM Dynamic Random Access Memory
  • the present disclosure provides a semiconductor structure and a method for fabricating the semiconductor structure to improve the performance of the semiconductor structure.
  • a semiconductor structure comprising:
  • the storage node contacts are located on the substrate
  • the capacitive isolation structure is located on the substrate and covers the side wall of the storage node contact, and the capacitive isolation structure includes a first air gap.
  • a method for fabricating a semiconductor structure comprising:
  • the capacitive isolation structure includes a first air gap.
  • FIG. 1 is a schematic flowchart of a method for manufacturing a semiconductor structure according to an exemplary embodiment
  • FIG. 2 is a schematic structural diagram from a first perspective of forming a spacer by a method for manufacturing a semiconductor structure according to an exemplary embodiment
  • FIG. 3 is a schematic structural diagram of a second viewing angle of forming a spacer by a method for fabricating a semiconductor structure according to an exemplary embodiment
  • FIG. 4 is a schematic structural diagram of forming a trench according to a method for manufacturing a semiconductor structure according to an exemplary embodiment
  • FIG. 5 is a schematic structural diagram of forming a first isolation dielectric layer according to a method for manufacturing a semiconductor structure according to an exemplary embodiment
  • FIG. 6 is a schematic structural diagram of forming a first insulating layer according to a method for manufacturing a semiconductor structure according to an exemplary embodiment
  • FIG. 7 is a schematic structural diagram of removing a part of the first insulating layer by a method for manufacturing a semiconductor structure according to an exemplary embodiment
  • FIG. 8 is a schematic structural diagram of forming a second isolation dielectric layer according to a method for manufacturing a semiconductor structure according to an exemplary embodiment
  • FIG. 9 is a schematic structural diagram of removing a part of the second isolation dielectric layer by a method for manufacturing a semiconductor structure according to an exemplary embodiment
  • FIG. 10 is a schematic structural diagram of forming a first opening according to a method for manufacturing a semiconductor structure according to an exemplary embodiment
  • FIG. 11 is a schematic structural diagram of forming a storage node contact according to a method for manufacturing a semiconductor structure according to an exemplary embodiment
  • FIG. 12 is a schematic structural diagram of forming a third isolation dielectric layer according to a method for manufacturing a semiconductor structure according to an exemplary embodiment
  • FIG. 13 is a schematic structural diagram of forming a mask layer in a peripheral circuit region according to a method for manufacturing a semiconductor structure according to an exemplary embodiment
  • FIG. 14 is a schematic structural diagram of removing a part of the third isolation dielectric layer by a method for manufacturing a semiconductor structure according to an exemplary embodiment
  • FIG. 15 is a schematic structural diagram of removing a mask layer in a peripheral circuit region by a method for manufacturing a semiconductor structure according to an exemplary embodiment
  • FIG. 16 is a schematic structural diagram of forming a first air gap according to a method for manufacturing a semiconductor structure according to an exemplary embodiment
  • FIG. 17 is a schematic structural diagram of forming a sealing layer according to a method for manufacturing a semiconductor structure according to an exemplary embodiment
  • FIG. 18 is a top view of a semiconductor structure shown in accordance with an exemplary embodiment.
  • An embodiment of the present disclosure provides a method for fabricating a semiconductor structure. Please refer to FIG. 1.
  • the method for fabricating a semiconductor structure includes:
  • the capacitive isolation structure 30 includes a first air gap 31 .
  • a method for fabricating a semiconductor structure according to an embodiment of the present disclosure forms a storage node contact 20 and a capacitive isolation structure 30 on the substrate 10 , and the capacitive isolation structure 30 formed between the storage node contacts 20 includes a first air gap 31 to This reduces inductive coupling effects and improves the performance of the semiconductor structure.
  • the capacitance isolation structure 30 formed between the storage node contacts 20 constitutes the sidewall isolation structure of the storage node contact 20 , and since air has the characteristic of minimum dielectric constant, it has the capacitance of the first air gap 31
  • the isolation structure 30 can reduce the inductive coupling effect and improve the performance of the semiconductor structure.
  • the substrate 10 may be formed of a silicon-containing material.
  • Substrate 10 may be formed of any suitable material, including, for example, at least one of silicon, single crystal silicon, polycrystalline silicon, amorphous silicon, silicon germanium, single crystal silicon germanium, polycrystalline silicon germanium, and carbon-doped silicon.
  • the method for fabricating the semiconductor structure before forming the storage node contact 20 , further includes: forming spacers 71 on the substrate 10 ; and etching the spacers 71 on the substrate 10 by using pitch multiplication or other pattern transfer techniques A trench 72 is formed; a first isolation dielectric layer 73 is formed in the trench 72, and the first isolation dielectric layer 73 covers the sidewall of the trench 72; a first insulating layer 74 is formed in the trench 72, and the surface is removed by an etching process.
  • the first insulating layer 74 is removed, and at the same time, part of the first insulating layer 74 in the trench 72 is removed, so that the first insulating layer 74 fills the lower part of the trench 72; the second isolation dielectric layer 75 fills the trench 72
  • the entire structure is etched together by etching; the spacers 71 on both sides of the first isolation dielectric layer 73 are removed to form a first opening 70 ; wherein, the storage node contact 20 is formed in the first opening 70 .
  • spacers 71 are formed on the substrate 10 . As shown in FIGS. 2 and 3 , the spacers 71 cover the upper surface of the substrate 10 .
  • the spacer 71 includes an insulating material such as silicon nitride, silicon oxide, or the like.
  • the spacer 71 includes a bit line sidewall layer 50 and a second insulating layer 79 .
  • the bitline sidewall layer 50 is located on the substrate 10 and is buried in the second insulating layer 79 Inside, the bit line 40 is formed in the bit line sidewall layer 50 .
  • bit line 40 is buried in the spacer 71 , and the bit line sidewall layer 50 covers the upper surface of the substrate 10 and the sidewall and top wall of the bit line 40 , thereby forming a sidewall isolation structure of the bit line 40 .
  • the bit line 40 includes a bit line metal layer 41 , a bit line connection layer 42 and a bit line protection layer 43 , the bit line connection layer 42 is connected to the substrate 10 , and the bit line metal layer 41 is located on the bit line connection layer 42 , and the bit line protection layer 43 is located on the bit line metal layer 41 .
  • the bit line metal layer 41 may include tungsten
  • the bit line connection layer 42 may include polysilicon
  • the bit line protection layer 43 may include at least one of silicon nitride and silicon nitride carbide.
  • the specific formation methods of the spacers 71 and the bit lines 40 are not limited here, and can be formed according to the production methods in the related art.
  • the substrate 10 on which the bit lines 40 and the spacers 71 are formed can be directly provided, so as to form the storage node contact 20 and the capacitive isolation structure 30 on this basis.
  • the bit line sidewall layer 50 may include, but is not limited to, silicon nitride, silicon nitride/silicon oxide/silicon nitride, silicon nitride carbide structures, and the like.
  • the second insulating layer 79 may include silicon dioxide. The second insulating layer 79 is filled in the isolation space formed by the bit line sidewall layer 50 , as shown in FIG. 2 for details.
  • the spacers 71 are etched, and a plurality of trenches 72 are formed in the spacers 71 , as shown in FIG. 4 .
  • the spacer 71 may be etched by using pitch doubling or other pattern transfer techniques.
  • the size of the trench 72 is determined by actual requirements. In this embodiment, the size of the opening of the trench 72 is 10 nm-50 nm, and the depth is 250 nm-350 nm.
  • bit line sidewall layer 50 is covered on the substrate 10 , the second insulating layer 79 of the spacer 71 is etched, and the etching is stopped after the bitline sidewall layer 50 is exposed, thereby forming the trench 72 .
  • the bit line sidewall layer 50 forms the bottom wall of the trench 72 .
  • a first isolation dielectric layer 73 is formed on the sidewall and bottom wall of the trench 72 , and the first isolation dielectric layer 73 also covers the top of the spacer 71 , and specifically covers the second insulating layer 79 , such as shown in Figure 5.
  • the first isolation dielectric layer 73 can be formed by adopting a physical vapor deposition (Physical Vapor Deposition, PVD) process, a chemical vapor deposition (Chemical Vapor Deposition, CVD) process, or an atomic layer deposition (Atomic Layer Deposition, ALD) process or the like.
  • PVD Physical Vapor Deposition
  • CVD chemical vapor deposition
  • ALD atomic layer deposition
  • an atomic layer deposition technique is used to grow a first isolation dielectric layer 73, and the thickness of the first isolation dielectric layer 73 may be 8 nm-16 nm.
  • the first isolation dielectric layer 73 may include, but is not limited to, silicon nitride, silicon nitride/silicon oxide/silicon nitride, silicon nitride carbide structures, and the like. In this embodiment, the materials of the first isolation dielectric layer 73 and the bit line sidewall layer 50 may be the same.
  • a first insulating layer 74 is formed on the first isolation dielectric layer 73 , the first insulating layer 74 fills the trench 72 and covers the first isolation dielectric layer 73 located above the second insulating layer 79 , As shown in Figure 6.
  • the first insulating layer 74 may be formed by using a physical vapor deposition process, a chemical vapor deposition process, or an atomic layer deposition process.
  • the first insulating layer 74 is formed by using the atomic layer deposition technology, and the growth thickness of the first insulating layer 74 may be 3 nm-7 nm.
  • the first insulating layer 74 includes, but is not limited to, silicon dioxide.
  • the first insulating layer 74 located outside the trench 72 is removed, and part of the first insulating layer 74 inside the trench 72 is removed to form the structure shown in FIG. 7 .
  • a part of the first insulating layer 74 is removed by using a wet etching method, and the height of the remaining first insulating layer 74 is 110 nm-140 nm. It should be noted that the remaining height of the first insulating layer 74 needs to be higher than that of the bit line metal layer 41 to reduce the inductive coupling effect between the metal layers.
  • a second isolation dielectric layer 75 is formed on the first isolation dielectric layer 73 and the first insulating layer 74 .
  • the second isolation dielectric layer 75 fills the trenches 72 and covers the first isolation dielectric layer 73 . top, as shown in Figure 8.
  • the second isolation dielectric layer 75 may be formed by using a physical vapor deposition process, a chemical vapor deposition process, or an atomic layer deposition process.
  • the atomic layer deposition technique is used to form the second isolation dielectric layer 75, and the growth thickness of the second isolation dielectric layer 75 may be 25nm-35nm.
  • the second isolation dielectric layer 75 may include, but is not limited to, silicon nitride, silicon nitride/silicon oxide/silicon nitride, silicon nitride carbide structures, and the like. In this embodiment, the materials of the second isolation dielectric layer 75 and the first isolation dielectric layer 73 may be the same.
  • part of the second isolation dielectric layer 75 , the first isolation dielectric layer 73 and the second insulating layer 79 are removed to form the structure shown in FIG. 9 .
  • the entire structure is etched together by dry etching, the remaining overall height is 150nm-160nm, and the remaining thickness of the second isolation dielectric layer 75 is 20nm-40nm.
  • the second insulating layers 79 on both sides of the first isolation dielectric layer 73 are removed, thereby forming a plurality of first openings 70 as shown in FIG. 10 . Due to the remaining second isolation dielectric layer 75, the first insulating layer 74 will not be washed away.
  • the second insulating layer 79 is removed by wet etching.
  • a storage node contact 20 is formed on the substrate 10 , wherein a portion of the storage node contact 20 is formed in the first opening 70 , as shown in FIG. 11 .
  • the storage node contact 20 includes a semiconductor layer 21 , the bottom end of which is located in the substrate 10 ;
  • the specific method for forming the storage node contact 20 is not limited here, and can be formed according to methods known in the related art, for example, forming a hole in the substrate 10, and forming a hole in the substrate 10 and the first
  • the semiconductor layer 21 is formed at the bottom of the opening 70 , and then the metal layer 22 is formed on the semiconductor layer 21 .
  • the semiconductor layer 21 may include materials such as cobalt-silicon compound, polysilicon, and the like.
  • the metal layer 22 may include metal tungsten, titanium nitride and other materials.
  • the metal layer 22 can be further divided into a metal layer and a contact plate.
  • forming the first air gap 31 includes: removing the second isolation dielectric layer 75 located above the first insulating layer 74 and the first isolation dielectric layer 73 on the sidewalls of the second isolation dielectric layer 75 so as to be adjacent to the first isolation dielectric layer 75 .
  • a second opening 76 is formed between the two storage node contacts 20; a third isolation dielectric layer 77 is formed in the second opening 76, the third isolation dielectric layer 77 covers the sidewall of the second opening 76, and is connected to the first isolation dielectric layer
  • the tops of 73 are butted; the first insulating layer 74 is removed to form the first air gap 31 between the first isolation dielectric layer 73 and the third isolation dielectric layer 77; wherein the first isolation dielectric layer 73 and the third isolation dielectric
  • the layer 77 and the first air gap 31 serve as the capacitive isolation structure 30 .
  • the second isolation dielectric layer 75 located above the first insulating layer 74 and the first isolation dielectric layer 73 on the sidewalls of the second isolation dielectric layer 75 are removed, so that the adjacent two A second opening 76 is formed between the storage node contacts 20 .
  • the top of the metal layer 22 is higher than the top of the first isolation dielectric layer 73 at this time.
  • the first isolation dielectric layer 73 and the second isolation dielectric layer 75 may be removed by a wet etching process. It should be noted that the second isolation dielectric layer 75 is completely removed to expose the first insulating layer 74 .
  • a third isolation dielectric layer 77 is formed.
  • the third isolation dielectric layer 77 covers the tops of the first isolation dielectric layer 73 and the first insulating layer 74 and covers the top of the metal layer 22 .
  • the third isolation dielectric layer 77 on the top of the metal layer 22 and the top of the first insulating layer 74 is removed to form the structure shown in FIG. 15
  • the first insulating layer 74 is removed to form the first insulating layer 74 shown in FIG. 16 .
  • An air gap 31 is formed.
  • the substrate 10 includes a memory cell region 11 and a peripheral circuit region 12, the storage node contact 20 is formed in the memory cell region 11, and both the memory cell region 11 and the peripheral circuit region 12 are formed with a third isolation dielectric layer 77, And the third isolation dielectric layer 77 covers the top of the storage node contact 20 and the top of the first insulating layer 74; wherein, a mask layer 78 is formed in the peripheral circuit region 12 to cover the third isolation dielectric layer 77 in the peripheral circuit region 12 , the top of the storage node contact 20 and the third isolation dielectric layer 77 on the top of the first insulating layer 74 are etched, so that the third isolation dielectric layer 77 in the memory cell region 11 only covers the sidewall of the second opening 76 .
  • the specific structure of the peripheral circuit region 12 is not limited here, and may be a known structure in the related art. In this embodiment, the emphasis is on embodiment.
  • the third isolation dielectric layer 77 covers the peripheral circuit region 12 .
  • peripheral circuit area 12 is not shown in FIGS. 2 to 11 , but after the storage node contact 20 of FIG. 11 is formed, the peripheral circuit area 12 is shown in FIGS. 12 to 17 .
  • a third isolation dielectric layer 77 as shown in FIG. 12 is formed on the memory cell area 11 and the peripheral circuit area 12 .
  • the third isolation dielectric layer 77 may be formed by using a physical vapor deposition process, a chemical vapor deposition process, or an atomic layer deposition process.
  • the atomic layer deposition technique is used to form the third isolation dielectric layer 77, and the thickness of the third isolation dielectric layer 77 may be 2nm-4nm.
  • the third isolation dielectric layer 77 may include, but is not limited to, silicon nitride, silicon nitride/silicon oxide/silicon nitride, silicon nitride carbide structures, and the like. In this embodiment, the materials of the third isolation dielectric layer 77 and the first isolation dielectric layer 73 may be the same.
  • a mask layer 78 is formed on the peripheral circuit region 12 , and the mask layer 78 covers the third isolation dielectric layer 77 in the peripheral circuit region 12 , as shown in FIG. 13 .
  • the mask layer 78 may be a photoresist to protect the peripheral circuit region 12 from being damaged by subsequent fabrication processes.
  • the third isolation dielectric layer 77 located on the top of the metal layer 22 and the top of the first insulating layer 74 is etched to form the structure shown in FIG. 14 .
  • the third isolation dielectric layer 77 of the memory cell region 11 is opened by using the dry etching technology, and only the structure of the third isolation dielectric layer 77 on the sidewall is retained.
  • the mask layer 78 shown in FIG. 14 is removed to form the structure shown in FIG. 15 .
  • the third isolation dielectric layer 77 of the peripheral circuit region 12 remains.
  • the first insulating layer 74 is removed, thereby forming the structure shown in FIG. 16 .
  • a wet etching method with a high selectivity ratio is used to remove the first insulating layer 74 to form a structure of a cavity, that is, to form the first air gap 31 .
  • the method for fabricating a semiconductor structure further includes: forming a sealing layer 60 on the first air gap 31 , the sealing layer 60 covers the storage node contact 20 , and the sealing layer 60 is used to close the top opening of the first air gap 31 .
  • a sealing layer 60 is grown on the surface by means of plasma chemical vapor deposition to form the structure shown in FIG. 17 . Due to its extremely fast deposition rate and good sealing effect, it can ensure that the formed cavity structure (ie, the first air gap 31 ) is not filled.
  • the sealing layer 60 may include, but is not limited to, silicon nitride, silicon nitride/silicon oxide/silicon nitride, silicon nitride carbide structures, and the like. In this embodiment, the materials of the sealing layer 60 and the third isolation dielectric layer 77 may be the same.
  • spacers 71 are filled on the substrate 10 , the spacers 71 have bit lines 40 therein, and the first opening 70 is formed between the two bit lines 40 .
  • the spacer 71 includes a bit line sidewall layer 50 and a second insulating layer 79 , the bit line sidewall layer 50 is located on the substrate 10 and buried in the second insulating layer 79 , and the bit line sidewall layer 79 The bit line 40 is formed in the 50 ; wherein, the second insulating layer 79 forms two opposite sidewalls of the trench 72 , and the first opening 70 is formed after removing the second insulating layer 79 on both sides of the first isolation dielectric layer 73 .
  • the trench 72 is a rectangular hole, and the bit line sidewall layer 50 forms a bottom wall and two opposite sidewalls of the trench 72 .
  • the spacer 71 includes a bit line sidewall layer 50 and a second insulating layer 79 , the bitline sidewall layer 50 is located on the substrate 10 and buried in the second insulating layer 79 , and the first opening 70 is formed In the second insulating layer 79 , the bit line sidewall layer 50 forms two opposite sidewalls of the first air gap 31 .
  • the semiconductor structure includes: a substrate 10 ; a storage node contact 20 , the storage node contact 20 is located on the substrate 10 ; a capacitive isolation structure 30 , The capacitive isolation structure 30 is located on the substrate 10 and covers the sidewall of the storage node contact 20 , and the capacitive isolation structure 30 includes a first air gap 31 .
  • the semiconductor structure of one embodiment of the present disclosure includes a substrate 10 , a storage node contact 20 and a capacitive isolation structure 30 .
  • the capacitive isolation structure 30 covers sidewalls of the storage node contact 20 , and the capacitive isolation structure 30 includes a first air gap 31 to This reduces inductive coupling effects and improves the performance of the semiconductor structure.
  • the storage node contact 20 includes: a semiconductor layer 21 whose bottom end is located in the substrate 10 ; and a metal layer 22 whose top end is located on the semiconductor layer 21 .
  • the semiconductor layer 21 is protected by the capacitive isolation structure 30, which helps to isolate potential risks of oxidation and contamination, and is easier to manufacture on a large scale.
  • the capacitive isolation structure 30 further includes: a first isolation layer 32 , the first isolation layer 32 is located on the substrate 10 ; a second isolation layer 33 , the second isolation layer 33 is located on the substrate 10; wherein, the first isolation layer 32 and the second isolation layer 33 are spaced apart to form a first air gap 31 between the first isolation layer 32 and the second isolation layer 33, that is, the capacitive isolation structure 30 is formed
  • the insulating structure of the isolation layer-air layer-isolation layer is adopted to improve the insulation effect.
  • the height of the first isolation layer 32 and the height of the second isolation layer 33 are the same.
  • the height of the first air gap 31 may be equal to the height of the first isolation layer 32 and the height of the second isolation layer 33 , or the height of the first air gap 31 may be lower than the height of the first isolation layer 32 and the height of the second isolation layer 33 .
  • the height of the isolation layer 33 is the same.
  • the capacitive isolation structure 30 further includes: a third isolation layer 34 , the third isolation layer 34 is located on the substrate 10 , and two ends of the third isolation layer 34 are respectively connected to the first isolation layer 32 and the bottom end of the second isolation layer 33 ; wherein, the first air gap 31 is located above the third isolation layer 34 .
  • the first isolation layer 32 , the third isolation layer 34 and the second isolation layer 33 form a U-shaped electrical isolation structure, and the first isolation layer 32 , the third isolation layer 34 and the second isolation layer 33 enclose The space is the first air gap 31, so that the capacitive isolation structure 30 includes air isolation, thereby improving the isolation capability of the capacitive isolation structure 30, reducing the inductive coupling effect, and improving the performance of the semiconductor structure.
  • the first sidewall, the second isolation layer 33 of the other capacitive isolation structure 30 covers the second sidewall of the storage node contact 20 .
  • the capacitive isolation structure 30 is sandwiched between two adjacent storage node contacts 20 to form isolation, that is, the first gas is included between the two adjacent storage node contacts 20. Gap 31.
  • the semiconductor structure further includes: bit lines 40 , the bit lines 40 are located on the substrate 10 and extend along the first direction, and the storage node contacts 20 and the capacitive isolation structure 30 are alternately arranged along the first direction; wherein, there are a plurality of bit lines 40, and the plurality of bit lines 40 are arranged at intervals along the second direction, the first direction is parallel to the substrate 10, and the second direction is parallel to the substrate 10. The first direction is perpendicular to the second direction, and a storage node contact 20 is provided between two adjacent bit lines 40 .
  • A represents the first direction
  • B represents the second direction
  • the plurality of bit lines 40 are all disposed on the substrate 10 and extend along the first direction A, and the plurality of bit lines 40 are along the
  • the second direction B is arranged at intervals, and a plurality of storage node contacts 20 are sandwiched between two adjacent bit lines 40 .
  • the first direction is parallel to the substrate 10
  • the second direction is parallel to the substrate 10 , which can be understood as being parallel to the upper surface of the substrate 10 .
  • the semiconductor structure further includes: a bit line sidewall layer 50, the bit line sidewall layer 50 is located on the substrate 10 and covers the sidewall of the bit line 40, that is, the bit line sidewall layer 50 is used for isolating adjacent Two bit lines 40 .
  • the bit line 40 includes a bit line metal layer 41, a bit line connection layer 42 and a bit line protection layer 43.
  • the bit line connection layer 42 is connected to the substrate 10
  • the bit line metal layer 41 is located on the bit line connection layer 42
  • the bit line The protective layer 43 is located on the bit line metal layer 41 .
  • the top of the first air gap 31 is not lower than the top of the bit line metal layer 41 to ensure that the first air gap 31 has sufficient isolation capability.
  • the first air gap 31 may be formed in the middle of the capacitive isolation structure 30 , that is, the sidewalls of the first air gap 31 may be formed by the isolation layers of the capacitive isolation structure 30 .
  • the first isolation layer 32 and the The second isolation layer 33 forms a circumferentially closed structure with the first air gap 31 in the middle.
  • the third isolation layer 34 and the bit line sidewall layer 50 in the capacitive isolation structure 30 belong to different growth steps, but the materials are the same.
  • the semiconductor structure further includes: a sealing layer 60 .
  • the sealing layer 60 is located on the top of the capacitive isolation structure 30 and is used for sealing the first air gap 31 .
  • the semiconductor structure can be obtained by the above-mentioned fabrication method of the semiconductor structure.
  • the first isolation layer 32 and the second isolation layer 33 include the first isolation dielectric layer 73 and the third isolation dielectric layer 77
  • the third isolation layer 34 includes the first isolation dielectric layer 73 .

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种半导体结构及半导体结构的制作方法，属于半导体技术领域。半导体结构包括衬底（10）、存储节点接触（20）以及电容隔离结构（30），存储节点接触（20）位于衬底（10）上；电容隔离结构（30）位于衬底（10）上，且覆盖存储节点接触（20）的侧壁，电容隔离结构（30）包括第一气隙（31）。通过使得电容隔离结构（30）包括第一气隙（31），以此降低电感耦合效应，提高半导体结构的性能。

Description

半导体结构及半导体结构的制作方法
交叉引用
本公开要求于2021年01月04日提交的申请号为202110003765.0、名称为“半导体结构及半导体结构的制作方法”的中国专利申请的优先权，该中国专利申请的全部内容通过引用全部并入本文。
技术领域
本公开涉及半导体技术领域，尤其涉及一种半导体结构及半导体结构的制作方法。
背景技术
在半导体结构，如动态随机存取存储(Dynamic Random Access Memory，DRAM)器件中，随着器件的不断微缩，电容之间的间距变得越来越小，相邻电容接触孔的电感耦合效应也在不断增强。相关技术中采用的隔离结构绝缘性能有限，从而影响半导体结构的使用性能。
发明内容
本公开提供一种半导体结构及半导体结构的制作方法，以改善半导体结构的性能。
根据本公开的第一个方面，提供了一种半导体结构，包括：
衬底；
存储节点接触，存储节点接触位于衬底上；
电容隔离结构，电容隔离结构位于衬底上，且覆盖存储节点接触的侧壁，电容隔离结构包括第一气隙。
根据本公开的第二个方面，提供了一种半导体结构的制作方法，包括：
提供衬底；
在衬底上形成多个存储节点接触；
在衬底上形成电容隔离结构，电容隔离结构形成于存储节点接触之间；
其中，电容隔离结构包括第一气隙。
附图说明
通过结合附图考虑以下对本公开的优选实施方式的详细说明，本公开的各种目标，特征和优点将变得更加显而易见。附图仅为本公开的示范性图解，并非一定是按比例绘制。在附图中，同样的附图标记始终表示相同或类似的部件。其中：
图1是根据一示例性实施方式示出的一种半导体结构的制造方法的流程示意图；
图2是根据一示例性实施方式示出的一种半导体结构的制造方法形成隔离件的第一个视角的结构示意图；
图3是根据一示例性实施方式示出的一种半导体结构的制造方法形成隔离件的第二个视角的结构示意图；
图4是根据一示例性实施方式示出的一种半导体结构的制造方法形成沟槽的结构示意图；
图5是根据一示例性实施方式示出的一种半导体结构的制造方法形成第一隔离介质层的结构示意图；
图6是根据一示例性实施方式示出的一种半导体结构的制造方法形成第一绝缘层的结构示意图；
图7是根据一示例性实施方式示出的一种半导体结构的制造方法去除部分第一绝缘层的结构示意图；
图8是根据一示例性实施方式示出的一种半导体结构的制造方法形成第二隔离介质层的结构示意图；
图9是根据一示例性实施方式示出的一种半导体结构的制造方法去除部分第二隔离介质层的结构示意图；
图10是根据一示例性实施方式示出的一种半导体结构的制造方法形成第一开口的结构示意图；
图11是根据一示例性实施方式示出的一种半导体结构的制造方法形成存储节点接触的结构示意图；
图12是根据一示例性实施方式示出的一种半导体结构的制造方法形成第三隔离介质层的结构示意图；
图13是根据一示例性实施方式示出的一种半导体结构的制造方法在外围电路区形成掩膜层的结构示意图；
图14是根据一示例性实施方式示出的一种半导体结构的制造方法去除部分第三隔离 介质层的结构示意图；
图15是根据一示例性实施方式示出的一种半导体结构的制造方法去除外围电路区掩膜层的结构示意图；
图16是根据一示例性实施方式示出的一种半导体结构的制造方法形成第一气隙的结构示意图；
图17是根据一示例性实施方式示出的一种半导体结构的制造方法形成密封层的结构示意图；
图18是根据一示例性实施方式示出的一种半导体结构的俯视图。
附图标记说明如下：
10、衬底；11、存储单元区；12、外围电路区；20、存储节点接触；21、半导体层；22、金属层；30、电容隔离结构；31、第一气隙；32、第一隔离层；33、第二隔离层；34、第三隔离层；40、位线；41、位线金属层；42、位线连接层；43、位线保护层；50、位线侧壁层；60、密封层；70、第一开口；71、隔离件；72、沟槽；73、第一隔离介质层；74、第一绝缘层；75、第二隔离介质层；76、第二开口；77、第三隔离介质层；78、掩膜层；79、第二绝缘层。
具体实施方式
体现本公开特征与优点的典型实施例将在以下的说明中详细叙述。应理解的是本公开能够在不同的实施例上具有各种的变化，其皆不脱离本公开的范围，且其中的说明及附图在本质上是作说明之用，而非用以限制本公开。
在对本公开的不同示例性实施方式的下面描述中，参照附图进行，附图形成本公开的一部分，并且其中以示例方式显示了可实现本公开的多个方面的不同示例性结构，系统和步骤。应理解的是，可以使用部件，结构，示例性装置，系统和步骤的其他特定方案，并且可在不偏离本公开范围的情况下进行结构和功能性修改。而且，虽然本说明书中可使用术语“之上”，“之间”，“之内”等来描述本公开的不同示例性特征和元件，但是这些术语用于本文中仅出于方便，例如根据附图中的示例的方向。本说明书中的任何内容都不应理解为需要结构的特定三维方向才落入本公开的范围内。
本公开的一个实施例提供了一种半导体结构的制作方法，请参考图1，半导体结构的制作方法包括：
S101，提供衬底10；
S103，在衬底10上形成多个存储节点接触20；
S105，在衬底10上形成电容隔离结构30，电容隔离结构30形成于存储节点接触20之间；
其中，电容隔离结构30包括第一气隙31。
本公开一个实施例的半导体结构的制作方法在衬底10上形成了存储节点接触20和电容隔离结构30，且形成于存储节点接触20之间的电容隔离结构30包括第一气隙31，以此降低电感耦合效应，提高半导体结构的性能。
需要说明的是，形成于存储节点接触20之间的电容隔离结构30构成了存储节点接触20的侧壁隔离结构，且由于空气具有最小介电常数的特性，因此具有第一气隙31的电容隔离结构30能够降低电感耦合效应，提高半导体结构的性能。
具体的，衬底10可以由含硅材料形成。衬底10可以由任何合适的材料形成，例如，包括硅、单晶硅、多晶硅、非晶硅、硅锗、单晶硅锗、多晶硅锗以及碳掺杂硅中的至少一种。
在一个实施例中，形成存储节点接触20之前，半导体结构的制作方法还包括：在衬底10上形成隔离件71；在衬底10上通过间距倍增或者其他的图案转移技术，蚀刻隔离件71并形成沟槽72；在沟槽72内形成第一隔离介质层73，第一隔离介质层73覆盖沟槽72的侧壁；在沟槽72内形成第一绝缘层74，通过蚀刻工艺将表面的第一绝缘层74去除，同时移除部分在沟槽72内的第一绝缘层74，从而使得第一绝缘层74填充沟槽72的下部；在沟槽72内第二隔离介质层75填满至沟槽72的上部；通过蚀刻将整个结构一起蚀刻；去除第一隔离介质层73两侧的隔离件71，以形成第一开口70；其中，第一开口70内形成存储节点接触20。
具体的，在衬底10上形成隔离件71，如图2和图3所示，隔离件71覆盖衬底10的上表面。隔离件71包括绝缘材料，如氮化硅、氧化硅等。
在一些实施例中，结合图2和图3，隔离件71包括位线侧壁层50和第二绝缘层79，位线侧壁层50位于衬底10上，且埋设于第二绝缘层79内，位线侧壁层50内形成有位线40。
具体的，位线40埋设于隔离件71内，而位线侧壁层50覆盖衬底10的上表面以及位线40的侧壁和顶壁，以此形成位线40的侧壁隔离结构。
结合图2，位线40包括位线金属层41、位线连接层42以及位线保护层43，位线连接层42与衬底10相连接，位线金属层41位于位线连接层42上，而位线保护层43位于位 线金属层41上。其中，位线金属层41可以包括钨，位线连接层42可以包括多晶硅，位线保护层43可以包括氮化硅和氮碳化硅中的至少之一。
需要说明的是，对于隔离件71以及位线40的具体形成方式此处不作限定，可以根据相关技术中的制作方法形成。本实施例中，可以直接提供形成有位线40以及隔离件71的衬底10，以在此基础上形成存储节点接触20和电容隔离结构30。
在一些实施例中，位线侧壁层50可以包括但不限于氮化硅，氮化硅/氧化硅/氮化硅，氮碳化硅结构等。第二绝缘层79可以包括二氧化硅。第二绝缘层79填充在位线侧壁层50形成的隔离空间内，具体可以参见图2。
在图3的基础上，蚀刻隔离件71，并在隔离件71内形成多个沟槽72，如图4所示。其中，在本实施例中，可以采用间距倍增或者其他的图案转移技术蚀刻隔离件71。对于沟槽72的尺寸由实际需求而定，在本实施例中，沟槽72开口的尺寸为10nm-50nm，深度为250nm-350nm。
具体的，衬底10上覆盖位线侧壁层50，蚀刻隔离件71的第二绝缘层79，并在暴露位线侧壁层50后停止蚀刻，以此形成沟槽72。在本实施例中，位线侧壁层50形成了沟槽72的底壁。
在图4的基础上，在沟槽72的侧壁和底壁上形成第一隔离介质层73，并且第一隔离介质层73也覆盖隔离件71的顶部，具体覆盖第二绝缘层79，如图5所示。
具体的，第一隔离介质层73可以通过采用物理气相沉积(Physical Vapor Deposition，PVD)工艺、化学气相沉积(Chemical Vapor Deposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)工艺等形成。在本实施例中，利用原子层沉积技术生长一层第一隔离介质层73，第一隔离介质层73的厚度可以为8nm-16nm。
在一些实施例中，第一隔离介质层73可以包括但不限于氮化硅，氮化硅/氧化硅/氮化硅，氮碳化硅结构等。在本实施例中，第一隔离介质层73和位线侧壁层50的材料可以相同。
在图5的基础上，在第一隔离介质层73上形成第一绝缘层74，第一绝缘层74填充满沟槽72，且覆盖位于第二绝缘层79上方的第一隔离介质层73，如图6所示。
具体的，第一绝缘层74可以通过采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺等形成。在本实施例中，利用原子层沉积技术形成第一绝缘层74，第一绝缘层74的生长厚度可以是3nm-7nm。
在一些实施例中，第一绝缘层74包括但不限于二氧化硅。
在图6的基础上，将位于沟槽72外侧的第一绝缘层74去除，并移除部分在沟槽72内的第一绝缘层74，以形成如7所示的结构。
在本实施例中，通过采用湿法刻蚀的方法去除部分的第一绝缘层74，残留的第一绝缘层74高度为110nm-140nm。需要说明的是，第一绝缘层74保留的高度需要高于位线金属层41，用来降低金属层之间的电感耦合效应。
在图7的基础上，在第一隔离介质层73和第一绝缘层74上形成第二隔离介质层75，第二隔离介质层75填满沟槽72，且覆盖第一隔离介质层73的顶部，如图8所示。
具体的，第二隔离介质层75可以通过采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺等形成。在本实施例中，利用原子层沉积技术形成第二隔离介质层75，第二隔离介质层75的生长厚度可以是25nm-35nm。
在一些实施例中，第二隔离介质层75可以包括但不限于氮化硅，氮化硅/氧化硅/氮化硅，氮碳化硅结构等。在本实施例中，第二隔离介质层75和第一隔离介质层73的材料可以相同。
在图8的基础上，去除部分第二隔离介质层75、第一隔离介质层73以及第二绝缘层79，形成如图9所示的结构。
具体的，通过干法刻蚀的方法，将整个结构一起刻蚀，剩余的整体高度为150nm-160nm，第二隔离介质层75剩余的厚度是20nm-40nm。
在图9的基础上，去除第一隔离介质层73两侧的第二绝缘层79，从而形成如图10所示的多个第一开口70。由于具有剩余的第二隔离介质层75，因此第一绝缘层74不会被清洗掉。
具体的，通过湿法刻蚀将第二绝缘层79移除。
在图10的基础上，在衬底10上形成存储节点接触20，其中，存储节点接触20的部分形成于第一开口70内，如图11所示。
在一些实施例中，结合图11进行说明，存储节点接触20包括半导体层21，半导体层21的底端位于衬底10内；金属层22，金属层22位于半导体层21的顶端。
需要说明的是，对于存储节点接触20的具体形成方法此处不作限定，可以根据相关技术已知的方法进行形成，例如，在衬底10内形成孔，在衬底10的孔内以及第一开口70的底部形成半导体层21，然后在半导体层21上形成金属层22。
在一些实施例中，半导体层21可以包括钴硅化合物、多晶硅等材料。金属层22可以包括金属钨、氮化钛等材料。金属层22还可以进一步分为金属层及接触板。
在一个实施例中，形成第一气隙31包括：去除位于第一绝缘层74上方的第二隔离介质层75以及第二隔离介质层75侧壁的第一隔离介质层73，以在相邻两个存储节点接触20之间形成第二开口76；在第二开口76内形成第三隔离介质层77，第三隔离介质层77覆盖第二开口76的侧壁，且与第一隔离介质层73的顶端相对接；去除第一绝缘层74，以在第一隔离介质层73和第三隔离介质层77之间形成第一气隙31；其中，第一隔离介质层73、第三隔离介质层77以及第一气隙31作为电容隔离结构30。
具体的，在形成存储节点接触20后，去除了位于第一绝缘层74上方的第二隔离介质层75以及第二隔离介质层75侧壁的第一隔离介质层73，以在相邻两个存储节点接触20之间形成第二开口76，如图11所示，此时金属层22的顶端高于第一隔离介质层73的顶端。其中，第一隔离介质层73和第二隔离介质层75的去除可以采用湿法蚀刻工艺。需要说明的是，第二隔离介质层75被完全去除，以暴露出第一绝缘层74。
在图11的基础上，形成第三隔离介质层77，第三隔离介质层77覆盖第一隔离介质层73和第一绝缘层74的顶端，且覆盖金属层22的顶端。然后将位于金属层22顶端以及第一绝缘层74顶端的第三隔离介质层77去除，从而形成如图15所示的结构，最后将第一绝缘层74去除，形成如图16所示的第一气隙31。
在一个实施例中，衬底10包括存储单元区11和外围电路区12，存储节点接触20形成于存储单元区11，存储单元区11和外围电路区12均形成有第三隔离介质层77，且第三隔离介质层77覆盖存储节点接触20的顶端和第一绝缘层74的顶端；其中，在外围电路区12形成掩膜层78，以覆盖位于外围电路区12的第三隔离介质层77，刻蚀存储节点接触20的顶端和第一绝缘层74的顶端的第三隔离介质层77，以使位于存储单元区11的第三隔离介质层77仅覆盖第二开口76的侧壁。
需要说明的是，对于外围电路区12的具体结构此处不作限定，可以是相关技术中的已知结构，本实施例中重在体现，在形成第三隔离介质层77的过程中，第三隔离介质层77覆盖外围电路区12。
需要说明的是，图2至图11并未画出外围电路区12，而是在形成图11的存储节点接触20后，在图12至17画出了外围电路区12。
在图11的基础上，在存储单元区11以及外围电路区12形成如图12所示的第三隔离介质层77。
具体的，第三隔离介质层77可以通过采用物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺等形成。在本实施例中，利用原子层沉积技术形成第三隔离介质层77，第 三隔离介质层77的厚度可以是2nm-4nm。
在一些实施例中，第三隔离介质层77可以包括但不限于氮化硅，氮化硅/氧化硅/氮化硅，氮碳化硅结构等。在本实施例中，第三隔离介质层77和第一隔离介质层73的材料可以相同。
在图12的基础上，在外围电路区12形成掩膜层78，掩膜层78覆盖外围电路区12的第三隔离介质层77，如图13所示。
具体的，掩膜层78可以是光刻胶，保护外围电路区12不被后续制作流程破坏。
在图13的基础上，刻蚀位于金属层22顶端以及第一绝缘层74顶端的第三隔离介质层77，形成了如图14所示的结构。具体的，利用干法刻蚀技术将存储单元区11的第三隔离介质层77打开，仅保留第三隔离介质层77在侧壁的结构。
去除图14所示的掩膜层78形成了图15所示的结构，此时外围电路区12的第三隔离介质层77均保留。
在图15的基础上，去除第一绝缘层74，从而形成了图16所示的结构。具体的，利用高选择比的湿法刻蚀方法，去除第一绝缘层74，使其形成空槽的结构，即形成第一气隙31。
在一个实施例中，半导体结构的制作方法，还包括：在第一气隙31上形成密封层60，密封层60覆盖存储节点接触20，密封层60用于封闭第一气隙31的顶端开口。
具体的，在图16的基础上，利用等离子体化学气相沉积的方法在表面生长一层密封层60，形成如图17所示的结构。由于其沉积速率极快，封口效果好，能够保证已经形成的空洞结构(即第一气隙31)不被填实。
在一些实施例中，密封层60可以包括但不限于氮化硅，氮化硅/氧化硅/氮化硅，氮碳化硅结构等。在本实施例中，密封层60和第三隔离介质层77的材料可以相同。
在一个实施例中，衬底10上填充隔离件71，隔离件71内有位线40，第一开口70形成于两个位线40之间。
在一个实施例中，隔离件71包括位线侧壁层50和第二绝缘层79，位线侧壁层50位于衬底10上，且埋设于第二绝缘层79内，位线侧壁层50内形成有位线40；其中，第二绝缘层79形成了沟槽72相对的两个侧壁，去除第一隔离介质层73两侧的第二绝缘层79后形成了第一开口70。
在一个实施例中，沟槽72为矩形孔，位线侧壁层50形成了沟槽72的底壁和相对的两个侧壁。
在一个实施例中，隔离件71包括位线侧壁层50和第二绝缘层79，位线侧壁层50位于衬底10上，且埋设于第二绝缘层79内，第一开口70形成于第二绝缘层79内，位线侧壁层50形成第一气隙31相对的两个侧壁。
本公开的一个实施例还提供了一种半导体结构，请参考图17和图18，半导体结构包括：衬底10；存储节点接触20，存储节点接触20位于衬底10上；电容隔离结构30，电容隔离结构30位于衬底10上，且覆盖存储节点接触20的侧壁，电容隔离结构30包括第一气隙31。
本公开一个实施例的半导体结构包括衬底10、存储节点接触20以及电容隔离结构30，电容隔离结构30覆盖存储节点接触20的侧壁，通过使得电容隔离结构30包括第一气隙31，以此降低电感耦合效应，提高半导体结构的性能。
在一个实施例中，如图17所示，存储节点接触20包括：半导体层21，半导体层21的底端位于衬底10内；金属层22，金属层22位于半导体层21的顶端。半导体层21被电容隔离结构30保护起来，有助于隔绝潜在的氧化和污染的风险，更易于大规模生产制造。
在一个实施例中，如图17和图18所示，电容隔离结构30还包括：第一隔离层32，第一隔离层32位于衬底10上；第二隔离层33，第二隔离层33位于衬底10上；其中，第一隔离层32与第二隔离层33间隔设置，以在第一隔离层32与第二隔离层33之间形成第一气隙31，即电容隔离结构30形成了隔离层-空气层-隔离层的绝缘结构，以此提高绝缘效果。
需要说明的是，第一隔离层32的高度以及第二隔离层33的高度相等。而第一气隙31的高度可以与第一隔离层32的高度以及第二隔离层33的高度均相等，或者，第一气隙31的高度可以低于第一隔离层32的高度以及第二隔离层33的高度。
在一个实施例中，如图17所示，电容隔离结构30还包括：第三隔离层34，第三隔离层34位于衬底10上，第三隔离层34的两端分别连接第一隔离层32与第二隔离层33的底端；其中，第一气隙31位于第三隔离层34的上方。
具体的，第一隔离层32、第三隔离层34以及第二隔离层33形成了一个U形的电隔离结构，而第一隔离层32、第三隔离层34以及第二隔离层33围成的空间为第一气隙31，从而使得电容隔离结构30包括空气隔离，以此提高电容隔离结构30的隔离能力，降低电感耦合效应，提高半导体结构的性能。
在一个实施例中，电容隔离结构30为至少两个，存储节点接触20位于相邻两个电容隔离结构30之间；其中，一个电容隔离结构30的第一隔离层32覆盖存储节点接触20的 第一侧壁，另一个电容隔离结构30的第二隔离层33覆盖存储节点接触20的第二侧壁。
结合图17和图18可以看出，相邻两个存储节点接触20之间均夹持有电容隔离结构30，以此形成隔离，即相邻两个存储节点接触20之间均包括第一气隙31。
在一个实施例中，存储节点接触20为多个，电容隔离结构30为多个，半导体结构还包括：位线40，位线40位于衬底10上，且沿第一方向延伸，存储节点接触20与电容隔离结构30沿第一方向交错设置；其中，位线40为多个，多个位线40沿第二方向间隔设置，第一方向平行于衬底10，第二方向平行于衬底10，第一方向垂直于第二方向，相邻两个位线40之间设置有存储节点接触20。
具体的，结合图18所示，A表示第一方向，B表示第二方向，多个位线40均设置在衬底10上，并且均沿第一方向A延伸，而多个位线40沿第二方向B间隔设置，并且相邻的两个位线40之间夹持有多个存储节点接触20。第一方向平行于衬底10，第二方向平行于衬底10，可以理解为第一方向和第二方向平行于衬底10的上表面。
在一个实施例中，半导体结构还包括：位线侧壁层50，位线侧壁层50位于衬底10上，且覆盖位线40的侧壁，即位线侧壁层50用于隔离相邻两个位线40。
结合图2所示的位线40和位线侧壁层50的基本结构，位线侧壁层50覆盖衬底10的上表面，且位线40位于位线侧壁层50内。
位线40包括位线金属层41、位线连接层42以及位线保护层43，位线连接层42与衬底10相连接，位线金属层41位于位线连接层42上，而位线保护层43位于位线金属层41上。其中，第一气隙31的顶端不低于位线金属层41的顶端，以此保证第一气隙31具有足够的隔离能力。
在一些实施例中，第一气隙31可以形成于电容隔离结构30的中部，即第一气隙31的侧壁可以均由电容隔离结构30的隔离层形成，此时第一隔离层32和第二隔离层33形成了一个周向封闭的结构，中间为第一气隙31。
在一些实施例中，电容隔离结构30中第三隔离层34与位线侧壁层50属于不同的生长步骤，但材料一致。
在一个实施例中，如图17所示，半导体结构还包括：密封层60，密封层60位于电容隔离结构30的顶端，用于密封第一气隙31。
在一个实施例中，半导体结构可由上述半导体结构的制作方法得到。
需要说明的是，半导体结构包括的各个结构层的材料可以参考半导体结构的制作方法所给出的材料，此处不作赘述。例如，第一隔离层32和第二隔离层33包括第一隔离介质 层73和第三隔离介质层77，而第三隔离层34包括第一隔离介质层73。
本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本公开旨在涵盖本发明的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和示例实施方式仅被视为示例性的，本公开的真正范围和精神由前面的权利要求指出。
应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限制。

Claims (17)

  1. 一种半导体结构，其特征在于，包括：
    衬底；
    存储节点接触，所述存储节点接触位于所述衬底上；
    电容隔离结构，所述电容隔离结构位于所述衬底上，且覆盖所述存储节点接触的侧壁，所述电容隔离结构包括第一气隙。
  2. 根据权利要求1所述的半导体结构，其特征在于，所述电容隔离结构还包括：
    第一隔离层，所述第一隔离层位于所述衬底上；
    第二隔离层，所述第二隔离层位于所述衬底上；
    其中，所述第一隔离层与所述第二隔离层间隔设置，以在所述第一隔离层与所述第二隔离层之间形成所述第一气隙。
  3. 根据权利要求2所述的半导体结构，其特征在于，所述电容隔离结构还包括：
    第三隔离层，所述第三隔离层位于所述衬底上，所述第三隔离层的两端分别连接所述第一隔离层与所述第二隔离层的底端；
    其中，所述第一气隙位于所述第三隔离层的上方。
  4. 根据权利要求2所述的半导体结构，其特征在于，所述电容隔离结构为至少两个，所述存储节点接触位于相邻两个所述电容隔离结构之间；
    其中，一个所述电容隔离结构的所述第一隔离层覆盖所述存储节点接触的第一侧壁，另一个所述电容隔离结构的所述第二隔离层覆盖所述存储节点接触的第二侧壁。
  5. 根据权利要求3所述的半导体结构，其特征在于，所述第一隔离层、所述第三隔离层以及所述第二隔离层形成U形的电隔离结构。
  6. 根据权利要求1至5中任一项所述的半导体结构，其特征在于，所述存储节点接触为多个，所述电容隔离结构为多个，所述半导体结构还包括：
    位线，所述位线位于所述衬底上，且沿第一方向延伸，所述存储节点接触与所述电容隔离结构沿所述第一方向交错设置；
    其中，所述位线为多个，多个所述位线沿第二方向间隔设置，所述第一方向平行于所述衬底，所述第二方向平行于所述衬底，所述第一方向垂直于所述第二方向，相邻两个所述位线之间设置有所述存储节点接触。
  7. 根据权利要求6所述的半导体结构，其特征在于，所述半导体结构还包括：
    位线侧壁层，所述位线侧壁层位于所述衬底上，且覆盖所述位线的侧壁；
    其中，所述位线侧壁层形成所述第一气隙相对的两个侧壁。
  8. 根据权利要求6所述的半导体结构，其特征在于，相邻两个所述存储节点接触之间均夹持有所述电容隔离结构。
  9. 根据权利要求6所述的半导体结构，其特征在于，所述位线包括位线金属层、位线连接层以及位线保护层，所述位线连接层与所述衬底相连接，所述位线金属层位于所述位线连接层上，所述位线保护层位于所述位线金属层上。
  10. 根据权利要求1至5中任一项所述的半导体结构，其特征在于，所述半导体结构还包括：
    密封层，所述密封层位于所述电容隔离结构的顶端，用于密封所述第一气隙。
  11. 一种半导体结构的制作方法，其特征在于，包括：
    提供衬底；
    在所述衬底上形成多个存储节点接触；
    在所述衬底上形成电容隔离结构，所述电容隔离结构形成于所述存储节点接触之间；
    其中，所述电容隔离结构包括第一气隙。
  12. 根据权利要求11所述的半导体结构的制作方法，其特征在于，形成所述存储节点接触之前，所述半导体结构的制作方法还包括：
    在所述衬底上形成隔离件；
    在所述隔离件上形成沟槽；
    在所述沟槽内形成第一隔离介质层，所述第一隔离介质层覆盖所述沟槽的侧壁；
    在所述沟槽内形成第一绝缘层，所述第一绝缘层填充所述沟槽的下部；
    在所述沟槽内形成第二隔离介质层，所述第二隔离介质层填充所述沟槽的上部；
    去除所述第一隔离介质层两侧的所述隔离件，以形成第一开口；
    其中，所述第一开口内形成所述存储节点接触。
  13. 根据权利要求12所述的半导体结构的制作方法，其特征在于，形成所述第一气隙包括：
    去除位于所述第一绝缘层上方的所述第二隔离介质层以及所述第二隔离介质层侧壁的所述第一隔离介质层，以在相邻两个所述存储节点接触之间形成第二开口；
    在所述第二开口内形成第三隔离介质层，所述第三隔离介质层覆盖所述第二开口的侧壁，且与所述第一隔离介质层的顶端相对接；
    去除所述第一绝缘层，以在所述第一隔离介质层和所述第三隔离介质层之间形成所述第一气隙；
    其中，所述第一隔离介质层、所述第三隔离介质层以及所述第一气隙作为所述电容隔离结构。
  14. 根据权利要求13所述的半导体结构的制作方法，其特征在于，所述衬底包括存储单元区和外围电路区，所述存储节点接触形成于所述存储单元区，所述存储单元区和所述外围电路区均形成有所述第三隔离介质层，且所述第三隔离介质层覆盖所述存储节点接触的顶端和所述第一绝缘层的顶端；
    其中，在所述外围电路区形成掩膜层，以覆盖位于所述外围电路区的所述第三隔离介质层，刻蚀所述存储节点接触的顶端和所述第一绝缘层的顶端的所述第三隔离介质层，以使位于所述存储单元区的所述第三隔离介质层仅覆盖所述第二开口的侧壁。
  15. 根据权利要求13所述的半导体结构的制作方法，其特征在于，还包括：
    在所述第一气隙上形成密封层，所述密封层覆盖所述存储节点接触。
  16. 根据权利要求12所述的半导体结构的制作方法，其特征在于，所述隔离件包括位线侧壁层和第二绝缘层，所述位线侧壁层位于所述衬底上，且埋设于所述第二绝缘层内，所述位线侧壁层内形成有位线；
    其中，所述第二绝缘层形成了所述沟槽相对的两个侧壁，去除所述第一隔离介质层两侧的所述第二绝缘层后形成了所述第一开口。
  17. 根据权利要求16所述的半导体结构的制作方法，其特征在于，所述沟槽为矩形孔，所述位线侧壁层形成了所述沟槽的底壁和相对的两个侧壁。
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