JP2023549270A - 半導体デバイスの製造方法及び半導体デバイス - Google Patents

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Abstract

本願は、半導体デバイスの製造方法及び半導体デバイスを提供する。当該製造方法は、基板を提供することと、基板に、第１方向に沿って延在する複数の第１構造を形成することと、第１構造の側面に犠牲層を形成することと、犠牲層の側面に外部間隔層を形成することと、部分的な外部間隔層を除去し、パターニングされた外部間隔層を得ることによって、部分的な犠牲層を露出することと、犠牲層を除去して、パターニングされた外部間隔層と第１構造との間にエアギャップを形成することと、を含む。【選択図】図１

Description

（関連出願への相互参照）
本願は、２０２０年１２月３０日に中国特許局に提出された、出願番号が２０２０１１６３１０５７．３であり、発明の名称が「半導体デバイスの製造方法及び半導体デバイス」である中国特許出願の優先権を主張し、当該中国特許出願の全ての内容が参照により本願に援用される。
本開示は、半導体技術分野に関し、特に、半導体デバイスの製造方法及び半導体デバイスに関する。
半導体デバイスの集積度の向上に伴い、半導体デバイスの内部構造のサイズが徐々に縮小され、且つ分布密度が徐々に増大されている。しかし、構造の分布密度が大きいほど、構造間の間隔が小さくなり、導電構造は、誘電体の電気的破壊が起こりやすく、又は寄生容量が形成されやすくになる。したがって、隣接する導電構造に対してどうやって効果的な電気的隔離を行うかは、現在の半導体デバイスの製造工程の焦点となっている。
現在では通常、導電構造の両側に空気間隔層を形成し、空気間隔層を用いて隣接する構造間の寄生容量を低下させ、隣接する構造間の電気的隔離効果を向上させる。具体的な半導体デバイスの製造工程において、通常、導電構造の側面に犠牲層を形成してから、高い選択比のドライ洗浄機を使用して犠牲層をエッチングすることにより、空気間隔層を形成する。必要な空気間隔層の幅は非常に小さく、通常、５ｎｍ以下であり、実際の製造過程において、エッチングで犠牲層を完全に取り外すことが難しく、且つ犠牲層に対するエッチング剤のエッチングが均一ではないため、形成された空気間隔層の表面の均一性が低くなり、空気間隔層の電気的隔離効果を低下させ、半導体デバイスの電気的性能に影響を及ぼす。
各実施例によれば、半導体デバイスの製造方法を提供する。
半導体デバイスの製造方法であって、前記方法は、
基板を提供することと、
前記基板に、第１方向に沿って延在する複数の第１構造を形成することと、
前記第１構造の側面に犠牲層を形成することと、
前記犠牲層の側面に外部間隔層を形成することと、
部分的な前記外部間隔層を除去し、パターニングされた外部間隔層を得ることによって、部分的な前記犠牲層を露出することと、
前記犠牲層を除去することによって、前記パターニングされた外部間隔層と前記第１構造との間にエアギャップを形成することと、を含む。
上記の半導体デバイスの製造方法は、まず、基板上の第１構造の側面に犠牲層を形成し、犠牲層の側面に外部間隔層を形成し、そして、部分的な外部間隔層を除去し、パターニングされた外部間隔層を得ることによって、部分的な犠牲層を露出し、最後に、犠牲層を除去することにより、パターニングされた外部間隔層と第１構造との間にエアギャップを形成することができる。したがって、本願は、部分的な犠牲層を露出させることにより、犠牲層が直接に外界と反応して完全に除去可能になり、それによって、小さい幅のエアギャップを形成し、従来の技術において犠牲層が狭過ぎて除去困難であるという問題を回避することができ、しかも、エッチングで犠牲層を除去する必要がないため、エアギャップ周囲の表面の均一性を向上させ、エッチングによるエアギャップ周囲の表面の均一性が悪くなるという問題を回避することができる。
１つの実施例において、前記第１構造は、導電構造と、前記導電構造の側面に位置する隔離側壁と、を含み、前記隔離側壁の前記導電構造から離れた側面に前記犠牲層が形成される。
１つの実施例において、前記第１構造の側面に犠牲層を形成することは、堆積工程によって、前記基板と前記第１構造の露出表面に犠牲層を形成することと、前記犠牲層をエッチバックして、前記第１構造の側面に位置する犠牲層を形成することと、を含む。
１つの実施例において、前記第１構造は更に、前記導電構造の上に配置されたハードマスク構造を備え、
前記犠牲層をエッチバックし、前記第１構造の側面に位置する犠牲層を形成することは、
前記犠牲層に対して初番目のエッチングを行い、初番目のエッチング後の犠牲層の上面を、前記導電構造の上面と面一にするか、又は前記導電構造の上面より高く且つ前記ハードマスク構造の上面より低くすることと、
堆積工程によって、当該初番目のエッチング後の犠牲層の上面と前記ハードマスク構造の露出表面に内部間隔層を形成することと、
前記内部間隔層をエッチングし、当該初番目のエッチング後の犠牲層の上面に位置する部分的な前記内部間隔層と、前記ハードマスク構造の上面に位置する前記内部間隔層を除去し、前記ハードマスク構造の側面に位置する内部間隔層を形成することと、
初番目のエッチング後の内部間隔層をマスクとして、前記犠牲層に対して２番目のエッチングを行い、前記第１構造の側面に位置する犠牲層を形成することと、を含む。
１つの実施例において、前記部分的な前記外部間隔層を除去し、パターニングされた外部間隔層を得、部分的な前記犠牲層を露出することは、
堆積工程によって、前記複数の第１構造の間に誘電体充填層を形成することと、
研磨工程によって、前記外部間隔層の上面上方の前記誘電体充填層を除去することによって、前記誘電体充填層の上面を前記外部間隔層の上面と面一にすることと、
前記外部間隔層と前記誘電体充填層の上部にマスク層とフォトレジスト層を形成し、前記フォトレジスト層に対して露光、現像を行うことによって、第２方向に沿って延在する、パターニングされたフォトレジスト層を形成し、前記パターニングされたフォトレジスト層に基づいて、前記マスク層をエッチングすることによって、第２方向に沿って延在する、パターニングされたマスク層を形成することと、
前記パターニングされたマスク層をマスクとして、前記外部間隔層と前記誘電体充填層をエッチングし、部分的な前記外部間隔層と部分的な前記誘電体充填層を除去し、前記パターニングされた外部間隔層を得ることと、を含む。
１つの実施例において、前記犠牲層は、炭化水素層を含み、前記犠牲層を除去することは、アッシング工程によって前記犠牲層を除去することを含む。
１つの実施例において、前記方法は、基板の中に第２方向に沿って延在する複数の第２構造を形成することを更に含み、前記第２構造は、前記第２方向に沿って延在する埋め込み型ワード線と、前記埋め込み型ワード線の上に形成されたワード線保護構造と、を含む。
１つの実施例において、前記導電構造は、前記第１方向に沿って延在するビット線を含み、前記ビット線上にビット線保護構造が形成される。
１つの実施例において、前記堆積工程は、原子層堆積工程を含む。
１つの実施例において、前記犠牲層を除去して、前記エアギャップを形成した後、前記方法は、前記複数の第１構造の間に複数のストレージノード接触構造を形成することを更に含み、前記ストレージノード接触構造は、前記基板と接触し、前記エアギャップは、前記ストレージノード接触構造と前記第１構造との間に位置する。
１つの実施例において、前記複数の第１構造の間に複数のストレージノード接触構造を形成することは、
前記誘電体充填層を除去することと、
部分的な前記基板をエッチングして、隣接する前記第１構造の間に凹んでいる複数の基板接触孔を形成することと、
エピタキシー工程によって、前記基板にエピタキシー層を形成することであって、前記エピタキシー層は、少なくとも前記基板接触孔に満タンに充填されることと、
前記エピタキシー層をエッチバックすることによって、複数の前記ストレージノード接触構造を形成することであって、前記ストレージノード接触構造の上面は、前記第１構造の上面より低いことと、を含む。
１つの実施例において、前記複数のストレージノード接触構造を形成する過程において、前記誘電体充填層を除去する前に、前記方法は、堆積工程によって、前記誘電体充填層の間にノード間隔層を形成することであって、前記ノード間隔層は前記誘電体充填層の上面を覆うことと、前記ノード間隔層をエッチバックして、前記ノード間隔層の上面が前記誘電体充填層の上面と面一であるようにすることと、を更に含む。
１つの実施例において、前記エピタキシー層をエッチバックした後、前記方法は、前記パターニングされた外部間隔層の上面が傾斜面になるように、前記パターニングされた外部間隔層をエッチングすることを更に含む。
更に、半導体デバイスを提供し、前記半導体デバイスは、
基板と、
前記基板に形成され、且つ第１方向に沿って延在する、複数の第１構造と、
前記第１構造の両側の部分的な領域に形成されるパターニングされた外部間隔層であって、前記パターニングされた外部間隔層と前記第１構造との間にエアギャップが設けられる、パターニングされた外部間隔層と、を備え、
ここで、前記パターニングされた外部間隔層は、複数の外部間隔ブロックを含み、前記複数の外部間隔ブロックは、前記第１方向に沿って前記基板に間隔を置いて分布される。
上記の半導体デバイスの、第１構造の両側の部分的な領域に、パターニングされた外部間隔層が形成され、パターニングされた外部間隔層と第１構造との間にエアギャップが設けられ、且つパターニングされた外部間隔層は、第１方向に沿って基板に間隔を置いて分布された複数の外部間隔ブロックを含む。上記の半導体デバイスにおけるエアギャップ周囲の表面の均一性がよいため、エッチングの均一性の悪さによる空気間隔層の電気的隔離効果が異なるという問題を回避し、第１構造と、隣接するストレージノード接触構造との間の電気的隔離効果を向上させることができる。
１つの実施例において、前記半導体デバイスは更に、前記複数の第１構造の間に形成された複数のストレージノード接触構造を備え、前記ストレージノード接触構造は前記基板と接触し、前記エアギャップは、前記ストレージノード接触構造と前記第１構造との間に位置する。
１つの実施例において、前記パターニングされた外部間隔層の上面は傾斜面である。
１つの実施例において、前記第１構造は、導電構造と、前記導電構造の側面に位置する隔離側壁と、を含み、前記隔離側壁と前記パターニングされた外部間隔層との間に、前記エアギャップが形成される。
１つの実施例において、前記導電構造は、前記第１方向に沿って延在するビット線を含み、前記ビット線上にビット線保護構造が形成される。
１つの実施例において、前記パターニングされた外部間隔層と前記第１構造との間に内部間隔層がさらに設けられ、前記エアギャップは、前記内部間隔層と前記基板との間に位置し、且つ前記内部間隔層の底面は、前記導電構造の上面より低くない。
１つの実施例において、前記半導体デバイスは更に、前記基板の中に形成され、且つ第２方向に沿って延在する複数の第２構造を備え、前記第２構造は、前記第２方向に沿って延在する埋め込み型ワード線と、前記埋め込み型ワード線の上に形成されたワード線保護構造と、を含む。
一実施例の半導体デバイスの製造方法のステップのフローチャートである。 一実施例の、第１構造が形成された後の半導体デバイスの上面図である。 それぞれ、図２における線Ａ－Ａ’、線Ｂ－Ｂ’、線Ｃ－Ｃ’と線Ｄ－Ｄ’に沿って切り取った断面図であり、第１構造が形成された後の半導体デバイスの実施形態を示す。 一実施例の、犠牲層を形成するステップのフローチャートである。 一実施例の犠牲層をエッチバックするステップのフローチャートである。 犠牲層を堆積した後の、図２における線Ａ－Ａ’と線Ｂ－Ｂ’に沿って切り取った断面図である。 犠牲層に対して初番目のエッチングを行った後の、図２における線Ａ－Ａ’と線Ｂ－Ｂ’に沿って切り取った断面図である。 内部間隔層を堆積した後の、図２における線Ａ－Ａ’と線Ｂ－Ｂ’に沿って切り取った断面図である。 犠牲層に対して２番目のエッチングを行い、内部間隔層をエッチングした後の、図２における線Ａ－Ａ’と線Ｂ－Ｂ’に沿って切り取った断面図である。 外部間隔層を堆積した後の、図２における線Ａ－Ａ’と線Ｂ－Ｂ’に沿って切り取った断面図である。 一実施例の、パターニングされた外部間隔層を形成するステップのフローチャートである。 誘電体充填層を堆積した後の、図２における線Ａ－Ａ’と線Ｂ－Ｂ’に沿って切り取った断面図である。 誘電体充填層をエッチバックした後の、図２における線Ａ－Ａ’と線Ｂ－Ｂ’に沿って切り取った断面図である。 マスク層とパターニングされたフォトレジスト層を設けた後の、図２における線Ａ－Ａ’、線Ｂ－Ｂ’、線Ｃ－Ｃ’と線Ｄ－Ｄ’に沿って切り取った断面図である。 パターニングされた外部間隔層を形成した後の、図２における線Ａ－Ａ’、線Ｂ－Ｂ’、線Ｃ－Ｃ’と線Ｄ－Ｄ’に沿って切り取った断面図である。 犠牲層を除去した後の、図２における線Ａ－Ａ’と線Ｂ－Ｂ’に沿って切り取った断面図である。 ノード間隔層を形成した後の、図２における線Ｂ－Ｂ’と線Ｄ－Ｄ’に沿って切り取った断面図である。 誘電体充填層を除去した後の、図２における線Ｂ－Ｂ’と線Ｄ－Ｄ’に沿って切り取った断面図である。 基板接触孔を形成した後の、図２における線Ｂ－Ｂ’と線Ｄ－Ｄ’に沿って切り取った断面図である。 ストレージノード接触構造を形成した後の、図２における線Ｂ－Ｂ’と線Ｄ－Ｄ’に沿って切り取った断面図である。 パターニングされた外部間隔層をエッチングした後の、図２における線Ａ－Ａ’、線Ｂ－Ｂ’、線Ｃ－Ｃ’と線Ｄ－Ｄ’に沿って切り取った断面図である。
本開示の理解を容易にするために、以下では、関連する図面を参照して本開示をより全面的に説明する。図面に本開示の好ましい実施形態を示している。しかし、本開示は、本明細書で説明された実施形態に限定されなく、様々な異なる形で実現できる。逆に、これらの実施形態を提供する目的は、本開示で開示される内容をより完全かつ包括的に理解することである。
説明すべきこととして、素子が他の素子「に固定され」ると呼ばれた場合、それは、他の素子に直接固定されても良く、又は介在する素子が存在してもよい。１つの素子が他の素子に「接続」すると呼ばれる場合、それは、他の素子に直接に接続されても良く、又は介在する素子が存在してもよい。本明細書で使用される「垂直する」、「水平する」、「左」、「右」、「上」、「下」、「前」、「後」、「周方向」及び類似する表現は、図面の例示に基づく方位又は位置関係であり、単に、本開示の説明の便宜上及び簡潔のためであり、指し示される装置又は要素が必ずしも特定の方位、特定の方位構造及び操作を有することを示し、又は暗示しているわけではないため、本開示に対する制限と見なすべきではないことを理解されたい。
特に定義しない限り、本開示で使用されるすべての技術用語及び科学用語は、当業者によって一般的に理解されるものと意味を有する。本開示の明細書で使用される用語は、単に具体的な実施例を説明することを目的としており、本開示を限定することを意図するものではない。本明細書で使用される用語「及び／又は」は、１つ又は複数の関連付けられた項目の任意及びすべての組み合わせを含む。
ビット線とストレージノード接触構造との間にエアギャップを形成することは、ビット線とストレージノード接触構造との間の絶縁特性を向上させることに有益である。しかし、従来の技術において、エアギャップを形成する過程は、まず、隔離対象となる導電構造を形成し、その後、導電構造の側面に順次に、内側誘電体層、犠牲層と外側誘電体層を形成し、そして、外側誘電体層に接触するポリシリコンを形成し、最後に、エッチング選択比が高いエッチング剤を使用して犠牲層を除去し、導電構造とポリシリコンを隔離するためのエアギャップを形成することを含む。必要とするエアギャップの幅が非常に狭く、それにより、対応する犠牲層の幅も狭く、通常、５ｎｍ以下であるため、実際の製造過程において、エッチングにより犠牲層を完全に取り外すことは困難であり、しかも、エッチング剤による犠牲層のエッチングが均一ではないため、エアギャップを形成する周囲表面も不均一となり、それにより、エアギャップの電気的隔離効果を低下させ、半導体デバイスの電気的性能に影響を及ぼす。
上記の欠陥に対して、本願は、改善された半導体デバイスの製造方法及び半導体デバイスを提供し、部分的な犠牲層を露出して犠牲層を外界と接触して反応させることで、犠牲層を完全に除去し、このようにして、従来のエッチング方式を替えることによって、従来の技術において犠牲層が狭すぎて除去することが困難であること、及びエッチングによるエアギャップ周囲の表面均一性が悪いという問題を回避することができる。
具体的に、図１に示すように、本願の一実施例において、当該改善された半導体デバイスの製造方法は、以下のステップを含む。
ステップＳ１００において、基板を提供する。
基板は、単結晶シリコン基板、絶縁体上シリコン（ＳＯＩ）基板、絶縁体上積層シリコン（ＳＳＯＩ）基板、絶縁体上積層シリコンゲルマニウム（Ｓ－ＳｉＧｅＯＩ）基板、絶縁体上シリコンゲルマニウム（ＳｉＧｅＯＩ）基板又は絶縁体上ゲルマニウム（ＧｅＯＩ）基板などを含み得る。本願に記載される各実施例において、基板は、単結晶シリコン基板を含む。
更に、図２と図３を参照すると、トレンチ隔離構造１１０は、基板１００の中に配置されて、基板１００内に複数のアクティブ領域（ＡＲ）を限定することができ、複数のアクティブ領域（ＡＲ）は、千鳥状に配列されることができる。具体的に、トレンチ隔離構造１１０は、酸化シリコンを含み、各アクティブ領域（ＡＲ）は、第３方向Ｄ３に沿って延在する柱状を呈し、且つアクティブ領域（ＡＲ）は、互いに平行して配置され、１つのアクティブ領域（ＡＲ）の中心は、それに隣接する他のアクティブ領域（ＡＲ）の端部に隣接することができる。
ステップＳ２００において、基板に、第１方向に沿って延在する複数の第１構造を形成する。
続いて図２と図３を参照すると、基板１００に、第１方向Ｄ１に沿って延在する複数の第１構造２００が形成される。具体的に、第１構造２００は、導電構造２１０と、導電構造２１０の側面に位置する隔離側壁２３０と、を含み得、導電構造２１０は、第１方向Ｄ１に沿って延在するビット線２１１を含み得る。更に、上記の導電構造２１０は、積層で配置されたビット線プラグ２１２とビット線２１１とを含み得、ビット線プラグ２１２は、ビット線２１１と基板１００との間に配置される。ここで、隔離側壁２３０は、窒化シリコンを含み、他の誘電体材料を含んでも良く、ビット線プラグ２１２はエピタキシー構造を含み、ビット線２１１は、金属タングステンを含んでもよいし、アルミニウム、銅、ニッケル又はコバルトなどを含んでもよい。いくつかの実施例において、ビット線２１１とビット線プラグ２１２との間にバリア層が設けられ、当該バリア層は、窒化チタンを含む。いくつかの実施例において、ビット線２１１に、ビット線保護構造２２０が形成され、ビット線保護構造２２０は、窒化シリコンを含む。
いくつかの実施例において、基板１００内に、第２方向Ｄ２に沿って延在する複数の第２構造３００を形成することができ、ここで、第２方向Ｄ２は第１方向Ｄ１と交差し、選択的に、第２方向Ｄ２は、第１方向Ｄ１に垂直である。具体的に、第２構造３００は、第２方向Ｄ２に沿って延在する埋め込み型ワード線３２０を含み得、埋め込み型ワード線３２０の上面は基板１００の上面より低く、埋め込み型ワード線３２０の上に、埋め込み型ワード線３２０から基板１００の上面に延在するワード線保護構造３１０が形成される。ここで、埋め込み型ワード線３２０は、金属タングステンを含み、ワード線保護構造３１０は、窒化シリコン、酸化シリコン又は酸窒化シリコンなどを含む。更に、埋め込み型ワード線３２０と基板１００との間にゲート酸化層３３０が設けられ、ゲート酸化層３３０は、二酸化シリコンを含み、ゲート酸化層３３０と埋め込み型ワード線３２０との間に、バリア層を形成することもでき、バリア層は、窒化チタンを含む。
ステップＳ３００において、第１構造の側面に犠牲層を形成する。
図１１を参照すると、最終的に除去される犠牲層は、各第１構造２００の第１方向Ｄ１に沿って延在する２つの側面に位置し、且つ当該犠牲層の上面は、導電構造２１０の上面より低くなく、それにより、犠牲層を除去した後に形成されたエアギャップで、導電構造２１０と、後続で形成されるストレージノード接触構造との間でより良い電気的隔離効果を実現させることに役立つ。具体的に、図４に示すように、ステップＳ３００は、以下のステップを含み得る。
ステップＳ３１０において、堆積工程によって、基板と第１構造の露出表面に犠牲層を形成する。
ステップＳ３２０において、犠牲層をエッチバックし、第１構造の側面に位置する犠牲層を形成する。
図６Ａないし図６Ｄに示すように、まず、堆積工程によって、基板１００と第１構造２００の露出表面に丸ごと１つの犠牲層４００を堆積し、そして、犠牲層４００をエッチバックして、基板１００上の部分的な犠牲層４００を除去することにより、第１構造２００の側面に位置する犠牲層４００’’を形成する。更に、犠牲層４００の材質は、同じエッチング条件で第１構造より高いエッチング選択比を有する材質であり得、このようにして、後続で犠牲層を完全に除去することに役立つ。ここで、堆積工程は、化学気相堆積又は原子層堆積を含み、本願に記載の各実施例において、堆積工程は、原子層堆積工程を採用する。具体的に、図５に示すように、ステップＳ３２０は、以下のステップを含み得る。
ステップＳ３２１において、犠牲層に対して初番目のエッチングを行い、初番目のエッチング後の犠牲層の上面を、導電構造の上面と面一にするか、又は、導電構造の上面より高く且つハードマスク構造の上面より低くする。
図６Ｂに示すように、ハードマスク構造は、導電構造２１０の上方に位置し、ハードマスク構造の材質は、ビット線保護構造２２０の材質と同じであってもよい。いくつかの実施例において、ビット線保護構造２２０は、ハードマスク構造を含んでもよい。犠牲層４００に対して初番目のエッチングを行うことにより、犠牲層４００’を得ることができ、犠牲層４００’の上面は、導電構造２１０の上面より低くない。
ステップＳ３２２において、堆積工程によって、当該初番目のエッチング後の犠牲層の上面とハードマスク構造の露出表面に内部間隔層を形成する。
ステップＳ３２３において、内部間隔層をエッチングし、当該初番目のエッチング後の犠牲層の上面に位置する部分的な内部間隔層と、ハードマスク構造の上面に位置する内部間隔層を除去し、ハードマスク構造の側面に位置する内部間隔層を形成する。
図６Ｃに示すように、堆積工程によって、犠牲層４００’の上面とハードマスク構造の露出表面に一層の同じ厚さの内部間隔層５００を堆積し、この場合、内部間隔層５００は、犠牲層４００’とハードマスク構造の露出表面を外形のままで保持して覆い、そして、内部間隔層５００をエッチングして、犠牲層４００’の上面に位置する部分的な内部間隔層５００とハードマスク構造の上面に位置する内部間隔層５００を除去し、ハードマスク構造の側面に位置する内部間隔層５００を保留して、内部間隔層５００’を形成する。
ステップＳ３２４において、初番目のエッチング後の内部間隔層をマスクとして、犠牲層に対して２番目のエッチングを行い、第１構造の側面に位置する犠牲層を形成する。
図６Ｄに示すように、内部間隔層５００’をマスクとして、犠牲層４００’に対して２番目のエッチングを行い、それにより、基板１００上の部分的な犠牲層４００’を除去し、第１構造２００の側面（即ち、隔離側壁２３０の導電構造２１０から離れた側面）の犠牲層４００’を保留して、犠牲層４００’’を形成する。当該犠牲層４００’’が、エアギャップを形成するために後続で除去する必要がある部分である。
犠牲層４００’’の上方に内部間隔層５００’を設けることにより、犠牲層４００’のエッチングを容易にし、更に、後続で形成されるエアギャップをよりよく密封し、導電構造２１０と、後続で形成されるストレージノード接触構造との間の電気的隔離効果を向上させることに有益である。理解されたいこととして、いくつかの実施形態において、犠牲層４００’’の上方に内部間隔層５００’を設けなくても良く、直接に、内部間隔層５００’が位置する領域も犠牲層４００’’に設定し、このようにして、犠牲層４００で初番目のエッチングを行いときに、つまり、対応するマスクによって、第１構造２００の両側面に除去待ちの犠牲層を形成し、それによってエアギャップの形成ステップを簡略化し、半導体デバイスの製造効率を向上させることができる。
ステップＳ４００において、犠牲層の側面に外部間隔層を形成する。
図７を参照すると、基板１００、犠牲層４００’’及び第１構造２００の露出表面に、いずれも、同じ厚さの外部間隔層６００を堆積することができ、この場合、犠牲層４００’’の側面も外部間隔層６００によって覆われる。留意されたいこととして、この場合、第１構造２００の上面及び基板１００上の外部間隔層は、マスクによって外部間隔層６００をエッチングして除去されても良く、本願の製造方法の後続工程におけるエッチングによって除去されても良い。本実施例において、後続工程におけるエッチングによって除去することにより、マスク製作を減らし、犠牲層４００’’の側面の外部間隔層の製造工程を簡略化する。
ステップＳ５００において、部分的な外部間隔層を除去し、パターニングされた外部間隔層を得ることによって、部分的な犠牲層を露出する。
図１１を参照すると、外部間隔層６００をエッチングすることにより外部間隔層６００’を得、パターニングされた外部間隔層を形成することができ、当該パターニングされた外部間隔層は、図１１における太い破線枠で示される。更に、図１１におけるＡ－Ａ’断面図とＢ－Ｂ’断面図を例として、パターニングされた外部間隔層は、第１構造２００両側の部分領域に形成されても良く、しかも少なくとも第２構造３００の直上の外部間隔層が除去され、それによって少なくとも第２構造３００の直上の犠牲層４００’’を外界に露出させることができる。具体的に、図８に示すように、ステップＳ５００は、以下のステップを含み得る。
ステップＳ５１０において、堆積工程によって、複数の第１構造の間に誘電体充填層を形成する。
ステップＳ５２０において、研磨工程によって、外部間隔層の上面上方の誘電体充填層を除去することによって、誘電体充填層の上面を外部間隔層の上面と面一にする。
図９Ａと図９Ｂを参照すると、堆積工程によって、外部間隔層６００に丸ごと１つの誘電体充填層７００を堆積して、誘電体充填層７００で複数の第１構造２００の間の領域に充填する。そして、研磨工程によって、外部間隔層６００上面の上方の誘電体充填層７００を除去して、誘電体充填層７００’を形成し、誘電体充填層７００’の上面を外部間隔層６００の上面と面一にする。このようにして、後続でマスクプレート又はマスク層によって、外部間隔層６００と誘電体充填層７００’をエッチングすることに役立つ。
ステップＳ５３０において、外部間隔層と誘電体充填層の上部にマスク層とフォトレジスト層を形成し、フォトレジスト層に対して露光、現像を行うことによって、第２方向に沿って延在する、パターニングされたフォトレジスト層を形成し、パターニングされたフォトレジスト層に基づいて、マスク層をエッチングすることによって、第２方向に沿って延在する、パターニングされたマスク層を形成する。
ステップＳ５４０において、パターニングされたマスク層をマスクとして、外部間隔層と誘電体充填層をエッチングし、部分的な外部間隔層と部分的な誘電体充填層を除去し、パターニングされた外部間隔層を得る。
図１０を参照すると、外部間隔層６００と誘電体充填層７００’の上にマスク層８００が設けられ、マスク層８００によってエッチングウィンドウが規定される。ここで、マスク層８００は、単層であってもよいし、多層であってもよく、工程要件に応じて異なる選択を行うことができる。本実施例において、マスク層８００は、積層で配置された４層を有し、具体的に、外部間隔層６００と誘電体充填層７００’の上に順次に積層で配置された第１、第２、第３及び第４マスク層を含む。更に、第４マスク層の上に更に、第２方向Ｄ２に沿って延在するパターニングされたフォトレジスト層９００が形成され、パターニングされたフォトレジスト層９００によって、第４マスク層の上に第４マスク層のエッチングウィンドウを規定し、そして、第４、第３、第２と第１マスク層を順次にエッチングし、下に向かってエッチングウィンドウを第１マスク層に移動し、エッチング待ちの外部間隔層６００と誘電体充填層７００’を露出し、外部間隔層６００と誘電体充填層７００’をエッチングする。エッチングを完了した後、図１１に示すように、少なくとも第２構造３００の直上の外部間隔層６００と誘電体充填層７００’が除去され、外部間隔層６００’と誘電体充填層７００’’を形成し、外部間隔層６００’は、第１方向Ｄ１において複数のギャップが設けられる。このようにして、少なくとも第２構造３００の直上の犠牲層４００’’を外界に露出させる。
ステップＳ６００において、犠牲層を除去して、パターニングされた外部間隔層と第１構造との間にエアギャップを形成する。
犠牲層４００’’は、熱分解できる炭化水素層又はポリマー層を含み得、この場合、アッシング工程又は熱を加えることにより犠牲層４００’’を選択的に除去することができる。具体的に、基板１００に酸素を入れ、それにより、アッシング工程中において、酸素は、外界に露出された犠牲層４００’’と接触し反応することができ、犠牲層４００’’は、二酸化炭素ガス、一酸化炭素ガス及び／又はメタンガスに変化し、これらのガスは、他の構造に邪魔されずに長時間に反応空間に留まることがなく、反応期間で外界に迅速に輸出されることができる。アッシング工程を完了した後、図１２に示すように、犠牲層４００’’は完全に除去され、パターニングされた外部間隔層と第１構造２００との間にエアギャップ１０００が形成される。
上記の半導体デバイスの製造方法は、まず、基板１００上の第１構造２００の側面に犠牲層４００’’を形成し、犠牲層４００’’の側面に外部間隔層を形成し、そして、部分的な外部間隔層を除去し、パターニングされた外部間隔層を得ることによって、部分的な犠牲層を露出し、最後に、犠牲層を除去することにより、パターニングされた外部間隔層と第１構造２００との間にエアギャップを形成することができる。したがって、本願は、部分的な犠牲層４００’’を露出させることにより、犠牲層４００’’が直接に外界と反応して完全に除去可能になり、それによって、小さい幅のエアギャップ１０００を形成し、従来の技術において犠牲層４００’’が狭過ぎて除去困難であるという問題を回避することができ、しかも、エッチングで犠牲層４００’’を除去する必要がないため、エアギャップ１０００周囲の表面の均一性を向上させ、エッチングによるエアギャップ周囲の表面の均一性が悪くなるという問題を回避することができる。
いくつかの実施例において、エアギャップ１０００を形成した後、以下のステップを更に含む。
ステップＳ６００において、複数の第１構造の間に複数のストレージノード接触構造を形成し、ストレージノード接触構造は、基板と接触し、エアギャップは、ストレージノード接触構造と第１構造との間に位置する。
具体的に、図１４Ｃを参照すると、埋め込み型ワード線３２０の両側のアクティブ領域（ＡＲ）内にソース領域とドレイン領域を形成し、それにより、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を形成することができる。更に、ドレイン領域は、ビット線プラグ２１２によって上記のビット線２１１に電気的に接続し、ソース領域の上方にストレージキャパシタが形成され、ストレージキャパシタのボトムプレートは、ポリシリコンによってソース領域に電気的に接続し、これによって、半導体メモリを形成することができ、例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ：Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を形成してもよいし、もちろん、他の種類のメモリを形成してもよい。それにより、エアギャップ１０００は、ストレージノード接触構造と第１構造２００との間に位置し、ストレージノード接触構造と第１構造２００との間の絶縁特性を向上させることに役立ち、更に、半導体メモリの電気的性能を向上させる。具体的に、ステップＳ６００は、以下のステップを含み得る。
ステップＳ６１０において、堆積工程によって誘電体充填層の間にノード間隔層を形成し、ノード間隔層は誘電体充填層の上面を覆う。
ステップＳ６２０において、ノード間隔層をエッチバックすることによって、ノード間隔層の上面を誘電体充填層の上面と面一にする。
図１３を参照すると、堆積工程によって、誘電体充填層７００’’の間に、丸ごと１つのノード間隔層を堆積することができ、そして、ノード間隔層をエッチバックして、ノード間隔層１１００を形成し、ノード間隔層１１００の上面を誘電体充填層７００’’の上面と面一にすることができる。このようにして、ストレージノード接触構造の形成領域を限定することに役立ち、しかも、隣接するストレージノード接触構造に対してもより良い隔離を実現する。更に、ノード間隔層１１００は、第２構造３００の直上に形成される。
ステップＳ６３０において、誘電体充填層を除去する。
図１４Ａを参照すると、エッチングによって誘電体充填層７００’’を除去することにより、ストレージノード接触構造に形成領域を提供することができる。更に、誘電体充填層７００’’をエッチングする同時に、更に、第１構造２００の上面の外部間隔層６００’もエッチングして除去し、外部間隔層６００’’を形成することができる。
ステップＳ６４０において、部分的な基板をエッチングして、隣接する第１構造の間に凹んでいる複数の基板接触孔を形成する。
図１４Ｂを参照すると、エッチングによって部分的な基板１００を除去することにより、隣接する第１構造２００の間に複数の凹んでいる基板接触孔１２００を形成することができ、ソース領域の上方のストレージキャパシタのボトムプレートは、基板接触孔１２００を介して基板１００におけるソース領域に電気的に接続される。更に、基板接触孔１２００は更に、隣接する第２構造３００の間に位置する。また、基板１００をエッチングする同時に、誘電体充填層７００’’と基板１００との間の外部間隔層６００’’も共に除去し、第１構造２００の両側に位置する外部間隔層６００’’’を形成することができ、当該外部間隔層６００’’’が、上記のパターニングされた外部間隔層である。
ステップＳ６５０において、エピタキシー工程によって、基板にエピタキシー層を形成し、エピタキシー層は少なくとも基板接触孔に満タンに充填される。
ステップＳ６６０において、エピタキシー層をエッチバックして、複数のストレージノード接触構造を形成し、ストレージノード接触構造の上面は、第１構造の上面より低い。
図１４Ｃを参照すると、堆積工程によって、基板１００上に丸ごと１つのエピタキシー層を堆積し、当該エピタキシー層を少なくとも基板接触孔１２００に満タンに充填し、そして、当該エピタキシー層をエッチバックして、エピタキシー層１３００を形成し、更に、基板接触孔１２００と共に複数のストレージノード接触構造を形成することができる。更に、ストレージノード接触構造の上面は第１構造２００の上面より低く、ストレージノード接触構造がストレージキャパシタのボトムプレートと接触することに役立つ。
いくつかの実施例において、ステップＳ６６０の後、以下のステップを更に含む。
ステップＳ６７０において、パターニングされた外部間隔層の上面が傾斜面になるように、パターニングされた外部間隔層をエッチングする。
図１５を参照すると、第１構造２００の両側のパターニングされた外部間隔層（太い破線枠で示す）の上面をエッチングし、外部間隔層６００’’’’を形成することができ、エッチングされたパターニングされた外部間隔層の上面は傾斜面であり、且つＢ－Ｂ’断面図において、第１構造２００の両側の外部間隔層６００’’’’の上面は、「八」字型で分布され、そして、ノード間隔層１１００の上面に対しても対応するエッチングを行い、ノード間隔層１１００’を形成する。このようにして、ストレージノード接触構造の上部をより広くし、更に、ストレージノード接触構造と、後続のストレージキャパシタとの接触面積を増大し、半導体メモリデバイスの性能を向上させることができる。
いくつかの実施例において、パターニングされた外部間隔層と第１構造２００との間に内部間隔層５００’が設けられた場合、内部間隔層５００’に対してもエッチングする必要があり、それによって内部間隔層５００’’を形成し、内部間隔層５００’’の上面は、Ｂ－Ｂ’断面図において同じく「八」字型で分布される。内部間隔層５００’’の上面も傾斜面にし、ストレージノード接触構造と後続のストレージキャパシタとの接触面積を更に増大させることに役立つ。理解できるように、更に、他のエッチング方式によって、ストレージノード接触構造と後続のストレージキャパシタとの接触面積を増大させることができ、本願は、これに対して限定しない。
本願は、半導体構造を更に提供する。
図１５に示すように、当該半導体構造は、基板１００と、複数の第１構造２００と、パターニングされた外部間隔層（太い破線枠で示す）を備え、前記複数の第１構造２００は、基板１００の上に形成され、且つ第１方向Ｄ１に沿って延在し、前記パターニングされた外部間隔層は、第１構造２００の両側の部分領域に形成され、パターニングされた外部間隔層と第１構造２００との間にエアギャップが設けられ、ここで、パターニングされた外部間隔層は、複数の外部間隔ブロック（未図示）を含み、複数の外部間隔ブロックは、第１方向に沿って間隔を置いて基板１００に分布される。
具体的に、前述したステップから分かるように、パターニングされた外部間隔層において、第１方向Ｄ１に沿って複数のギャップが設けられ、それにより、パターニングされた外部間隔層は、第１方向Ｄ１に沿って間隔を置いて分布された複数の外部間隔ブロックを含む。
上記の半導体デバイスの、第１構造２００の両側の部分的な領域に、パターニングされた外部間隔層が形成され、パターニングされた外部間隔層と第１構造２００との間にエアギャップが設けられ、パターニングされた外部間隔層は、第１方向Ｄ１に沿って基板１００に間隔を置いて分布された複数の外部間隔ブロックを含む。上記の半導体デバイスにおけるエアギャップ１０００周囲の表面の均一性がよいため、エッチングの均一性が悪いことに起因する電気的隔離効果が異なるという問題を回避し、第１構造と、隣接するストレージノード接触構造との間の絶縁特性を向上させることができる。
いくつかの実施例において、図１５を参照すると、上記の半導体デバイスは更に、複数の第１構造２００の間に形成された複数のストレージノード接触構造を備え、ストレージノード接触構造は基板１００と接触し、エアギャップ１０００は、ストレージノード接触構造と第１構造２００との間に位置する。具体的に、エピタキシー層１３００は、基板接触孔１２００内に充填され、且つエピタキシー層の上面は第１構造２００の上面より低く、それにより、ストレージノード接触構造を形成する。
埋め込み型ワード線３２０の両側のアクティブ領域（ＡＲ）にソース領域とドレイン領域を形成し、それにより、ＭＯＳＦＥＴを形成することができる。ドレイン領域は、ビット線プラグ２１２を用いて上記のビット線２１１に電気的に接続し、ソース領域の上方にストレージキャパシタが形成され、ストレージキャパシタのボトムプレートは、ポリシリコンを用いてソース領域に電気的に接続し、これによって、半導体メモリを形成することができ、例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）を形成してもよい。それにより、エアギャップ１０００は、ストレージノード接触構造と第１構造２００との間に位置し、ストレージノード接触構造と第１構造２００との間の絶縁特性を向上させることに役立ち、更に、半導体メモリの電気的性能を向上させる。
いくつかの実施例において、パターニングされた外部間隔層の上面は傾斜面である。図１５に示すように、パターニングされた外部間隔層の上面は傾斜面である場合、外部間隔層６００’’’’を形成し、この場合、ストレージノード接触構造の上部をより広くし、それによって、ストレージノード接触構造と、後続のストレージキャパシタとの接触面積を増大し、半導体メモリデバイスの性能を向上させることができる。
いくつかの実施例において、上記の半導体構造は、ダイナミックランダムアクセスメモリであり得、ここで、第１構造２００は、導電構造２１０と、導電構造２１０の側面に位置する隔離側壁２３０と、を備え、隔離側壁２３０と、パターニングされた外部間隔層との間に、エアギャップ１０００が形成される。更に、導電構造２１０は、第１方向Ｄ１に沿って延在するビット線２１１を含み、ビット線２１１にビット線保護構造２２０が形成される。いくつかの実施例において、半導体デバイスは更に、基板１００内に形成され、第２方向Ｄ２に沿って延在する複数の第２構造３００を含み、第２構造３００は、第２方向Ｄ２に沿って延在する埋め込み型ワード線３２０と、埋め込み型ワード線３２０上に形成されたワード線保護構造３１０と、を備える。
いくつかの実施例において、パターニングされた外部間隔層と第１構造との間に、内部間隔層５００’’が設けられ、エアギャップ１０００は、内部間隔層５００’’と基板１００との間に位置し、且つ内部間隔層５００’’の底面は、導電構造２１０の上面より低くない。エアギャップ１０００’の上方に内部間隔層５００’’を設けることにより、エアギャップ１０００をより良く密封すること実現し、導電構造２１０とストレージノード接触構造との間の電気的隔離効果を向上させることに役立ち、そして、ストレージノード接触構造と後続のストレージキャパシタとの接触面積を増大させることに役立つ。
上記の実施例における様々な技術特徴は、任意に組み合わせることができ、説明の簡潔にために、上述した実施例における各技術特徴のすべての可能な組み合わせを説明していないが、特徴の間の組み合わせに矛盾がない限り、全て本明細書に記載の範囲と見なすべきである。
以上に記載の実施例は、本開示のいくつかの実施形態のみを説明しており、その説明は、具体的で詳細であるが、本開示の特許の範囲に対する制限として理解されるべきではない。当業者にとって、本開示の概念から逸脱することなく、いくつかの変形及び改善を加えることもでき、これらは全て本開示の保護範囲に含まれると見なされるべきであることに留意されたい。したがって、本開示の保護範囲は、添付の特許請求を基準とするべきである。

Claims (20)

  1. 半導体デバイスの製造方法であって、
    基板を提供することと、
    前記基板に、第１方向に沿って延在する複数の第１構造を形成することと、
    前記第１構造の側面に犠牲層を形成することと、
    前記犠牲層の側面に外部間隔層を形成することと、
    部分的な前記外部間隔層を除去し、パターニングされた外部間隔層を得ることによって、部分的な前記犠牲層を露出することと、
    前記犠牲層を除去することによって、前記パターニングされた外部間隔層と前記第１構造との間にエアギャップを形成することと、を含む、半導体デバイスの製造方法。
  2. 前記第１構造は、導電構造と、前記導電構造の側面に位置する隔離側壁と、を含み、前記隔離側壁の前記導電構造から離れた側面に前記犠牲層が形成される、
    請求項１に記載の方法。
  3. 前記第１構造の側面に犠牲層を形成することは、
    堆積工程によって、前記基板と前記第１構造の露出表面に犠牲層を形成することと、
    前記犠牲層をエッチバックし、前記第１構造の側面に位置する犠牲層を形成することと、を含む、
    請求項２に記載の方法。
  4. 前記第１構造は更に、前記導電構造の上に配置されたハードマスク構造を備え、
    前記犠牲層をエッチバックし、前記第１構造の側面に位置する犠牲層を形成することは、
    前記犠牲層に対して初番目のエッチングを行い、初番目のエッチング後の犠牲層の上面を、前記導電構造の上面と面一にするか、又は前記導電構造の上面より高く且つ前記ハードマスク構造の上面より低くすることと、
    堆積工程によって、前記初番目のエッチング後の犠牲層の上面と前記ハードマスク構造の露出表面に内部間隔層を形成することと、
    前記内部間隔層をエッチングし、前記初番目のエッチング後の犠牲層の上面に位置する部分的な前記内部間隔層と、前記ハードマスク構造の上面に位置する前記内部間隔層を除去し、前記ハードマスク構造の側面に位置する内部間隔層を形成することと、
    初番目のエッチング後の内部間隔層をマスクとして、前記犠牲層に対して２番目のエッチングを行い、前記第１構造の側面に位置する犠牲層を形成することと、を含む、
    請求項３に記載の方法。
  5. 前記部分的な前記外部間隔層を除去し、パターニングされた外部間隔層を得ることによって、部分的な前記犠牲層を露出することは、
    堆積工程によって、前記複数の第１構造の間に誘電体充填層を形成することと、
    研磨工程によって、前記外部間隔層の上面上方の前記誘電体充填層を除去することによって、前記誘電体充填層の上面を前記外部間隔層の上面と面一にすることと、
    前記外部間隔層と前記誘電体充填層の上部にマスク層とフォトレジスト層を形成し、前記フォトレジスト層に対して露光、現像を行うことによって、第２方向に沿って延在する、パターニングされたフォトレジスト層を形成し、前記パターニングされたフォトレジスト層に基づいて、前記マスク層をエッチングすることによって、第２方向に沿って延在する、パターニングされたマスク層を形成することと、
    前記パターニングされたマスク層をマスクとして、前記外部間隔層と前記誘電体充填層をエッチングし、部分的な前記外部間隔層と部分的な前記誘電体充填層を除去し、前記パターニングされた外部間隔層を得ることと、を含む、
    請求項１に記載の方法。
  6. 前記犠牲層は、炭化水素層を含み、前記犠牲層を除去することは、
    アッシング工程によって前記犠牲層を除去することを含む、
    請求項１に記載の方法。
  7. 前記方法は、
    基板の中に第２方向に沿って延在する複数の第２構造を形成することを更に含み、前記第２構造は、前記第２方向に沿って延在する埋め込み型ワード線と、前記埋め込み型ワード線の上に形成されたワード線保護構造と、を含む、
    請求項１に記載の方法。
  8. 前記導電構造は、前記第１方向に沿って延在するビット線を含み、前記ビット線上にビット線保護構造が形成される、
    請求項２に記載の方法。
  9. 前記堆積工程は、原子層堆積工程を含む、
    請求項３に記載の方法。
  10. 前記犠牲層を除去して、前記エアギャップを形成した後、前記方法は、
    前記複数の第１構造の間に複数のストレージノード接触構造を形成することを更に含み、前記ストレージノード接触構造は、前記基板と接触し、前記エアギャップは、前記ストレージノード接触構造と前記第１構造との間に位置する、
    請求項５に記載の方法。
  11. 前記複数の第１構造の間に複数のストレージノード接触構造を形成することは、
    前記誘電体充填層を除去することと、
    部分的な前記基板をエッチングして、隣接する前記第１構造の間に凹んでいる複数の基板接触孔を形成することと、
    エピタキシー工程によって、前記基板にエピタキシー層を形成することであって、前記エピタキシー層は、少なくとも前記基板接触孔に満タンに充填されることと、
    前記エピタキシー層をエッチバックすることによって、複数の前記ストレージノード接触構造を形成することであって、前記ストレージノード接触構造の上面は、前記第１構造の上面より低いことと、を含む、
    請求項１０に記載の方法。
  12. 前記複数のストレージノード接触構造を形成する過程において、前記誘電体充填層を除去する前に、前記方法は、
    堆積工程によって、前記誘電体充填層の間にノード間隔層を形成することであって、前記ノード間隔層は、前記誘電体充填層の上面を覆うことと、
    前記ノード間隔層をエッチバックすることによって、前記ノード間隔層の上面を、前記誘電体充填層の上面と面一にすることと、を更に含む、
    請求項１１に記載の方法。
  13. 前記エピタキシー層をエッチバックした後、前記方法は、
    前記パターニングされた外部間隔層の上面が傾斜面になるように、前記パターニングされた外部間隔層をエッチングすることを更に含む、
    請求項１１に記載の方法。
  14. 半導体デバイスであって、
    基板と、
    前記基板に形成され、第１方向に沿って延在する、複数の第１構造と、
    前記第１構造の両側の部分的な領域に形成されるパターニングされた外部間隔層であって、前記パターニングされた外部間隔層と前記第１構造との間にエアギャップが設けられる、パターニングされた外部間隔層と、を備え、
    前記パターニングされた外部間隔層は、複数の外部間隔ブロックを含み、前記複数の外部間隔ブロックは、前記第１方向に沿って前記基板に間隔を置いて分布される、半導体デバイス。
  15. 前記半導体デバイスは更に、
    前記複数の第１構造の間に形成された複数のストレージノード接触構造を備え、前記ストレージノード接触構造は前記基板と接触し、前記エアギャップは、前記ストレージノード接触構造と前記第１構造との間に位置する、
    請求項１４に記載の半導体デバイス。
  16. 前記パターニングされた外部間隔層の上面は傾斜面である、
    請求項１５に記載の半導体デバイス。
  17. 前記第１構造は、導電構造と、前記導電構造の側面に位置する隔離側壁と、を含み、前記隔離側壁と前記パターニングされた外部間隔層との間に、前記エアギャップが形成される、
    請求項１４に記載の半導体デバイス。
  18. 前記導電構造は、前記第１方向に沿って延在するビット線を含み、前記ビット線上にビット線保護構造が形成される、
    請求項１７に記載の半導体デバイス。
  19. 前記パターニングされた外部間隔層と前記第１構造との間に内部間隔層がさらに設けられ、前記エアギャップは、前記内部間隔層と前記基板との間に位置し、前記内部間隔層の底面は、前記導電構造の上面より低くない、
    請求項１７に記載の半導体デバイス。
  20. 前記半導体デバイスは更に、
    前記基板の中に形成され、第２方向に沿って延在する複数の第２構造を備え、前記第２構造は、前記第２方向に沿って延在する埋め込み型ワード線と、前記埋め込み型ワード線の上に形成されたワード線保護構造と、を含む、
    請求項１４に記載の半導体デバイス。
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