KR100597599B1 - 반도체 소자의 캐패시터 형성방법 - Google Patents
반도체 소자의 캐패시터 형성방법 Download PDFInfo
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Abstract
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 캐패시터 형성 공정에 관한 것이다. 본 발명은 하부전극 분리용 보호막으로 HSQ를 적용하더라도 안정적으로 공정을 확보할 수 있는 반도체 소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다. 본 발명에서는 하부전극 분리용 보호막 HSQ를 적용하는데, 하부전극용 전도막을 노출시키기 위한 HSQ 리세스를 위하여 습식 식각을 적용하고, 하부전극용 전도막을 분리하기 위하여 전면 건식식각을 적용한다.
캐패시터, 보호막, HSQ, 전면 건식식각, 습식 식각
Description
도 1a 내지 도 1d는 종래기술에 따른 콘케이브형 캐패시터 형성 공정을 나타낸 단면도.
도 2는 하부전극 분리용 보호막으로 포토레지스트 사용시 발생한 결함을 나타낸 전자현미경 사진
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 콘케이브형 캐패시터 형성 공정을 나타낸 단면도.
도 4는 80nm급 공정 기술을 적용하여 하부전극이 형성된 기판의 전자현미경 사진.
* 도면의 주요 부분에 대한 부호의 설명
40 : 질화막
41 : PSG막
42 : TEOS 산화막
43 : Ti 실리사이드막
44 : 하부전극용 TiN막
45 : HSQ
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 캐패시터 형성 공정에 관한 것이다.
DRAM을 비롯한 반도체 메모리 소자 제조 공정 분야에서는 큰 틀에 있어서는 기존의 기술을 이용하면서 더 작은 디자인 룰을 가진 소자를 제작하는 것이 핵심적인 연구 과제라 할 수 있다. 그렇게 해야 저비용으로 많은 칩을 제작하여 생산성을 향상시킬 수 있기 때문이다.
따라서, 메모리 셀을 이루는 소자 중 가장 중요한 캐패시터 형성 기술 또한 기존 공정을 대부분 유지하면서 원하는 캐패시턴스를 확보할 수 있는 캐패시터 구조를 구현하는 방향으로 개선되어 왔다. 그 중 한 방향은 고유전율을 가지는 절연막을 적용하려는 것이며, 다른 한 방향은 캐패시터 하부전극의 표면적을 효과적으로 증대시키는 것이다.
또한, 캐패시터 하부전극의 표면적을 증대시키는 방법으로는 하부전극의 높이를 증대시키는 방법과 하부전극의 양면을 모두 이용하는 방법이 있는데, 전자는 통상 콘케이브형 캐패시터, 후자는 통상 실린더형 캐패시터라 불리는 구조를 형성 하는 것이라 하겠다.
한편, 종래에는 캐패시터 상/하부전극 재료로서 도핑된 폴리실리콘막을 사용하여 왔다. 그러나, 도핑된 폴리실리콘막을 사용할 경우, 600℃ 이상의 열공정을 필요로 하기 때문에 하부층의 써멀 버지트(thermal budget)를 증가시키는 문제점이 있었으며, 특히 하부전극으로 도핑된 폴리실리콘막을 적용할 경우에는 폴리실리콘 공핍 현상에 따른 캐패시턴스의 저하 문제가 따랐다.
이에 캐패시터 전극 재료로서 금속을 적용하는 기술에 대한 연구가 진행 중에 있으며, 현재 양산 중인 DRAM에는 특히 티타늄나이트라이드(TiN)를 하부전극 재료로 사용하는 콘케이브형 또는 실린더형 캐패시터가 적용되고 있다.
도 1a 내지 도 1d는 종래기술에 따른 콘케이브형 캐패시터 형성 공정을 나타낸 단면도이다.
종래의 콘케이브형 캐패시터 형성 공정은, 우선 도 1a에 도시된 바와 같이 캐패시터 하부 구조를 형성하고, 하부 전극이 형성될 영역을 정의한다. 캐패시터 하부 구조 형성 공정을 보다 자세히 살펴보면, 먼저 실리콘 기판(10) 상에 소자분리막(11)을 형성하여 활성영역을 정의하고, 활성영역 표면에 게이트 산화막(13)을 성장시킨다. 다음으로, 게이트 산화막(13)이 형성된 전체 구조 상부에 게이트 전극용 전도막(14) 및 하드마스크 질화막(15)을 증착하고, 게이트 전극용 마스크를 사용한 사진 및 식각 공정을 통해 게이트 전극 패턴을 형성한다. 이어서, 노출된 활성영역에 저농도 소오스/드레인 이온주입을 실시하고, 게이트 전극 패턴의 측벽에 스페이서 질화막(16)을 형성한 후, 고농도 소오스/드레인 이온주입을 실시한다. 소 오스/드레인 이온주입 공정은 PMOS 트랜지스터 및 NMOS 트랜지스터 형성을 위해 별도의 마스크 공정을 거쳐 2번씩 실시하며, 도면부호 '12'는 소오스/드레인을 나타낸다. 계속하여, 전체 구조 상부에 층간절연막(17)을 증착하고, T자형 또는 I자형 랜딩 플러그 콘택 마스크를 사용한 사진 및 식각 공정을 통해 랜딩 플러그 콘택 형성 영역을 오픈시킨 다음, 전체 구조 상부에 폴리실리콘막을 증착하고, CMP 공정을 통해 하드마스크 질화막(15)가 노출될 정도로 폴리실리콘막을 평탄화시켜 랜딩 플러그 콘택(18)을 형성한다. 다음으로, 전체 구조 상부에 층간절연막(19)을 증착하고, 비트라인 콘택 마스크를 사용한 사진 및 식각 공정을 통해 비트라인 콘택홀을 형성한 후, 비트라인 콘택 및 비트라인(도시되지 않음)을 형성한다. 다음으로, 다시 전체 구조 상부에 층간절연막(20)을 증착하고, 하부전극 콘택 마스크를 사용한 사진 및 식각 공정을 통해 하부전극 콘택홀을 형성하고, 폴리실리콘막을 이용하여 하부전극 콘택 플러그(21)를 형성한다.
이어서, 상기와 같이 캐패시터 하부 구조가 형성된 전체 구조 상부에 식각정지막으로서 질화막(22)을 증착하고, 그 상부에 캐패시터 형성용 산화막(23)을 원하는 캐패시터 높이에 대응하는 두께로 증착하고, 하부전극용 마스크를 사용한 사진 및 식각 공정을 통해 하부전극이 형성될 영역의 캐패시터 형성용 산화막(23) 및 질화막(22)을 선택적으로 제거한다.
계속하여, 도 1b에 도시된 바와 같이 전체 구조 표면을 따라 CVD 방식으로 Ti막(도시되지 않음)을 증착하고, 열처리를 실시하여 하부전극 콘택 플러그(21) 표면에 Ti 실리사이드막(24)을 형성한 다음, 캐패시터 형성용 산화막(23)의 측벽 및 상부에 잔류하는 미반응 Ti막을 제거한다. 다음으로, 전체 구조 표면을 따라 하부전극용 TiN막(25)을 증착하고, 전체 구조 상부에 하부전극 분리용 보호막으로서 포토레지스트(26)를 도포한다.
이어서, 도 1c에 도시된 바와 같이 전면 건식 식각 또는 전면 노광 후 현상하는 방식으로 포토레지스트(26)를 전체적으로 리세스시켜 하부전극 형성 영역 내에만 포토레지스트(26)가 잔류되도록 한다.
다음으로, 도 1d에 도시된 바와 같이 전면 에치백 공정 또는 CMP 공정을 통해 하부전극용 TiN막(25)을 단위 하부전극 별로 분리하고, 포토레지스트(26)를 제거한다.
이후, 유전체 박막 및 상부전극용 전도막을 증착하여 캐패시터 형성 공정을 완료한다.
전술한 바와 같이 종래에는 하부전극용 TiN막(25)을 단위 캐패시터별로 분리하기 위한 전면 에치백 공정 또는 CMP 공정시 바닥 부분의 하부전극용 TiN막(25)의 플라즈마 손상을 방지하기 위하여 포토레지스트(26)를 도포하고 있는데, 전술한 바와 같이 포토레지스트(26)의 일부를 리세스시키는 과정에서 고가의 현상 장비가 도입되어야 하는 문제점이 있으며, 단위 하부전극 분리 후 포토레지스트(26)를 제거하는 과정에서 깨끗히 제거되지 않고 잔류하는 이물에 의해 페일이 유발되어 수율을 떨어뜨리는 요인이 되고 있다. 도 2는 하부전극 분리용 보호막으로 포토레지스트 사용시 발생한 결함을 나타낸 전자현미경 사진이다.
상기와 같은 문제점을 야기하는 포토레지스트를 배제하기 위하여 하부전극 분리용 보호막으로 산화물을 적용하려는 시도가 있었으나, 140nm급 이하의 소자에서 하부전극의 내부를 효과적으로 매립할 수 있는 산화물을 찾기가 쉽지 않았다.
한편, 그러한 산화물로 SOG계열의 산화물인 HSQ(Hydrogen SilsesQuioxane)를 적용하는 경우, 갭필 특성을 확보할 수 있는 반면, HSQ를 부분적으로 제거하는데 어려움이 따른다. 즉, HSQ 도포 상태에서는 하부전극용 TiN막이 노출되지 않기 때문에 하부전극용 TiN막이 노출되도록 HSQ를 리세스 시키는 과정이 필요한데, HSQ의 식각율이 매우 높고 균일도는 매우 열악한 편이기 때문에 일부에서는 TiN이 노출되지 않고 일부에서는 HSQ가 전부 소실되어 보호막으로서의 역할을 수행할 수 없게 되는 문제점이 있었다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 하부전극 분리용 보호막으로 HSQ를 적용하더라도 안정적으로 공정을 확보할 수 있는 반도체 소자의 캐패시터 형성방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 해결하기 위한 본 발명의 일 측면에 따르면, 캐패시터 하부 구조가 형성된 기판 상에 캐패시터 형성용 산화막을 형성하는 단계; 하부전극 형성 영역의 상기 캐패시터 형성용 산화막을 선택적으로 식각하여 캐패시터 홀을 형성하는 단계; 상기 캐패시터 홀이 형성된 전체 구조 표면을 따라 하부전극용 전 도막을 형성하는 단계; 상기 하부전극용 전도막이 형성된 전체 구조 상부에 HSQ를 도포하여 상기 캐패시터 홀을 매립하는 단계; 상기 습식 식각을 통해 상기 HSQ의 일부를 제거하여 상기 하부전극용 전도막이 노출되도록 하는 단계; 잔류하는 상기 HSQ를 식각 베리어로 사용하여 상기 하부전극용 전도막을 전면 건식식각하여 단위 하부전극을 정의하는 단계; 잔류하는 상기 HSQ를 제거하는 단계; 및 상기 단위 하부전극을 덮는 유전체 박막 및 상부전극용 전도막을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법이 제공된다.
바람직하게, 상기 하부전극용 전도막이 노출되도록 하는 단계에서, 200:1 이상으로 희석된 BOE 용액을 사용하여 습식 식각을 수행한다.
바람직하게, 잔류하는 상기 HSQ는 후세정 공정을 통해 제거한다.
한편, 잔류하는 상기 HSQ를 제거하는 단계 수행 후, 상기 캐패시터 형성용 산화막을 제거하는 단계를 더 수행할 수 있다.
바람직하게, 상기 하부전극용 전도막으로 TiN막을 사용한다.
본 발명에서는 하부전극 분리용 보호막 HSQ를 적용하는데, 하부전극용 전도막을 노출시키기 위한 HSQ 리세스를 위하여 습식 식각을 적용하고, 하부전극용 전도막을 분리하기 위하여 전면 건식식각을 적용한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 콘케이브형 캐패시터 형성 공정을 나타낸 단면도이다.
본 실시예에 따른 콘케이브형 캐패시터 형성 공정은, 우선 도 3a에 도시된 바와 같이 캐패시터 하부 구조를 형성한다. 이 과정은 전술한 종래기술 부분에서 설명한 바와 동일하기 때문에 별도의 설명은 생략하며, 도면 부호 또한 병기하기 않기로 한다.
이어서, 상기와 같이 캐패시터 하부 구조가 형성된 전체 구조 상부에 식각정지막으로서 질화막(40)을 증착하고, 그 상부에 캐패시터 형성용 산화막(41, 42)을 원하는 캐패시터 높이(예컨대, 24000Å)에 대응하는 두께로 증착하고, 하부전극용 마스크를 사용한 사진 및 식각 공정을 통해 하부전극이 형성될 영역의 캐패시터 형성용 산화막(41, 42) 및 질화막(40)을 선택적으로 제거한다. 이때, 캐패시터 형성용 산화막으로는 PSG막(41)과 TEOS 산화막(42)의 적층 구조로 형성할 수 있다.
계속하여, 전체 구조 표면을 따라 CVD 방식으로 Ti막(도시되지 않음)을 증착하고, 열처리를 실시하여 하부전극 콘택 플러그 표면에 Ti 실리사이드막(43)을 형성한 다음, 캐패시터 형성용 산화막(41, 42)의 측벽 및 상부에 잔류하는 미반응 Ti막을 제거하고, 전체 구조 표면을 따라 하부전극용 TiN막(44)을 증착한다.
다음으로, 도 3b에 도시된 바와 같이 전체 구조 상부에 하부전극 분리용 보호막으로서 HSQ(45)를 도포한다. 이때, HSQ(45)는 평면을 기준으로 4000Å 정도의 두께로 도포하며, 별도의 큐어링은 실시하지 않는다.
계속하여, 도 3c에 도시된 바와 같이 습식 식각 공정을 진행하여 HSQ(45)가 캐패시터 홀 내에 리세스 되도록 한다. 이때, 습식 식각은 BOE 용액(300:1)을 사용하여 전체 HSQ(45) 두께의 30∼60% 정도가 제거되고 60∼70% 정도가 잔류되도록 하는 것이 바람직하다. 한편, 가급적 식각율을 줄이기 위하여 200:1 이상으로 희석된 BOE 용액을 적용하는 것이 바람직하다.
이어서, 도 3d에 도시된 바와 같이 HSQ(45)를 식각 베리어로 사용한 전면 건식식각 공정을 실시하여 캐패시터 형성용 산화막(42) 상부의 하부전극용 TiN막(44)을 제거함으로써 단위 하부전극을 정의한 다음, 잔류하는 HSQ(45)를 제거한다. 이때, 잔류하는 HSQ(45)는 식각율이 매우 빠르기 때문에 일반적인 후세정 공정으로도 효과적인 제거가 가능하다. 한편, 하부전극용 TiN막(44)을 전면 건식식각함에 있어서, Cl2, HCl, CCl4 등의 Cl계 가스를 주식각 가스로 하고, Ar, He, Ne, Xe, N
2, O2 등을 단독 또는 혼합하여 첨가 가스로 사용할 수 있다.
이후, 유전체 박막 및 상부전극용 전도막을 증착하여 캐패시터 형성 공정을 완료한다.
전술한 바와 같이 본 실시예에서는 하부전극용 전도막을 노출시키기 위한 HSQ(45) 리세스를 위하여 습식 식각을 적용하고, 하부전극용 TiN막(44)을 분리하기 위하여 전면 건식식각을 적용한다. 이 경우, HSQ(26)를 안정적으로 캐패시터 홀 내에 리세스시킬 수 있어 안정된 하부전극 프로파일을 확보할 수 있다.
도 4는 80nm급 공정 기술을 적용하여 하부전극이 형성된 기판의 전자현미경 사진이다.
도 4를 참조하면, HSQ 리세스를 진행한 후에 잔류하는 HSQ의 높이가 웨이퍼 지역별로 다소 다르게 나타나지만, 적어도 하부전극용 TiN막이 노출되지 않거나 HSQ가 완전히 소실되는 경우는 나타나지 않아 거의 완벽한 프로파일의 하부전극을 얻을 수 있음을 보여주고 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서는 콘케이브 캐패시터 형성 공정을 일례로 들어 설명하였으나, 실린더형 캐패시터의 경우, 캐패시터 형성용 산화막(희생산화막)을 제거하는 과정만 더 추가하면 되기 때문에 실린더형 캐패시터 형성시에도 본 발명을 적용할 수 있다.
또한, 전술한 실시예에서는 하부전극용 전도막으로 TiN막을 적용하는 경우를 일례로 들어 설명하였으나, 본 발명은 하부전극용 전도막으로 폴리실리콘막이나 다른 금속막을 적용하는 경우에도 적용된다.
전술한 본 발명은 하부전극 분리용 보호막으로 갭필 특성이 우수한 HSQ의 적용을 가능하게 하며, 기존의 포토레지스트 보호막 사용시에 수반되는 고가의 장비 도입 문제, 결함 발생 문제를 근본적으로 해결할 수 있다.
Claims (5)
- 캐패시터 하부 구조가 형성된 기판 상에 캐패시터 형성용 산화막을 형성하는 단계;하부전극 형성 영역의 상기 캐패시터 형성용 산화막을 선택적으로 식각하여 캐패시터 홀을 형성하는 단계;상기 캐패시터 홀이 형성된 전체 구조 표면을 따라 하부전극용 전도막을 형성하는 단계;상기 하부전극용 전도막이 형성된 전체 구조 상부에 HSQ를 도포하여 상기 캐패시터 홀을 매립하는 단계;상기 습식 식각을 통해 상기 HSQ의 일부를 제거하여 상기 하부전극용 전도막이 노출되도록 하는 단계;잔류하는 상기 HSQ를 식각 베리어로 사용하여 상기 하부전극용 전도막을 전면 건식식각하여 단위 하부전극을 정의하는 단계;잔류하는 상기 HSQ를 제거하는 단계; 및상기 단위 하부전극을 덮는 유전체 박막 및 상부전극용 전도막을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 형성방법.
- 제1항에 있어서,상기 하부전극용 전도막이 노출되도록 하는 단계에서,200:1 이상으로 희석된 BOE 용액을 사용하여 습식 식각을 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제1항 또는 제2항에 있어서,잔류하는 상기 HSQ를 후세정 공정을 통해 제거하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제1항 또는 제2항에 있어서,잔류하는 상기 HSQ를 제거하는 단계 수행 후,상기 캐패시터 형성용 산화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제1항 또는 제2항에 있어서,상기 하부전극용 전도막은 TiN막인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
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| KR1020040049874A KR100597599B1 (ko) | 2004-06-30 | 2004-06-30 | 반도체 소자의 캐패시터 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060000888A KR20060000888A (ko) | 2006-01-06 |
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ID=37104112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040049874A KR100597599B1 (ko) | 2004-06-30 | 2004-06-30 | 반도체 소자의 캐패시터 형성방법 |
Country Status (1)
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7736527B2 (en) | 2007-01-16 | 2010-06-15 | Samsung Electronics Co., Ltd. | Siloxane polymer compositions and methods of manufacturing a capacitor using the same |
| US7985347B2 (en) | 2006-12-18 | 2011-07-26 | Samsung Electronics Co., Ltd. | Methods of forming a pattern and methods of manufacturing a capacitor using the same |
-
2004
- 2004-06-30 KR KR1020040049874A patent/KR100597599B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7985347B2 (en) | 2006-12-18 | 2011-07-26 | Samsung Electronics Co., Ltd. | Methods of forming a pattern and methods of manufacturing a capacitor using the same |
| US7736527B2 (en) | 2007-01-16 | 2010-06-15 | Samsung Electronics Co., Ltd. | Siloxane polymer compositions and methods of manufacturing a capacitor using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20060000888A (ko) | 2006-01-06 |
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