CN117677182A - 半导体结构及其形成方法 - Google Patents
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Abstract
本公开实施例提供一种半导体结构及其形成方法，其中，所述方法包括：提供基底，基底表面形成有沿第一方向间隔排列、且沿第二方向延伸的第一间隔层，第一间隔层包括第一掩膜层和位于第一掩膜层沿第一方向两侧的第一侧墙层；在第一间隔层之间的空隙形成第一牺牲层；其中，第一间隔层与第一牺牲层的表面平齐；第一掩膜层、第一侧墙层和第一牺牲层构成第一图案层；在第一图案层的表面形成第二图案层；第二图案层至少包括沿第一方向间隔排列、且沿第三方向延伸的第二侧墙层；第一方向、第二方向与第三方向为基底所在平面内任意三个方向；将第二侧墙层与第一侧墙层界定的初始图案转移至基底中。
Description
技术领域
本公开涉及半导体技术领域，涉及但不限于一种半导体结构及其形成方法。
背景技术
半导体结构的制造技术中，通常利用光阻及掩膜层，结合光刻及刻蚀工艺形成所需图案，然而，受到光刻工艺局限性的影响，容易使得形成的所需图案产生偏差，从而影响半导体结构的制备良率。
以动态随机存储器(Dynamic Random Access Memory，DRAM)的制造为例，在动态随机存储器的电容管的形成工艺中，通常采用自对准四重成像技术(Self-AlignedQuadruple Patterning，SAQP)进行图案的转移，由于图案的关键尺寸(CriticalDimension，CD)不断缩小，图案转移过程中侧墙很容易在湿法清洗时发生倾斜、倒塌，进而导致最终的图案破损，无法准确转移，且随着工艺节点的不断缩小，显影后的侧墙间隙中容易存在残留的光刻胶，最终导致图案不能完全打开。另外，由于光刻工艺的局限性，使得在阵列区域的角落容易产生伪电容孔(Dummy Hole)，造成阵列区域边缘图案异常，从而影响动态随机存储器的性能和制备良率。
发明内容
有鉴于此，本公开实施例提供一种半导体结构及其形成方法。
第一方面，本公开实施例提供一种半导体结构的形成方法，所述方法包括：
提供基底，所述基底表面形成有沿第一方向间隔排列、且沿第二方向延伸的第一间隔层，所述第一间隔层包括第一掩膜层和位于所述第一掩膜层沿所述第一方向两侧的第一侧墙层；
在所述第一间隔层之间的空隙形成第一牺牲层；其中，所述第一间隔层与所述第一牺牲层的表面平齐；所述第一掩膜层、所述第一侧墙层和所述第一牺牲层构成第一图案层；
在所述第一图案层的表面形成第二图案层；所述第二图案层至少包括沿所述第一方向间隔排列、且沿第三方向延伸的第二侧墙层；所述第一方向、所述第二方向与所述第三方向为所述基底所在平面内任意三个方向；
将所述第二侧墙层与所述第一侧墙层界定的初始图案转移至所述基底中。
在一些实施例中，在所述第一间隔层之间的空隙形成第一牺牲层，包括：
在所述第一间隔层之间的空隙和所述第一间隔层的表面形成第一初始牺牲层；
回刻所述第一初始牺牲层，直至暴露出所述第一掩膜层的表面，形成所述第一牺牲层。
在一些实施例中，所述第一间隔层通过以下步骤形成：
在所述基底表面依次形成第一初始掩膜层和第二初始掩膜层；
刻蚀所述第二初始掩膜层，形成沿所述第一方向间隔排列的第二初始间隔层；
在所述第二初始间隔层的侧壁形成第一覆盖层；
通过所述第一覆盖层刻蚀所述第一初始掩膜层，形成沿所述第一方向间隔排列的所述第一掩膜层；
形成覆盖所述第一掩膜层和所述基底的第二初始覆盖层；
去除位于所述第一掩膜层顶表面和所述基底表面的所述第二初始覆盖层，保留的位于所述第一掩膜层侧壁的所述第二初始覆盖层，构成所述第一侧墙层。
在一些实施例中，所述第二初始间隔层通过以下步骤形成：
在所述第二初始掩膜层的表面形成具有第一预设图案的第一光刻胶层；其中，所述第一预设图案包括沿所述第一方向依次排列、且沿所述第二方向延伸的多个第一子图案，所述第一子图案暴露出部分第二初始掩膜层；
去除所述第一子图案暴露出的所述第二初始掩膜层，形成所述第二初始间隔层。
在一些实施例中，所述第二图案层通过以下步骤形成：
在所述第一图案层表面形成沿所述第一方向间隔排列的第二间隔层，所述第二间隔层包括第二掩膜层和位于所述第二掩膜层沿所述第一方向两侧的第二侧墙层；
在所述第二间隔层之间的空隙形成第二牺牲层，其中，所述第二间隔层与所述第二牺牲层的表面平齐；所述第二掩膜层、所述第二侧墙层和所述第二牺牲层构成所述第二图案层。
在一些实施例中，在所述第二间隔层之间的空隙形成第二牺牲层，包括：
在所述第二间隔层之间的空隙和所述第二间隔层的表面形成第二初始牺牲层；
回刻所述第二初始牺牲层，直至暴露出所述第二掩膜层的表面，形成所述第二牺牲层。
在一些实施例中，所述第二间隔层通过以下步骤形成：
在所述第一图案层表面依次形成第三初始掩膜层和第四初始掩膜层；
刻蚀所述第四初始掩膜层，形成沿所述第一方向间隔排列的第四初始间隔层；
在所述第四初始间隔层的侧壁形成第三覆盖层；
通过所述第三覆盖层刻蚀所述第三初始掩膜层，形成沿所述第一方向间隔排列的所述第二掩膜层；
形成覆盖所述第二掩膜层和所述第一图案层的第四初始覆盖层；
去除位于所述第二掩膜层顶表面和所述第一图案层表面的所述第四初始覆盖层，保留的位于所述第二掩膜层侧壁的所述第四初始覆盖层，构成所述第二侧墙层。
在一些实施例中，所述第四初始间隔层通过以下步骤形成：
在所述第四初始掩膜层的表面形成具有第二预设图案的第二光刻胶层；其中，所述第二预设图案包括沿所述第一方向依次排列、且沿所述第三方向延伸的多个第二子图案，所述第二子图案暴露出部分第四初始掩膜层；
去除所述第二子图案暴露出的所述第四初始掩膜层，形成所述第四初始间隔层。
在一些实施例中，所述基底包括阵列区域和外围区域，在形成所述第二图案层之后，所述方法还包括：
在所述第二图案层表面形成第三掩膜层；
在所述第三掩膜层表面形成具有第三预设图案的第三光刻胶层，其中，所述第三预设图案包括暴露出远离所述外围区域的部分所述阵列区域；
将所述初始图案转移至所述第三预设图案暴露出所述阵列区域对应的基底中。
在一些实施例中，所述第一掩膜层包括第一掩蔽层和第一抗反射层；
所述第一牺牲层与所述基底之间的刻蚀选择比等于所述第一抗反射层与所述基底之间的刻蚀选择比。
在一些实施例中，所述第二掩膜层包括第三掩蔽层和第三抗反射层；
所述第二牺牲层与所述基底之间的刻蚀选择比等于所述第三抗反射层与所述基底之间的刻蚀选择比。
在一些实施例中，所述基底包括第四掩膜层；将所述第二侧墙层与所述第一侧墙层界定的初始图案转移至所述基底中，包括：
以所述第一侧墙层和所述第二侧墙层为掩膜，将所述初始图案转移至所述第四掩膜层中，形成具有所述初始图案的第四掩膜层；所述初始图案包括多个第三子图案。
在一些实施例中，所述基底还包括衬底，所述第四掩膜层位于所述衬底表面；在形成具有所述初始图案的第四掩膜层之后，所述方法还包括：
去除所述第三子图案暴露的部分所述衬底，以将所述初始图案转移至所述衬底中。
在一些实施例中，所述基底还包括叠层结构，所述第四掩膜层位于所述叠层结构表面；在形成具有所述初始图案的第四掩膜层之后，所述方法还包括：
去除所述第三子图案暴露的部分所述叠层结构，以将所述初始图案转移至所述叠层结构中。
在一些实施例中，在形成所述第一图案层之后、且在形成所述第二图案层之前，半导体结构的形成方法还包括：
形成位于所述第一图案层表面的第一介质层。
在一些实施例中，所述初始图案包括电容孔图案。
第二方面，本公开实施例提供一种半导体结构，所述半导体结构包括：基底；所述基底包括初始图案；所述初始图案通过第一图案层中的第一侧墙层和第二图案层中的第二侧墙层界定；
其中，所述第一图案层位于所述基底的表面，所述第一图案层包括沿第一方向交替排列、且沿第二方向延伸的第一间隔层和第一牺牲层；所述第一间隔层与所述第一牺牲层的表面平齐；所述第一间隔层包括第一掩膜层和位于所述第一掩膜层沿所述第一方向两侧的所述第一侧墙层；
所述第二图案层位于所述第一图案层的表面，所述第二图案层至少包括沿所述第一方向间隔排列、且沿第三方向延伸的所述第二侧墙层；所述第一方向、所述第二方向与所述第三方向为所述基底所在平面内任意三个方向。
在一些实施例中，所述第二图案层包括沿所述第一方向交替排列、且沿所述第三方向延伸的第二间隔层和第二牺牲层；所述第二间隔层与所述第二牺牲层的底表面平齐；所述第二间隔层包括第二掩膜层和位于所述第二掩膜层沿所述第一方向两侧的所述第二侧墙层。
在一些实施例中，所述基底还包括衬底，以及位于所述衬底表面的叠层结构。
在一些实施例中，所述初始图案包括电容孔图案。
本公开实施例提供的半导体结构及其形成方法，在形成第一图案层的过程中，由于在第一间隔层之间的空隙中形成了第一牺牲层，如此，在形成第一图案层中第一侧墙层不会发生坍塌或者损坏，可以提高图案转移的准确度，进而提高半导体结构的制备良率。
附图说明
在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
图1a～图1c为相关技术中半导体结构形成过程中的结构示意图；
图2为本公开实施例提供的半导体结构形成方法的流程示意图；
图3a～图3z为本公开实施例提供的半导体结构形成过程中的结构示意图。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其它的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
相关技术中，在动态随机存储器的电容管的形成工艺中，通常采用SAQP工艺进行图案转移，形成电容孔。图1a～图1c为相关技术中半导体结构形成过程中的结构示意图，如图1a所示，相关技术中的半导体结构被划分为阵列区域(Array Area，AA)和外围区域(Periphery Area，PA)，相关技术中的半导体结构包括衬底10、位于衬底10表面的第一图案层A、第一图案层A包括沿图1a中的X轴方向间隔排列的侧墙111。由于相关技术中在图案转移过程中侧墙111很容易在湿法清洗时发生倾斜、倒塌，因此会导致最终的图案破损，无法准确转移，后续在形成位于第一图案层A表面的第二图案层时，也会出现同样的问题。
如图1b所示，在第一图案层A的表面形成第二图案层B，第二图案层B包括沿图1b中的X轴方向间隔排列的牺牲条114和覆盖牺牲条114表面的覆盖层113。相关技术中，在形成第二图案层B之后需要通过光刻胶层112定义出实际的阵列区域，此时，在光刻胶层112显影后，侧墙间隙(即覆盖层113之间的间隙)中容易存在残留的光刻胶112a，最终导致图案不能完全打开(如图1c中的闭合的电容孔102所示)。另外，在光刻胶层显影时，光刻胶层112应该与相邻的覆盖层113接触，而在实际工艺中，受到光刻工艺局限性的影响，光刻胶层112与其相邻的覆盖层113之间并未接触，而是具有空隙115，这样在后续图形转移的过程中，该空隙115处的图案也被转移，从而在衬底10中形成伪电容孔101(如图1c所示)，造成阵列区域AA边缘图案异常，进而影响动态随机存储器的性能和制备良率。
为解决上述技术问题，本公开实施例提供一种新的半导体结构的形成方法，能够降低图案转移过程中的侧墙的倾斜和破损，使得图案可以精确转移，且可以降低在侧墙间隙中残留光刻胶，能够使得图案完全打开；另外，本公开实施例提供的半导体结构的形成方法还能够降低在衬底中形成伪电容孔，防止阵列区边缘图案异常，从而提高半导体结构的良率。
在介绍本公开实施例之前，先定义一下以下实施例可能用到的描述立体结构的四个方向。基底可以包括处于正面的顶表面以及处于与正面相对的背面的底表面；在忽略顶表面和底表面的平整度的情况下，定义与基底顶表面和底表面的相交(例如垂直)的方向为第四方向。在基底的顶表面和底表面(即基底所在的平面)方向上，定义三个彼此相交的方向，例如可以定义第一间隔层的延伸方向为第二方向，定义第二侧墙层的延伸方向为第三方向，第二方向与第三方向呈锐角或者钝角，第一方向与第二方向和第三方向相交，基于第一方向、第二方向和第三方向可以确定基底的平面方向。本公开实施例中，定义第一方向为X轴方向，定义第二方向为Y1轴方向，定义第三方向为Y2轴方向，定义第四方向为Z轴方向。
本公开实施例提供一种半导体结构的形成方法，图2为本公开实施例提供的半导体结构形成方法的流程示意图，如图2所示，半导体结构的形成方法包括以下步骤：
步骤S201，提供基底，基底表面形成有沿第一方向间隔排列、且沿第二方向延伸的第一间隔层，第一间隔层包括第一掩膜层和位于第一掩膜层沿第一方向两侧的第一侧墙层。
本公开实施例中，基底至少包括衬底，衬底可以包括硅衬底、锗衬底、锗化硅衬底、绝缘体上硅(Silicon-On-Insulator，SOI)衬底或绝缘体上锗(Germanium on Insulator，GOI)衬底等；衬底还可以为包括其它元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等。在其它实施例中，衬底还可以为进行离子掺杂后的衬底，例如为P型掺杂的衬底或者N型掺杂的衬底。
在一些实施例中，基底还可以包括叠层结构，叠层结构用于形成半导体结构的电容孔，叠层结构包括底部支撑层、底部牺牲层、中间支撑层、顶部牺牲层和顶部支撑层。
在一些实施例中，基底还可以包括位于衬底表面或者叠层结构表面的多层掩膜层，多层掩膜层用于转移将要传递至衬底或者叠层结构表面的图案。
在一些实施例中，第一间隔层沿第一方向间隔排布、且沿第二方向延伸，其中，第一方向与第二方向可以呈锐角或者钝角。第一掩膜层可以是一层掩膜层，也可以是沿第四方向堆叠的由多层掩膜层构成的复合掩膜层。
本公开实施例中，第一掩蔽层的材料可以是旋涂硬掩膜(Spin On Hardmask，SOH)；第一抗反射层的材料可以是氮氧化硅。
本公开实施例中，第一侧墙层的材料可以是氧化物，例如，可以是氧化硅。
步骤S202，在第一间隔层之间的空隙形成第一牺牲层；其中，第一间隔层与第一牺牲层的表面平齐；第一掩膜层、第一侧墙层和第一牺牲层构成第一图案层。
本公开实施例中，第一牺牲层与第一间隔层沿第一方向交替设置，第一牺牲层可以是氧化物层或者SOH层。
本公开实施例中，第一间隔层与第一牺牲层沿第四方向上的顶表面和底表面均平齐。
步骤S203，在第一图案层的表面形成第二图案层；第二图案层至少包括沿第一方向间隔排布、且沿第三方向延伸的第二侧墙层。
在一些实施例中，第二侧墙层沿第一方向间隔排布、且沿第三方向延伸，其中，第二方向与第三方向可以呈锐角或者钝角，第一方向与第二方向可以呈直角。
本公开实施例中，第二图案层形成于第一侧墙层和第一牺牲层的表面。第二图案层还包括位于第二侧墙层之间的第二牺牲层，其中，第二侧墙层与第二牺牲层的表面平齐，即第二侧墙层和第二牺牲层的沿第四方向上的顶表面和底表面都是平齐的。第二牺牲层可以是SOH或者氮氧化硅层。
步骤S204，将第二侧墙层与第一侧墙层界定的初始图案转移至基底中。
本公开实施例中，第二方向和第三方向的夹角可以根据初始图案的版图设计确定，例如，第二方向和第三方向之间的夹角可以是20度(°)～90°，例如为20°、40°、70°或者90°。
在一些实施例中，初始图案可以是电容孔图案。
本公开实施例提供的半导体结构的形成方法，在形成第一图案层的过程中，由于在第一间隔层之间的空隙中形成了第一牺牲层，如此，在形成第一图案层中第一侧墙层不会发生坍塌或者损坏，可以提高图案转移的准确度，从而提高半导体结构的制备良率。
图3a～图3z为本公开实施例提供的半导体结构形成过程中的结构示意图，下面结合图3a～图3z对本公开实施例提供的半导体结构的形成过程进行详细的说明。
首先，执行步骤S201，提供基底，基底表面形成有沿第一方向间隔排列、且沿第二方向延伸的第一间隔层，第一间隔层包括第一掩膜层和位于第一掩膜层沿第一方向两侧的第一侧墙层。
如图3a所示，基底包括第四掩膜层12和位于第四掩膜层12表面的第二介质层13；本公开实施例中，第四掩膜层12包括第一硬掩膜层121、第二硬掩膜层122和第三硬掩膜层123；其中，第一硬掩膜层121可以是多晶硅层，第二硬掩膜层122可以是氧化硅层，第三硬掩膜层123可以是非晶碳层(Amorphous Carbon Layer，ACL)或者多晶硅层；第二介质层13可以是氮化硅层或者氮氧化硅层。
在一些实施例中，第四掩膜层12用于传递由第一侧墙层和第二侧墙层界定的初始图案，由于初始图案在转移过程中，每经过一次转移，初始图案的关键尺寸会缩小依次，通过具有多层硬掩膜层的第四掩膜层12来转移初始图案，直至达到所需要的图案尺寸，可以实现工艺节点的不断微缩，提高半导体结构的集成度。因此，本公开实施例中，第四掩膜层12中硬掩膜层的层数可以根据实际需要进行设置，例如，第四掩膜层12还可以由一层硬掩膜层组成或者由五层硬掩膜层组成。
在其它实施例中，基底还可以不包括第二介质层13。
本公开实施例中，请继续参见图3a，基底包括阵列区域AA和外围区域PA。
在一些实施例中，第一间隔层可以通过以下步骤形成：在基底表面依次形成第一初始掩膜层和第二初始掩膜层；刻蚀第二初始掩膜层，形成沿第一方向间隔排列的第二初始间隔层；在第二初始间隔层的侧壁形成第一覆盖层；通过第一覆盖层刻蚀第一初始掩膜层，形成沿第一方向间隔排列的第一掩膜层；形成覆盖第一掩膜层和基底的第二初始覆盖层；去除位于第一掩膜层顶表面和基底表面的第二初始覆盖层，保留的位于第一掩膜层侧壁的第二初始覆盖层，构成第一侧墙层。
请继续参见图3a，在基底表面依次形成第一初始掩膜层14和第二初始掩膜层15，第一初始掩膜层14包括第一初始掩蔽层141和第一初始抗反射层142；第二初始掩膜层15包括第二初始掩蔽层151和第二初始抗反射层152。第一初始掩蔽层141和第二初始掩蔽层151的材料均可以是SOH；第一初始抗反射层142和第二初始抗反射层152的材料均可以是氮氧化硅。本公开实施例中，可以通过以下任意一种合适的沉积工艺形成第一初始掩膜层和第二初始掩膜层：化学气相沉积(Chemical Vapor Deposition，CVD)工艺、物理气相沉积(Physical Vapor Deposition，PVD)工艺、原子层沉积(Atomic Layer Deposition，ALD)工艺、旋涂工艺或者涂敷工艺。
在其它实施例中，第一初始掩膜层14可以只包括第一初始掩蔽层141，第二初始掩膜层15可以只包括第二初始掩蔽层151。
在一些实施例中，第二初始间隔层可以通过以下步骤形成：在第二初始掩膜层的表面形成具有第一预设图案的第一光刻胶层；其中，第一预设图案包括沿第一方向依次排列、且沿第二方向延伸的多个第一子图案，第一子图案暴露出部分第二初始掩膜层；去除第一子图案暴露出的第二初始掩膜层，形成第二初始间隔层。
本公开实施例中，图3b为第一光刻胶层的俯视图，请继续参见图3a和图3b，在第二初始掩膜层15的表面形成具有第一预设图案的第一光刻胶层16；其中，第一预设图案包括位于阵列区域AA、且沿X轴方向依次排列、且沿Y1轴方向延伸的多个第一子图案E，第一子图案E暴露出部分第二初始掩膜层15。
如图3c所示，通过第一光刻胶层16刻蚀第二初始掩膜层15，去除第一子图案E暴露出的第二初始掩膜层15(包括第二初始抗反射层152和位于第二初始抗反射层152沿Z轴方向投影区域内的第二初始掩蔽层151)，形成第二初始间隔层17。第二初始间隔层17包括第二掩蔽层171和位于第二掩蔽层171表面的第二抗反射层172。
在一些实施例中，请继续参见图3c，形成第二初始间隔层17之后，半导体结构的形成方法还包括：去除具有第一预设图案的第一光刻胶层16。
在一些实施例中，在第二初始间隔层的侧壁形成第一覆盖层可以包括以下步骤：在第二初始间隔层和第一初始掩膜层的表面形成第一初始覆盖层；去除位于第二初始间隔层顶表面和第一初始掩膜层表面的第一初始覆盖层，保留的位于第二初始间隔层侧壁的第一初始覆盖层，构成第一覆盖层。
如图3d所示，在第二初始间隔层17和第一初始掩膜层14的表面形成第一初始覆盖层18，其中，第一初始覆盖层18覆盖第二初始间隔层17的侧壁、顶表面以及第一初始掩膜层14的表面。本公开实施例中，可以采用原子层沉积工艺形成第一初始覆盖层18，以提高第一初始覆盖层18的膜层质量。第一初始覆盖层18可以是氧化物层，例如可以是氧化硅层。
本公开实施例中，在形成第一初始覆盖层18之后，采用干法刻蚀工艺同时去除第二初始间隔层17顶表面和第一初始掩膜层14表面的第一初始覆盖层18，保留的位于第二初始间隔层17侧壁的第一初始覆盖层18构成第一覆盖层181(如图3e所示)。
请继续参见图3d和图3e，在形成第一覆盖层181之后，半导体结构的形成方法还包括：去除第二初始间隔层17。在一些实施例中，可以采用湿法刻蚀技术去除第二初始间隔层，例如，采用浓硫酸、氢氟酸、浓硝酸等强酸刻蚀。
请继续参见图3e和图3f，通过第一覆盖层181刻蚀第一初始掩膜层14，即去除第一覆盖层181暴露出的部分第一初始掩膜层14(包括第一初始抗反射层142和位于第一初始抗反射层142沿Z轴方向投影区域内的第一初始掩蔽层141)，形成第一掩膜层19。第一掩膜层19包括第一掩蔽层191和位于第一掩蔽层191表面的第一抗反射层192。
如图3g所示，形成覆盖第一掩膜层19和第二介质层13的第二初始覆盖层20；其中，第二初始覆盖层20覆盖第一掩膜层19的侧壁、顶表面以及第二介质层13的表面。本公开实施例中，可采用原子层沉积工艺形成第二初始覆盖层20，以提高第二初始覆盖层20的膜层质量。第二初始覆盖层20可以是氧化物层，例如可以是氧化硅层。
如图3g和图3h所示，在形成第二初始覆盖层20之后，半导体结构的形成方法还包括：采用干法刻蚀工艺同时去除第一掩膜层19顶表面以及第二介质层13表面的第二初始覆盖层20，保留的位于第一掩膜层19侧壁的第二初始覆盖层20构成第一侧墙层201。第一掩膜层19和位于第一掩膜层19沿X轴方向两侧的第一侧墙层201共同构成第一间隔层21。
接下来，执行步骤S202，在第一间隔层之间的空隙形成第一牺牲层；其中，第一间隔层与第一牺牲层的表面平齐；第一掩膜层、第一侧墙层和第一牺牲层构成第一图案层。
在一些实施例中，第一牺牲层可以通过以下步骤形成：在第一间隔层之间的空隙和第一间隔层的表面形成第一初始牺牲层；回刻第一初始牺牲层，直至暴露出第一掩膜层的表面，形成第一牺牲层。
如图3i所示，在相邻两个第一间隔层21之间的空隙、第一间隔层21的表面以及第一间隔层21之间空隙的表面旋涂第一牺牲层材料，形成第一初始牺牲层22，第一牺牲层材料可以是SOH或者其它材料。
如图3i和图3j所示，回刻第一初始牺牲层22、直至暴露出第一掩膜层19(即第一掩蔽层191)的表面，剩余的位于相邻两个第一间隔层21之间的空隙中的第一初始牺牲层22构成第一牺牲层23。
需要说明的是，由于本公开实施例中的第一掩膜层19包括第一掩蔽层191和第一抗反射层192，因此形成第一牺牲层23过程中暴露出第一掩膜层19的表面可以是暴露出第一抗反射层192的表面或者是暴露出第一掩蔽层191的表面(如图3j所示)。
本公开实施例中，第一牺牲层23与基底之间的刻蚀选择比等于第一抗反射层192与基底之间的刻蚀选择比，如此，在回刻第一初始牺牲层22时候可以同时去除第一掩蔽层191表面的第一抗反射层192，简化了第一图案层的制备工艺，节约了半导体结构的制造成本。
在一些实施例中，第一牺牲层23与第一掩蔽层191的组成材料可以相同，如此，在后续工艺中，可以同时去除第一牺牲层23与第一掩蔽层191，简化了半导体结构的工艺制备过程。
本公开实施例提供的半导体结构的形成方法，在形成第一图案层的过程中，由于在第一间隔层之间的空隙中形成了第一牺牲层，如此，在形成第一图案层的过程中第一侧墙层不会发生坍塌或者损坏，可以提高图案转移的准确度，进而提高半导体结构的制备良率。
本公开实施例中，在形成第一牺牲层23之后，第一图案层也形成了，第一图案层300包括第一掩膜层19(例如为第一掩蔽层191)、第一侧墙层201和第一牺牲层23。
图3k为第一图案层的俯视图，为便于理解，图3k中仅示出有限个数的第一侧墙层，且图3k中未示出第一图案层中的第一掩蔽层191和第一牺牲层23。如图3k所示，第一图案层300包括沿X轴方向间隔排布、且沿Y1轴方向延伸的第一侧墙层201。
本公开实施例中，在形成第一图案层过程中，没有采用湿法刻蚀技术去除第一掩膜层，如此，不会造成第一侧墙层的倾斜和倒塌，从而也不会影响后续的图案转移过程。
在一些实施例中，在形成第一图案层300之后，半导体结构的形成方法还包括：形成位于第一图案层之上的第一介质层。
如图3l所示，在第一图案层300之上，形成第一介质层24，第一介质层24的材料可以是氮化硅或者氮氧化硅。
在其它实施例中，还可以不形成位于第一图案层之上的第一介质层24。
接下来，执行步骤S203，在第一图案层的表面形成第二图案层；第二图案层至少包括沿第一方向间隔排布、且沿第三方向延伸的第二侧墙层。
在一些实施例中，第二图案层可以通过以下步骤形成：在第一图案层表面形成沿第一方向间隔排列的第二间隔层，第二间隔层包括第二掩膜层和位于第二掩膜层沿第一方向两侧的第二侧墙层；在第二间隔层之间的空隙形成第二牺牲层，其中，第二间隔层与第二牺牲层的表面平齐；第二掩膜层、第二侧墙层和第二牺牲层构成第二图案层。
在一些实施例中，第二间隔层可以通过以下步骤形成：在第一图案层表面依次形成第三初始掩膜层和第四初始掩膜层；刻蚀第四初始掩膜层，形成沿第一方向间隔排列的第四初始间隔层；在第四初始间隔层的侧壁形成第三覆盖层；通过第三覆盖层刻蚀第三初始掩膜层，形成沿第一方向间隔排列的第二掩膜层；形成覆盖第二掩膜层和第一图案层的第四初始覆盖层；去除位于第二掩膜层顶表面和第一图案层表面的第四初始覆盖层，保留的位于第二掩膜层侧壁的第四初始覆盖层，构成第二侧墙层。
如图3m所示，在第一介质层24表面依次形成第三初始掩膜层25和第四初始掩膜层26，第三初始掩膜层25包括第三初始掩蔽层251和第三初始抗反射层252；第四初始掩膜层26包括第四初始掩蔽层261和第四初始抗反射层262。第三初始掩蔽层251和第四初始掩蔽层261的材料均可以是SOH；第三初始抗反射层252和第四初始抗反射层262的材料均可以是氮氧化硅。本公开实施例中，可以通过任意一种合适的沉积工艺形成第一初始掩膜层和第二初始掩膜层在其它实施例中，第三初始掩膜层25可以只包括第三初始掩蔽层251，第四初始掩膜层26可以只包括第四初始掩蔽层261。
在一些实施例中，第四初始间隔层通过以下步骤形成：在第四初始掩膜层的表面形成具有第二预设图案的第二光刻胶层；其中，第二预设图案包括沿第一方向依次排列、且沿第三方向延伸的多个第二子图案，第二子图案暴露出部分第四初始掩膜层；去除第二子图案暴露出的第四初始掩膜层，形成第四初始间隔层。
本公开实施例中，图3n为第二光刻胶层的俯视图，请继续参见图3m和图3n，在第四初始掩膜层26的表面形成具有第二预设图案的第二光刻胶层27；其中，第二预设图案包括位于阵列区域AA、且沿X轴方向依次排列、且沿Y2轴方向延伸的多个第二子图案F，第二子图案F暴露出部分第四初始掩膜层26。
请继续参见图3m和图3n，通过第二光刻胶层27刻蚀第四初始掩膜层26，去除第二子图案F暴露出的第四初始掩膜层26(包括第四初始抗反射层262和位于第四初始抗反射层262沿Z轴方向投影区域内的第四初始掩蔽层261)，形成如图3o所示的第四初始间隔层28。第四初始间隔层28包括第四掩蔽层281和位于第四掩蔽层281表面的第四抗反射层282。
在一些实施例中，请继续参见图3o，形成第四初始间隔层28之后，半导体结构的形成方法还包括：去除具有第二预设图案的第二光刻胶层27。
在一些实施例中，在第四初始间隔层的侧壁形成第三覆盖层可以包括以下步骤：在第四初始间隔层和第三初始掩膜层的表面形成第三初始覆盖层；去除位于第四初始间隔层顶表面和第三初始掩膜层表面的第三初始覆盖层，保留的位于第四初始间隔层侧壁的第三初始覆盖层，构成第三覆盖层。
如图3p所示，在第四初始间隔层28和第三初始掩膜层25的表面形成第三初始覆盖层29，其中，第三初始覆盖层29覆盖第四初始间隔层28的侧壁、顶表面以及第三初始掩膜层25的表面。本公开实施例中，可以采用原子层沉积工艺形成第三初始覆盖层29，以提高第三初始覆盖层29的膜层质量。第三初始覆盖层29可以是氧化物层，例如可以是氧化硅层。
本公开实施例中，在形成第三初始覆盖层29之后，采用干法刻蚀工艺同时去除第四初始间隔层28顶表面和第三初始掩膜层25表面的第三初始覆盖层29，保留的位于第四初始间隔层28侧壁的第三初始覆盖层29构成第三覆盖层291(如图3q所示)。
请继续参见图3q，在形成第三覆盖层291之后，半导体结构的形成方法还包括：去除第四初始间隔层28。在一些实施例中，可以采用湿法刻蚀技术去除第二初始间隔层，例如，采用浓硫酸、氢氟酸、浓硝酸等强酸刻蚀。
请继续参见图3q和图3r，通过第三覆盖层291刻蚀第三初始掩膜层25，即去除第三覆盖层291暴露出的部分第三初始掩膜层25(包括第三初始抗反射层252和位于第三初始抗反射层252沿Z轴方向投影区域内的第三初始掩蔽层251)，形成第二掩膜层30。第二掩膜层30包括第三掩蔽层301和位于第三掩蔽层301表面的第三抗反射层302。
如图3s所示，形成覆盖第二掩膜层30和第一介质层24的第四初始覆盖层31；其中，第四初始覆盖层31覆盖第二掩膜层30侧壁、顶表面以及第一介质层24的表面。本公开实施例中，可采用原子层沉积工艺形成第四初始覆盖层31，以提高第四初始覆盖层31的膜层质量。第四初始覆盖层31可以是氧化物层，例如可以是氧化硅层。
如图3s和图3t所示，在形成第四初始覆盖层31之后，半导体结构的形成方法还包括：采用干法刻蚀工艺同时去除第二掩膜层30的顶表面及第一介质层24表面的第四初始覆盖层31，保留的位于第二掩膜层30侧壁的第四初始覆盖层31构成第二侧墙层311。第二掩膜层30和位于第二掩膜层30沿X轴方向两侧的第二侧墙层311构成第二间隔层32。
在其它实施例中，第三掩蔽层301和位于第三掩蔽层301沿X轴方向两侧的第二侧墙层311共同构成第二间隔层32。
在一些实施例中，在第二间隔层之间的空隙形成第二牺牲层，可以包括以下步骤：在第二间隔层之间的空隙和第二间隔层的表面形成第二初始牺牲层；回刻第二初始牺牲层，直至暴露出第二掩膜层的表面，形成第二牺牲层。
请继续参见图3t，在第二间隔层32之间的空隙、第二间隔层32的表面以及第二间隔层32之间的空隙表面旋涂第二牺牲层材料，形成第二初始牺牲层33；第二牺牲层材料可以是SOH或者其它材料。
如图3t和图3u所示，回刻第二初始牺牲层33、直至暴露出第二掩膜层30的表面，剩余的位于第二间隔层32之间的空隙中的第二初始牺牲层33构成第二牺牲层34。
需要说明的是，由于本公开实施例中的第二掩膜层30包括第三掩蔽层301和第三抗反射层302，形成第二牺牲层34过程中暴露出第二掩膜层30的表面可以是暴露出第三抗反射层302的表面或者是暴露出第三掩蔽层301的表面(如图3u所示)
本公开实施例中，第二牺牲层34与基底之间的刻蚀选择比等于第三抗反射层302与基底之间的刻蚀选择比，如此，在回刻第二牺牲层34时候可以同时去除第三掩蔽层301表面的第三抗反射层302，简化了第二图案层的制备工艺，节约了半导体结构的制造成本。
在一些实施例中，第二牺牲层34与第三掩蔽层301的组成材料可以相同，如此，在后续工艺中，可以同时去除第二牺牲层34与第三掩蔽层301，简化了半导体结构的工艺制备过程。
本公开实施例提供的半导体结构的形成方法，在形成第二图案层的过程中，由于在第二间隔层之间的空隙中形成了第二牺牲层，如此，在形成第二图案层的过程中第二侧墙层不会发生坍塌或者损坏，可以提高图案转移的准确度，从而提高半导体结构的制备良率。
本公开实施例中，在形成第二牺牲层34之后，第二图案层也形成了，第二图案层400包括第二掩膜层30(例如为第三掩蔽层301)、第二侧墙层311和第二牺牲层34。
图3v为第二图案层的俯视图，为便于理解，图3v中仅示出有限个数的第二侧墙层，且图3v中未示出第二图案层中的第三掩蔽层301和第二牺牲层34。如图3v所示，第二图案层400包括沿X轴方向间隔排布、且沿Y2轴方向延伸的第二侧墙层211。
本公开实施例中，在形成第二图案层过程中，没有采用湿法刻蚀技术去除第二掩膜层，如此，不会造成第二侧墙层的倾斜和倒塌，从而也不会影响后续的图案转移过程。
在一些实施例中，在形成第二图案层之后，半导体结构的形成方法还包括：在第二图案层表面形成第三掩膜层；在第三掩膜层表面形成具有第三预设图案的第三光刻胶层，其中，第三预设图案包括暴露出远离外围区域的部分阵列区域。
如图3w所示，在第二图案层400表面形成第三掩膜层35；在第三掩膜层35表面形成具有第三预设图案的第三光刻胶层36，其中，第三预设图案包括第三子图案G，去除第三子图案G暴露出的第三掩膜层35，形成具有第三预设图案的第三掩膜层。本公开实施例中，第三掩膜层35可以是氧化硅层。
本公开实施例中，通过具有第三预设图案第三光刻胶层36刻蚀去除暴露出第三掩膜层35，并去除刻蚀后的第三掩膜层35暴露出的第二图案层400中的第二牺牲层34和第三掩蔽层301、位于第二牺牲层34和第三掩蔽层301沿Z轴方向投影区域之内的第一介质层24、第一图案层300中的第一牺牲层23和第一掩蔽层191、以及位于第一牺牲层23和第一掩蔽层191沿Z轴方向投影区域之内的第二介质层13，形成如图3x所示的由第一侧墙层201和第二侧墙层311界定的初始图案H。
本公开实施例中，通过在第二图案层的表面形成第三掩膜层，通过在第三掩膜层上显影，不仅可以降低第三光刻胶层在第二图案层中的残留，还可以降低第三光刻胶层图案在外围区域和阵列区域边界倾斜导致的外围区域和阵列区域边界的图案的异常，以及伪电容孔的产生，如此，可以提高半导体结构的制备良率。
最后，执行步骤S204，将第二侧墙层与第一侧墙层界定的初始图案转移至基底中。
在一些实施例中，初始图案可以是电容孔图案。
结合图3a、图3y和图3z所示，基底包括第四掩膜层12，第四掩膜层12包括第一硬掩膜层121、第二硬掩膜层122和第三硬掩膜层123，实施时，首先，将初始图案H转移至第四掩膜层中的第三硬掩膜层中，其次，通过具有初始图案H的第三硬掩膜层123刻蚀第二硬掩膜层122，以将初始图案H转移至第二硬掩膜层122中，最后，通过具有初始图案H的第二硬掩膜层刻蚀第一硬掩膜层121，以将初始图案H转移至第一硬掩膜层121中，形成具有初始图案H的第一硬掩膜层121a，以实现将初始图案H转移至基底中。需要说明的是，为便于理解，图3z中仅示出部分初始图案H形成的孔结构。
本公开实施例提供的半导体结构的形成方法，在形成第一图案层的过程中，由于在第一间隔层之间的空隙中形成了第一牺牲层，在形成第二图案层的过程中，由于在第二间隔层之间的空隙中形成了第二牺牲层，如此，在形成第一图案层和第二图案层中第一侧墙层和第二侧墙层不会发生坍塌或者损坏，可以提高图案转移的准确度，进而提高半导体结构的制备良率。
另外，本公开实施例中，在形成第二图案层之后，没有直接在第二图案层上进行显影过程，而是在第二图案层的表面形成第三掩膜层，通过在第三掩膜层上显影，如此，不仅可以降低第三光刻胶层在第二图案层中的残留，还可以降低第三光刻胶层图案在外围区域和阵列区域边界倾斜导致的外围区域和阵列区域边界的图案的异常，以及伪电容孔的产生，提高了半导体结构的制备良率。
除此之外，本公开实施例还提供一种半导体结构，请继续参考图3w至3z，半导体结构包括：基底；基底包括初始图案H。
本公开实施例中，请继续参考图3w，基底包括第四掩膜层12和位于第四掩膜层12表面的第二介质层13；其中，第四掩膜层12包括第一硬掩膜层121、第二硬掩膜层122和第三硬掩膜层123。
在其它实施例中，基底还包括衬底，以及位于衬底表面的叠层结构。
请继续参考图3w，初始图案H通过第一图案层300中的第一侧墙层201和第二图案层400中的第二侧墙层311界定；第一图案层300位于基底的表面，第一图案层300包括沿X轴方向交替排列、且沿Y1轴方向(请参考图3k)延伸的第一间隔层和第一牺牲层23；第一间隔层与第一牺牲层23的表面平齐(沿Z轴方向上的顶表面和底表面均平齐)。第一间隔层包括第一掩膜层和位于第一掩膜层沿X轴方向两侧的第一侧墙层201；第一掩膜层包括第一掩蔽层191。
请继续参考图3w，第二图案层400位于第一图案层300的表面，第二图案层400包括沿X轴方向交替排列、且沿Y2方向延伸的第二间隔层和第二牺牲层34；第二间隔层与第二牺牲层34的底表面平齐(沿Z轴方向上的顶表面和底表面均平齐)。第二间隔层包括第二掩膜层和位于第二掩膜层沿X轴方向两侧的第二侧墙层311，第二掩膜层包括第三掩蔽层301。
在一些实施例中，初始图案可以是电容孔图案。
本公开实施例提供的半导体结构与上述实施例中的半导体结构的形成方法类似，对于本公开实施例未详尽披露的技术特征，请参照上述实施例进行理解，这里，不再赘述。
本公开实施例提供的半导体结构包括具有初始图案的基底，初始图案通过第一图案层中的第一侧墙层和第二图案层中的第二侧墙层界定。由于本公开实施例提供的半导体结构通过上述半导体结构的形成方法形成，因此，本公开实施例中的第一侧墙层和第二侧墙层在形成过程中不会发生坍塌或者损坏，也就是说，本公开实施例的第一侧墙层和第二侧墙层具有垂直的轮廓线，因此，可以提高初始图案转移的准确度，进而提高了所制备的半导体结构良率。
在本公开所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过非目标的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合。
以上，仅为本公开的一些实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。
Claims (20)
1.一种半导体结构的形成方法，其特征在于，所述方法包括：
提供基底，所述基底表面形成有沿第一方向间隔排列、且沿第二方向延伸的第一间隔层，所述第一间隔层包括第一掩膜层和位于所述第一掩膜层沿所述第一方向两侧的第一侧墙层；
在所述第一间隔层之间的空隙形成第一牺牲层；其中，所述第一间隔层与所述第一牺牲层的表面平齐；所述第一掩膜层、所述第一侧墙层和所述第一牺牲层构成第一图案层；
在所述第一图案层的表面形成第二图案层；所述第二图案层至少包括沿所述第一方向间隔排列、且沿第三方向延伸的第二侧墙层；所述第一方向、所述第二方向与所述第三方向为所述基底所在平面内任意三个方向；
将所述第二侧墙层与所述第一侧墙层界定的初始图案转移至所述基底中。
2.根据权利要求1所述的方法，其特征在于，在所述第一间隔层之间的空隙形成第一牺牲层，包括：
在所述第一间隔层之间的空隙和所述第一间隔层的表面形成第一初始牺牲层；
回刻所述第一初始牺牲层，直至暴露出所述第一掩膜层的表面，形成所述第一牺牲层。
3.根据权利要求2所述的方法，其特征在于，所述第一间隔层通过以下步骤形成：
在所述基底表面依次形成第一初始掩膜层和第二初始掩膜层；
刻蚀所述第二初始掩膜层，形成沿所述第一方向间隔排列的第二初始间隔层；
在所述第二初始间隔层的侧壁形成第一覆盖层；
通过所述第一覆盖层刻蚀所述第一初始掩膜层，形成沿所述第一方向间隔排列的所述第一掩膜层；
形成覆盖所述第一掩膜层和所述基底的第二初始覆盖层；
去除位于所述第一掩膜层顶表面和所述基底表面的所述第二初始覆盖层，保留的位于所述第一掩膜层侧壁的所述第二初始覆盖层，构成所述第一侧墙层。
4.根据权利要求3所述的方法，其特征在于，所述第二初始间隔层通过以下步骤形成：
在所述第二初始掩膜层的表面形成具有第一预设图案的第一光刻胶层；其中，所述第一预设图案包括沿所述第一方向依次排列、且沿所述第二方向延伸的多个第一子图案，所述第一子图案暴露出部分第二初始掩膜层；
去除所述第一子图案暴露出的所述第二初始掩膜层，形成所述第二初始间隔层。
5.根据权利要求1至4任一项所述的方法，其特征在于，所述第二图案层通过以下步骤形成：
在所述第一图案层表面形成沿所述第一方向间隔排列的第二间隔层，所述第二间隔层包括第二掩膜层和位于所述第二掩膜层沿所述第一方向两侧的第二侧墙层；
在所述第二间隔层之间的空隙形成第二牺牲层，其中，所述第二间隔层与所述第二牺牲层的表面平齐；所述第二掩膜层、所述第二侧墙层和所述第二牺牲层构成所述第二图案层。
6.根据权利要求5所述的方法，其特征在于，在所述第二间隔层之间的空隙形成第二牺牲层，包括：
在所述第二间隔层之间的空隙和所述第二间隔层的表面形成第二初始牺牲层；
回刻所述第二初始牺牲层，直至暴露出所述第二掩膜层的表面，形成所述第二牺牲层。
7.根据权利要求6所述的方法，其特征在于，所述第二间隔层通过以下步骤形成：
在所述第一图案层表面依次形成第三初始掩膜层和第四初始掩膜层；
刻蚀所述第四初始掩膜层，形成沿所述第一方向间隔排列的第四初始间隔层；
在所述第四初始间隔层的侧壁形成第三覆盖层；
通过所述第三覆盖层刻蚀所述第三初始掩膜层，形成沿所述第一方向间隔排列的所述第二掩膜层；
形成覆盖所述第二掩膜层和所述第一图案层的第四初始覆盖层；
去除位于所述第二掩膜层顶表面和所述第一图案层表面的所述第四初始覆盖层，保留的位于所述第二掩膜层侧壁的所述第四初始覆盖层，构成所述第二侧墙层。
8.根据权利要求7所述的方法，其特征在于，所述第四初始间隔层通过以下步骤形成：
在所述第四初始掩膜层的表面形成具有第二预设图案的第二光刻胶层；其中，所述第二预设图案包括沿所述第一方向依次排列、且沿所述第三方向延伸的多个第二子图案，所述第二子图案暴露出部分第四初始掩膜层；
去除所述第二子图案暴露出的所述第四初始掩膜层，形成所述第四初始间隔层。
9.根据权利要求8所述的方法，其特征在于，所述基底包括阵列区域和外围区域，在形成所述第二图案层之后，所述方法还包括：
在所述第二图案层表面形成第三掩膜层；
在所述第三掩膜层表面形成具有第三预设图案的第三光刻胶层，其中，所述第三预设图案包括暴露出远离所述外围区域的部分所述阵列区域；
将所述初始图案转移至所述第三预设图案暴露出所述阵列区域对应的基底中。
10.根据权利要求5所述的方法，其特征在于，所述第一掩膜层包括第一掩蔽层和第一抗反射层；
所述第一牺牲层与所述基底之间的刻蚀选择比等于所述第一抗反射层与所述基底之间的刻蚀选择比。
11.根据权利要求5所述的方法，其特征在于，所述第二掩膜层包括第三掩蔽层和第三抗反射层；
所述第二牺牲层与所述基底之间的刻蚀选择比等于所述第三抗反射层与所述基底之间的刻蚀选择比。
12.根据权利要求11所述的方法，其特征在于，所述基底包括第四掩膜层；将所述第二侧墙层与所述第一侧墙层界定的初始图案转移至所述基底中，包括：
以所述第一侧墙层和所述第二侧墙层为掩膜，将所述初始图案转移至所述第四掩膜层中，形成具有所述初始图案的第四掩膜层；所述初始图案包括多个第三子图案。
13.根据权利要求12所述的方法，其特征在于，所述基底还包括衬底，所述第四掩膜层位于所述衬底表面；在形成具有所述初始图案的第四掩膜层之后，所述方法还包括：
去除所述第三子图案暴露的部分所述衬底，以将所述初始图案转移至所述衬底中。
14.根据权利要求13所述的方法，其特征在于，所述基底还包括叠层结构，所述第四掩膜层位于所述叠层结构表面；在形成具有所述初始图案的第四掩膜层之后，所述方法还包括：
去除所述第三子图案暴露的部分所述叠层结构，以将所述初始图案转移至所述叠层结构中。
15.根据权利要求14所述的方法，其特征在于，在形成所述第一图案层之后、且在形成所述第二图案层之前，半导体结构的形成方法还包括：
形成位于所述第一图案层表面的第一介质层。
16.根据权利要求15所述的方法，其特征在于，所述初始图案包括电容孔图案。
17.一种半导体结构，其特征在于，所述半导体结构通过上述权利要求1至16任一项所述的半导体结构的形成方法形成，所述半导体结构包括：
基底；所述基底包括初始图案；所述初始图案通过第一图案层中的第一侧墙层和第二图案层中的第二侧墙层界定；
其中，所述第一图案层位于所述基底的表面，所述第一图案层包括沿第一方向交替排列、且沿第二方向延伸的第一间隔层和第一牺牲层；所述第一间隔层与所述第一牺牲层的表面平齐；所述第一间隔层包括第一掩膜层和位于所述第一掩膜层沿所述第一方向两侧的所述第一侧墙层；
所述第二图案层位于所述第一图案层的表面，所述第二图案层至少包括沿所述第一方向间隔排列、且沿第三方向延伸的所述第二侧墙层；所述第一方向、所述第二方向与所述第三方向为所述基底所在平面内任意三个方向。
18.根据权利要求17所述的半导体结构，其特征在于，所述第二图案层包括沿所述第一方向交替排列、且沿所述第三方向延伸的第二间隔层和第二牺牲层；所述第二间隔层与所述第二牺牲层的底表面平齐；所述第二间隔层包括第二掩膜层和位于所述第二掩膜层沿所述第一方向两侧的所述第二侧墙层。
19.根据权利要求18所述的半导体结构，其特征在于，所述基底还包括衬底，以及位于所述衬底表面的叠层结构。
20.根据权利要求17至19任一项所述的半导体结构，其特征在于，所述初始图案包括电容孔图案。
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