WO2024036717A1 - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
WO2024036717A1
WO2024036717A1 PCT/CN2022/123826 CN2022123826W WO2024036717A1 WO 2024036717 A1 WO2024036717 A1 WO 2024036717A1 CN 2022123826 W CN2022123826 W CN 2022123826W WO 2024036717 A1 WO2024036717 A1 WO 2024036717A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
initial
pattern
spacer
mask layer
Prior art date
Application number
PCT/CN2022/123826
Other languages
English (en)
French (fr)
Inventor
宛强
夏军
占康澍
唐德键
刘晓红
刘洋浩
Original Assignee
长鑫存储技术有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 长鑫存储技术有限公司 filed Critical 长鑫存储技术有限公司
Publication of WO2024036717A1 publication Critical patent/WO2024036717A1/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Definitions

  • the present disclosure relates to the field of semiconductor technology, and relates to but is not limited to a semiconductor structure and a method of forming the same.
  • DRAM Dynamic Random Access Memory
  • SAQP Self-Aligned Quadruple Patterning
  • CD critical dimension
  • the side walls are easily tilted and collapsed during wet cleaning during the pattern transfer process, which in turn causes the final pattern to be damaged and cannot be transferred accurately, and as the process nodes Continuously shrinking, residual photoresist is likely to remain in the side wall gap after development, ultimately resulting in the pattern not being fully opened.
  • dummy holes Dummy Holes
  • Dummy Holes are easily generated in the corners of the array area, resulting in abnormal edge patterns of the array area, thus affecting the performance and production yield of the dynamic random access memory.
  • embodiments of the present disclosure provide a semiconductor structure and a method of forming the same.
  • an embodiment of the present disclosure provides a method for forming a semiconductor structure, the method including:
  • a substrate is provided, and first spacer layers arranged at intervals along the first direction and extending along the second direction are formed on the surface of the substrate.
  • the first spacer layer includes a first mask layer and a layer located along the edge of the first mask layer.
  • first side wall layers on both sides in the first direction;
  • a first sacrificial layer is formed in the gap between the first spacer layers; wherein the first spacer layer is flush with the surface of the first sacrificial layer; the first mask layer, the first side The wall layer and the first sacrificial layer constitute the first pattern layer;
  • a second pattern layer is formed on the surface of the first pattern layer; the second pattern layer at least includes second spacer layers arranged at intervals along the first direction and extending along the third direction; the first direction , the second direction and the third direction are any three directions in the plane where the base is located;
  • the initial pattern defined by the second spacer layer and the first spacer layer is transferred to the substrate.
  • the gap between the first spacer layers forms a first sacrificial layer, including:
  • the first initial sacrificial layer is etched back until the surface of the first mask layer is exposed to form the first sacrificial layer.
  • the first spacer layer is formed by the following steps:
  • the first initial mask layer is etched through the first covering layer to form the first mask layers spaced apart along the first direction;
  • the second initial covering layer located on the top surface of the first mask layer and the surface of the substrate is removed, and the remaining second initial covering layer located on the side wall of the first mask layer constitutes the third One side wall layer.
  • the second initial spacer layer is formed by the following steps:
  • a first photoresist layer with a first preset pattern is formed on the surface of the second initial mask layer; wherein the first preset pattern includes sequentially arranged along the first direction and along the first A plurality of first sub-patterns extending in two directions, the first sub-patterns exposing part of the second initial mask layer;
  • the second initial mask layer exposed by the first sub-pattern is removed to form the second initial spacer layer.
  • the second pattern layer is formed by the following steps:
  • Second spacer layers arranged at intervals along the first direction are formed on the surface of the first pattern layer.
  • the second spacer layer includes a second mask layer and a second spacer layer located on the second mask layer along the first direction. second sidewall layer on both sides;
  • a second sacrificial layer is formed in the gap between the second spacer layers, wherein the second spacer layer is flush with the surface of the second sacrificial layer; the second mask layer, the second side The wall layer and the second sacrificial layer constitute the second pattern layer.
  • the gap between the second spacer layers forms a second sacrificial layer, including:
  • the second initial sacrificial layer is etched back until the surface of the second mask layer is exposed to form the second sacrificial layer.
  • the second spacer layer is formed by the following steps:
  • the third initial mask layer is etched through the third covering layer to form the second mask layers spaced apart along the first direction;
  • the fourth initial covering layer located on the top surface of the second mask layer and the surface of the first pattern layer is removed, and the fourth initial covering layer located on the side wall of the second mask layer is retained to form The second spacer layer.
  • the fourth initial spacer layer is formed by the following steps:
  • a second photoresist layer with a second preset pattern is formed on the surface of the fourth initial mask layer; wherein the second preset pattern includes sequentially arranged along the first direction and along the first direction.
  • a plurality of second sub-patterns extending in three directions, the second sub-patterns exposing part of the fourth initial mask layer;
  • the fourth initial mask layer exposed by the second sub-pattern is removed to form the fourth initial spacer layer.
  • the substrate includes an array region and a peripheral region, and after forming the second pattern layer, the method further includes:
  • a third photoresist layer having a third preset pattern is formed on the surface of the third mask layer, wherein the third preset pattern includes exposing a portion of the array area away from the peripheral area;
  • the initial pattern is transferred to the substrate corresponding to the array area exposed by the third preset pattern.
  • the first mask layer includes a first mask layer and a first anti-reflective layer
  • the etching selectivity ratio between the first sacrificial layer and the substrate is equal to the etching selectivity ratio between the first anti-reflection layer and the substrate.
  • the second mask layer includes a third mask layer and a third anti-reflective layer
  • the etching selectivity ratio between the second sacrificial layer and the substrate is equal to the etching selectivity ratio between the third anti-reflection layer and the substrate.
  • the substrate includes a fourth mask layer; transferring the initial pattern defined by the second spacer layer and the first spacer layer to the substrate includes:
  • the initial pattern is transferred to the fourth mask layer to form a fourth mask layer with the initial pattern;
  • the initial pattern includes a plurality of third sub-patterns.
  • the base further includes a substrate, and the fourth mask layer is located on the surface of the substrate; after forming the fourth mask layer with the initial pattern, the method further includes:
  • the portion of the substrate exposed by the third sub-pattern is removed to transfer the initial pattern into the substrate.
  • the substrate further includes a stacked structure, and the fourth mask layer is located on the surface of the stacked structure; after forming the fourth mask layer with the initial pattern, the method further includes :
  • the portion of the stacked structure exposed by the third sub-pattern is removed to transfer the initial pattern into the stacked structure.
  • the method of forming a semiconductor structure further includes:
  • a first dielectric layer is formed on the surface of the first pattern layer.
  • the initial pattern includes a capacitive hole pattern.
  • embodiments of the present disclosure provide a semiconductor structure, which includes: a substrate; the substrate includes an initial pattern; the initial pattern passes through a first spacer layer and a second pattern layer in the first pattern layer
  • the second side wall layer is defined in;
  • the first pattern layer is located on the surface of the substrate, and the first pattern layer includes a first spacer layer and a first sacrificial layer that are alternately arranged along the first direction and extend along the second direction; the first pattern layer The spacer layer is flush with the surface of the first sacrificial layer; the first spacer layer includes a first mask layer and the first spacers located on both sides of the first mask layer along the first direction. layer;
  • the second pattern layer is located on the surface of the first pattern layer, and the second pattern layer at least includes the second spacer layers arranged at intervals along the first direction and extending along the third direction;
  • the first direction, the second direction and the third direction are any three directions in the plane where the base is located.
  • the second pattern layer includes a second spacer layer and a second sacrificial layer alternately arranged along the first direction and extending along the third direction; the second spacer layer and the The bottom surface of the second sacrificial layer is flat; the second spacer layer includes a second mask layer and the second spacer layers located on both sides of the second mask layer along the first direction.
  • the base further includes a substrate, and a stacked structure located on the surface of the substrate.
  • the initial pattern includes a capacitive hole pattern.
  • the semiconductor structure and its formation method provided by the embodiments of the present disclosure, in the process of forming the first pattern layer, since the first sacrificial layer is formed in the gap between the first spacer layers, in the process of forming the first pattern layer The first side wall layer will not collapse or be damaged, which can improve the accuracy of pattern transfer and thereby improve the production yield of semiconductor structures.
  • Figures 1a to 1c are structural schematic diagrams of the formation process of semiconductor structures in related technologies
  • Figure 2 is a schematic flowchart of a semiconductor structure forming method provided by an embodiment of the present disclosure
  • 3a to 3z are schematic structural diagrams of the semiconductor structure formation process provided by embodiments of the present disclosure.
  • FIGs 1a to 1c are structural schematic diagrams of the formation process of semiconductor structures in related technologies. As shown in Figure 1a, the semiconductor structures in related technologies are divided into array areas (Array Area, AA) and peripheral areas (Periphery Area, PA). , the semiconductor structure in the related art includes a substrate 10, a first pattern layer A located on the surface of the substrate 10, and the first pattern layer A includes spacers 111 spaced apart along the X-axis direction in FIG. 1a.
  • a second pattern layer B is formed on the surface of the first pattern layer A.
  • the second pattern layer B includes sacrificial strips 114 spaced apart along the X-axis direction in Figure 1b and a covering layer covering the surface of the sacrificial strips 114. 113.
  • the actual array area needs to be defined through the photoresist layer 112.
  • the sidewall gap ie, the gap between the cover layers 113
  • residual photoresist 112a is likely to exist, eventually causing the pattern to not be fully opened (as shown in the closed capacitor hole 102 in Figure 1c).
  • the photoresist layer 112 when the photoresist layer is developed, the photoresist layer 112 should be in contact with the adjacent covering layer 113.
  • the photoresist layer 112 and its adjacent covering layer The layers 113 are not in contact with each other, but have a gap 115. In this way, during the subsequent pattern transfer process, the pattern at the gap 115 is also transferred, thereby forming a pseudo capacitor hole 101 in the substrate 10 (as shown in Figure 1c ), causing abnormal AA edge patterns in the array area, thereby affecting the performance and manufacturing yield of the dynamic random access memory.
  • embodiments of the present disclosure provide a new method for forming a semiconductor structure, which can reduce the inclination and damage of the sidewalls during the pattern transfer process, so that the pattern can be transferred accurately, and can reduce the residual in the sidewall gaps.
  • the photoresist can completely open the pattern; in addition, the method for forming the semiconductor structure provided by the embodiment of the present disclosure can also reduce the formation of pseudo capacitance holes in the substrate and prevent abnormal patterns at the edge of the array area, thereby improving the yield of the semiconductor structure.
  • the substrate may include a top surface on the front side and a bottom surface on the back side opposite to the front side; ignoring the flatness of the top and bottom surfaces, the direction of intersection (eg, perpendicular) with the top and bottom surfaces of the substrate is defined as Fourth direction.
  • the direction of the top surface and bottom surface of the substrate that is, the plane on which the substrate is located
  • three intersecting directions are defined.
  • the extension direction of the first spacer layer can be defined as the second direction
  • the extension direction of the second sidewall layer can be defined.
  • the second direction forms an acute angle or an obtuse angle with the third direction
  • the first direction intersects the second direction and the third direction
  • the plane direction of the substrate can be determined based on the first direction, the second direction and the third direction.
  • the first direction is defined as the X-axis direction
  • the second direction is defined as the Y1-axis direction
  • the third direction is defined as the Y2-axis direction
  • the fourth direction is defined as the Z-axis direction.
  • FIG. 2 is a schematic flowchart of a method for forming a semiconductor structure provided by an embodiment of the disclosure. As shown in Figure 2, the method for forming a semiconductor structure includes the following steps:
  • Step S201 Provide a substrate.
  • First spacer layers arranged at intervals along the first direction and extending along the second direction are formed on the surface of the substrate.
  • the first spacer layer includes a first mask layer and a first mask layer located along the first direction.
  • First side wall layer on both sides.
  • the substrate at least includes a substrate, and the substrate may include a silicon substrate, a germanium substrate, a silicon germanium substrate, a silicon-on-insulator (SOI) substrate or a germanium-on-insulator (Germanium) substrate. on Insulator, GOI) substrate, etc.; the substrate can also be a substrate including other element semiconductors or compound semiconductors, such as gallium arsenide, indium phosphide or silicon carbide, etc. In other embodiments, the substrate may also be an ion-doped substrate, such as a P-type doped substrate or an N-type doped substrate.
  • the substrate may further include a stacked structure, which is used to form a capacitor hole of the semiconductor structure.
  • the stacked structure includes a bottom support layer, a bottom sacrificial layer, a middle support layer, a top sacrificial layer, and a top support layer.
  • the substrate may further include a multi-layer mask layer located on the surface of the substrate or the surface of the stacked structure, and the multi-layer mask layer is used to transfer the pattern to be transferred to the surface of the substrate or stacked structure.
  • the first spacer layers are spaced apart along the first direction and extend along the second direction, where the first direction and the second direction may form an acute angle or an obtuse angle.
  • the first mask layer may be one mask layer, or may be a composite mask layer composed of multiple mask layers stacked along the fourth direction.
  • the material of the first masking layer may be Spin On Hardmask (SOH); the material of the first anti-reflection layer may be silicon oxynitride.
  • the material of the first spacer layer may be an oxide, for example, it may be silicon oxide.
  • Step S202 forming a first sacrificial layer in the gap between the first spacer layers; wherein the first spacer layer is flush with the surface of the first sacrificial layer; the first mask layer, the first spacer layer and the first sacrificial layer Constitute the first pattern layer.
  • the first sacrificial layer and the first spacer layer are alternately arranged along the first direction, and the first sacrificial layer may be an oxide layer or an SOH layer.
  • the top surface and the bottom surface of the first spacer layer and the first sacrificial layer along the fourth direction are both flush.
  • Step S203 forming a second pattern layer on the surface of the first pattern layer; the second pattern layer at least includes second spacer layers arranged at intervals along the first direction and extending along the third direction.
  • the second sidewall layers are spaced apart along the first direction and extend along the third direction, wherein the second direction and the third direction may form an acute angle or an obtuse angle, and the first direction and the second direction may form an acute angle or an obtuse angle. right angle.
  • the second pattern layer is formed on the surface of the first spacer layer and the first sacrificial layer.
  • the second pattern layer also includes a second sacrificial layer located between the second spacer layers, wherein the second spacer layer is flush with the surface of the second sacrificial layer, that is, along the edges of the second spacer layer and the second sacrificial layer.
  • the top and bottom surfaces in the fourth direction are both flush.
  • the second sacrificial layer may be an SOH or silicon oxynitride layer.
  • Step S204 Transfer the initial pattern defined by the second spacer layer and the first spacer layer to the substrate.
  • the angle between the second direction and the third direction can be determined according to the layout design of the initial pattern.
  • the angle between the second direction and the third direction can be 20 degrees (°) to 90°.
  • the initial pattern may be a capacitive hole pattern.
  • the first sacrificial layer is formed in the gap between the first spacer layers
  • the first sacrificial layer is formed in the gap between the first spacer layers.
  • the wall layer on one side will not collapse or be damaged, which can improve the accuracy of pattern transfer and thus improve the production yield of semiconductor structures.
  • FIGS. 3a to 3z are schematic structural diagrams of the semiconductor structure formation process provided by embodiments of the present disclosure.
  • the formation process of the semiconductor structure provided by the embodiment of the present disclosure will be described in detail below with reference to FIGS. 3a to 3z.
  • step S201 is performed to provide a substrate.
  • First spacer layers arranged at intervals along the first direction and extending along the second direction are formed on the surface of the substrate.
  • the first spacer layer includes a first mask layer and a first mask layer located along the first mask layer.
  • the first side wall layer on both sides in the first direction.
  • the substrate includes a fourth mask layer 12 and a second dielectric layer 13 located on the surface of the fourth mask layer 12; in the embodiment of the present disclosure, the fourth mask layer 12 includes a first hard mask layer 121 , the second hard mask layer 122 and the third hard mask layer 123; wherein, the first hard mask layer 121 can be a polysilicon layer, the second hard mask layer 122 can be a silicon oxide layer, and the third hard mask layer 123 may be an amorphous carbon layer (ACL) or a polysilicon layer; the second dielectric layer 13 may be a silicon nitride layer or a silicon oxynitride layer.
  • ACL amorphous carbon layer
  • the fourth mask layer 12 is used to transfer the initial pattern defined by the first spacer layer and the second spacer layer. Since the initial pattern is transferred during the transfer process, the critical dimensions of the initial pattern are changed each time it is transferred. It will be reduced in sequence, and the initial pattern is transferred through the fourth mask layer 12 with multiple hard mask layers until the required pattern size is reached, which can achieve continuous shrinkage of process nodes and improve the integration of the semiconductor structure. Therefore, in the embodiment of the present disclosure, the number of hard mask layers in the fourth mask layer 12 can be set according to actual needs.
  • the fourth mask layer 12 can also be composed of one hard mask layer or five hard mask layers. Composed of layers of hard mask layers.
  • the substrate may not include the second dielectric layer 13 .
  • the substrate includes an array area AA and a peripheral area PA.
  • the first spacer layer can be formed by the following steps: sequentially forming a first initial mask layer and a second initial mask layer on the surface of the substrate; etching the second initial mask layer to form spacers along the first direction. Arrange the second initial spacer layer; form a first covering layer on the sidewall of the second initial spacer layer; etch the first initial mask layer through the first covering layer to form first mask layers spaced apart along the first direction. ; Form a second initial covering layer covering the first mask layer and the substrate; remove the second initial covering layer located on the top surface of the first mask layer and the surface of the substrate, and retain the second initial covering layer located on the side wall of the first mask layer Covering layer, forming the first side wall layer.
  • a first initial mask layer 14 and a second initial mask layer 15 are sequentially formed on the surface of the substrate.
  • the first initial mask layer 14 includes a first initial mask layer 141 and a first initial anti-reflective layer 142;
  • the second initial masking layer 15 includes a second initial masking layer 151 and a second initial anti-reflective layer 152 .
  • the material of the first initial masking layer 141 and the second initial masking layer 151 may both be SOH; the material of the first initial anti-reflective layer 142 and the second initial anti-reflective layer 152 may both be silicon oxynitride.
  • the first initial mask layer and the second initial mask layer can be formed by any of the following suitable deposition processes: chemical vapor deposition (Chemical Vapor Deposition, CVD) process, physical vapor deposition (Physical Vapor Deposition) , PVD) process, atomic layer deposition (Atomic Layer Deposition, ALD) process, spin coating process or coating process.
  • CVD chemical Vapor Deposition
  • PVD physical vapor deposition
  • ALD atomic layer deposition
  • spin coating process or coating process spin coating process.
  • the first initial mask layer 14 may only include the first initial mask layer 141
  • the second initial mask layer 15 may only include the second initial mask layer 151 .
  • the second initial spacer layer may be formed by the following steps: forming a first photoresist layer with a first preset pattern on the surface of the second initial mask layer; wherein the first preset pattern includes along A plurality of first sub-patterns are arranged sequentially in the first direction and extend along the second direction. The first sub-patterns expose part of the second initial mask layer; the second initial mask layer exposed by the first sub-patterns is removed to form Second initial spacer layer.
  • Figure 3b is a top view of the first photoresist layer. Please continue to refer to Figures 3a and 3b.
  • a first photoresist with a first preset pattern is formed on the surface of the second initial mask layer 15.
  • the first sub-pattern E exposes part of the second initial Mask layer 15.
  • the second initial mask layer 15 is etched through the first photoresist layer 16 to remove the second initial mask layer 15 exposed by the first sub-pattern E (including the second initial anti-reflective layer 152 and The second initial masking layer 151) located within the projection area of the second initial anti-reflective layer 152 along the Z-axis direction forms the second initial spacer layer 17.
  • the second initial spacer layer 17 includes a second masking layer 171 and a second anti-reflective layer 172 located on the surface of the second masking layer 171 .
  • the method of forming the semiconductor structure further includes: removing the first photoresist layer 16 with the first preset pattern.
  • forming the first covering layer on the sidewall of the second initial spacer layer may include the following steps: forming the first initial covering layer on the surfaces of the second initial spacer layer and the first initial mask layer; removing the first covering layer located on the second initial spacer layer; The first initial covering layer on the top surface of the two initial spacers and the surface of the first initial mask layer, and the remaining first initial covering layer located on the sidewall of the second initial spacer layer, constitute the first covering layer.
  • a first initial covering layer 18 is formed on the surface of the second initial spacer layer 17 and the first initial mask layer 14, wherein the first initial covering layer 18 covers the sidewalls of the second initial spacer layer 17, The top surface and the surface of the first initial mask layer 14 .
  • an atomic layer deposition process may be used to form the first initial covering layer 18 to improve the film quality of the first initial covering layer 18 .
  • the first initial capping layer 18 may be an oxide layer, such as a silicon oxide layer.
  • a dry etching process is used to simultaneously remove the top surface of the second initial spacer layer 17 and the first initial covering layer 18 on the surface of the first initial mask layer 14, leaving The first initial covering layer 18 located on the side wall of the second initial spacer layer 17 constitutes the first covering layer 181 (as shown in Figure 3e).
  • the method of forming the semiconductor structure further includes: removing the second initial spacer layer 17.
  • wet etching technology may be used to remove the second initial spacer layer, for example, strong acid etching such as concentrated sulfuric acid, hydrofluoric acid, concentrated nitric acid, etc. may be used.
  • the first initial mask layer 14 is etched through the first cover layer 181, that is, the portion of the first initial mask layer 14 (including the first initial anti-reflection layer) exposed by the first cover layer 181 is removed.
  • layer 142 and the first initial masking layer 141) located within the projection area of the first initial anti-reflection layer 142 along the Z-axis direction to form the first mask layer 19.
  • the first mask layer 19 includes a first mask layer 191 and a first anti-reflective layer 192 located on the surface of the first mask layer 191 .
  • a second initial covering layer 20 is formed covering the first mask layer 19 and the second dielectric layer 13; wherein the second initial covering layer 20 covers the side walls, top surface and surface of the first mask layer 19. the surface of the second dielectric layer 13 .
  • an atomic layer deposition process may be used to form the second initial covering layer 20 to improve the film quality of the second initial covering layer 20 .
  • the second initial covering layer 20 may be an oxide layer, such as a silicon oxide layer.
  • the method of forming the semiconductor structure also includes: using a dry etching process to simultaneously remove the top surface of the first mask layer 19 and the surface of the second dielectric layer 13
  • the remaining second initial covering layer 20 located on the sidewall of the first mask layer 19 constitutes the first spacer layer 201 .
  • the first mask layer 19 and the first spacer layers 201 located on both sides of the first mask layer 19 along the X-axis direction together form the first spacer layer 21 .
  • step S202 is performed to form a first sacrificial layer in the gap between the first spacer layers; wherein the first spacer layer is flush with the surface of the first sacrificial layer; the first mask layer, the first spacer layer and The first sacrificial layer constitutes the first pattern layer.
  • the first sacrificial layer may be formed by the following steps: forming a first initial sacrificial layer in the gap between the first spacer layer and the surface of the first spacer layer; etching back the first initial sacrificial layer until it is exposed A first sacrificial layer is formed on the surface of the first mask layer.
  • the first sacrificial layer material is spin-coated on the gap between two adjacent first spacer layers 21, the surface of the first spacer layer 21, and the surface of the gap between the first spacer layers 21 to form a first sacrificial layer material.
  • the material of the initial sacrificial layer 22 and the first sacrificial layer may be SOH or other materials.
  • the first initial sacrificial layer 22 is etched back until the surface of the first mask layer 19 (ie, the first mask layer 191 ) is exposed, and the rest is located in the two adjacent first spacer layers 21
  • the first initial sacrificial layer 22 in the gap therebetween constitutes the first sacrificial layer 23 .
  • the first mask layer 19 in the embodiment of the present disclosure includes the first mask layer 191 and the first anti-reflection layer 192, the first mask layer 19 is exposed during the formation of the first sacrificial layer 23.
  • the surface may be a surface exposing the first anti-reflective layer 192 or a surface exposing the first masking layer 191 (as shown in FIG. 3j).
  • the etching selectivity ratio between the first sacrificial layer 23 and the substrate is equal to the etching selectivity ratio between the first anti-reflective layer 192 and the substrate.
  • the first sacrificial layer 23 and the first masking layer 191 may be made of the same material. In this way, in subsequent processes, the first sacrificial layer 23 and the first masking layer 191 may be removed at the same time, simplifying the design of the semiconductor structure. Process preparation process.
  • the first sacrificial layer is formed in the gap between the first spacer layers, in the process of forming the first pattern layer
  • the first side wall layer will not collapse or be damaged, which can improve the accuracy of pattern transfer and thereby improve the production yield of semiconductor structures.
  • the first pattern layer 300 includes the first mask layer 19 (for example, the first mask layer 191), the first spacer layer 201 and the first sacrificial layer 23.
  • FIG. 3k is a top view of the first pattern layer. To facilitate understanding, only a limited number of first spacer layers are shown in FIG. 3k , and the first masking layer 191 and the first spacer layer in the first pattern layer are not shown in FIG. 3k .
  • the first pattern layer 300 includes first spacer layers 201 arranged at intervals along the X-axis direction and extending along the Y1-axis direction.
  • wet etching technology is not used to remove the first mask layer. In this way, the tilt and collapse of the first side wall layer will not be caused, and thus the subsequent steps will not be affected. pattern transfer process.
  • the method of forming the semiconductor structure further includes: forming a first dielectric layer located on the first pattern layer.
  • a first dielectric layer 24 is formed on the first pattern layer 300.
  • the material of the first dielectric layer 24 may be silicon nitride or silicon oxynitride.
  • the first dielectric layer 24 located on the first pattern layer may not be formed.
  • step S203 is performed to form a second pattern layer on the surface of the first pattern layer; the second pattern layer at least includes second spacer layers arranged at intervals along the first direction and extending along the third direction.
  • the second pattern layer may be formed by the following steps: forming second spacer layers spaced apart along the first direction on the surface of the first pattern layer, the second spacer layer including a second mask layer and a second mask layer located on the second mask layer. second spacer layers on both sides of the film layer along the first direction; a second sacrificial layer is formed in the gap between the second spacer layers, wherein the second spacer layer is flush with the surface of the second sacrificial layer; a second mask The second spacer layer, the second sacrificial layer and the second sacrificial layer constitute the second pattern layer.
  • the second spacer layer may be formed by the following steps: sequentially forming a third initial mask layer and a fourth initial mask layer on the surface of the first pattern layer; etching the fourth initial mask layer to form a layer along the first pattern layer; A fourth initial spacer layer is arranged at intervals in one direction; a third covering layer is formed on the side wall of the fourth initial spacer layer; the third initial mask layer is etched through the third covering layer to form a second spacer layer arranged at intervals along the first direction.
  • Mask layer forming a fourth initial covering layer covering the second mask layer and the first pattern layer; removing the fourth initial covering layer located on the top surface of the second mask layer and the surface of the first pattern layer, and remaining on the second
  • the fourth initial covering layer on the sidewall of the mask layer constitutes the second sidewall layer.
  • a third initial mask layer 25 and a fourth initial mask layer 26 are sequentially formed on the surface of the first dielectric layer 24.
  • the third initial mask layer 25 includes a third initial mask layer 251 and a third initial resistor. Reflective layer 252; the fourth initial masking layer 26 includes a fourth initial masking layer 261 and a fourth initial anti-reflective layer 262.
  • the material of the third initial masking layer 251 and the fourth initial masking layer 261 may both be SOH; the material of the third initial anti-reflection layer 252 and the fourth initial anti-reflection layer 262 may both be silicon oxynitride.
  • the first initial mask layer and the second initial mask layer may be formed through any suitable deposition process.
  • the third initial mask layer 25 may only include the third initial mask layer. 251, the fourth initial mask layer 26 may only include the fourth initial mask layer 261.
  • the fourth initial spacer layer is formed by the following steps: forming a second photoresist layer with a second preset pattern on the surface of the fourth initial mask layer; wherein the second preset pattern includes along the first A plurality of second sub-patterns are arranged sequentially in one direction and extend along the third direction. The second sub-pattern exposes part of the fourth initial mask layer; the fourth initial mask layer exposed by the second sub-pattern is removed to form a third Four initial spacer layers.
  • Figure 3n is a top view of the second photoresist layer. Please continue to refer to Figures 3m and 3n.
  • a second photoresist with a second preset pattern is formed on the surface of the fourth initial mask layer 26.
  • the second sub-pattern F exposes part of the fourth initial Mask layer 26.
  • the fourth initial mask layer 26 is etched through the second photoresist layer 27 to remove the fourth initial mask layer 26 (including the fourth initial anti-reflection layer) exposed by the second sub-pattern F. layer 262 and the fourth initial masking layer 261) located within the projection area of the fourth initial anti-reflection layer 262 along the Z-axis direction, forming the fourth initial spacer layer 28 as shown in Figure 3o.
  • the fourth initial spacer layer 28 includes a fourth masking layer 281 and a fourth anti-reflection layer 282 located on the surface of the fourth masking layer 281 .
  • the method of forming the semiconductor structure further includes: removing the second photoresist layer 27 with the second preset pattern.
  • forming the third covering layer on the sidewall of the fourth initial spacer layer may include the following steps: forming a third initial covering layer on the surface of the fourth initial spacer layer and the third initial mask layer; removing the third initial covering layer on the surface of the fourth initial spacer layer and the third initial mask layer; The third initial covering layer on the top surface of the fourth initial spacer layer and the surface of the third initial mask layer, and the remaining third initial covering layer located on the sidewall of the fourth initial spacer layer constitute a third covering layer.
  • a third initial covering layer 29 is formed on the surface of the fourth initial spacer layer 28 and the third initial mask layer 25, wherein the third initial covering layer 29 covers the side walls of the fourth initial spacer layer 28, The top surface as well as the surface of the third initial mask layer 25 .
  • an atomic layer deposition process may be used to form the third initial covering layer 29 to improve the film quality of the third initial covering layer 29 .
  • the third initial covering layer 29 may be an oxide layer, such as a silicon oxide layer.
  • a dry etching process is used to simultaneously remove the third initial covering layer 29 on the top surface of the fourth initial spacer layer 28 and the surface of the third initial mask layer 25, leaving The third initial covering layer 29 located on the side wall of the fourth initial spacer layer 28 constitutes the third covering layer 291 (as shown in FIG. 3q).
  • the method of forming the semiconductor structure further includes: removing the fourth initial spacer layer 28.
  • wet etching technology may be used to remove the second initial spacer layer, for example, strong acid etching such as concentrated sulfuric acid, hydrofluoric acid, concentrated nitric acid, etc. may be used.
  • the third initial mask layer 25 is etched through the third cover layer 291, that is, the portion of the third initial mask layer 25 (including the third initial anti-reflection layer) exposed by the third cover layer 291 is removed.
  • layer 252 and the third initial masking layer 251) located within the projection area of the third initial anti-reflection layer 252 along the Z-axis direction to form the second mask layer 30.
  • the second mask layer 30 includes a third mask layer 301 and a third anti-reflection layer 302 located on the surface of the third mask layer 301 .
  • a fourth initial covering layer 31 is formed covering the second mask layer 30 and the first dielectric layer 24; wherein, the fourth initial covering layer 31 covers the sidewalls, top surface and first surface of the second mask layer 30.
  • the surface of a dielectric layer 24 In the embodiment of the present disclosure, an atomic layer deposition process may be used to form the fourth initial covering layer 31 to improve the film quality of the fourth initial covering layer 31 .
  • the fourth initial covering layer 31 may be an oxide layer, for example, a silicon oxide layer.
  • the method of forming the semiconductor structure further includes: using a dry etching process to simultaneously remove the top surface of the second mask layer 30 and the first dielectric layer 24
  • the fourth initial covering layer 31 on the surface and the remaining fourth initial covering layer 31 on the sidewall of the second mask layer 30 constitute the second spacer layer 311 .
  • the second mask layer 30 and the second spacer layers 311 located on both sides of the second mask layer 30 along the X-axis direction constitute the second spacer layer 32 .
  • the third shielding layer 301 and the second spacer layers 311 located on both sides of the third shielding layer 301 along the X-axis direction together form the second spacer layer 32 .
  • forming a second sacrificial layer in the gap between the second spacer layers may include the following steps: forming a second initial sacrificial layer in the gap between the second spacer layers and the surface of the second spacer layer; back Carve the second initial sacrificial layer until the surface of the second mask layer is exposed to form a second sacrificial layer.
  • the second sacrificial layer material is spin-coated on the gap between the second spacer layers 32, the surface of the second spacer layer 32, and the surface of the gap between the second spacer layers 32 to form the second initial sacrificial layer 33.
  • the second sacrificial layer material may be SOH or other materials.
  • the second initial sacrificial layer 33 is etched back until the surface of the second mask layer 30 is exposed, and the remaining second initial sacrificial layer 33 located in the gap between the second spacer layers 32 The second sacrificial layer 34 is formed.
  • the second mask layer 30 in the embodiment of the present disclosure includes the third mask layer 301 and the third anti-reflection layer 302, the surface of the second mask layer 30 is exposed during the formation of the second sacrificial layer 34. It may be that the surface of the third anti-reflection layer 302 is exposed or the surface of the third masking layer 301 is exposed (as shown in Figure 3u)
  • the etching selectivity ratio between the second sacrificial layer 34 and the substrate is equal to the etching selectivity ratio between the third anti-reflection layer 302 and the substrate.
  • the second sacrificial layer 34 can be etched back at the same time. Removing the third anti-reflection layer 302 on the surface of the third masking layer 301 simplifies the preparation process of the second pattern layer and saves the manufacturing cost of the semiconductor structure.
  • the second sacrificial layer 34 and the third masking layer 301 can be made of the same material. In this way, in the subsequent process, the second sacrificial layer 34 and the third masking layer 301 can be removed at the same time, simplifying the design of the semiconductor structure. Process preparation process.
  • the second pattern layer 400 includes a second mask layer 30 (for example, a third mask layer 301), a second spacer layer 311 and the second sacrificial layer 34.
  • Figure 3v is a top view of the second pattern layer. To facilitate understanding, only a limited number of second spacer layers are shown in Figure 3v, and the third masking layer 301 and the third shielding layer 301 in the second pattern layer are not shown in Figure 3v. Two sacrificial layers 34. As shown in FIG. 3v, the second pattern layer 400 includes second spacer layers 211 arranged at intervals along the X-axis direction and extending along the Y2-axis direction.
  • wet etching technology is not used to remove the second mask layer. In this way, the tilt and collapse of the second sidewall layer will not be caused, and thus the subsequent steps will not be affected. pattern transfer process.
  • the method for forming the semiconductor structure further includes: forming a third mask layer on the surface of the second pattern layer; forming a third mask layer with a third preset pattern on the surface of the third mask layer.
  • a third mask layer 35 is formed on the surface of the second pattern layer 400; a third photoresist layer 36 with a third preset pattern is formed on the surface of the third mask layer 35, wherein the third preset pattern Assume that the pattern includes the third sub-pattern G, remove the third mask layer 35 exposed by the third sub-pattern G, and form a third mask layer having a third preset pattern.
  • the third mask layer 35 may be a silicon oxide layer.
  • the third photoresist layer 36 with the third preset pattern is etched and removed to expose the third mask layer 35, and the second pattern exposed by the etched third mask layer 35 is removed.
  • the spacer layer 201 and the second spacer layer 311 define an initial pattern H.
  • the residue of the third photoresist layer in the second pattern layer can be reduced, but also the residue of the third photoresist layer in the second pattern layer can be reduced.
  • Pattern abnormalities at the boundary between the peripheral area and the array area caused by the inclination of the third photoresist layer pattern at the boundary between the peripheral area and the array area, as well as the generation of pseudo-capacitance holes, can be reduced. In this way, the production yield of the semiconductor structure can be improved.
  • step S204 is performed to transfer the initial pattern defined by the second spacer layer and the first spacer layer to the substrate.
  • the initial pattern may be a capacitive hole pattern.
  • the substrate includes a fourth mask layer 12, and the fourth mask layer 12 includes a first hard mask layer 121, a second hard mask layer 122 and a third hard mask layer. 123.
  • the fourth mask layer 12 includes a first hard mask layer 121, a second hard mask layer 122 and a third hard mask layer. 123.
  • the first hard mask layer 121 is etched through the second hard mask layer having the initial pattern H to transfer the initial pattern H to In the first hard mask layer 121, a first hard mask layer 121a having an initial pattern H is formed to transfer the initial pattern H into the substrate. It should be noted that, for ease of understanding, only part of the hole structure formed by the initial pattern H is shown in FIG. 3z.
  • the first sacrificial layer is formed in the gap between the first spacer layers
  • the second sacrificial layer is formed in the gap between the second spacer layers, the first spacer layer and the second spacer layer will not collapse or be damaged during the formation of the first pattern layer and the second pattern layer.
  • the accuracy of pattern transfer can be improved, thereby improving the production yield of semiconductor structures.
  • the development process is not directly performed on the second pattern layer, but a third mask layer is formed on the surface of the second pattern layer.
  • On-layer development can not only reduce the residue of the third photoresist layer in the second pattern layer, but also reduce the inclination of the third photoresist layer pattern at the boundary between the peripheral area and the array area.
  • the abnormality of the pattern and the generation of pseudo-capacitive holes improve the fabrication yield of semiconductor structures.
  • inventions of the present disclosure also provide a semiconductor structure. Please continue to refer to FIGS. 3w to 3z.
  • the semiconductor structure includes: a substrate; the substrate includes an initial pattern H.
  • the substrate includes a fourth mask layer 12 and a second dielectric layer 13 located on the surface of the fourth mask layer 12; wherein the fourth mask layer 12 includes a first hard mask. layer 121 , a second hard mask layer 122 and a third hard mask layer 123 .
  • the base further includes a substrate and a stacked structure located on the surface of the substrate.
  • the initial pattern H is defined by the first spacer layer 201 in the first pattern layer 300 and the second spacer layer 311 in the second pattern layer 400; the first pattern layer 300 is located on the surface of the substrate.
  • a pattern layer 300 includes first spacer layers and first sacrificial layers 23 that are alternately arranged along the X-axis direction and extend along the Y1-axis direction (please refer to FIG. 3k); the first spacer layer is flush with the surface of the first sacrificial layer 23 (The top and bottom surfaces along the Z-axis are both flush).
  • the first spacer layer includes a first mask layer and first spacer layers 201 located on both sides of the first mask layer along the X-axis direction; the first mask layer includes a first mask layer 191 .
  • the second pattern layer 400 is located on the surface of the first pattern layer 300.
  • the second pattern layer 400 includes a second spacer layer and a second sacrificial layer 34 that are alternately arranged along the X-axis direction and extend along the Y2 direction;
  • the second spacer layer is flush with the bottom surface of the second sacrificial layer 34 (both the top surface and the bottom surface in the Z-axis direction are flush).
  • the second spacer layer includes a second mask layer and second spacer layers 311 located on both sides of the second mask layer along the X-axis direction.
  • the second mask layer includes a third mask layer 301 .
  • the initial pattern may be a capacitive hole pattern.
  • the semiconductor structure provided by the embodiments of the present disclosure is similar to the formation method of the semiconductor structure in the above-mentioned embodiments.
  • a semiconductor structure provided by embodiments of the present disclosure includes a substrate having an initial pattern defined by a first spacer layer in a first pattern layer and a second spacer layer in a second pattern layer. Since the semiconductor structure provided by the embodiment of the present disclosure is formed by the above-mentioned formation method of the semiconductor structure, the first spacer layer and the second spacer layer in the embodiment of the present disclosure will not collapse or be damaged during the formation process, that is, It is said that the first spacer layer and the second spacer layer in the embodiment of the present disclosure have vertical contour lines, so the accuracy of the initial pattern transfer can be improved, thereby improving the yield of the prepared semiconductor structure.
  • the disclosed devices and methods can be implemented in a non-target manner.
  • the device embodiments described above are only illustrative.
  • the division of units is only a logical function division.
  • the components shown or discussed are coupled to each other, or directly coupled.
  • the semiconductor structure and its formation method provided by the embodiments of the present disclosure, in the process of forming the first pattern layer, since the first sacrificial layer is formed in the gap between the first spacer layers, in the process of forming the first pattern layer The first side wall layer will not collapse or be damaged, which can improve the accuracy of pattern transfer and thereby improve the production yield of semiconductor structures.

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)

Abstract

本公开实施例提供一种半导体结构及其形成方法，其中，所述方法包括：提供基底，基底表面形成有沿第一方向间隔排列、且沿第二方向延伸的第一间隔层，第一间隔层包括第一掩膜层和位于第一掩膜层沿第一方向两侧的第一侧墙层；在第一间隔层之间的空隙形成第一牺牲层；其中，第一间隔层与第一牺牲层的表面平齐；第一掩膜层、第一侧墙层和第一牺牲层构成第一图案层；在第一图案层的表面形成第二图案层；第二图案层至少包括沿第一方向间隔排列、且沿第三方向延伸的第二侧墙层；第一方向、第二方向与第三方向为基底所在平面内任意三个方向；将第二侧墙层与第一侧墙层界定的初始图案转移至基底中。

Description

半导体结构及其形成方法
相关申请的交叉引用
本公开基于申请号为202210987115.9、申请日为2022年08月17日、发明名称为“半导体结构及其形成方法”的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此引入本公开作为参考。
技术领域
本公开涉及半导体技术领域，涉及但不限于一种半导体结构及其形成方法。
背景技术
半导体结构的制造技术中，通常利用光阻及掩膜层，结合光刻及刻蚀工艺形成所需图案，然而，受到光刻工艺局限性的影响，容易使得形成的所需图案产生偏差，从而影响半导体结构的制备良率。
以动态随机存储器(Dynamic Random Access Memory，DRAM)的制造为例，在动态随机存储器的电容管的形成工艺中，通常采用自对准四重成像技术(Self-Aligned Quadruple Patterning，SAQP)进行图案的转移，由于图案的关键尺寸(Critical Dimension，CD)不断缩小，图案转移过程中侧墙很容易在湿法清洗时发生倾斜、倒塌，进而导致最终的图案破损，无法准确转移，且随着工艺节点的不断缩小，显影后的侧墙间隙中容易存在残留的光刻胶，最终导致图案不能完全打开。另外，由于光刻工艺的局限性，使得在阵列区域的角落容易产生伪电容孔(Dummy Hole)，造成阵列区域边缘图案异常，从而影响动态随机存储器的性能和制备良率。
发明内容
有鉴于此，本公开实施例提供一种半导体结构及其形成方法。
第一方面，本公开实施例提供一种半导体结构的形成方法，所述方法包括：
提供基底，所述基底表面形成有沿第一方向间隔排列、且沿第二方向延伸的第一间隔层，所述第一间隔层包括第一掩膜层和位于所述第一掩膜层沿所述第一方向两侧的第一侧墙层；
在所述第一间隔层之间的空隙形成第一牺牲层；其中，所述第一间隔层与所述第一牺牲层的表面平齐；所述第一掩膜层、所述第一侧墙层和所述第一牺牲层构成第一图案层；
在所述第一图案层的表面形成第二图案层；所述第二图案层至少包括沿所述第一方向间隔排列、且沿第三方向延伸的第二侧墙层；所述第一方向、所述第二方向与所述第三方向为所述基底所在平面内任意三个方向；
将所述第二侧墙层与所述第一侧墙层界定的初始图案转移至所述基底中。
在一些实施例中，在所述第一间隔层之间的空隙形成第一牺牲层，包括：
在所述第一间隔层之间的空隙和所述第一间隔层的表面形成第一初始牺牲层；
回刻所述第一初始牺牲层，直至暴露出所述第一掩膜层的表面，形成所述第一牺牲层。
在一些实施例中，所述第一间隔层通过以下步骤形成：
在所述基底表面依次形成第一初始掩膜层和第二初始掩膜层；
刻蚀所述第二初始掩膜层，形成沿所述第一方向间隔排列的第二初始间隔层；
在所述第二初始间隔层的侧壁形成第一覆盖层；
通过所述第一覆盖层刻蚀所述第一初始掩膜层，形成沿所述第一方向间隔排列的所述第一掩膜层；
形成覆盖所述第一掩膜层和所述基底的第二初始覆盖层；
去除位于所述第一掩膜层顶表面和所述基底表面的所述第二初始覆盖层，保留的位于所述第一 掩膜层侧壁的所述第二初始覆盖层，构成所述第一侧墙层。
在一些实施例中，所述第二初始间隔层通过以下步骤形成：
在所述第二初始掩膜层的表面形成具有第一预设图案的第一光刻胶层；其中，所述第一预设图案包括沿所述第一方向依次排列、且沿所述第二方向延伸的多个第一子图案，所述第一子图案暴露出部分第二初始掩膜层；
去除所述第一子图案暴露出的所述第二初始掩膜层，形成所述第二初始间隔层。
在一些实施例中，所述第二图案层通过以下步骤形成：
在所述第一图案层表面形成沿所述第一方向间隔排列的第二间隔层，所述第二间隔层包括第二掩膜层和位于所述第二掩膜层沿所述第一方向两侧的第二侧墙层；
在所述第二间隔层之间的空隙形成第二牺牲层，其中，所述第二间隔层与所述第二牺牲层的表面平齐；所述第二掩膜层、所述第二侧墙层和所述第二牺牲层构成所述第二图案层。
在一些实施例中，在所述第二间隔层之间的空隙形成第二牺牲层，包括：
在所述第二间隔层之间的空隙和所述第二间隔层的表面形成第二初始牺牲层；
回刻所述第二初始牺牲层，直至暴露出所述第二掩膜层的表面，形成所述第二牺牲层。
在一些实施例中，所述第二间隔层通过以下步骤形成：
在所述第一图案层表面依次形成第三初始掩膜层和第四初始掩膜层；
刻蚀所述第四初始掩膜层，形成沿所述第一方向间隔排列的第四初始间隔层；
在所述第四初始间隔层的侧壁形成第三覆盖层；
通过所述第三覆盖层刻蚀所述第三初始掩膜层，形成沿所述第一方向间隔排列的所述第二掩膜层；
形成覆盖所述第二掩膜层和所述第一图案层的第四初始覆盖层；
去除位于所述第二掩膜层顶表面和所述第一图案层表面的所述第四初始覆盖层，保留的位于所述第二掩膜层侧壁的所述第四初始覆盖层，构成所述第二侧墙层。
在一些实施例中，所述第四初始间隔层通过以下步骤形成：
在所述第四初始掩膜层的表面形成具有第二预设图案的第二光刻胶层；其中，所述第二预设图案包括沿所述第一方向依次排列、且沿所述第三方向延伸的多个第二子图案，所述第二子图案暴露出部分第四初始掩膜层；
去除所述第二子图案暴露出的所述第四初始掩膜层，形成所述第四初始间隔层。
在一些实施例中，所述基底包括阵列区域和外围区域，在形成所述第二图案层之后，所述方法还包括：
在所述第二图案层表面形成第三掩膜层；
在所述第三掩膜层表面形成具有第三预设图案的第三光刻胶层，其中，所述第三预设图案包括暴露出远离所述外围区域的部分所述阵列区域；
将所述初始图案转移至所述第三预设图案暴露出所述阵列区域对应的基底中。
在一些实施例中，所述第一掩膜层包括第一掩蔽层和第一抗反射层；
所述第一牺牲层与所述基底之间的刻蚀选择比等于所述第一抗反射层与所述基底之间的刻蚀选择比。
在一些实施例中，所述第二掩膜层包括第三掩蔽层和第三抗反射层；
所述第二牺牲层与所述基底之间的刻蚀选择比等于所述第三抗反射层与所述基底之间的刻蚀选择比。
在一些实施例中，所述基底包括第四掩膜层；将所述第二侧墙层与所述第一侧墙层界定的初始图案转移至所述基底中，包括：
以所述第一侧墙层和所述第二侧墙层为掩膜，将所述初始图案转移至所述第四掩膜层中，形成具有所述初始图案的第四掩膜层；所述初始图案包括多个第三子图案。
在一些实施例中，所述基底还包括衬底，所述第四掩膜层位于所述衬底表面；在形成具有所述初始图案的第四掩膜层之后，所述方法还包括：
去除所述第三子图案暴露的部分所述衬底，以将所述初始图案转移至所述衬底中。
在一些实施例中，所述基底还包括叠层结构，所述第四掩膜层位于所述叠层结构表面；在形成具有所述初始图案的第四掩膜层之后，所述方法还包括：
去除所述第三子图案暴露的部分所述叠层结构，以将所述初始图案转移至所述叠层结构中。
在一些实施例中，在形成所述第一图案层之后、且在形成所述第二图案层之前，半导体结构的 形成方法还包括：
形成位于所述第一图案层表面的第一介质层。
在一些实施例中，所述初始图案包括电容孔图案。
第二方面，本公开实施例提供一种半导体结构，所述半导体结构包括：基底；所述基底包括初始图案；所述初始图案通过第一图案层中的第一侧墙层和第二图案层中的第二侧墙层界定；
其中，所述第一图案层位于所述基底的表面，所述第一图案层包括沿第一方向交替排列、且沿第二方向延伸的第一间隔层和第一牺牲层；所述第一间隔层与所述第一牺牲层的表面平齐；所述第一间隔层包括第一掩膜层和位于所述第一掩膜层沿所述第一方向两侧的所述第一侧墙层；
所述第二图案层位于所述第一图案层的表面，所述第二图案层至少包括沿所述第一方向间隔排列、且沿第三方向延伸的所述第二侧墙层；所述第一方向、所述第二方向与所述第三方向为所述基底所在平面内任意三个方向。
在一些实施例中，所述第二图案层包括沿所述第一方向交替排列、且沿所述第三方向延伸的第二间隔层和第二牺牲层；所述第二间隔层与所述第二牺牲层的底表面平齐；所述第二间隔层包括第二掩膜层和位于所述第二掩膜层沿所述第一方向两侧的所述第二侧墙层。
在一些实施例中，所述基底还包括衬底，以及位于所述衬底表面的叠层结构。
在一些实施例中，所述初始图案包括电容孔图案。
本公开实施例提供的半导体结构及其形成方法，在形成第一图案层的过程中，由于在第一间隔层之间的空隙中形成了第一牺牲层，如此，在形成第一图案层中第一侧墙层不会发生坍塌或者损坏，可以提高图案转移的准确度，进而提高半导体结构的制备良率。
附图说明
在附图(其不一定是按比例绘制的)中，相似的附图标记可在不同的视图中描述相似的部件。具有不同字母后缀的相似附图标记可表示相似部件的不同示例。附图以示例而非限制的方式大体示出了本文中所讨论的各个实施例。
图1a～图1c为相关技术中半导体结构形成过程中的结构示意图；
图2为本公开实施例提供的半导体结构形成方法的流程示意图；
图3a～图3z为本公开实施例提供的半导体结构形成过程中的结构示意图。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其它的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
相关技术中，在动态随机存储器的电容管的形成工艺中，通常采用SAQP工艺进行图案转移，形成电容孔。图1a～图1c为相关技术中半导体结构形成过程中的结构示意图，如图1a所示，相关技术中的半导体结构被划分为阵列区域(Array Area，AA)和外围区域(Periphery Area，PA)，相关技术中的半导体结构包括衬底10、位于衬底10表面的第一图案层A、第一图案层A包括沿图1a中的X轴方向间隔排列的侧墙111。由于相关技术中在图案转移过程中侧墙111很容易在湿法清洗时发生倾斜、倒塌，因此会导致最终的图案破损，无法准确转移，后续在形成位于第一图案层A表面的第二图案层时，也会出现同样的问题。
如图1b所示，在第一图案层A的表面形成第二图案层B，第二图案层B包括沿图1b中的X轴方向间隔排列的牺牲条114和覆盖牺牲条114表面的覆盖层113。相关技术中，在形成第二图案层B之后需要通过光刻胶层112定义出实际的阵列区域，此时，在光刻胶层112显影后，侧墙间隙(即覆盖层113之间的间隙)中容易存在残留的光刻胶112a，最终导致图案不能完全打开(如图1c中的闭合的电容孔102所示)。另外，在光刻胶层显影时，光刻胶层112应该与相邻的覆盖层113接触，而在实际工艺中，受到光刻工艺局限性的影响，光刻胶层112与其相邻的覆盖层113之间并未接触，而是具有空隙115，这样在后续图形转移的过程中，该空隙115处的图案也被转移，从而在衬底10中形成伪电容孔101(如图1c所示)，造成阵列区域AA边缘图案异常，进而影响动态随机存储器的性能和制备良率。
为解决上述技术问题，本公开实施例提供一种新的半导体结构的形成方法，能够降低图案转移过程中的侧墙的倾斜和破损，使得图案可以精确转移，且可以降低在侧墙间隙中残留光刻胶，能够使得图案完全打开；另外，本公开实施例提供的半导体结构的形成方法还能够降低在衬底中形成伪电容孔，防止阵列区边缘图案异常，从而提高半导体结构的良率。
在介绍本公开实施例之前，先定义一下以下实施例可能用到的描述立体结构的四个方向。基底可以包括处于正面的顶表面以及处于与正面相对的背面的底表面；在忽略顶表面和底表面的平整度的情况下，定义与基底顶表面和底表面的相交(例如垂直)的方向为第四方向。在基底的顶表面和底表面(即基底所在的平面)方向上，定义三个彼此相交的方向，例如可以定义第一间隔层的延伸方向为第二方向，定义第二侧墙层的延伸方向为第三方向，第二方向与第三方向呈锐角或者钝角，第一方向与第二方向和第三方向相交，基于第一方向、第二方向和第三方向可以确定基底的平面方向。本公开实施例中，定义第一方向为X轴方向，定义第二方向为Y1轴方向，定义第三方向为Y2轴方向，定义第四方向为Z轴方向。
本公开实施例提供一种半导体结构的形成方法，图2为本公开实施例提供的半导体结构形成方法的流程示意图，如图2所示，半导体结构的形成方法包括以下步骤：
步骤S201，提供基底，基底表面形成有沿第一方向间隔排列、且沿第二方向延伸的第一间隔层，第一间隔层包括第一掩膜层和位于第一掩膜层沿第一方向两侧的第一侧墙层。
本公开实施例中，基底至少包括衬底，衬底可以包括硅衬底、锗衬底、锗化硅衬底、绝缘体上硅(Silicon-On-Insulator，SOI)衬底或绝缘体上锗(Germanium on Insulator，GOI)衬底等；衬底还可以为包括其它元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等。在其它实施例中，衬底还可以为进行离子掺杂后的衬底，例如为P型掺杂的衬底或者N型掺杂的衬底。
在一些实施例中，基底还可以包括叠层结构，叠层结构用于形成半导体结构的电容孔，叠层结构包括底部支撑层、底部牺牲层、中间支撑层、顶部牺牲层和顶部支撑层。
在一些实施例中，基底还可以包括位于衬底表面或者叠层结构表面的多层掩膜层，多层掩膜层用于转移将要传递至衬底或者叠层结构表面的图案。
在一些实施例中，第一间隔层沿第一方向间隔排布、且沿第二方向延伸，其中，第一方向与第二方向可以呈锐角或者钝角。第一掩膜层可以是一层掩膜层，也可以是沿第四方向堆叠的由多层掩膜层构成的复合掩膜层。
本公开实施例中，第一掩蔽层的材料可以是旋涂硬掩膜(Spin On Hardmask，SOH)；第一抗反射层的材料可以是氮氧化硅。
本公开实施例中，第一侧墙层的材料可以是氧化物，例如，可以是氧化硅。
步骤S202，在第一间隔层之间的空隙形成第一牺牲层；其中，第一间隔层与第一牺牲层的表面平齐；第一掩膜层、第一侧墙层和第一牺牲层构成第一图案层。
本公开实施例中，第一牺牲层与第一间隔层沿第一方向交替设置，第一牺牲层可以是氧化物层或者SOH层。
本公开实施例中，第一间隔层与第一牺牲层沿第四方向上的顶表面和底表面均平齐。
步骤S203，在第一图案层的表面形成第二图案层；第二图案层至少包括沿第一方向间隔排布、且沿第三方向延伸的第二侧墙层。
在一些实施例中，第二侧墙层沿第一方向间隔排布、且沿第三方向延伸，其中，第二方向与第三方向可以呈锐角或者钝角，第一方向与第二方向可以呈直角。
本公开实施例中，第二图案层形成于第一侧墙层和第一牺牲层的表面。第二图案层还包括位于第二侧墙层之间的第二牺牲层，其中，第二侧墙层与第二牺牲层的表面平齐，即第二侧墙层和第二牺牲层的沿第四方向上的顶表面和底表面都是平齐的。第二牺牲层可以是SOH或者氮氧化硅层。
步骤S204，将第二侧墙层与第一侧墙层界定的初始图案转移至基底中。
本公开实施例中，第二方向和第三方向的夹角可以根据初始图案的版图设计确定，例如，第二方向和第三方向之间的夹角可以是20度(°)～90°，例如为20°、40°、70°或者90°。
在一些实施例中，初始图案可以是电容孔图案。
本公开实施例提供的半导体结构的形成方法，在形成第一图案层的过程中，由于在第一间隔层之间的空隙中形成了第一牺牲层，如此，在形成第一图案层中第一侧墙层不会发生坍塌或者损坏，可以提高图案转移的准确度，从而提高半导体结构的制备良率。
图3a～图3z为本公开实施例提供的半导体结构形成过程中的结构示意图，下面结合图3a～图3z对本公开实施例提供的半导体结构的形成过程进行详细的说明。
首先，执行步骤S201，提供基底，基底表面形成有沿第一方向间隔排列、且沿第二方向延伸的第一间隔层，第一间隔层包括第一掩膜层和位于第一掩膜层沿第一方向两侧的第一侧墙层。
如图3a所示，基底包括第四掩膜层12和位于第四掩膜层12表面的第二介质层13；本公开实施例中，第四掩膜层12包括第一硬掩膜层121、第二硬掩膜层122和第三硬掩膜层123；其中，第一硬掩膜层121可以是多晶硅层，第二硬掩膜层122可以是氧化硅层，第三硬掩膜层123可以是非晶碳层(Amorphous Carbon Layer，ACL)或者多晶硅层；第二介质层13可以是氮化硅层或者氮氧化硅层。
在一些实施例中，第四掩膜层12用于传递由第一侧墙层和第二侧墙层界定的初始图案，由于初始图案在转移过程中，每经过一次转移，初始图案的关键尺寸会缩小依次，通过具有多层硬掩膜层的第四掩膜层12来转移初始图案，直至达到所需要的图案尺寸，可以实现工艺节点的不断微缩，提高半导体结构的集成度。因此，本公开实施例中，第四掩膜层12中硬掩膜层的层数可以根据实际需要进行设置，例如，第四掩膜层12还可以由一层硬掩膜层组成或者由五层硬掩膜层组成。
在其它实施例中，基底还可以不包括第二介质层13。
本公开实施例中，请继续参见图3a，基底包括阵列区域AA和外围区域PA。
在一些实施例中，第一间隔层可以通过以下步骤形成：在基底表面依次形成第一初始掩膜层和第二初始掩膜层；刻蚀第二初始掩膜层，形成沿第一方向间隔排列的第二初始间隔层；在第二初始间隔层的侧壁形成第一覆盖层；通过第一覆盖层刻蚀第一初始掩膜层，形成沿第一方向间隔排列的第一掩膜层；形成覆盖第一掩膜层和基底的第二初始覆盖层；去除位于第一掩膜层顶表面和基底表面的第二初始覆盖层，保留的位于第一掩膜层侧壁的第二初始覆盖层，构成第一侧墙层。
请继续参见图3a，在基底表面依次形成第一初始掩膜层14和第二初始掩膜层15，第一初始掩膜层14包括第一初始掩蔽层141和第一初始抗反射层142；第二初始掩膜层15包括第二初始掩蔽层151和第二初始抗反射层152。第一初始掩蔽层141和第二初始掩蔽层151的材料均可以是SOH；第一初始抗反射层142和第二初始抗反射层152的材料均可以是氮氧化硅。本公开实施例中，可以通过以下任意一种合适的沉积工艺形成第一初始掩膜层和第二初始掩膜层：化学气相沉积(Chemical Vapor Deposition，CVD)工艺、物理气相沉积(Physical Vapor Deposition，PVD)工艺、原子层沉积(Atomic Layer Deposition，ALD)工艺、旋涂工艺或者涂敷工艺。
在其它实施例中，第一初始掩膜层14可以只包括第一初始掩蔽层141，第二初始掩膜层15可以只包括第二初始掩蔽层151。
在一些实施例中，第二初始间隔层可以通过以下步骤形成：在第二初始掩膜层的表面形成具有第一预设图案的第一光刻胶层；其中，第一预设图案包括沿第一方向依次排列、且沿第二方向延伸 的多个第一子图案，第一子图案暴露出部分第二初始掩膜层；去除第一子图案暴露出的第二初始掩膜层，形成第二初始间隔层。
本公开实施例中，图3b为第一光刻胶层的俯视图，请继续参见图3a和图3b，在第二初始掩膜层15的表面形成具有第一预设图案的第一光刻胶层16；其中，第一预设图案包括位于阵列区域AA、且沿X轴方向依次排列、且沿Y1轴方向延伸的多个第一子图案E，第一子图案E暴露出部分第二初始掩膜层15。
如图3c所示，通过第一光刻胶层16刻蚀第二初始掩膜层15，去除第一子图案E暴露出的第二初始掩膜层15(包括第二初始抗反射层152和位于第二初始抗反射层152沿Z轴方向投影区域内的第二初始掩蔽层151)，形成第二初始间隔层17。第二初始间隔层17包括第二掩蔽层171和位于第二掩蔽层171表面的第二抗反射层172。
在一些实施例中，请继续参见图3c，形成第二初始间隔层17之后，半导体结构的形成方法还包括：去除具有第一预设图案的第一光刻胶层16。
在一些实施例中，在第二初始间隔层的侧壁形成第一覆盖层可以包括以下步骤：在第二初始间隔层和第一初始掩膜层的表面形成第一初始覆盖层；去除位于第二初始间隔层顶表面和第一初始掩膜层表面的第一初始覆盖层，保留的位于第二初始间隔层侧壁的第一初始覆盖层，构成第一覆盖层。
如图3d所示，在第二初始间隔层17和第一初始掩膜层14的表面形成第一初始覆盖层18，其中，第一初始覆盖层18覆盖第二初始间隔层17的侧壁、顶表面以及第一初始掩膜层14的表面。本公开实施例中，可以采用原子层沉积工艺形成第一初始覆盖层18，以提高第一初始覆盖层18的膜层质量。第一初始覆盖层18可以是氧化物层，例如可以是氧化硅层。
本公开实施例中，在形成第一初始覆盖层18之后，采用干法刻蚀工艺同时去除第二初始间隔层17顶表面和第一初始掩膜层14表面的第一初始覆盖层18，保留的位于第二初始间隔层17侧壁的第一初始覆盖层18构成第一覆盖层181(如图3e所示)。
请继续参见图3d和图3e，在形成第一覆盖层181之后，半导体结构的形成方法还包括：去除第二初始间隔层17。在一些实施例中，可以采用湿法刻蚀技术去除第二初始间隔层，例如，采用浓硫酸、氢氟酸、浓硝酸等强酸刻蚀。
请继续参见图3e和图3f，通过第一覆盖层181刻蚀第一初始掩膜层14，即去除第一覆盖层181暴露出的部分第一初始掩膜层14(包括第一初始抗反射层142和位于第一初始抗反射层142沿Z轴方向投影区域内的第一初始掩蔽层141)，形成第一掩膜层19。第一掩膜层19包括第一掩蔽层191和位于第一掩蔽层191表面的第一抗反射层192。
如图3g所示，形成覆盖第一掩膜层19和第二介质层13的第二初始覆盖层20；其中，第二初始覆盖层20覆盖第一掩膜层19的侧壁、顶表面以及第二介质层13的表面。本公开实施例中，可采用原子层沉积工艺形成第二初始覆盖层20，以提高第二初始覆盖层20的膜层质量。第二初始覆盖层20可以是氧化物层，例如可以是氧化硅层。
如图3g和图3h所示，在形成第二初始覆盖层20之后，半导体结构的形成方法还包括：采用干法刻蚀工艺同时去除第一掩膜层19顶表面以及第二介质层13表面的第二初始覆盖层20，保留的位于第一掩膜层19侧壁的第二初始覆盖层20构成第一侧墙层201。第一掩膜层19和位于第一掩膜层19沿X轴方向两侧的第一侧墙层201共同构成第一间隔层21。
接下来，执行步骤S202，在第一间隔层之间的空隙形成第一牺牲层；其中，第一间隔层与第一牺牲层的表面平齐；第一掩膜层、第一侧墙层和第一牺牲层构成第一图案层。
在一些实施例中，第一牺牲层可以通过以下步骤形成：在第一间隔层之间的空隙和第一间隔层的表面形成第一初始牺牲层；回刻第一初始牺牲层，直至暴露出第一掩膜层的表面，形成第一牺牲层。
如图3i所示，在相邻两个第一间隔层21之间的空隙、第一间隔层21的表面以及第一间隔层21之间空隙的表面旋涂第一牺牲层材料，形成第一初始牺牲层22，第一牺牲层材料可以是SOH或者其它材料。
如图3i和图3j所示，回刻第一初始牺牲层22、直至暴露出第一掩膜层19(即第一掩蔽层191)的表面，剩余的位于相邻两个第一间隔层21之间的空隙中的第一初始牺牲层22构成第一牺牲层23。
需要说明的是，由于本公开实施例中的第一掩膜层19包括第一掩蔽层191和第一抗反射层192，因此形成第一牺牲层23过程中暴露出第一掩膜层19的表面可以是暴露出第一抗反射层192的表面或者是暴露出第一掩蔽层191的表面(如图3j所示)。
本公开实施例中，第一牺牲层23与基底之间的刻蚀选择比等于第一抗反射层192与基底之间的 刻蚀选择比，如此，在回刻第一初始牺牲层22时候可以同时去除第一掩蔽层191表面的第一抗反射层192，简化了第一图案层的制备工艺，节约了半导体结构的制造成本。
在一些实施例中，第一牺牲层23与第一掩蔽层191的组成材料可以相同，如此，在后续工艺中，可以同时去除第一牺牲层23与第一掩蔽层191，简化了半导体结构的工艺制备过程。
本公开实施例提供的半导体结构的形成方法，在形成第一图案层的过程中，由于在第一间隔层之间的空隙中形成了第一牺牲层，如此，在形成第一图案层的过程中第一侧墙层不会发生坍塌或者损坏，可以提高图案转移的准确度，进而提高半导体结构的制备良率。
本公开实施例中，在形成第一牺牲层23之后，第一图案层也形成了，第一图案层300包括第一掩膜层19(例如为第一掩蔽层191)、第一侧墙层201和第一牺牲层23。
图3k为第一图案层的俯视图，为便于理解，图3k中仅示出有限个数的第一侧墙层，且图3k中未示出第一图案层中的第一掩蔽层191和第一牺牲层23。如图3k所示，第一图案层300包括沿X轴方向间隔排布、且沿Y1轴方向延伸的第一侧墙层201。
本公开实施例中，在形成第一图案层过程中，没有采用湿法刻蚀技术去除第一掩膜层，如此，不会造成第一侧墙层的倾斜和倒塌，从而也不会影响后续的图案转移过程。
在一些实施例中，在形成第一图案层300之后，半导体结构的形成方法还包括：形成位于第一图案层之上的第一介质层。
如图3l所示，在第一图案层300之上，形成第一介质层24，第一介质层24的材料可以是氮化硅或者氮氧化硅。
在其它实施例中，还可以不形成位于第一图案层之上的第一介质层24。
接下来，执行步骤S203，在第一图案层的表面形成第二图案层；第二图案层至少包括沿第一方向间隔排布、且沿第三方向延伸的第二侧墙层。
在一些实施例中，第二图案层可以通过以下步骤形成：在第一图案层表面形成沿第一方向间隔排列的第二间隔层，第二间隔层包括第二掩膜层和位于第二掩膜层沿第一方向两侧的第二侧墙层；在第二间隔层之间的空隙形成第二牺牲层，其中，第二间隔层与第二牺牲层的表面平齐；第二掩膜层、第二侧墙层和第二牺牲层构成第二图案层。
在一些实施例中，第二间隔层可以通过以下步骤形成：在第一图案层表面依次形成第三初始掩膜层和第四初始掩膜层；刻蚀第四初始掩膜层，形成沿第一方向间隔排列的第四初始间隔层；在第四初始间隔层的侧壁形成第三覆盖层；通过第三覆盖层刻蚀第三初始掩膜层，形成沿第一方向间隔排列的第二掩膜层；形成覆盖第二掩膜层和第一图案层的第四初始覆盖层；去除位于第二掩膜层顶表面和第一图案层表面的第四初始覆盖层，保留的位于第二掩膜层侧壁的第四初始覆盖层，构成第二侧墙层。
如图3m所示，在第一介质层24表面依次形成第三初始掩膜层25和第四初始掩膜层26，第三初始掩膜层25包括第三初始掩蔽层251和第三初始抗反射层252；第四初始掩膜层26包括第四初始掩蔽层261和第四初始抗反射层262。第三初始掩蔽层251和第四初始掩蔽层261的材料均可以是SOH；第三初始抗反射层252和第四初始抗反射层262的材料均可以是氮氧化硅。本公开实施例中，可以通过任意一种合适的沉积工艺形成第一初始掩膜层和第二初始掩膜层在其它实施例中，第三初始掩膜层25可以只包括第三初始掩蔽层251，第四初始掩膜层26可以只包括第四初始掩蔽层261。
在一些实施例中，第四初始间隔层通过以下步骤形成：在第四初始掩膜层的表面形成具有第二预设图案的第二光刻胶层；其中，第二预设图案包括沿第一方向依次排列、且沿第三方向延伸的多个第二子图案，第二子图案暴露出部分第四初始掩膜层；去除第二子图案暴露出的第四初始掩膜层，形成第四初始间隔层。
本公开实施例中，图3n为第二光刻胶层的俯视图，请继续参见图3m和图3n，在第四初始掩膜层26的表面形成具有第二预设图案的第二光刻胶层27；其中，第二预设图案包括位于阵列区域AA、且沿X轴方向依次排列、且沿Y2轴方向延伸的多个第二子图案F，第二子图案F暴露出部分第四初始掩膜层26。
请继续参见图3m和图3n，通过第二光刻胶层27刻蚀第四初始掩膜层26，去除第二子图案F暴露出的第四初始掩膜层26(包括第四初始抗反射层262和位于第四初始抗反射层262沿Z轴方向投影区域内的第四初始掩蔽层261)，形成如图3o所示的第四初始间隔层28。第四初始间隔层28包括第四掩蔽层281和位于第四掩蔽层281表面的第四抗反射层282。
在一些实施例中，请继续参见图3o，形成第四初始间隔层28之后，半导体结构的形成方法还 包括：去除具有第二预设图案的第二光刻胶层27。
在一些实施例中，在第四初始间隔层的侧壁形成第三覆盖层可以包括以下步骤：在第四初始间隔层和第三初始掩膜层的表面形成第三初始覆盖层；去除位于第四初始间隔层顶表面和第三初始掩膜层表面的第三初始覆盖层，保留的位于第四初始间隔层侧壁的第三初始覆盖层，构成第三覆盖层。
如图3p所示，在第四初始间隔层28和第三初始掩膜层25的表面形成第三初始覆盖层29，其中，第三初始覆盖层29覆盖第四初始间隔层28的侧壁、顶表面以及第三初始掩膜层25的表面。本公开实施例中，可以采用原子层沉积工艺形成第三初始覆盖层29，以提高第三初始覆盖层29的膜层质量。第三初始覆盖层29可以是氧化物层，例如可以是氧化硅层。
本公开实施例中，在形成第三初始覆盖层29之后，采用干法刻蚀工艺同时去除第四初始间隔层28顶表面和第三初始掩膜层25表面的第三初始覆盖层29，保留的位于第四初始间隔层28侧壁的第三初始覆盖层29构成第三覆盖层291(如图3q所示)。
请继续参见图3q，在形成第三覆盖层291之后，半导体结构的形成方法还包括：去除第四初始间隔层28。在一些实施例中，可以采用湿法刻蚀技术去除第二初始间隔层，例如，采用浓硫酸、氢氟酸、浓硝酸等强酸刻蚀。
请继续参见图3q和图3r，通过第三覆盖层291刻蚀第三初始掩膜层25，即去除第三覆盖层291暴露出的部分第三初始掩膜层25(包括第三初始抗反射层252和位于第三初始抗反射层252沿Z轴方向投影区域内的第三初始掩蔽层251)，形成第二掩膜层30。第二掩膜层30包括第三掩蔽层301和位于第三掩蔽层301表面的第三抗反射层302。
如图3s所示，形成覆盖第二掩膜层30和第一介质层24的第四初始覆盖层31；其中，第四初始覆盖层31覆盖第二掩膜层30侧壁、顶表面以及第一介质层24的表面。本公开实施例中，可采用原子层沉积工艺形成第四初始覆盖层31，以提高第四初始覆盖层31的膜层质量。第四初始覆盖层31可以是氧化物层，例如可以是氧化硅层。
如图3s和图3t所示，在形成第四初始覆盖层31之后，半导体结构的形成方法还包括：采用干法刻蚀工艺同时去除第二掩膜层30的顶表面及第一介质层24表面的第四初始覆盖层31，保留的位于第二掩膜层30侧壁的第四初始覆盖层31构成第二侧墙层311。第二掩膜层30和位于第二掩膜层30沿X轴方向两侧的第二侧墙层311构成第二间隔层32。
在其它实施例中，第三掩蔽层301和位于第三掩蔽层301沿X轴方向两侧的第二侧墙层311共同构成第二间隔层32。
在一些实施例中，在第二间隔层之间的空隙形成第二牺牲层，可以包括以下步骤：在第二间隔层之间的空隙和第二间隔层的表面形成第二初始牺牲层；回刻第二初始牺牲层，直至暴露出第二掩膜层的表面，形成第二牺牲层。
请继续参见图3t，在第二间隔层32之间的空隙、第二间隔层32的表面以及第二间隔层32之间的空隙表面旋涂第二牺牲层材料，形成第二初始牺牲层33；第二牺牲层材料可以是SOH或者其它材料。
如图3t和图3u所示，回刻第二初始牺牲层33、直至暴露出第二掩膜层30的表面，剩余的位于第二间隔层32之间的空隙中的第二初始牺牲层33构成第二牺牲层34。
需要说明的是，由于本公开实施例中的第二掩膜层30包括第三掩蔽层301和第三抗反射层302，形成第二牺牲层34过程中暴露出第二掩膜层30的表面可以是暴露出第三抗反射层302的表面或者是暴露出第三掩蔽层301的表面(如图3u所示)
本公开实施例中，第二牺牲层34与基底之间的刻蚀选择比等于第三抗反射层302与基底之间的刻蚀选择比，如此，在回刻第二牺牲层34时候可以同时去除第三掩蔽层301表面的第三抗反射层302，简化了第二图案层的制备工艺，节约了半导体结构的制造成本。
在一些实施例中，第二牺牲层34与第三掩蔽层301的组成材料可以相同，如此，在后续工艺中，可以同时去除第二牺牲层34与第三掩蔽层301，简化了半导体结构的工艺制备过程。
本公开实施例提供的半导体结构的形成方法，在形成第二图案层的过程中，由于在第二间隔层之间的空隙中形成了第二牺牲层，如此，在形成第二图案层的过程中第二侧墙层不会发生坍塌或者损坏，可以提高图案转移的准确度，从而提高半导体结构的制备良率。
本公开实施例中，在形成第二牺牲层34之后，第二图案层也形成了，第二图案层400包括第二掩膜层30(例如为第三掩蔽层301)、第二侧墙层311和第二牺牲层34。
图3v为第二图案层的俯视图，为便于理解，图3v中仅示出有限个数的第二侧墙层，且图3v中未示出第二图案层中的第三掩蔽层301和第二牺牲层34。如图3v所示，第二图案层400包括沿X 轴方向间隔排布、且沿Y2轴方向延伸的第二侧墙层211。
本公开实施例中，在形成第二图案层过程中，没有采用湿法刻蚀技术去除第二掩膜层，如此，不会造成第二侧墙层的倾斜和倒塌，从而也不会影响后续的图案转移过程。
在一些实施例中，在形成第二图案层之后，半导体结构的形成方法还包括：在第二图案层表面形成第三掩膜层；在第三掩膜层表面形成具有第三预设图案的第三光刻胶层，其中，第三预设图案包括暴露出远离外围区域的部分阵列区域。
如图3w所示，在第二图案层400表面形成第三掩膜层35；在第三掩膜层35表面形成具有第三预设图案的第三光刻胶层36，其中，第三预设图案包括第三子图案G，去除第三子图案G暴露出的第三掩膜层35，形成具有第三预设图案的第三掩膜层。本公开实施例中，第三掩膜层35可以是氧化硅层。
本公开实施例中，通过具有第三预设图案第三光刻胶层36刻蚀去除暴露出第三掩膜层35，并去除刻蚀后的第三掩膜层35暴露出的第二图案层400中的第二牺牲层34和第三掩蔽层301、位于第二牺牲层34和第三掩蔽层301沿Z轴方向投影区域之内的第一介质层24、第一图案层300中的第一牺牲层23和第一掩蔽层191、以及位于第一牺牲层23和第一掩蔽层191沿Z轴方向投影区域之内的第二介质层13，形成如图3x所示的由第一侧墙层201和第二侧墙层311界定的初始图案H。
本公开实施例中，通过在第二图案层的表面形成第三掩膜层，通过在第三掩膜层上显影，不仅可以降低第三光刻胶层在第二图案层中的残留，还可以降低第三光刻胶层图案在外围区域和阵列区域边界倾斜导致的外围区域和阵列区域边界的图案的异常，以及伪电容孔的产生，如此，可以提高半导体结构的制备良率。
最后，执行步骤S204，将第二侧墙层与第一侧墙层界定的初始图案转移至基底中。
在一些实施例中，初始图案可以是电容孔图案。
结合图3a、图3y和图3z所示，基底包括第四掩膜层12，第四掩膜层12包括第一硬掩膜层121、第二硬掩膜层122和第三硬掩膜层123，实施时，首先，将初始图案H转移至第四掩膜层中的第三硬掩膜层中，其次，通过具有初始图案H的第三硬掩膜层123刻蚀第二硬掩膜层122，以将初始图案H转移至第二硬掩膜层122中，最后，通过具有初始图案H的第二硬掩膜层刻蚀第一硬掩膜层121，以将初始图案H转移至第一硬掩膜层121中，形成具有初始图案H的第一硬掩膜层121a，以实现将初始图案H转移至基底中。需要说明的是，为便于理解，图3z中仅示出部分初始图案H形成的孔结构。
本公开实施例提供的半导体结构的形成方法，在形成第一图案层的过程中，由于在第一间隔层之间的空隙中形成了第一牺牲层，在形成第二图案层的过程中，由于在第二间隔层之间的空隙中形成了第二牺牲层，如此，在形成第一图案层和第二图案层中第一侧墙层和第二侧墙层不会发生坍塌或者损坏，可以提高图案转移的准确度，进而提高半导体结构的制备良率。
另外，本公开实施例中，在形成第二图案层之后，没有直接在第二图案层上进行显影过程，而是在第二图案层的表面形成第三掩膜层，通过在第三掩膜层上显影，如此，不仅可以降低第三光刻胶层在第二图案层中的残留，还可以降低第三光刻胶层图案在外围区域和阵列区域边界倾斜导致的外围区域和阵列区域边界的图案的异常，以及伪电容孔的产生，提高了半导体结构的制备良率。
除此之外，本公开实施例还提供一种半导体结构，请继续参考图3w至3z，半导体结构包括：基底；基底包括初始图案H。
本公开实施例中，请继续参考图3w，基底包括第四掩膜层12和位于第四掩膜层12表面的第二介质层13；其中，第四掩膜层12包括第一硬掩膜层121、第二硬掩膜层122和第三硬掩膜层123。
在其它实施例中，基底还包括衬底，以及位于衬底表面的叠层结构。
请继续参考图3w，初始图案H通过第一图案层300中的第一侧墙层201和第二图案层400中的第二侧墙层311界定；第一图案层300位于基底的表面，第一图案层300包括沿X轴方向交替排列、且沿Y1轴方向(请参考图3k)延伸的第一间隔层和第一牺牲层23；第一间隔层与第一牺牲层23的表面平齐(沿Z轴方向上的顶表面和底表面均平齐)。第一间隔层包括第一掩膜层和位于第一掩膜层沿X轴方向两侧的第一侧墙层201；第一掩膜层包括第一掩蔽层191。
请继续参考图3w，第二图案层400位于第一图案层300的表面，第二图案层400包括沿X轴方向交替排列、且沿Y2方向延伸的第二间隔层和第二牺牲层34；第二间隔层与第二牺牲层34的底表面平齐(沿Z轴方向上的顶表面和底表面均平齐)。第二间隔层包括第二掩膜层和位于第二掩膜层沿X轴方向两侧的第二侧墙层311，第二掩膜层包括第三掩蔽层301。
在一些实施例中，初始图案可以是电容孔图案。
本公开实施例提供的半导体结构与上述实施例中的半导体结构的形成方法类似，对于本公开实施例未详尽披露的技术特征，请参照上述实施例进行理解，这里，不再赘述。
本公开实施例提供的半导体结构包括具有初始图案的基底，初始图案通过第一图案层中的第一侧墙层和第二图案层中的第二侧墙层界定。由于本公开实施例提供的半导体结构通过上述半导体结构的形成方法形成，因此，本公开实施例中的第一侧墙层和第二侧墙层在形成过程中不会发生坍塌或者损坏，也就是说，本公开实施例的第一侧墙层和第二侧墙层具有垂直的轮廓线，因此，可以提高初始图案转移的准确度，进而提高了所制备的半导体结构良率。
在本公开所提供的几个实施例中，应该理解到，所揭露的设备和方法，可以通过非目标的方式实现。以上所描述的设备实施例仅仅是示意性的，例如，单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个单元或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合。
以上，仅为本公开的一些实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。
工业实用性
本公开实施例提供的半导体结构及其形成方法，在形成第一图案层的过程中，由于在第一间隔层之间的空隙中形成了第一牺牲层，如此，在形成第一图案层中第一侧墙层不会发生坍塌或者损坏，可以提高图案转移的准确度，进而提高半导体结构的制备良率。

Claims (20)

  1. 一种半导体结构的形成方法，所述方法包括：
    提供基底，所述基底表面形成有沿第一方向间隔排列、且沿第二方向延伸的第一间隔层，所述第一间隔层包括第一掩膜层和位于所述第一掩膜层沿所述第一方向两侧的第一侧墙层；
    在所述第一间隔层之间的空隙形成第一牺牲层；其中，所述第一间隔层与所述第一牺牲层的表面平齐；所述第一掩膜层、所述第一侧墙层和所述第一牺牲层构成第一图案层；
    在所述第一图案层的表面形成第二图案层；所述第二图案层至少包括沿所述第一方向间隔排列、且沿第三方向延伸的第二侧墙层；所述第一方向、所述第二方向与所述第三方向为所述基底所在平面内任意三个方向；
    将所述第二侧墙层与所述第一侧墙层界定的初始图案转移至所述基底中。
  2. 根据权利要求1所述的方法，其中，在所述第一间隔层之间的空隙形成第一牺牲层，包括：
    在所述第一间隔层之间的空隙和所述第一间隔层的表面形成第一初始牺牲层；
    回刻所述第一初始牺牲层，直至暴露出所述第一掩膜层的表面，形成所述第一牺牲层。
  3. 根据权利要求2所述的方法，其中，所述第一间隔层通过以下步骤形成：
    在所述基底表面依次形成第一初始掩膜层和第二初始掩膜层；
    刻蚀所述第二初始掩膜层，形成沿所述第一方向间隔排列的第二初始间隔层；
    在所述第二初始间隔层的侧壁形成第一覆盖层；
    通过所述第一覆盖层刻蚀所述第一初始掩膜层，形成沿所述第一方向间隔排列的所述第一掩膜层；
    形成覆盖所述第一掩膜层和所述基底的第二初始覆盖层；
    去除位于所述第一掩膜层顶表面和所述基底表面的所述第二初始覆盖层，保留的位于所述第一掩膜层侧壁的所述第二初始覆盖层，构成所述第一侧墙层。
  4. 根据权利要求3所述的方法，其中，所述第二初始间隔层通过以下步骤形成：
    在所述第二初始掩膜层的表面形成具有第一预设图案的第一光刻胶层；其中，所述第一预设图案包括沿所述第一方向依次排列、且沿所述第二方向延伸的多个第一子图案，所述第一子图案暴露出部分第二初始掩膜层；
    去除所述第一子图案暴露出的所述第二初始掩膜层，形成所述第二初始间隔层。
  5. 根据权利要求1至4任一项所述的方法，其中，所述第二图案层通过以下步骤形成：
    在所述第一图案层表面形成沿所述第一方向间隔排列的第二间隔层，所述第二间隔层包括第二掩膜层和位于所述第二掩膜层沿所述第一方向两侧的第二侧墙层；
    在所述第二间隔层之间的空隙形成第二牺牲层，其中，所述第二间隔层与所述第二牺牲层的表面平齐；所述第二掩膜层、所述第二侧墙层和所述第二牺牲层构成所述第二图案层。
  6. 根据权利要求5所述的方法，其中，在所述第二间隔层之间的空隙形成第二牺牲层，包括：
    在所述第二间隔层之间的空隙和所述第二间隔层的表面形成第二初始牺牲层；
    回刻所述第二初始牺牲层，直至暴露出所述第二掩膜层的表面，形成所述第二牺牲层。
  7. 根据权利要求6所述的方法，其中，所述第二间隔层通过以下步骤形成：
    在所述第一图案层表面依次形成第三初始掩膜层和第四初始掩膜层；
    刻蚀所述第四初始掩膜层，形成沿所述第一方向间隔排列的第四初始间隔层；
    在所述第四初始间隔层的侧壁形成第三覆盖层；
    通过所述第三覆盖层刻蚀所述第三初始掩膜层，形成沿所述第一方向间隔排列的所述第二掩膜层；
    形成覆盖所述第二掩膜层和所述第一图案层的第四初始覆盖层；
    去除位于所述第二掩膜层顶表面和所述第一图案层表面的所述第四初始覆盖层，保留的位于所述第二掩膜层侧壁的所述第四初始覆盖层，构成所述第二侧墙层。
  8. 根据权利要求7所述的方法，其中，所述第四初始间隔层通过以下步骤形成：
    在所述第四初始掩膜层的表面形成具有第二预设图案的第二光刻胶层；其中，所述第二预设图案包括沿所述第一方向依次排列、且沿所述第三方向延伸的多个第二子图案，所述第二子图案暴露出部分第四初始掩膜层；
    去除所述第二子图案暴露出的所述第四初始掩膜层，形成所述第四初始间隔层。
  9. 根据权利要求8所述的方法，其中，所述基底包括阵列区域和外围区域，在形成所述第二图案层之后，所述方法还包括：
    在所述第二图案层表面形成第三掩膜层；
    在所述第三掩膜层表面形成具有第三预设图案的第三光刻胶层，其中，所述第三预设图案包括暴露出远离所述外围区域的部分所述阵列区域；
    将所述初始图案转移至所述第三预设图案暴露出所述阵列区域对应的基底中。
  10. 根据权利要求5所述的方法，其中，所述第一掩膜层包括第一掩蔽层和第一抗反射层；
    所述第一牺牲层与所述基底之间的刻蚀选择比等于所述第一抗反射层与所述基底之间的刻蚀选择比。
  11. 根据权利要求5所述的方法，其中，所述第二掩膜层包括第三掩蔽层和第三抗反射层；
    所述第二牺牲层与所述基底之间的刻蚀选择比等于所述第三抗反射层与所述基底之间的刻蚀选择比。
  12. 根据权利要求11所述的方法，其中，所述基底包括第四掩膜层；将所述第二侧墙层与所述第一侧墙层界定的初始图案转移至所述基底中，包括：
    以所述第一侧墙层和所述第二侧墙层为掩膜，将所述初始图案转移至所述第四掩膜层中，形成具有所述初始图案的第四掩膜层；所述初始图案包括多个第三子图案。
  13. 根据权利要求12所述的方法，其中，所述基底还包括衬底，所述第四掩膜层位于所述衬底表面；在形成具有所述初始图案的第四掩膜层之后，所述方法还包括：
    去除所述第三子图案暴露的部分所述衬底，以将所述初始图案转移至所述衬底中。
  14. 根据权利要求13所述的方法，其中，所述基底还包括叠层结构，所述第四掩膜层位于所述叠层结构表面；在形成具有所述初始图案的第四掩膜层之后，所述方法还包括：
    去除所述第三子图案暴露的部分所述叠层结构，以将所述初始图案转移至所述叠层结构中。
  15. 根据权利要求14所述的方法，其中，在形成所述第一图案层之后、且在形成所述第二图案层之前，半导体结构的形成方法还包括：
    形成位于所述第一图案层表面的第一介质层。
  16. 根据权利要求15所述的方法，其中，所述初始图案包括电容孔图案。
  17. 一种半导体结构，所述半导体结构通过上述权利要求1至16任一项所述的半导体结构的形成方法形成，所述半导体结构包括：
    基底；所述基底包括初始图案；所述初始图案通过第一图案层中的第一侧墙层和第二图案层中的第二侧墙层界定；
    其中，所述第一图案层位于所述基底的表面，所述第一图案层包括沿第一方向交替排列、且沿第二方向延伸的第一间隔层和第一牺牲层；所述第一间隔层与所述第一牺牲层的表面平齐；所述第一间隔层包括第一掩膜层和位于所述第一掩膜层沿所述第一方向两侧的所述第一侧墙层；
    所述第二图案层位于所述第一图案层的表面，所述第二图案层至少包括沿所述第一方向间隔排列、且沿第三方向延伸的所述第二侧墙层；所述第一方向、所述第二方向与所述第三方向为所述基底所在平面内任意三个方向。
  18. 根据权利要求17所述的半导体结构，其中，所述第二图案层包括沿所述第一方向交替排列、且沿所述第三方向延伸的第二间隔层和第二牺牲层；所述第二间隔层与所述第二牺牲层的底表面平齐；所述第二间隔层包括第二掩膜层和位于所述第二掩膜层沿所述第一方向两侧的所述第二侧墙层。
  19. 根据权利要求18所述的半导体结构，其中，所述基底还包括衬底，以及位于所述衬底表面的叠层结构。
  20. 根据权利要求17至19任一项所述的半导体结构，其中，所述初始图案包括电容孔图案。
PCT/CN2022/123826 2022-08-17 2022-10-08 半导体结构及其形成方法 WO2024036717A1 (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202210987115.9 2022-08-17
CN202210987115.9A CN117677182A (zh) 2022-08-17 2022-08-17 半导体结构及其形成方法

Publications (1)

Publication Number Publication Date
WO2024036717A1 true WO2024036717A1 (zh) 2024-02-22

Family

ID=89940496

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2022/123826 WO2024036717A1 (zh) 2022-08-17 2022-10-08 半导体结构及其形成方法

Country Status (2)

Country Link
CN (1) CN117677182A (zh)
WO (1) WO2024036717A1 (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8623770B1 (en) * 2013-02-21 2014-01-07 HGST Netherlands B.V. Method for sidewall spacer line doubling using atomic layer deposition of a titanium oxide
CN110571139A (zh) * 2018-06-05 2019-12-13 中芯国际集成电路制造(上海)有限公司 自对准双重图形的制造方法及半导体器件的制造方法
CN113097139A (zh) * 2021-03-29 2021-07-09 长鑫存储技术有限公司 掩膜结构、半导体结构及制备方法
WO2021227569A1 (zh) * 2020-05-12 2021-11-18 长鑫存储技术有限公司 电容打开孔的形成方法和存储器电容的形成方法
WO2022077136A1 (zh) * 2020-10-16 2022-04-21 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
WO2022142180A1 (zh) * 2020-12-30 2022-07-07 长鑫存储技术有限公司 半导体器件的制造方法及半导体器件

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8623770B1 (en) * 2013-02-21 2014-01-07 HGST Netherlands B.V. Method for sidewall spacer line doubling using atomic layer deposition of a titanium oxide
CN110571139A (zh) * 2018-06-05 2019-12-13 中芯国际集成电路制造(上海)有限公司 自对准双重图形的制造方法及半导体器件的制造方法
WO2021227569A1 (zh) * 2020-05-12 2021-11-18 长鑫存储技术有限公司 电容打开孔的形成方法和存储器电容的形成方法
WO2022077136A1 (zh) * 2020-10-16 2022-04-21 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
WO2022142180A1 (zh) * 2020-12-30 2022-07-07 长鑫存储技术有限公司 半导体器件的制造方法及半导体器件
CN113097139A (zh) * 2021-03-29 2021-07-09 长鑫存储技术有限公司 掩膜结构、半导体结构及制备方法

Also Published As

Publication number Publication date
CN117677182A (zh) 2024-03-08

Similar Documents

Publication Publication Date Title
JP5385551B2 (ja) スペーサマスクを用いた頻度の２倍化
EP2095402B1 (en) Methods to reduce the critical dimension of semiconductor devices and partially fabricated semiconductor devices having reduced critical dimensions
US20090017631A1 (en) Self-aligned pillar patterning using multiple spacer masks
US7846849B2 (en) Frequency tripling using spacer mask having interposed regions
WO2022205739A1 (zh) 一种图案化方法及半导体结构
US20100183958A1 (en) Method of fabricating semiconductor device, and photomask
US7935638B2 (en) Methods and structures for enhancing perimeter-to-surface area homogeneity
CN111799150B (zh) 半导体结构及其制备方法
WO2024036717A1 (zh) 半导体结构及其形成方法
WO2022160629A1 (zh) 半导体结构的制作方法及半导体结构
CN111524793A (zh) 一种半导体结构及形成方法
WO2024036718A1 (zh) 半导体结构及其形成方法
TW202249250A (zh) 動態隨機存取記憶體元件的製備方法
CN113506772B (zh) 电容阵列的形成方法及半导体结构
US20220230881A1 (en) Active region array formation method
JP3203776B2 (ja) 半導体装置の製造方法
US11373911B2 (en) Method for forming fins of semiconductor device
CN112259505B (zh) 半导体器件鳍体的形成方法
CN111952170A (zh) 半导体器件及其形成方法
CN111668155A (zh) 图形化方法及其形成的半导体器件

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22955492

Country of ref document: EP

Kind code of ref document: A1