TW202249250A - 動態隨機存取記憶體元件的製備方法 - Google Patents

動態隨機存取記憶體元件的製備方法 Download PDF

Info

Publication number
TW202249250A
TW202249250A TW110144636A TW110144636A TW202249250A TW 202249250 A TW202249250 A TW 202249250A TW 110144636 A TW110144636 A TW 110144636A TW 110144636 A TW110144636 A TW 110144636A TW 202249250 A TW202249250 A TW 202249250A
Authority
TW
Taiwan
Prior art keywords
layer
silicon nitride
nitride layer
vapor deposition
lattice pattern
Prior art date
Application number
TW110144636A
Other languages
English (en)
Other versions
TWI779940B (zh
Inventor
王茂盈
林育廷
Original Assignee
南亞科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南亞科技股份有限公司 filed Critical 南亞科技股份有限公司
Application granted granted Critical
Publication of TWI779940B publication Critical patent/TWI779940B/zh
Publication of TW202249250A publication Critical patent/TW202249250A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本揭露提供一種具有圓柱型堆疊電容器之動態隨機存取記憶體(DRAM)元件的製備方法。透過第二氮化矽層(亦即，中間氮化矽層)上的第一晶格圖案與第三氮化矽層(亦即，頂部氮化矽層)上的第二晶格圖案的偏移，可以減少或消除堆疊電容器之底部電極的塌陷或是變形現象。可以顯著減少堆疊電容器之底部電極的擺動現象。

Description

動態隨機存取記憶體元件的製備方法
本申請案主張2021年6月2日申請之美國正式申請案第17/337,061號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於動態隨機存取記憶體(dynamic random-access memory; DRAM)元件的領域。特別是關於一種具有圓柱型堆疊電容器之動態隨機存取記憶體元件的製備方法。
隨著當前各種電子產品的微型化趨勢，DRAM組件的設計也必須滿足高集成度和高​​密度的要求。DRAM電路是由各記憶體單元的陣列所組成的，每一個單元是由單一存取電晶體(通常是場效電晶體 (field-effect transistor; FET))和單一儲存電容器所組成。近年來，像是溝槽電容器和堆疊電容器的三維結構電容器在工業上被廣泛應用，且可以有效縮小記憶體單元的尺寸並更有效地利用晶片空間，以創造出高密度的DRAM結構。
堆疊電容器有許多種堆疊類型，例如平面型、柱型、鰭型、圓柱型等。在電容器中，電容量與電極的表面積和介電膜的介電常數成正比。由於外表面和內表面都可以作為有效的電容器區域，圓柱結構適用於三維堆疊的電容器，且特別適用於64MB或更大電容量的積體記憶體單元。此外，已出現一種改良的堆疊電容器，其在圓柱的內部形成了支柱或另一個內圓柱。圓柱的內表面和外表面都可以用作有效的電容器區域，但形成於圓柱內部的支柱或內圓柱的外表面也可以被利用。
三維圓柱型堆疊電容器的製備一般始於電容器圖案的形成，接著進行電容器氧化膜的乾蝕刻以形成溝槽，在溝槽內構築有一儲存電極。接下來，透過使用包括氫氟酸或氟化銨的濕化學品的濕蝕刻製程移除電容器氧化膜。過往，當電容器的深寬比較低時，並沒有在這種濕蝕刻製程中發現問題。如今，在先進的半導體製造中，至少20:1或更大的深寬比變得普遍。隨著深寬比的增加，堆疊電容器的製造會遇到底部電極容易塌陷或變形的問題，這會導致底部電極的擺動。
一種既有用於解決堆疊電容器塌陷或變形問題的方法包括形成對齊的晶格圖案於堆疊電容器的中間氮化矽層和頂部氮化矽層中。在此方法中，中間氮化矽層中晶格圖案的尺寸被縮小，這會影響到電容量。由這種方法獲得的堆疊電容器的電容量不足。
因此，需要一種可以解決堆疊電容器的塌陷或變形的方法。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不形成本揭露之先前技術，且上文之「先前技術」之任何說明均不應做為本案之任一部分。
為了符合前述的需求，並根據本揭露的目的，提供一種具有圓柱型電容器底部電極之動態隨機存取記憶體(DRAM)元件的製備方法。該製備方法的一般特徵為包括下列步驟：提供具有複數個接觸區域的一半導體基板；依序沈積一第一氮化矽層、一第一氧化矽層、和一第二氮化矽層於該半導體基板上；利用一第一光罩圖案化該第二氮化矽層以形成具有一外圍的一第一晶格圖案於該第二氮化矽層上，從而露出該第一氧化矽層的下層部分；依序沈積一第二氧化矽層和一第三氮化矽層於該第二氮化矽層上；利用一第二光罩形成具有垂直穿過該第三氮化矽層、該第二氧化矽層、該第二氮化矽層、該第一氧化矽層、和該第一氮化矽層之側壁和底部的複數個通孔，從而露出該些接觸區域的下層部分，其中該些通孔與第一晶格圖案的該外圍重疊；以一第一氮化鈦層塗佈該些通孔的側壁和底部；沈積一硬罩幕於該第三氮化矽層上，從而密封該些通孔；利用該第一光罩形成具有一外圍的一第二晶格圖案於該硬罩幕上，從而露出該第二氧化矽層的下層部分，其中該第二晶格圖案與該第一晶格圖案偏移一個或多個通孔的一距離，且其中該些通孔與該第一晶格圖案和該第二晶格圖案的該外圍重疊；沈積一高介電常數(high-k)介電層於該第三氮化矽層之上；以及非等向性蝕刻該高介電常數介電層和該第三氮化矽層直到該第二氧化矽層的下層部分露出來，並持續該蝕刻直到該第一氧化矽層和該第二氧化矽層都被移除為止。
在一些實施例中，依序沈積一第一氮化矽層、一第一氧化矽層、和一第二氮化矽層於該半導體基板上的步驟是透過旋塗、濺鍍、原子層沉積(atomic layer deposition; ALD)、原子層磊晶(atomic layer epitaxy; ALE)、原子層化學氣相沉積(atomic layer chemical vapor deposition; ALCVD)、低壓化學氣相沉積(low-pressure chemical vapor deposition; LPCVD)、物理氣相沉積(physical vapor deposition; PVD)、電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition; PECVD)、或前述之組合來進行的。
在一些實施例中，利用一第一光罩圖案化該第二氮化矽層以形成具有一外圍的一第一晶格圖案於該第二氮化矽層上的步驟是透過非等向性電漿蝕刻來進行的。
在一些實施例中，依序沈積一第二氧化矽層和一第三氮化矽層於該第二氮化矽層上的步驟是透過旋塗、濺鍍、原子層沉積(ALD)、原子層磊晶(ALE)、原子層化學氣相沉積(ALCVD)、低壓化學氣相沉積(LPCVD)、物理氣相沉積(PVD)、電漿增強化學氣相沉積(PECVD)、或前述之組合來進行的。
在一些實施例中，利用一第二光罩形成具有垂直穿過該第三氮化矽層、該第二氧化矽層、該第二氮化矽層、該第一氧化矽層、和該第一氮化矽層之側壁和底部的複數個通孔的步驟是透過使用一含氟化合物作為一蝕刻劑的乾非等向性蝕刻來進行的。
在一些實施例中，該含氟化合物係擇自由三氟甲烷、四氟甲烷、及六氟化硫所構成之群組。
在一些實施例中，以一第一氮化鈦層塗佈該些通孔的側壁和底部的步驟是透過旋塗、濺鍍、原子層沉積(ALD)、原子層磊晶(ALE)、原子層化學氣相沉積(ALCVD)、低壓化學氣相沉積(LPCVD)、物理氣相沉積(PVD)、電漿增強化學氣相沉積(PECVD)、或前述之組合來進行的。
在一些實施例中，沈積一硬罩幕於該第三氮化矽層上的步驟是透過電漿增強化學氣相沉積(PECVD)來進行的。
在一些實施例中，利用該第一光罩形成具有一外圍的一第二晶格圖案於該硬罩幕上的步驟是透過非等向性電漿蝕刻來進行的。
在一些實施例中，沈積一高介電常數介電層於該第三氮化矽層之上的步驟是透過旋塗、濺鍍、原子層沉積(ALD)、原子層磊晶(ALE)、原子層化學氣相沉積(ALCVD)、低壓化學氣相沉積(LPCVD)、物理氣相沉積(PVD)、電漿增強化學氣相沉積(PECVD)、或前述之組合來進行的。
在一些實施例中，非等向性蝕刻該高介電常數介電層和該第三氮化矽層直到該第二氧化矽層的下層部分的步驟是透過一熱磷酸溶液進行的。
在一些實施例中，該第一晶格圖案和該第二晶格圖案具有一環形或一多邊形形狀。
在一些實施例中，該第一晶格圖案和該第二晶格圖案具有擇自一三角形及一四邊形的一多邊形形狀。
在一些實施例中，該第一晶格圖案和該第二晶格圖案具有擇自由一矩形、一梯形、及一平行四邊形所構成之群組的一四邊形。
在本揭露中，透過允許第三氮化矽層(亦即，頂部氮化矽層)上的第二晶格圖案與第二氮化矽層(亦即，中間氮化矽層)上的第一晶格圖案偏移一個或多個通孔的距離，圓柱型電容器底部電極的較低部分由中間氮化矽層中的第一晶格圖案於一方向引導，同一圓柱型電容器底部電極的較高部分則由頂部氮化矽層中的第二晶格圖案於一相反方向引導。 因此，減少或消除了堆疊電容器之底部電極的塌陷或變形現象。可以顯著減少堆疊電容器之底部電極的擺動現象。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。形成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可做為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
為達簡潔之目的，此處可詳述也可不詳述與半導體元件和積體電路(integrated circuit; IC)製造相關的傳統技術。此外，此處所述的各種作業和製程步驟可以合併到此處沒有詳述的額外步驟或功能之更全面的步驟或製程中。特別地，由於半導體元件和基於半導體IC的各個製備步驟為習知的，所以為了簡潔起見，在此將不提供習知的製程細節，而僅簡要地提供或是完全省略許多傳統步驟的描述。
以下使用特定語言描述圖式中所示本揭露的實施例或示例。應理解的是，於此並不意圖限制本揭露的範圍。所述實施例的任何改變或修改，以及本文中所述原則的任何進一步應用，對於與本揭露相關之本技術領域具有通常知識者來說，都被視為是會正常發生的。在所有實施例中可以重複使用參考符號，但這不一定意味著一實施例的部件適用於另一實施例，即使它們使用相同的參考符號。
應理解的是，儘管本文可以使用第一、第二、第三等用詞來描述各種元件、組件、區域、層、或部分，但是這些元件、組件、區域、層、或部分不受限於這些用詞。相反地，這些用詞僅用於區分一個元件、組件、區域、層、或部分與另一元件、組件、區域、層、或部分。因此，在不悖離本揭露概念教示的情況下，以下所討論的第一元件、組件、區域、層、或部分可以被稱為第二元件、組件、區域、層、或部分。
在此使用的用詞僅出於描述特定示例實施例的目的，且不用於限制本揭露之概念。如本文所使用的，除非上下文另外明確指出，單數形式的“一(a/an)”和“該”也包括複數形式。應理解的是，用詞“包括(comprises)”和“包含(comprising)”在本說明書中使用時指出所述之部件、整數、步驟、操作、元件、或構件的存在，但不排除一或多個部件、整數、步驟、操作、元件、構件、或前述之組合的存在或增加。
此外，此處用到與空間相關的用詞，例如：“在…下方”、“下方”、“較低的”、“之上”、“較高的”、及其類似的用詞係為了便於描述圖式中所示的一個元件或部件與另一個元件或部件之間的關係。這些空間關係詞係用以涵蓋圖式所描繪的方位之外的使用中或操作中的元件之不同方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則其中使用的空間相關形容詞也可相同地照著解釋。
如此處所使用的，本揭露使用用詞“圖案”和“圖案化”來描述形成預定圖案於表面上的操作。圖案化操作包括各種步驟和製程，並根據不同的實施例而變化。在一些實施例中，圖案化製程用來對既有的膜或層進行構圖。在一些實施例中，圖案化製程包括形成罩幕於既有的膜或層上並透過蝕刻或其他移除製程來移除未被遮蔽的膜或層。罩幕可以是一光阻或一硬罩幕。在一些實施例中，圖案化製程用以直接形成圖案層於表面上。圖案化製程包括形成一感光膜於表面上、進行一微影製程、和進行一顯影製程。剩餘的感光膜被保留並集成至半導體元件中。
在先進製造技術中，製程窗口需要注意更多問題。DRAM單元中的陣列區域和外圍區域在DRAM單元的生產製程完成後具有不同的圖案密度並具有不同的功能。因此，陣列區域和外圍區域的製程窗口差異非常顯著。通常，它們各自的電路圖案可能不會同時形成。
將參照具有編號部件的圖式來詳述本揭露。應注意的是，圖式是以大量簡化的形式且不是按比例繪製的。此外，已將尺寸放大以提供對本揭露的清楚說明和理解。
圖1是根據本揭露一實施例顯示具有圓柱型電容器底部電極的DRAM元件的製備方法10之代表性流程圖。圖2、圖3、圖4A、圖4B、圖4C、圖5、圖6A、圖6B、圖6C、圖7A、圖7B、圖8、圖9A、圖9B、圖10和圖11是根據本揭露一些實施例顯示進行該方法的步驟之後的半導體結構之示意性俯視圖、剖面圖、三維剖面圖或三維圖。
參照圖1和圖2，在步驟S101中提供具有複數個接觸區域203的一半導體基板201。在本揭露中，用詞“基板”意指並包括一基礎材料或構造，材料形成於其上。應理解的是，基板可以包括單一材料、複數個不同材料的層、其中具有不同材料或不同結構的區域之一層或多層、或其他類似的配置。這些材料可以包括半導體、絕緣體、導體、或前述之組合。例如，半導體基板201可以是半導體基板、支持結構上的基礎半導體層、金屬電極、或其上形成有一或多層、結構或區域的半導體基板。半導體基板201可以是傳統矽基板或包括半導體材料層的其他塊狀基板。在一些實施例中，半導體基板201可以是矽(Si)基板、鍺(Ge)基板、矽鍺(SiGe)基板、藍寶石上矽(silicon-on-sapphire; SOS)基板、石英上矽(silicon-on-quartz)基板、絕緣體上矽(silicon-on-insulator; SOI)基板、第III-V族化合物半導體、前述之組合、或其類似材料。
參照圖1和圖3，在步驟S103中，依序沉積一第一氮化矽層205、一第一氧化矽層207、和一第二氮化矽層209於半導體基板201上。可以利用像是旋塗、濺鍍、原子層沉積(atomic layer deposition; ALD)、原子層磊晶(atomic layer epitaxy; ALE)、原子層化學氣相沉積(atomic layer chemical vapor deposition; ALCVD)、低壓化學氣相沉積(low-pressure chemical vapor deposition; LPCVD)、物理氣相沉積(physical vapor deposition; PVD)、電漿增強化學氣相沉積(plasma-enhanced chemical vapor deposition; PECVD)、或前述之組合來進行步驟S103。
參照圖1、圖4A、圖4B和圖4C，在步驟S105中，利用一第一光罩211和非等向性電漿蝕刻進行第二氮化矽層209的圖案化，以形成一第一晶格圖案213a於第二氮化矽層209上，並且繼續進行蝕刻直到第一晶格圖案213a內第二氮化矽層209的部分被移除並露出第一氧化矽層207的下層部分。因此，形成相應於第一光罩211之第一晶格圖案213a的凹槽213b於第二氮化矽層209中。
參照圖1和圖5，在步驟S107中，依序沉積一第二氧化矽層215和一第三氮化矽層217於第二氮化矽層209之上。第二氮化矽層209中的凹槽213b也填充有與第二氧化矽層215相同的材料。可以利用像是旋塗、濺鍍、原子層沉積(ALD)、原子層磊晶(ALE)、原子層化學氣相沉積(ALCVD)、低壓化學氣相沉積(LPCVD)、物理氣相沉積(PVD)、電漿增強化學氣相沉積(PECVD)、或前述之組合來進行步驟S107。
參照圖1、圖6A、圖6B、和圖6C，在步驟S109中，利用具有通孔圖案219a的第二光罩218和非等向性電漿蝕刻來圖案化第三氮化矽層217。繼續進行非等向性電漿蝕刻直到具有側壁和底部的通孔219b形成於第三氮化矽層217、第二氧化矽層215、第二氮化矽層209、第一氧化矽層207、和第一氮化矽層205中，從而露出接觸區域203的下層部分。在本揭露中，步驟S109是透過使用含氟化合物作為蝕刻劑的乾非等向性蝕刻來進行的。優選地，含氟化合物係擇自三氟甲烷、四氟甲烷、及六氟化硫。
參照圖1、圖7A、和圖7B，在步驟S111中，以一第一氮化鈦層221塗佈通孔219b的側壁和底部。可以利用像是旋塗、濺鍍、原子層沉積(ALD)、原子層磊晶(ALE)、原子層化學氣相沉積(ALCVD)、低壓化學氣相沉積(LPCVD)、物理氣相沉積(PVD)、電漿增強化學氣相沉積(PECVD)、或前述之組合來進行步驟S111。
參照圖1和圖8，在步驟S113中，沉積一硬罩幕223於第三氮化矽層217上，從而密封通孔219b。在本發明一優選實施例中，步驟S113是透過電漿增強化學氣相沉積(PECVD)來進行的。
請參照圖1、圖9A、和圖9B，在步驟S115中，利用第一光罩211和非等向性電漿蝕刻進行第三氮化矽層217的圖案化，以形成第二晶格圖案213c於第三氮化矽層217上，並且繼續進行蝕刻直到第二晶格圖案213c內第三氮化矽層217的部分被移除並露出第二氧化矽層215的下層部分。因此，形成相應於第一光罩211的第二晶格圖案213c的凹槽213d於第三氮化矽層217中。第二晶格圖案213c與第一晶格圖案213a偏移一個或多個通孔的距離。通孔219b與第一晶格圖案213a和第二晶格圖案213c的外圍重疊。
參照圖1和圖10，在步驟S117中，沉積一高介電常數(high-k)介電層225於第三氮化矽層217之上。可以利用像是旋塗、濺鍍、原子層沉積(ALD)、原子層磊晶(ALE)、原子層化學氣相沉積(ALCVD)、低壓化學氣相沉積(LPCVD)、物理氣相沉積(PVD)、電漿增強化學氣相沉積(PECVD)、或前述之組合來進行步驟S117。
參照圖1和圖11，在步驟S119中，透過一熱磷酸溶液對高介電常數介電層225和第三氮化矽層217進行非等向性蝕刻。如圖11所示，圓柱型電容器底部電極的較低部分是由第二氮化矽層209(亦即，中間氮化矽層)中的第一晶格圖案213a於一方向上引導，而同一圓柱型電容器底部電極的較高部分則是由第三氮化矽層217(亦即，頂部氮化矽層)中的第二晶格圖案213c於一相反方向上引導。通常，第一晶格圖案213a和第二晶格圖案213c可以具有環形或多邊形形狀，像是三角形或四邊形。根據本揭露一實施例，第一晶格圖案213a和第二晶格圖案213c具有擇自矩形、梯形、及平行四邊形所構成之群組的四邊形。
在本揭露中，透過允許第二氮化矽層(亦即，頂部氮化矽層)上的第二晶格圖案與第一氮化矽層(亦即，中間氮化矽層)上的第一晶格圖案)偏移一個或多個通孔的距離，圓柱型電容器底部電極的較低部分由中間氮化矽層中的第一晶格圖案於其中一側引導，而同一圓柱型電容器底部電極的較高部分則由頂部氮化矽層中的第二晶格圖案於另一側引導。因此，減少或消除了堆疊電容器之底部電極的塌陷或變形現象。可以顯著減少堆疊電容器之底部電極的擺動現象。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，且以其他製程或前述之組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中該之製程、機械、製造、物質形成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文該之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質形成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質形成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
10:製備方法 201:半導體基板 203:接觸區域 205:第一氮化矽層 207:第一氧化矽層 209:第二氮化矽層 211:第一光罩 213a:第一晶格圖案 213b:凹槽 213c:第二晶格圖案 213d:凹槽 215:第二氧化矽層 217:第三氮化矽層 219a:通孔圖案 219b:通孔 218:第二光罩 221:第一氮化鈦層 223:硬罩幕 225:高介電常數介電層 S101:步驟 S103:步驟 S105:步驟 S107:步驟 S109:步驟 S111:步驟 S113:步驟 S115:步驟 S117:步驟 S119:步驟
本揭露各方面可配合以下圖式及詳細說明閱讀以便了解。要強調的是，依照工業上的標準慣例，各個部件(feature)並未按照比例繪製。事實上，為了清楚之討論，可能任意的放大或縮小各個部件的尺寸。 圖1是根據本揭露一實施例顯示具有圓柱型電容器底部電極的DRAM元件的製備方法之代表性流程圖。 圖2是根據本揭露一實施例顯示進行圖1中的步驟S101後的一半導體結構之剖面圖。 圖3是根據本揭露一實施例顯示進行圖1中的步驟S103後的一半導體結構之剖面圖。 圖4A是根據本揭露一實施例顯示在利用第一光罩進行圖1中步驟S105的中間階段期間的半導體基板之示意性俯視圖。 圖4B是根據本揭露一實施例顯示在利用第一光罩進行圖1中步驟S105的中間階段期間的半導體基板之沿著圖4A中的線A-A所繪製的剖面圖。 圖4C是根據本揭露一實施例顯示進行圖1中步驟S105後的半導體基板之剖面圖。 圖5是根據本揭露一實施例顯示進行圖1中步驟S107後的半導體基板之剖面圖。 圖6A是根據本揭露一實施例顯示進行圖1中步驟S109後的半導體基板之俯視圖。 圖6B是根據本揭露一實施例顯示進行圖1中步驟S109後的半導體基板之三維剖面圖。 圖6C是根據本揭露一實施例顯示進行圖1中步驟S109後的半導體基板之沿著圖6A中的線B-B所繪製的剖面圖。 圖7A是根據本揭露一實施例顯示進行圖1中步驟S111後的半導體基板之俯視圖。 圖7B是根據本揭露一實施例顯示進行圖1中步驟S111後的半導體基板之沿著圖7A中的線C-C所繪製的剖面圖。 圖8是根據本揭露一實施例顯示進行圖1中步驟S113後的半導體基板之剖面圖。 圖9A是根據本揭露一實施例顯示在利用第一光罩進行圖1中步驟S115後的半導體基板之俯視圖。 圖9B是根據本揭露一實施例顯示在利用第一光罩進行圖1中步驟S115後的半導體基板之三維圖。 圖10是根據本揭露一實施例顯示進行圖1中步驟S117後的半導體基板之剖面圖。 圖11是根據本揭露一實施例顯示進行圖1中步驟S119後的半導體基板的圓柱型電容器底部電極之部分剖面圖。
201:半導體基板
205:第一氮化矽層
209:第二氮化矽層
217:第三氮化矽層
219b:通孔
221:第一氮化鈦層

Claims (14)

  1. 一種動態隨機存取記憶體(DRAM)元件的製備方法，包括： 提供具有複數個接觸區域的一半導體基板； 依序沈積一第一氮化矽層、一第一氧化矽層、和一第二氮化矽層於該半導體基板上； 利用一第一光罩圖案化該第二氮化矽層以形成具有一外圍的一第一晶格圖案於該第二氮化矽層上，從而露出該第一氧化矽層的下層部分； 依序沈積一第二氧化矽層和一第三氮化矽層於該第二氮化矽層上； 利用一第二光罩形成具有垂直穿過該第三氮化矽層、該第二氧化矽層、該第二氮化矽層、該第一氧化矽層、和該第一氮化矽層之側壁和底部的複數個通孔，從而露出該些接觸區域的下層部分，其中該些通孔與第一晶格圖案的該外圍重疊； 以一第一氮化鈦層塗佈該些通孔的側壁和底部； 沈積一硬罩幕於該第三氮化矽層上，從而密封該些通孔； 利用該第一光罩形成具有一外圍的一第二晶格圖案於該硬罩幕上，從而露出該第二氧化矽層的下層部分，其中該第二晶格圖案與該第一晶格圖案偏移一個或多個通孔的一距離，且其中該些通孔與該第一晶格圖案和該第二晶格圖案的該外圍重疊； 沈積一高介電常數(high-k)介電層於該第三氮化矽層之上；以及 非等向性蝕刻該高介電常數介電層和該第三氮化矽層直到該第二氧化矽層的下層部分露出來，並持續該蝕刻直到該第一氧化矽層和該第二氧化矽層都被移除為止。
  2. 如請求項1所述之動態隨機存取記憶體元件的製備方法，其中依序沈積一第一氮化矽層、一第一氧化矽層、和一第二氮化矽層於該半導體基板上的步驟是透過旋塗、濺鍍、原子層沉積(ALD)、原子層磊晶(ALE)、原子層化學氣相沉積(ALCVD)、低壓化學氣相沉積(LPCVD)、物理氣相沉積(PVD)、電漿增強化學氣相沉積(PECVD)、或前述之組合來進行的。
  3. 如請求項1所述之動態隨機存取記憶體元件的製備方法，其中利用一第一光罩圖案化該第二氮化矽層以形成具有一外圍的一第一晶格圖案於該第二氮化矽層上的步驟是透過非等向性電漿蝕刻來進行的。
  4. 如請求項1所述之動態隨機存取記憶體元件的製備方法，其中依序沈積一第二氧化矽層和一第三氮化矽層於該第二氮化矽層上的步驟是透過旋塗、濺鍍、原子層沉積(ALD)、原子層磊晶(ALE)、原子層化學氣相沉積(ALCVD)、低壓化學氣相沉積(LPCVD)、物理氣相沉積(PVD)、電漿增強化學氣相沉積(PECVD)、或前述之組合來進行的。
  5. 如請求項1所述之動態隨機存取記憶體元件的製備方法，其中利用一第二光罩形成具有垂直穿過該第三氮化矽層、該第二氧化矽層、該第二氮化矽層、該第一氧化矽層、和該第一氮化矽層之側壁和底部的複數個通孔的步驟是透過使用一含氟化合物作為一蝕刻劑的乾非等向性蝕刻來進行的。
  6. 如請求項5所述之動態隨機存取記憶體元件的製備方法，其中該含氟化合物係擇自由三氟甲烷、四氟甲烷、及六氟化硫所構成之群組。
  7. 如請求項1所述之動態隨機存取記憶體元件的製備方法，其中以一第一氮化鈦層塗佈該些通孔的側壁和底部的步驟是透過旋塗、濺鍍、原子層沉積(ALD)、原子層磊晶(ALE)、原子層化學氣相沉積(ALCVD)、低壓化學氣相沉積(LPCVD)、物理氣相沉積(PVD)、或電漿增強化學氣相沉積(PECVD)、或前述之組合來進行的。
  8. 如請求項1所述之動態隨機存取記憶體元件的製備方法，其中沈積一硬罩幕於該第三氮化矽層上的步驟是透過電漿增強化學氣相沉積(PECVD)來進行的。
  9. 如請求項1所述之動態隨機存取記憶體元件的製備方法，其中利用該第一光罩形成具有一外圍的一第二晶格圖案於該硬罩幕上的步驟是透過非等向性電漿蝕刻來進行的。
  10. 如請求項1所述之動態隨機存取記憶體元件的製備方法，其中沈積一高介電常數介電層於該第三氮化矽層之上的步驟是透過旋塗、濺鍍、原子層沉積(ALD)、原子層磊晶(ALE)、原子層化學氣相沉積(ALCVD)、低壓化學氣相沉積(LPCVD)、物理氣相沉積(PVD)、或電漿增強化學氣相沉積(PECVD)、或前述之組合來進行的。
  11. 如請求項1所述之動態隨機存取記憶體元件的製備方法，其中非等向性蝕刻該高介電常數介電層和該第三氮化矽層直到該第二氧化矽層的下層部分的步驟是透過一熱磷酸溶液進行的。
  12. 如請求項1所述之動態隨機存取記憶體元件的製備方法，其中該第一晶格圖案和該第二晶格圖案具有一環形或一多邊形形狀。
  13. 如請求項12所述之動態隨機存取記憶體元件的製備方法，其中該第一晶格圖案和該第二晶格圖案具有擇自一三角形及一四邊形的一多邊形形狀。
  14. 如請求項13所述之動態隨機存取記憶體元件的製備方法，其中該第一晶格圖案和該第二晶格圖案具有擇自由一矩形、一梯形、及一平行四邊形所構成之群組的一四邊形。
TW110144636A 2021-06-02 2021-11-30 動態隨機存取記憶體元件的製備方法 TWI779940B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/337,061 US11437383B1 (en) 2021-06-02 2021-06-02 Method for fabricating dynamic random access memory devices
US17/337,061 2021-06-02

Publications (2)

Publication Number Publication Date
TWI779940B TWI779940B (zh) 2022-10-01
TW202249250A true TW202249250A (zh) 2022-12-16

Family

ID=83149821

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110144636A TWI779940B (zh) 2021-06-02 2021-11-30 動態隨機存取記憶體元件的製備方法

Country Status (3)

Country Link
US (1) US11437383B1 (zh)
CN (1) CN115440670A (zh)
TW (1) TWI779940B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI826224B (zh) * 2023-01-04 2023-12-11 南亞科技股份有限公司 蝕刻半導體結構之方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI538226B (zh) * 2013-12-13 2016-06-11 華亞科技股份有限公司 具有高結構強度之堆疊型電容器之製造方法
WO2015117222A1 (en) * 2014-02-05 2015-08-13 Conversant Intellectual Property Management Inc. A dram memory device with manufacturable capacitor
KR102371350B1 (ko) * 2015-06-02 2022-03-08 삼성전자주식회사 커패시터를 포함하는 반도체 소자
KR102322960B1 (ko) * 2015-07-15 2021-11-05 삼성전자주식회사 반도체 소자 제조 방법
US10157933B2 (en) * 2016-04-19 2018-12-18 Micron Technology, Inc. Integrated structures including material containing silicon, nitrogen, and at least one of carbon, oxygen, boron and phosphorus
WO2018102598A1 (en) * 2016-12-02 2018-06-07 Carver Scientific, Inc. Memory device and capacitive energy storage device
US10930707B2 (en) * 2019-07-02 2021-02-23 Micron Technology, Inc. Memory device with a split pillar architecture
US20210408002A1 (en) * 2020-06-26 2021-12-30 Intel Corporation Double wall capacitors and methods of fabrication

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI826224B (zh) * 2023-01-04 2023-12-11 南亞科技股份有限公司 蝕刻半導體結構之方法

Also Published As

Publication number Publication date
CN115440670A (zh) 2022-12-06
TWI779940B (zh) 2022-10-01
US11437383B1 (en) 2022-09-06

Similar Documents

Publication Publication Date Title
JP7194813B2 (ja) 三次元メモリデバイス、三次元メモリデバイスを作製するための方法及びメモリセルストリング
CN113675146A (zh) 半导体结构及其形成方法和存储器
US11361971B2 (en) High aspect ratio Bosch deep etch
TWI779940B (zh) 動態隨機存取記憶體元件的製備方法
US7935638B2 (en) Methods and structures for enhancing perimeter-to-surface area homogeneity
WO2022057328A1 (zh) 半导体结构的制作方法及半导体结构
WO2022012336A1 (zh) 半导体结构制作方法
WO2022188310A1 (zh) 半导体结构制作方法及半导体结构
CN110707004B (zh) 半导体装置及其形成方法
KR20060079353A (ko) 사이드 로브 현상을 이용한 실린더형 커패시터 형성 방법
JP4031852B2 (ja) 半導体集積回路の製造方法
CN114373755A (zh) 半导体器件、半导体结构及其形成方法
TWI771167B (zh) 半導體元件的製造方法
WO2024036717A1 (zh) 半导体结构及其形成方法
US12033855B2 (en) Methods of manufacturing semiconductor devices from multi-device semiconductor wafers
US20220230881A1 (en) Active region array formation method
TWI471939B (zh) 單側埋入帶之製造方法
WO2022160629A1 (zh) 半导体结构的制作方法及半导体结构
US20220093393A1 (en) Methods of manufacturing semiconductor devices from multi-device semiconductor wafers
WO2024036718A1 (zh) 半导体结构及其形成方法
WO2024050907A1 (zh) 一种半导体结构的制造方法及半导体结构
US20230019605A1 (en) Method of forming capacitor hole, and semiconductor structure
WO2022088734A1 (zh) 半导体结构的制备方法及半导体结构
US6150215A (en) Avoiding abnormal capacitor formation by an offline edge-bead rinsing (EBR)
KR970000223B1 (ko) 디램(dram)셀 커패시터 구조 및 제조방법

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent