KR20090070473A - 반도체 소자의 미세 패턴 형성방법 - Google Patents

반도체 소자의 미세 패턴 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 미세 패턴 형성 방법에 관한 것으로, 목표 패턴의 피치보다 2배 큰 피치로 제1 식각 마스크 패턴들을 형성하고, 제1 식각 마스크 패턴들 사이에 제2 식각 마스크 패턴들을 자동 정렬 방식으로 형성한 후 제1 및 제2 식각 마스크 패턴들로 하드 마스크막을 식각함으로써, 정렬 오차가 발생하는 것을 방지하면서 노광 장비의 해상도보다 미세한 하드 마스크 패턴을 형성할 수 있다. 또한, 제1 식각 마스크 패턴을 형성하기 위한 식각 공정 시 하부의 하드 마스막을 일부 식각하여 제1 식각 마스크 패턴을 형성하기 위해 사용된 반사 방지막과 포토레지스트 패턴을 제거함으로써 패턴 붕괴를 방지할 수 있다.
포토레지스트 패턴, 실리콘 함유 포토레지스트 패턴, 카본폴리머, 실리콘 함유 Barc막, 식각 공정, 미세 패턴, 플래시, 패턴 붕괴

Description

반도체 소자의 미세 패턴 형성방법{Method of forming a micro pattern in a semiconductor device}
본 발명은 반도체 소자의 미세 패턴 형성방법에 관한 것으로, 특히, 노광 공정의 해상도보다 더 미세한 패턴을 형성할 수 있는 반도체 소자의 미세 패턴 형성방법에 관한 것이다.
소자가 고집적화 되어감에 따라 구현해야 하는 최소 선 폭의 크기는 축소화되어 가고 있다. 그러나 이러한 소자의 고집적화로 인해 요구되는 미세 선 폭을 구현하기 위한 노광 장비의 발전은 기술의 발전을 만족시키지 못하고 있는 형편이다. 특히, 기존의 노광 장비를 이용하여 실리콘이 함유된 포토레지스트막을 노광 및 현상 공정을 실시하여 실리콘이 함유된 포토레지스트 패턴을 형성할 경우 노광 장비의 해상 능력에 한계를 가진다.
또한, 소자의 고집적화로 인해 요구되는 미세 선 폭을 구현하기 위해서는 여러 가지 공정 단계가 필요하다. 구체적으로 설명하면, 미세 패턴 형성을 위한 하드 마스크 패턴을 형성하기 위해서는 여러 단계로 이루어진 마스크 형성 공정과 DEET(Double Exposure Etch Tech) 방법 또는 스페이서(spacer) 형성 공정 등을 실시해야 한다. 이와 같은 공정 방법은 전체적인 공정 단계를 증가시킬 뿐만 아니라, 소자 양산 비용을 증가시키는 원인이 된다. 또한, 패턴 사이즈가 미세해짐에 따라 패턴(예를 들어, 포토레지스트 패턴)이 기울어지거나 붕괴될 수 있다.
본 발명은 목표 패턴의 피치보다 2배 큰 피치로 제1 식각 마스크 패턴들을 형성하고, 제1 식각 마스크 패턴들 사이에 제2 식각 마스크 패턴들을 자동 정렬 방식으로 형성한 후 제1 및 제2 식각 마스크 패턴들로 하드 마스크막을 식각함으로써, 정렬 오차가 발생하는 것을 방지하면서 노광 장비의 해상도보다 미세한 하드 마스크 패턴을 형성할 수 있다. 또한, 제1 식각 마스크 패턴을 형성하기 위한 식각 공정 시 하부의 하드 마스막을 일부 식각하여 제1 식각 마스크 패턴을 형성하기 위해 사용된 반사 방지막과 포토레지스트 패턴을 제거함으로써 패턴 붕괴를 방지할 수 있다.
본 발명의 제1 실시예에 따른 반도체 소자의 미세 패턴 형성 방법은 반도체 기판 상에 실리콘을 함유하는 제1 식각 마스크막을 형성하는 단계와, 제1 식각 마 스크막을 식각하여 제1 식각 마스크 패턴들을 형성하는 단계와, 제1 식각 마스크 패턴들의 표면을 포함한 식각 대상막 상에 보조막을 형성하는 단계와, 제1 식각 마스크 패턴들의 측벽에 형성된 보조막들 사이에 실리콘을 함유하는 제2 식각 마스크 패턴들을 형성하는 단계, 및 제1 및 제2 식각 마스크 패턴들 사이의 보조막을 제거하는 단계를 포함한다.
본 발명의 제2 실시예에 따른 반도체 소자의 미세 패턴 형성 방법은 반도체 기판 상에 하드 마스크막 및 제1 식각 마스크막을 형성하는 단계와, 제1 식각 마스크막을 식각하고 하드 마스크막을 더 식각하여 제1 식각 마스크 패턴들을 형성하고 하드 마스크막에 트렌치를 형성하는 단계와, 제1 식각 마스크 패턴들의 표면을 포함한 하드 마스크막 상에 보조막을 형성하는 단계와, 제1 식각 마스크 패턴들 및 트렌치의 측벽에 형성된 보조막들 사이에 제2 식각 마스크 패턴들을 형성하는 단계와, 제1 및 제2 식각 마스크 패턴들 사이의 보조막을 제거하는 단계, 및 제1 및 제2 식각 마스크 패턴들을 이용한 식각 공정으로 하드 마스크막을 식각하여 하드 마스크 패턴을 형성하는 단계를 포함한다.
본 발명의 제3 실시예에 따른 반도체 소자의 미세 패턴 형성 방법은 셀 영역, 셀렉트 라인 영역 및 주변 회로 영역을 포함하는 반도체 기판 상에 실리콘을 함유하는 제1 식각 마스크막을 형성하는 단계와, 제1 식각 마스크막을 식각하여 제1 식각 마스크 패턴들을 형성하는 단계와, 제1 식각 마스크 패턴들의 표면을 포함한 식각 대상막 상에 보조막을 형성하는 단계와, 셀 영역의 제1 식각 마스크 패턴들의 측벽에 형성된 보조막들 사이에 실리콘을 함유하는 제2 식각 마스크 패턴들을 형성하는 단계, 및 제1 및 제2 식각 마스크 패턴들 사이의 보조막을 제거하는 단계를 포함한다.
본 발명의 제4 실시예에 따른 반도체 소자의 미세 패턴 형성 방법은 셀 영역, 셀렉트 라인 영역 및 주변 회로 영역을 포함하는 반도체 기판 상에 하드 마스크막 및 제1 식각 마스크막을 형성하는 단계와, 제1 식각 마스크막을 식각하고 하드 마스크막을 더 식각하여 제1 식각 마스크 패턴들을 형성하고 하드 마스크막에 트렌치를 형성하는 단계와, 제1 식각 마스크 패턴들의 표면을 포함한 하드 마스크막 상에 보조막을 형성하는 단계와, 셀 영역의 제1 식각 마스크 패턴들 및 트렌치의 측벽에 형성된 보조막들 사이에 제2 식각 마스크 패턴들을 형성하는 단계와, 셀렉트 라인 영역 및 주변 회로 영역의 보조막과, 셀 영역의 제1 및 제2 식각 마스크 패턴들 사이의 보조막을 제거하는 단계, 및 제1 및 제2 식각 마스크 패턴들을 이용한 식각 공정으로 하드 마스크막을 식각하여 하드 마스크 패턴을 형성하는 단계를 포함한다.
본 발명의 제5 실시예에 따른 반도체 소자의 미세 패턴 형성 방법은 반도체 기판 상에 하드 마스크막, 제1 식각 마스크막, 반사 방지막 및 포토레지스트 패턴을 형성하는 단계와, 제1 식각 마스크막을 식각하여 제1 식각 마스크 패턴을 형성하고 포토레지스트 패턴이 제거되도록 하드 마스크막을 더 식각하여 트렌치를 형성하는 단계와, 제1 식각 마스크 패턴들의 표면을 포함한 하드 마스크막 상에 보조막을 형성하는 단계와, 제1 식각 마스크 패턴들 및 트렌치의 측벽에 형성된 보조막들 사이에 제2 식각 마스크 패턴들을 형성하는 단계와, 제1 및 제2 식각 마스크 패턴 들 사이의 보조막을 제거하는 단계, 및 제1 및 제2 식각 마스크 패턴들을 이용한 식각 공정으로 하드 마스크막을 식각하여 하드 마스크 패턴을 형성하는 단계를 포함한다.
실시예들 중에서, 제1 식각 마스크 패턴들의 피치와 제2 식각 마스크 패턴들의 피치가 목표 패턴들의 피치보다 2배 크다.
실시예들 중에서, 제1 식각 마스크 패턴의 측벽에 형성되는 보조막의 두께에 의해 제1 및 제2 식각 마스크 패턴의 간격이 결정된다.
실시예들 중에서, 제1 식각 마스크 패턴을 형성하기 위해 사용되는 반사 방지막 및 포토레지스트 패턴은 하드 마스크막에 트렌치를 형성하는 식각 공정 시 함께 제거된다.
실시예들 중에서, 제1 식각 마스크 패턴들의 피치와 제2 식각 마스크 패턴들의 피치가 셀 영역에 형성될 워드라인들의 피치보다 2배 크다.
실시예들 중에서, 제1 식각 마스크 패턴의 측벽에 형성되는 보조막의 두께에 의해 셀 영역에 형성될 워드라인들의 간격이 결정된다.
실시예들 중에서, 제1 식각 마스크 패턴들을 형성하기 위한 식각 공정과 보조막을 형성하는 공정을 동일한 챔버 내에서 연속적으로 실시할 수 있다.
실시예들 중에서, 제2 식각 마스크 패턴들을 형성하는 단계는, 제1 식각 마스크 패턴들의 측벽에 형성된 보조막들 사이가 채워지도록 보조막 상에 제2 식각 마스크막을 형성하는 단계와, 주변 회로 영역의 제2 식각 마스크막과 셀렉트 라인 영역에 형성될 셀렉트 라인들 사이의 제2 식각 마스크막을 제거하는 단계, 및 셀 영역의 제2 식각 마스크막이 제1 식각 마스크 패턴들 및 트렌치의 측벽에 형성된 보조막들 사이에 잔류되도록 식각 공정을 실시하여 제2 식각 마스크 패턴을 형성하는 단계를 포함한다.
실시예들 중에서, 제1 식각 마스크 패턴은 Si 함유 Barc막으로 형성하는 것이 바람직하다. 제2 식각 마스크 패턴은 Si 함유 Barc막 또는 Si 함유 감광막으로 형성하는 것이 바람직하다. 보조막은 카본 폴리머막으로 형성하는 것이 바람직하다. 보조막은 O2 플라즈마를 사용하는 식각 공정으로 제거할 수 있다. 하드 마스크막은 카본막으로 형성할 수 있다. 보조막을 제거하는 공정과 하드 마스크막을 식각하는 공정을 동일한 챔버 내에서 연속적으로 실시할 수 있다.
상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.
첫째, 제1 식각 마스크 패턴들을 형성하기 위하여 실시되는 노광 공정 시 목표 패턴보다 2배 큰 피치를 갖는 포토레지스트 패턴을 형성하므로, 노광 장비의 해상도보다 미세한 패턴을 형성할 수 있다.
둘째, 제1 식각 마스크 패턴들 사이에 제2 식각 마스크 패턴들을 자동 정렬 방식으로 형성함으로써 정렬 오차가 발생되는 것을 방지할 수 있다.
셋째, 제1 및 제2 식각 마스크 패턴들의 간격을 제1 식각 마스크 패턴의 측벽에 형성되는 보조막의 두께로 제어할 수 있다. 따라서, 제1 및 제2 식각 마스크 패턴들의 간격을 보다 정확하게 제어할 수 있다.
넷째, 제1 식각 마스크 패턴, 보조막 및 제2 식각 마스크 패턴을 Si 함유 Barc막이나 카본 폴리머막과 같이 투명한 막으로 형성하는 경우, 후속 노광 공정 시 오버레이 버어니어와 같은 정렬 키를 노출시키기 위한 키 오픈 공정을 생략할 수 있다.
다섯째, Si 함유 Barc막의 식각 공정과 카본 폴리머막의 증착 공정을 동일한 장비 내에서 진공 상태를 유지하면 연속적인 인-시투(In-situ) 방식으로 실시할 수 있으므로, 공정 조건을 안정적으로 유지할 수 있으며 공정 시간을 줄일 수 있다.
여섯째, Si 함유 Barc막을 스핀 코팅 방식으로 형성하면 매립 특성이 향상되므로, 종횡비가 큰 미세 패턴 사이의 공간에도 보이드 없이 Si 함유 Barc막을 용이하게 형성할 수 있다.
일곱째, 제1 식각 마스크 패턴을 형성하기 위한 식각 공정 시 반사 방지막과 포토레지스트 패턴을 제거하면, 이들을 제거하기 위한 공정 단계를 줄일 수 있으며 후속 열공정에 의해 반사 방지막과 포토레지스트 패턴이 변성되어 패턴이 붕괴하는 것을 방지할 수 있다.
이하에서 설명되는 본 발명은 라인 형태의 패턴들을 노광 장비의 해상도보다 더 미세한 간격으로 형성할 수 있는 경우를 실시예로써 설명한다. 또한, 이하에서 설명되는 본 발명의 실시예는 라인 형태의 패턴들이 일렬로 형성되는 경우를 예로 써 설명하고 있으며, 플래시 메모리 소자에서 워드라인을 형성하는 공정에 적용될 수 있다. 뿐만 아니라, 드레인 셀렉트 라인 및 소오스 셀렉트 라인들을 포함하는 셀렉트 라인들과 주변 회로 영역의 게이트 패턴을 동시에 형성하는 공정에도 적용될 수 있다. 편의상 본 발명이 플래시 메모리 소자의 워드라인들을 형성하는 공정에 적용되는 경우를 예로써 설명하기로 한다. 본 발명은 주변 회로 영역의 금속 배선과 패턴 밀도가 조밀한 비트라인을 동시에 형성하는 공정에도 적용할 수 있음은 당연하다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체 소자의 미세 패턴 형성방법을 설명하기 위해 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(101) 상에 식각 대상막(etch target layer; 103)이 형성된다. 플래시 메모리 소자에서 식각 대상막(103)은 터널 절연막(또는 게이트 절연막), 플로팅 게이트용 전하 저장막, 유전체막 및 콘트롤 게이트용 도전막을 포함하는 적층 구조로 형성될 수 있다. 또한, 비트라인을 포함하는 금속 배선을 형성하는 경우, 식각 대상막(103)은 단일 도전막 또는 단일 금속막이 될 수 있으며, 장벽 금속층을 더 포함할 수도 있다. 두 가지 경우 모두에 본 발명이 적용될 수 있으나, 셀 영역에 워드라인을 형성하고 셀렉트 라인 영역에 드레인 셀렉트 라인과 소오스 셀렉트 라인을 형성하고 주변 회로 영역에 게이트 패턴을 형성하는 경우를 예로써 설명하기로 한다.
이어서, 식각 대상막(103) 상에 하드 마스크막(105), 제1 식각 마스크막(107), 반사 방지막(109) 및 포토레지스트 패턴(111)을 형성한다. 제1 식각 마스 크막(107)과 후속 공정에서 형성될 제2 식각 마스크막은 하드 마스크막(105)을 패터닝하기 위한 식각 공정 시 식각 마스크 패턴으로 사용하기 위하여 형성된다. 하드 마스크막(105)은 질화막으로 형성할 수 있으며, 아몰포스 카본막으로 형성하는 것이 바람직하다. 제1 식각 마스크막(107)은 하드 마스크막(105)과 식각 선택비가 다른 물질로 형성하며, Si 함유 Barc막으로 형성하는 것이 바람직하다. Si 함유 Barc막은 스핀 코팅 방식으로 형성할 수 있으며, 이후 큐어링을 위해 베이킹 공정을 실시하는 것이 바람직하다. 하드 마스크막(105)의 아몰포스 카본막과 제1 식각 마스크막(107)의 Si 함유 Barc(Bottom AntiReflective Coating)막은 투명한 물질이므로 포토레지스트 패턴(111)을 형성하기 위한 노광 공정 시 스크라이브 레인(scribe lane)에 형성되는 오버레이 버니어와 같은 정렬 키(미도시)를 노출시키기 위한 키 오픈 공정을 생략할 수 있다. 제1 식각 마스크막(107)이 포토레지스트의 노광 공정 시 반사 방지 기능을 수행할 수 있다면 반사 방지막(109)은 생략 가능하다.
포토레지스트 패턴(111)은 노광 장비에서 가장 미세하게 구현될 수 있는 피치(P1)를 갖도록 형성될 수 있으며, 포토레지스트 패턴(111)의 피치(P1)를 목표 패턴(즉, 워드라인들)의 피치보다 2배 넓은 피치로 설정한다. 즉, 포토레지스트 패턴(111)은 셀 영역에서 워드라인들의 피치보다 2배 넓은 피치(P1)로 형성된다. 한편, 셀렉트 라인 영역에서는 포토레지스트 패턴(111)의 간격(D)은 드레인 셀렉트 라인들 사이의 간격 또는 소오스 셀렉트 라인들 사이의 간격이 된다. 셀렉트 라인들의 간격은 워드라인들의 간격보다 넓기 때문에 노광 장비의 해상도에 구애받지 않는다. 또한, 주변 회로 영역에서도 포토레지스트 패턴(111)의 간격이 넓기 때문에 노광 공정에 문제가 발생하지 않는다. 특히, 게이트 패턴의 폭(W)이 워드라인의 폭보다 크기 때문에, 주변 회로 영역에서는 포토레지스트 패턴(111)의 피치가 게이트 패턴의 피치와 동일하다.
도 1b를 참조하면, 포토레지스트 패턴(111)을 이용한 식각 공정으로 반사 방지막(109) 및 제1 식각 마스크막(107)을 식각하여 제1 식각 마스크 패턴(107a)을 형성한다. 포토레지스트 패턴(111)과 마찬가지로, 셀 영역에서 제1 식각 마스크 패턴(107a)은 워드라인들의 피치보다 2배 넓은 피치로 형성된다.
한편, 제1 식각 마스크 패턴(107a)을 형성한 후 포토레지스트 패턴(111) 및 반사 방지막(109)을 잔류시킨 상태에서 후속 공정을 진행할 수 있으나, 후속 열공정에 의해 포토레지스트 패턴(111) 및 반사 방지막(109)이 변성되어 패턴이 붕괴될 수 있다. 따라서, 포토레지스트 패턴(111) 및 반사 방지막(109)을 제거하는 것이 바람직하다. 포토레지스트 패턴(111) 및 반사 방지막(109)을 제거하기 위하여 추가로 식각 공정을 실시할 수 있다. 또한, 제1 식각 마스크막(107)을 식각하여 제1 식각 마스크 패턴(107a)을 형성하고 하드 마스크막(105)의 노출된 부분을 보다 더 식각하면, 식각 선택비가 차이가 나더라도 포토레지스트 패턴(111) 및 반사 방지막(109)을 함께 제거할 수 있다. 후자의 경우, 제1 식각 마스크 패턴(107a)을 형성한 후 후속 공정(예를 들어, 제2 식각 마스크막 형성 공정)을 실시하기 전에 실시하는 하드 베이킹 공정을 생략할 수 있다. 또한, 제1 식각 마스크 패턴(107a)을 형성하기 위한 식각 공정과 제2 식각 마스크막 형성 공정을 동일한 챔버 내에서 진공 상태를 유지하면서 연속적으로 실시하는 인시투(In-situ) 방식으로 실시할 수 있다. 한편, 포토레지스트 패턴(111) 또는 반사 방지막(109)의 일부가 잔류되더라도 잔류되는 양이 작기 때문에, 후속 열공정에 의해 패턴 붕괴가 발생되는 것을 방지할 수 있다. 노출된 하드 마스크막(105)의 일부를 식각함에 따라 하드 마스크막(105)에는 트렌치가 형성된다.
도 1c를 참조하면, 제1 식각 마스크 패턴(107a)에 의해 발생된 단차가 유지될 수 있을 정도의 두께로 제1 식각 마스크 패턴(107a)의 표면을 포함한 하드 마스크막(105) 상에 보조막(113)을 형성한다. 보조막(113)은 카본 폴리머(Carbon Polymer)막으로 형성하는 것이 바람직하다. 셀 영역에서 제1 식각 마스크 패턴(107a)의 측벽에 형성되는 보조막(113)의 두께는 후속 공정에서 형성될 제2 식각 마스크 패턴(도 1f의 115a)과 제1 식각 마스크 패턴(113a) 사이의 간격, 즉 목표 패턴(예를 들어, 워드라인) 사이의 간격을 결정한다. 따라서, 제1 식각 마스크 패턴(107a)의 측벽에 형성되는 보조막(113)의 두께를 워드라인들의 간격에 대응하는 두께로 제어한다.
한편, 보조막(113)이 제1 식각 마스크 패턴(107a)의 측벽에만 스페이서 형태로 잔류되도록 식각 공정을 실시할 수도 있다. 이 경우, 후속 공정에서 형성될 제2 식각 마스크 패턴(도 1f의 115a)의 높이를 보다 더 높게 확보할 수 있다.
도 1d를 참조하면, 제1 식각 마스크 패턴(107a)에 의해 낮은 단차가 발생된 요(凹)부(즉, 제1 식각 마스크 패턴의 측벽에 형성된 보조막 사이)가 완전히 채워지도록 보조막(113) 상에 제2 식각 마스크막(115)을 형성한다. 제2 식각 마스크 막(115)은 제1 식각 마스크 패턴(107a)과 동일한 Si 함유 Barc막이나 Si 함유 감광막으로 형성할 수 있다. Si 함유 감광막은 스핀 코팅 방식으로 형성할 수 있으며, 이후 큐어링을 위해 베이킹 공정을 실시하는 것이 바람직하다. Si 함유 Barc막 뿐만 아니라 Si 함유 감광막을 스핀 코팅 방식으로 형성하면 셀 영역에서 종횡비가 큰 공간을 보이드 없이 Si 함유 감광막으로 채울 수 있다.
도 1e를 참조하면, 셀렉트 라인 영역에서 셀렉트 라인들 사이(드레인 셀렉트 라인들 사이 및 소오스 셀렉트 라인들 사이)와, 주변 회로 영역에 형성된 제2 식각 마스크막(115)을 제거한다. 셀 영역에 형성된 제2 식각 마스크막(115)은 그대로 잔류된다.
도 1f를 참조하면, 제2 식각 마스크막(115)이 셀 영역의 제1 식각 마스크 패턴(107a) 사이에 발생된 요(凹)부의 보조막(113) 상에만 잔류되도록 제2 식각 마스크막(115)을 식각하여 제2 식각 마스크 패턴(115a)을 형성한다. 이로써, 제2 식각 마스크 패턴(115a)은 셀 영역의 보조막(113) 상에서 제1 식각 마스크 패턴(107a)의 사이에 자동 정렬되어 형성된다.
제2 식각 마스크 패턴(115a)은 제1 식각 마스크 패턴(113a)과 마찬가지로 목표 패턴의 피치보다 2배 큰 피치(P2)를 갖는다. 또한, 제1 식각 마스크 패턴(107a)과 제2 식각 마스크 패턴(115a)의 간격은 제1 식각 마스크 패턴(107a)의 측벽에 형성된 보조막(113)의 두께에 의해 자동적으로 정해진다. 특히, 제1 식각 마스크 패턴(107a)의 양측벽에 형성된 보조막(113)의 두께가 균일하다면 제1 식각 마스크 패턴(107a) 사이의 중앙에 제2 식각 마스크 패턴(115a)이 자동 정렬된다. 제2 식각 마스크 패턴(115a)이 형성됨에 따라 제1 식각 마스크 패턴(107a)의 측벽 및 상부에 형성된 보조막(113)이 노출된다.
한편, 셀 영역에 제2 식각 마스크 패턴(115a)을 형성하기 위한 식각 공정에 의해, 셀렉트 라인 영역과 주변 회로 영역에서 노출된 보조막(113)의 일부가 함께 식각될 수 있다. 하지만, 제2 식각 마스크 패턴(115a)과 보조막(113)의 식각 선택비가 크기 때문에 보조막(113)이 완전히 제거되지 않는다.
도 1g를 참조하면, 제1 및 제2 식각 마스크 패턴들(107a 및 115a) 사이의 보조막(113)을 제거한다. 이때, 제1 식각 마스크 패턴(107a) 상부의 보조막(113)도 함께 제거된다. 셀렉트 라인 영역과 주변 회로 영역에서는 보조막(113)이 완전히 제거된다. 이로써, 셀 영역에는 워드라인들이 형성될 영역에 제1 및 제2 식각 마스크 패턴들(107a 및 115a)이 잔류되고, 셀렉트 라인 영역에는 셀렉트 라인이 형성될 영역에 제1 식각 마스크 패턴(107a)이 잔류되고, 주변 회로 영역에는 게이트 패턴이 형성될 영역에 제1 식각 마스크 패턴(107a)이 잔류된다.
보조막(113)은 O2 플라즈마를 사용하는 식각 공정으로 제거하는 것이 바람직하다. 보조막(113) 식각 시 O2가 Si 함유 감광막을 포함하는 제2 식각 마스크 패턴(115a)의 Si 성분과 반응하여 실리콘 산화물이 형성된다. 실리콘 산화물은 보조막(113) 식각 시 식각 방해 물질로 작용하여 제2 식각 마스크 패턴(115a)이 식각되는 것을 최소화할 수 있다. 마찬가지로, 보조막(113) 식각 시 O2가 Si 함유 Barc막을 포함하는 제1 식각 마스크 패턴(107a)의 Si 성분과 반응하여 실리콘 산화물이 형성된다. 실리콘 산화물은 보조막(113) 식각 시 식각 방해 물질로 작용하여 제1 식각 마스크 패턴(107a)이 식각되는 것을 최소화할 수 있다.
이어서, 제1 및 제2 식각 마스크 패턴들(107a 및 115a)을 이용한 식각 공정으로 하드 마스크막(105)의 노출된 영역을 제거하여 하드 마스크 패턴(105a)을 형성한다. 하드 마스크막(105)이 카본막으로 형성된 경우, 보조막(113)과 하드 마스크막(105)을 연속해서 인-시투(In-Situ) 방식으로 식각할 수 있다.
도 1g를 참조하면, 하드 마스크 패턴(105a)을 이용한 식각 공정으로 식각 대상막(103)을 식각한다. 이후, 제1 및 제2 식각 마스크 패턴들(107a 및 115a)과 보조막(113)을 제거한다. 식각 대상막(103)을 식각하기 전에 제1 및 제2 식각 마스크 패턴들(107a 및 115a)과 보조막(113)을 먼저 제거할 수도 있다. 이로써, 셀 영역에는 워드라인 패턴(103a)이 형성되고, 셀렉트 라인 영역에는 드레인 셀렉트 라인 및 소오스 셀렉트 라인을 포함하는 셀렉트 라인 패턴(103b)이 형성되고, 주변 회로 영역에는 게이트 패턴(103c)이 형성된다.
상기에서는 제1 및 제2 식각 마스크 패턴들(107a 및 115a)을 이용하는 식각 공정으로 하드 마스크막(105)을 패터닝하여 하드 마스크 패턴(105a)을 형성한 후, 하드 마스크 패턴(105a)을 이용하는 식각 공정으로 식각 대상막(103)을 패터닝하였다. 하지만, 하드 마스크막(105)을 사용하지 않고 제1 및 제2 식각 마스크 패턴들(107a 및 115a)을 이용한 식각 공정으로 식각 대상막(103)을 직접 패터닝할 수도 있다. 이 경우, 하드 마스크막(105)의 형성 공정과 식각 공정을 생략할 수 있다.
본 발명은 상기에서 설명한 실시예에 한정되는 것이 아니라 서로 다른 다양 한 형태로 구현될 수 있으며, 본 발명의 범위가 상기에서 설명한 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1a 내지 도 1h는 본 발명의 실시 예에 따른 반도체 소자의 미세 패턴 형성방법을 설명하기 위해 도시한 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
101 : 반도체 기판 103 : 식각 대상막
103a : 워드라인 패턴 103b : 셀렉트 라인 패턴
103c : 게이트 패턴 105 : 하드 마스크막
105a : 하드 마스크 패턴 107 : 제1 식각 마스크막
107a : 제1 식각 마스크 패턴 109 : 반사 방지막
111 : 포토레지스트 패턴 113 : 보조막
115 : 제2 식각 마스크막 115a : 제2 식각 마스크 패턴
P1 : 제1 식각 마스크 패턴의 피치 P1 : 제1 식각 마스크 패턴의 피치
P3 : 하드 마스크 패턴의 피치 D : 셀렉트 라인들 사이의 거리
W : 게이트 패턴의 폭

Claims (18)

  1. 반도체 기판 상에 실리콘을 함유하는 제1 식각 마스크막을 형성하는 단계;
    상기 제1 식각 마스크막을 식각하여 제1 식각 마스크 패턴들을 형성하는 단계;
    상기 제1 식각 마스크 패턴들의 표면을 포함한 상기 식각 대상막 상에 보조막을 형성하는 단계;
    상기 제1 식각 마스크 패턴들의 측벽에 형성된 보조막들 사이에 실리콘을 함유하는 제2 식각 마스크 패턴들을 형성하는 단계; 및
    상기 제1 및 제2 식각 마스크 패턴들 사이의 상기 보조막을 제거하는 단계를 포함하는 반도체 소자의 미세 패턴 형성 방법.
  2. 반도체 기판 상에 하드 마스크막 및 제1 식각 마스크막을 형성하는 단계;
    상기 제1 식각 마스크막을 식각하고 상기 하드 마스크막을 더 식각하여 제1 식각 마스크 패턴들을 형성하고 상기 하드 마스크막에 트렌치를 형성하는 단계;
    상기 제1 식각 마스크 패턴들의 표면을 포함한 상기 하드 마스크막 상에 보조막을 형성하는 단계;
    상기 제1 식각 마스크 패턴들 및 상기 트렌치의 측벽에 형성된 보조막들 사이에 제2 식각 마스크 패턴들을 형성하는 단계;
    상기 제1 및 제2 식각 마스크 패턴들 사이의 상기 보조막을 제거하는 단계; 및
    상기 제1 및 제2 식각 마스크 패턴들을 이용한 식각 공정으로 상기 하드 마스크막을 식각하여 하드 마스크 패턴을 형성하는 단계를 포함하는 반도체 소자의 미세 패턴 형성 방법.
  3. 셀 영역, 셀렉트 라인 영역 및 주변 회로 영역을 포함하는 반도체 기판 상에 실리콘을 함유하는 제1 식각 마스크막을 형성하는 단계;
    상기 제1 식각 마스크막을 식각하여 제1 식각 마스크 패턴들을 형성하는 단계;
    상기 제1 식각 마스크 패턴들의 표면을 포함한 상기 식각 대상막 상에 보조막을 형성하는 단계;
    상기 셀 영역의 상기 제1 식각 마스크 패턴들의 측벽에 형성된 보조막들 사이에 실리콘을 함유하는 제2 식각 마스크 패턴들을 형성하는 단계; 및
    상기 제1 및 제2 식각 마스크 패턴들 사이의 상기 보조막을 제거하는 단계를 포함하는 반도체 소자의 미세 패턴 형성 방법.
  4. 셀 영역, 셀렉트 라인 영역 및 주변 회로 영역을 포함하는 반도체 기판 상에 하드 마스크막 및 제1 식각 마스크막을 형성하는 단계;
    상기 제1 식각 마스크막을 식각하고 상기 하드 마스크막을 더 식각하여 제1 식각 마스크 패턴들을 형성하고 상기 하드 마스크막에 트렌치를 형성하는 단계;
    상기 제1 식각 마스크 패턴들의 표면을 포함한 상기 하드 마스크막 상에 보조막을 형성하는 단계;
    상기 셀 영역의 상기 제1 식각 마스크 패턴들 및 상기 트렌치의 측벽에 형성된 보조막들 사이에 제2 식각 마스크 패턴들을 형성하는 단계;
    상기 셀렉트 라인 영역 및 상기 주변 회로 영역의 상기 보조막과, 상기 셀 영역의 상기 제1 및 제2 식각 마스크 패턴들 사이의 상기 보조막을 제거하는 단계; 및
    상기 제1 및 제2 식각 마스크 패턴들을 이용한 식각 공정으로 상기 하드 마스크막을 식각하여 하드 마스크 패턴을 형성하는 단계를 포함하는 반도체 소자의 미세 패턴 형성 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 제1 식각 마스크 패턴들의 피치와 상기 제2 식각 마스크 패턴들의 피치가 목표 패턴들의 피치보다 2배 큰 반도체 소자의 미세 패턴 형성 방법.
  6. 제 1 항, 제 2 항, 제 3 항 또는 제 4 항 중 어느 한 항에 있어서,
    상기 제1 식각 마스크 패턴의 측벽에 형성되는 상기 보조막의 두께에 의해 상기 제1 및 제2 식각 마스크 패턴의 간격이 결정되는 반도체 소자의 미세 패턴 형성 방법.
  7. 제 2 항 또는 제 4 항에 있어서,
    상기 제1 식각 마스크 패턴을 형성하기 위해 사용되는 반사 방지막 및 포토레지스트 패턴은 상기 하드 마스크막에 상기 트렌치를 형성하는 식각 공정 시 함께 제거되는 반도체 소자의 미세 패턴 형성 방법.
  8. 제 3 항 또는 제 4 항에 있어서,
    상기 제1 식각 마스크 패턴들의 피치와 상기 제2 식각 마스크 패턴들의 피치가 상기 셀 영역에 형성될 워드라인들의 피치보다 2배 큰 반도체 소자의 미세 패턴 형성 방법.
  9. 제 3 항 또는 제 4 항에 있어서,
    상기 제1 식각 마스크 패턴의 측벽에 형성되는 상기 보조막의 두께에 의해 상기 셀 영역에 형성될 워드라인들의 간격이 결정되는 반도체 소자의 미세 패턴 형성 방법.
  10. 제 1 항, 제 2 항, 제 3 항 또는 제 4 항 중 어느 한 항에 있어서,
    상기 제1 식각 마스크 패턴들을 형성하기 위한 식각 공정과 상기 보조막을 형성하는 공정이 동일한 챔버 내에서 연속적으로 실시되는 반도체 소자의 미세 패턴 형성 방법.
  11. 제 3 항 또는 제 4 항에 있어서, 상기 제2 식각 마스크 패턴들을 형성하는 단계는,
    상기 제1 식각 마스크 패턴들의 측벽에 형성된 보조막들 사이가 채워지도록 상기 보조막 상에 제2 식각 마스크막을 형성하는 단계;
    상기 주변 회로 영역의 상기 제2 식각 마스크막과 상기 셀렉트 라인 영역에 형성될 셀렉트 라인들 사이의 상기 제2 식각 마스크막을 제거하는 단계; 및
    상기 셀 영역의 상기 제2 식각 마스크막이 상기 제1 식각 마스크 패턴들 및 상기 트렌치의 측벽에 형성된 상기 보조막들 사이에 잔류되도록 식각 공정을 실시하여 상기 제2 식각 마스크 패턴을 형성하는 단계를 포함하는 반도체 소자의 미세 패턴 형성 방법.
  12. 제 1 항, 제 2 항, 제 3 항 또는 제 4 항 중 어느 한 항에 있어서,
    상기 제1 식각 마스크 패턴은 Si 함유 Barc막으로 형성되는 반도체 소자의 미세 패턴 형성 방법.
  13. 제 1 항, 제 2 항, 제 3 항 또는 제 4 항 중 어느 한 항에 있어서,
    상기 제2 식각 마스크 패턴은 Si 함유 Barc막 또는 Si 함유 감광막으로 형성되는 반도체 소자의 미세 패턴 형성 방법.
  14. 제 1 항, 제 2 항, 제 3 항 또는 제 4 항 중 어느 한 항에 있어서,
    상기 보조막은 카본 폴리머막으로 형성되는 반도체 소자의 미세 패턴 형성 방법.
  15. 제 1 항, 제 2 항, 제 3 항 또는 제 4 항 중 어느 한 항에 있어서,
    상기 보조막은 O2 플라즈마를 사용하는 식각 공정으로 제거되는 반도체 소자의 미세 패턴 형성 방법.
  16. 제 2 항 또는 제 4 항에 있어서,
    상기 하드 마스크막이 카본막으로 형성되는 반도체 소자의 미세 패턴 형성 방법.
  17. 제 2 항 또는 제 4 항에 있어서,
    상기 보조막을 제거하는 공정과 상기 하드 마스크막을 식각하는 공정이 동일한 챔버 내에서 연속적으로 실시되는 반도체 소자의 미세 패턴 형성 방법.
  18. 반도체 기판 상에 하드 마스크막, 제1 식각 마스크막, 반사 방지막 및 포토레지스트 패턴을 형성하는 단계;
    상기 제1 식각 마스크막을 식각하여 제1 식각 마스크 패턴을 형성하고 상기 포토레지스트 패턴이 제거되도록 상기 하드 마스크막을 더 식각하여 트렌치를 형성하는 단계;
    상기 제1 식각 마스크 패턴들의 표면을 포함한 상기 하드 마스크막 상에 보조막을 형성하는 단계;
    상기 제1 식각 마스크 패턴들 및 상기 트렌치의 측벽에 형성된 보조막들 사 이에 제2 식각 마스크 패턴들을 형성하는 단계;
    상기 제1 및 제2 식각 마스크 패턴들 사이의 상기 보조막을 제거하는 단계; 및
    상기 제1 및 제2 식각 마스크 패턴들을 이용한 식각 공정으로 상기 하드 마스크막을 식각하여 하드 마스크 패턴을 형성하는 단계를 포함하는 반도체 소자의 미세 패턴 형성 방법.
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