TW202127587A

TW202127587A - 記憶體裝置

Info

Publication number: TW202127587A
Application number: TW109103463A
Authority: TW
Inventors: 賴二琨; 龍翔瀾
Original assignee: 旺宏電子股份有限公司
Priority date: 2020-01-14
Filing date: 2020-02-05
Publication date: 2021-07-16
Also published as: US20210217767A1; TWI722790B; CN113192965A; US11315945B2

Abstract

記憶體裝置包括堆疊結構、記憶元件、通道元件與半導體層。堆疊結構包括源極層、絕緣層、與閘電極層。絕緣層在源極層上。閘電極層在絕緣層上。記憶元件在閘電極層的電極側壁表面上。記憶胞定義在通道元件與閘電極層之間的記憶元件中。半導體層電性連接在源極層與通道元件之間。半導體層與源極層之間具有一界面。界面是橫向偏移在絕緣層的一絕緣側壁表面的內側。

Description

記憶體裝置

本發明是有關於一種記憶體裝置。

隨著積體電路中元件的關鍵尺寸逐漸縮小至製程技術所能感知的極限，設計者已經開始尋找可達到更大記憶體密度的技術，藉以達到較低的位元成本(costs per bit)。

本發明係有關於一種記憶體裝置。

根據本發明之一方面，提出一種記憶體裝置包括堆疊結構、記憶元件、通道元件與半導體層。堆疊結構包括源極層、絕緣層、與閘電極層。絕緣層在源極層上。閘電極層在絕緣層上。記憶元件在閘電極層的電極側壁表面上。記憶胞定義在通道元件與閘電極層之間的記憶元件中。半導體層電性連接在源極層與通道元件之間。半導體層與源極層之間具有一界面。界面是橫向偏移在絕緣層的一絕緣側壁表面的內側。

根據本發明之另一方面，提出一種記憶體裝置包括堆疊結構、記憶元件、通道元件與半導體層。堆疊結構包括一源極層與數個閘電極層。閘電極層在源極層的相同側上。記憶元件在閘電極層的電極側壁表面上。記憶胞定義在通道元件與閘電極層之間的記憶元件中。半導體層電性連接在通道元件與源極層之間。半導體層並包括第一半導體部分與第二半導體部分。第二半導體部分電性連接在第一半導體部分與通道元件之間。第一半導體部分的一半導體側壁表面是橫向偏移在第二半導體部分的一半導體側壁表面的外側。

根據本發明之又另一方面，提出一種記憶體裝置包括堆疊結構、記憶元件、通道元件與半導體層。堆疊結構包括源極層與閘電極層。閘電極層在源極層的相同側上。記憶元件在閘電極層的電極側壁表面上。記憶胞定義在通道元件與閘電極層之間的記憶元件中。半導體層包括第一半導體部分與第二半導體部分。第二半導體部分電性連接在第一半導體部分與通道元件之間。第一半導體部分的橫向尺寸是大於第二半導體部分的橫向尺寸。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式詳細說明如下：

以下係以一些實施例做說明。須注意的是，本揭露並非顯示出所有可能的實施例，未於本揭露提出的其他實施態樣也可能可以應用。再者，圖式上的尺寸比例並非按照實際產品等比例繪製。因此，說明書和圖示內容僅作敘述實施例之用，而非作為限縮本揭露保護範圍之用。另外，實施例中之敘述，例如細部結構、製程步驟和材料應用等等，僅為舉例說明之用，並非對本揭露欲保護之範圍做限縮。實施例之步驟和結構各自細節可在不脫離本揭露之精神和範圍內根據實際應用製程之需要而加以變化與修飾。以下是以相同/類似的符號表示相同/類似的元件做說明。

請參照第1圖，其繪示一實施例之記憶體裝置的剖面示意圖。記憶體裝置可包括半導體基底102、堆疊結構204、記憶元件306、通道元件408與半導體層510。

堆疊結構204可包括絕緣層612、源極層714、絕緣層816、閘電極層SSL、閘電極層GSL、閘電極層WL、與絕緣膜918。絕緣層612可在半導體基底102上。源極層714可在絕緣層612上。絕緣層816可在源極層714上。閘電極層(包括閘電極層SSL、閘電極層GSL、閘電極層WL )與絕緣膜918可交錯堆疊在絕緣層816上。源極層714與閘電極層(包括閘電極層SSL、閘電極層GSL、閘電極層WL )可藉由絕緣層816與絕緣膜918彼此電性隔離。

半導體層510電性連接在源極層714與通道元件408之間。半導體層510可包括第一半導體部分510A、第二半導體部分510B與第三半導體部分510C。第一半導體部分510A可電性連接在第二半導體部分510B與第三半導體部分510C之間。第二半導體部分510B可電性連接在第一半導體部分510A與通道元件408之間。第三半導體部分510C可鄰接在半導體基底102的上半導體表面102S上，並鄰接絕緣層612的絕緣側壁表面612S。

源極層714與半導體層510的第一半導體部分510A之間可具有一界面CI。界面CI包括源極層714的電極側壁表面714S與第一半導體部分510A的半導體側壁表面510AS之間相鄰接的部分。界面CI可為縱向結晶界面。界面CI是橫向偏移在絕緣層816的絕緣側壁表面816S的內側。界面CI是橫向偏移在絕緣層612的絕緣側壁表面612S的內側。此揭露中，所謂的橫向可為平行於如圖所示之第一方向D1的方向。第一方向D1可例如為X方向。半導體層510的第一半導體部分510A可鄰接在絕緣層816的下絕緣表面816B與絕緣層612的上絕緣表面612U之間。半導體層510的第一半導體部分510A與第三半導體部分510C可鄰接在源極層714與半導體基底102之間。

舉例來說，第一半導體部分510A的半導體側壁表面510AS、第二半導體部分510B的半導體側壁表面510BS與第三半導體部分510C的半導體側壁表面510CS是在半導體層510的相同側。第一半導體部分510A的半導體側壁表面510AS可橫向偏移在第二半導體部分510B的半導體側壁表面510BS的外側。第一半導體部分510A的半導體側壁表面510AS可橫向偏移在第三半導體部分510C的半導體側壁表面510CS的外側。第二半導體部分510B的半導體側壁表面510BS可實質上對齊第三半導體部分510C的半導體側壁表面510CS。

如圖所示，第一半導體部分510A的橫向尺寸可大於第二半導體部分510B的橫向尺寸。第一半導體部分510A的橫向尺寸可大於第三半導體部分510C的橫向尺寸。一實施例中，第二半導體部分510B的橫向尺寸可相同於第三半導體部分510C的橫向尺寸。

源極層714的導電性質可不同於第一半導體部分510A、第二半導體部分510B與第三半導體部分510C的導電性質。半導體基底102的導電型可相反於源極層714的導電型。一實施例中，半導體基底102具有P導電型材料。源極層714具有N導電型材料。半導體層510具有未摻雜或P型雜質摻雜的材料。

記憶元件306可包括相鄰接的橫向延伸記憶部分306L及縱向延伸記憶部分306V。橫向延伸記憶部分306L在第三半導體部分510C的上半導體表面510CU上。縱向延伸記憶部分306V可在閘電極層(包括閘電極層SSL、閘電極層GSL、閘電極層WL )的電極側壁表面ES、絕緣膜918的絕緣側壁表面918S與絕緣層816的絕緣側壁表面816S上。此揭露中，所謂的縱向可為平行於如圖所示之第二方向D2的方向。第二方向D2可為Z方向。

此實施例中，通道元件408包括通道層420，通道層420可延伸在第三半導體部分510C的上半導體表面510CU、橫向延伸記憶部分306L的記憶側壁表面與上記憶表面、與縱向延伸記憶部分306V的記憶側壁表面上。

介電膜922可在通道層420上。墊元件924可在介電膜922上，並電性連接通道元件408。實施例中，墊元件924可電性連接上方的位元線接觸(未顯示)，並電性連接位元線。介電層926可在堆疊結構204上。導電源極元件928可延伸穿過閘電極層SSL、閘電極層GSL、閘電極層WL、絕緣膜918與絕緣層816。導電源極元件928電性連接源極層714。導電源極元件928可藉由介電元件930電性隔離閘電極層SSL、閘電極層GSL、閘電極層WL。源極層714與半導體層510的第一半導體部分510A與第二半導體部分510B電性連接在導電源極元件928與通道元件408之間。

記憶體裝置包括3D垂直通道NAND串列。位在最上層的閘電極層SSL可用做串列選擇線，位在最下層的閘電極層GSL可用做接地選擇線，兩者之間的其它中間層的閘電極層WL可用做字元線。記憶胞可定義在通道元件408與閘電極層WL之間的記憶元件306中。NAND串列包括電性串連的該些記憶胞。一實施例中，記憶體裝置的操作方法包括藉由提供電壓至閘電極層GSL，以控制半導體層510中反轉通道的形成，如此，源極層714與半導體層510之間無PN接面，且來自位元線的電流路徑可依序流經墊元件924、通道元件408、半導體層510、源極層714而至導電源極元件928傳出。提供在縱方向上、由下至上的電流路徑的源極層714(例如重摻雜N型材料)與導電源極元件928(例如金屬材料)可具有低的電阻性質，因此可降低電流路徑的整體電阻，可提高記憶體裝置的操作效率。電流並不會流至導電型(例如P導電型)相反的半導體基底102中。由於源極線與半導體基底102之間無PN接面，故沒有接面電容。此可降低電阻電容延遲(RC delay)與較高速度的操作。

請參照第2圖，其繪示另一實施例之記憶體裝置的剖面示意圖。第2圖之記憶體裝置與第1圖之記憶體裝置的差異說明如下。此實施例中，通道元件408包括通道層432與通道層434。通道層432可位在橫向延伸記憶部分306L的上記憶表面與縱向延伸記憶部分306V的記憶側壁表面上。通道層434可延伸在第三半導體部分510C的上半導體表面510CU、橫向延伸記憶部分306L的記憶側壁表面與通道層432的通道側壁表面上。介電膜922可在通道層434上。

一實施例中，如第1圖所示的記憶體裝置可利用參照第3A圖至第3O圖所示的步驟流程製造。

請參照第3A圖，提供半導體基底102。半導體基底102可包括例如矽基底，或其它合適的半導體材料。半導體基底102可包括第一導電型材料，例如以第一導電型雜質摻雜的材料，例如P型井區。可在半導體基底102上形成堆疊結構1042。一實施例中，可在半導體基底102上形成絕緣層612。可在絕緣層612上形成源極層714。源極層714可包括第二導電型材料，例如以第二導電型雜質摻雜的材料。一實施例中，源極層714包括N型材料，例如重摻雜的N型材料。可在源極層714上形成絕緣層816。可在絕緣層816上交錯堆疊絕緣膜918與材料層1036。絕緣層612、絕緣層816與絕緣膜918的材質可不同於材料層1036的材質。一實施例中，絕緣層612、絕緣層816與絕緣膜918的材質可包括氧化物例如氧化矽。材料層1036的材質可包括氮化物例如氮化矽。但本揭露不限於此。

請參照第3B圖，可利用黃光微影蝕刻製程進行圖案化步驟，以形成開孔1038穿過絕緣膜918、材料層1036、絕緣層816、源極層714與絕緣層612，並露出半導體基底102。半導體基底102可用作蝕刻停止層。一實施例中，開孔1038露出的層膜的側壁表面可彼此對齊。

請參照第3C圖，可在開孔1038的底部形成材料層1040。材料層1040可利用沉積方式形成。一實施例中，可利用選擇性磊晶方法，從露出開孔1038的源極層714的電極側壁表面714S與半導體基底102的上半導體表面102S成長出鄰接在源極層714與半導體基底102之間的材料層1040。實施例中，材料層1040並不限於如圖所示的輪廓，而可包含從電極側壁表面714S與上半導體表面102S磊晶成長的任何可能輪廓。舉例來說，材料層1040的上表面可能為平整的表面或非平整的表面。一實施例中，材料層1040可為半導體層，材料包括例如SiGe_x ，但本揭露不限於此。一實施例中，可進行熱退火步驟以例如消除材料中的空隙(void)。

請參照第3D圖，可利用沉積方法形成記憶元件306在開孔1038中與堆疊結構1042的上表面上。記憶元件306可包括任意的電荷捕捉結構，例如一氧化物-氮化物-氧化物(ONO)結構、ONONO結構、ONONONO結構、或一氧化物-氮化物-氧化物-氮化物-氧化物(BE-SONOS)結構等。舉例來說，電荷捕捉層可使用氮化物例如氮化矽，或是其他類似的高介電常數物質包括金屬氧化物，例如三氧化二鋁(Al₂ O₃ )、氧化鋯(HfO₂ )等。

請參照第3E圖，可形成材料層1044在記憶元件306上。一實施例中，材料層1044可包括未摻雜的多晶矽材料。但本揭露不限於此，材料層1044亦可使用其它合適的材質。

請參照第3F圖，可利用非等向蝕刻方式，移除材料層1044在開孔1038中的底部分與在堆疊結構1042之上表面上的部分，留下材料層1044位在開孔1038之側壁上的部分。然後，可利用合適的蝕刻方式，移除記憶元件306未被材料層1044遮蓋的部分，藉此露出材料層1040。

請參照第3G圖，可利用合適的蝕刻方式移除第3F圖所示之材料層1044。一實施例中，此蝕刻步驟可使用濕式蝕刻方法，可使用例如NH₄ OH等蝕刻溶液進行。一實施例中，蝕刻步驟可包括標準清潔1(standard cleaning 1，SC1)製程，其可例如使用包含水、NH₃ 、H₂ O₂ 的清潔溶液。但本揭露不限於此。

請參照第3H圖，可利用合適的蝕刻方式移除第3G圖所示之材料層1040。一實施例中，選用的蝕刻方式可對材料層1040具有蝕刻選擇性，而實質上不蝕刻其它元件，例如源極層714、半導體基底102等。

請參照第3I圖，可對源極層714進行回蝕刻步驟以形成與開孔1038連通的凹口1046，並使源極層714的電極側壁表面，從如第3H圖所示實質上可對準絕緣層816之絕緣側壁表面816S與絕緣層612之絕緣側壁表面612S的位置，向源極層714的內部橫向轉移成為電極側壁表面714S。電極側壁表面714S偏移在絕緣層816的絕緣側壁表面816S的內側，並偏移在絕緣層612的絕緣側壁表面612S的內側。一實施例中，源極層714被蝕刻掉的部分的橫向尺寸(或電極側壁表面714S的橫向偏移尺寸，或凹口1046的橫向尺寸)可例如為5nm至50nm，例如為20nm，但本揭露並不限於此。選用的回蝕刻方式可對源極層714具有蝕刻選擇性，而實質上不蝕刻其它元件，例如絕緣層816與絕緣層612等。一實施例中，回蝕刻可使用濕式蝕刻方法，可使用例如NH₄ OH等蝕刻溶液進行。一實施例中，回蝕刻步驟可包括標準清潔1(standard cleaning 1，SC1)製程，其可例如使用包含水、NH₃ 、H₂ O₂ 的清潔溶液。

請參照第3J圖，可在開孔1038的底部與凹口1046中形成半導體層510。半導體層510可包括矽，例如多晶矽或單晶矽等。半導體層510可利用沉積方式形成。一實施例中，可利用選擇性磊晶方法，從露出凹口1046的源極層714的電極側壁表面714S與半導體基底102的上半導體表面102S成長出鄰接在源極層714、半導體基底102與記憶元件306之間的半導體層510，且半導體層510與源極層714可具有界面CI，半導體層510與半導體基底102之間亦可具有界面例如結晶界面。實施例中，半導體層510並不限於如圖所示的輪廓，而可包含從電極側壁表面714S與上半導體表面102S磊晶成長的任何可能輪廓。舉例來說，半導體層510的上表面可能為平整的表面或非平整的表面。

一實施例中，相鄰接的半導體層510與源極層714是以不同的摻雜狀態形成。舉例來說，半導體層510的形成材料包括未摻雜的半導體材料，或者以P型雜質摻雜的半導體材料，且鄰接半導體層510的源極層714的形成材料包括N型雜質摻雜的半導體材料，例如重摻雜的N型半導體材料。此實施例中，半導體層510是在記憶元件306之後形成，因此不會經歷形成記憶元件306使用的高溫製程，能限制源極層714的N型摻雜雜質擴散至半導體層510中。此外，半導體層510的第一半導體部分510A形成在凹口1046內的部分(亦即，延伸在絕緣層612之上絕緣表面612U與絕緣層816之下絕緣表面816B之間的部分，或者，延伸超過絕緣層816的絕緣側壁表面816S與絕緣層612的絕緣側壁表面612S的部分)亦可提供來自源極層714的N型雜質的可接受擴散範圍，藉此避免N型雜質的過度擴散(例如擴散至超過絕緣層816的絕緣側壁表面816S/絕緣層612的絕緣側壁表面612S)造成記憶體裝置操作效能降低的問題。

請參照第3K圖，可形成通道層420在記憶元件306、半導體層510與堆疊結構1042的上表面上。一實施例中，通道層420包括未摻雜的多晶矽材料。但本揭露不限於此，通道層420亦可使用其它合適的材質。

請參照第3L圖，可形成介電膜922在開孔1038中。介電膜922可利用適合的沉積方式形成。介電膜922例如可為非共形的材料膜，並具有空氣間隙(air gap)923於其中。一實施例中，介電膜922可包括氧化物例如氧化矽，但不限於此，亦可使用其它合適的介電材料。可利用化學機械研磨方法移除在堆疊結構1042之上表面上的介電膜922。化學機械研磨製程可停止在通道層420上。然後，可對介電膜922與通道層420進行回蝕刻步驟以形成凹口。可形成墊元件924在凹口中。一實施例中，墊元件924可包括導電材料或半導體材料，例如N型半導體材料，例如重摻雜的N型半導體材料。墊元件924可利用沉積方式形成，並可利用化學機械研磨方法移除沉積在堆疊結構1042之上表面上的沉積材料。化學機械研磨步驟可停止在堆疊結構1042中最頂的絕緣膜918(用作硬遮罩)上。一實施例中，墊元件924將可提供上方之元線接觸(bit line contact)的著陸區，並電性連接至位元線。

請參照第3M圖，可形成介電層926。介電層926可用作蓋層，用以保護墊元件924。一實施例中，介電層926可包括絕緣材料，包括氧化物例如氧化矽，或使用其它合適的材質。可利用黃光微影蝕刻製程，形成凹槽1048穿過介電層926、絕緣膜918、材料層1036與絕緣層816，並露出源極層714。一實施例中，蝕刻步驟可利用源極層714作為蝕刻停止層。然後，可對露出凹槽1048的源極層714進行氧化步驟以形成氧化層1050在源極層714的上電極表面上。

請參照第3N圖，可進行蝕刻步驟移除如第3M圖所示之凹槽1048露出的材料層1036以形成狹縫1052。狹縫1052可露出絕緣膜918的上絕緣表面/下絕緣表面、絕緣層816的上絕緣表面及記憶元件306的記憶側壁表面。一實施例中，可利用濕式蝕刻法，將如第3M圖所示的結構浸泡在對材料層1036具有蝕刻選擇性的蝕刻溶液(例如包含磷酸(H₃PO₄)等)中，藉此移除材料層1036(例如氮化矽)。

請參照第3O圖，可形成閘電極層SSL、閘電極層GSL與閘電極層WL填充狹縫1052。一實施例中，在閘電極層SSL、閘電極層GSL與閘電極層WL形成之前，可形成介電薄膜(未顯示)在狹縫1052露出的元件表面上，然後形成閘電極層SSL、閘電極層GSL與閘電極層WL在介電薄膜上並填滿狹縫1052。介電薄膜可例如包括高介電係數(high-k)材料，或其它適當的介電材料。一實施例中，可利用合適的蝕刻方式移除形成在凹槽1048中的閘電極材料/介電材料，及氧化層1050。

可往回參照第1圖，可形成介電元件930在凹槽1048露出的元件側壁表面上。一實施例中，介電元件930的形成方法可包括利用沉積製程形成介電薄膜在凹槽1048中與介電層926的上表面上，然後，可利用非等向蝕刻製程移除介電薄膜位在凹槽1048之底部與介電層926之上表面上的部分，蝕刻製程留下的介電薄膜形成介電元件930。一實施例中，介電元件930可包括氧化物例如氧化矽，但本揭露不限於此。然後，可形成導電源極元件928填充凹槽1048並電性連接源極層714。一實施例中，導電源極元件928的形成方法可包括利用合適的沉積方式形成導電材料在凹槽1048中與介電層926的上表面上，然後，可利用化學機械研磨方法移除在介電層926的上表面上的導電材料。導電材料可包括合金或金屬，例如氮化鈦(TiN)或鎢(W)等。

另一實施例中，如第2圖所示的記憶體裝置可利用如第4A圖至第4E圖所示的步驟流程製造。舉例來說，可在進行參照第3A圖至第3B圖所述的製造流程之後，進行如第4A圖所示的步驟。

請參照第4A圖，可對源極層714進行回蝕刻步驟以形成與開孔1038連通的凹口1046，並使源極層714的電極側壁表面，從實質上可對準絕緣層816之絕緣側壁表面816S與絕緣層612之絕緣側壁表面612S的位置，向源極層714的內部橫向轉移成為電極側壁表面714S。

請參照第4B圖，可在開孔1038的底部與凹口1046中形成半導體層510。半導體層510可包括矽，例如多晶矽、單晶矽等。半導體層510可利用沉積方式形成。一實施例中，可利用選擇性磊晶方法，從露出凹口1046的源極層714的電極側壁表面714S與半導體基底102的上半導體表面102S成長出鄰接在源極層714與半導體基底102之間的半導體層510。實施例中，半導體層510並不限於如圖所示的輪廓，而可包含從電極側壁表面714S與上半導體表面102S磊晶成長的任何可能輪廓。舉例來說，半導體層510的上表面可能為平整的表面或非平整的表面。一實施例中，可進行熱退火步驟以例如消除材料中的空隙(void)。

請參照第4C圖，可形成記憶元件306在開孔1038中及堆疊結構1042的上表面上。然後，可形成通道層432在記憶元件306上。通道層432可例如包括利用沉積製程形成的未摻雜的多晶矽，但本揭露不限於此。

請參照第4D圖，可利用非等向蝕刻方式，移除通道層432在開孔1038中的底部分與在堆疊結構1042之上表面上的部分，留下通道層432位在開孔1038之側壁上的部分。然後，可利用合適的蝕刻方式，移除記憶元件306未被通道層432遮蓋的部分，藉此露出半導體層510。

請參照第4E圖，可形成通道層434在開孔1038中與堆疊結構1042的上表面上。通道層434可例如包括利用沉積製程形成的未摻雜的多晶矽，但本揭露不限於此。

然後，可進行類似參照如第3L圖至第3O圖與第1圖所述製造概念形成介電膜922、墊元件924、介電層926、閘電極層SSL、閘電極層GSL、閘電極層WL、介電元件930、導電源極元件928，從而形成如第2圖所示的記憶體裝置。

本揭露之記憶體裝置並不限如上所述的製造方法，並可適當調變。一實施例中，舉例來說，可在參照第3D圖所述形成記憶元件306之後，利用非等向蝕刻方式移除記憶元件306在開孔1038底部的部分與堆疊結構1042之上表面上的部分，並可省略參照第3E圖與第3F圖說明的材料層1044的形成/移除步驟，然後進行參照第3G圖及之後相關的製造步驟，亦可形成類似如第1圖所示的記憶體裝置。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

102:半導體基底 102S:上半導體表面 204:堆疊結構 306:記憶元件 306L:橫向延伸記憶部分 306V:縱向延伸記憶部分 408:通道元件 420,432,434:通道層 510:半導體層 510A:第一半導體部分 510AS:半導體側壁表面 510B:第二半導體部分 510BS:半導體側壁表面 510C:第三半導體部分 510CU:上半導體表面 510CS:半導體側壁表面 612:絕緣層 612U:上絕緣表面 612S:絕緣側壁表面 714:源極層 714S:電極側壁表面 816:絕緣層 816B:下絕緣表面 816S:絕緣側壁表面 918:絕緣膜 918S:絕緣側壁表面 922:介電膜 923:空氣間隙 924:墊元件 926:介電層 928:導電源極元件 930:介電元件 1036:材料層 1038:開孔 1040:材料層 1042:堆疊結構 1044:材料層 1046:凹口 1048:凹槽 1050:氧化層 1052:狹縫 CI:界面 D1:第一方向 D2:第二方向 ES:電極側壁表面 GSL,SSL,WL:閘電極層

第1圖繪示一實施例之記憶體裝置的剖面示意圖。第2圖繪示另一實施例之記憶體裝置的剖面示意圖。第3A圖至第3O圖繪示一實施例之記憶體裝置的製造方法。第4A圖至第4E圖繪示另一實施例之記憶體裝置的製造方法。

102:半導體基底

102S:上半導體表面

204:堆疊結構

306:記憶元件

306L:橫向延伸記憶部分

306V:縱向延伸記憶部分

408:通道元件

420:通道層

510:半導體層

510A:第一半導體部分

510AS:半導體側壁表面

510B:第二半導體部分

510BS:半導體側壁表面

510C:第三半導體部分

510CU:上半導體表面

510CS:半導體側壁表面

612:絕緣層

612U:上絕緣表面

612S:絕緣側壁表面

714:源極層

714S:電極側壁表面

816:絕緣層

816B:下絕緣表面

816S:絕緣側壁表面

918:絕緣膜

918S:絕緣側壁表面

922:介電膜

924:墊元件

926:介電層

928:導電源極元件

930:介電元件

1048:凹槽

CI:界面

D1:第一方向

D2:第二方向

ES:電極側壁表面

GSL,SSL,WL:閘電極層

Claims

一種記憶體裝置，包括：一堆疊結構，包括：一源極層；一第一絕緣層，在該源極層上；及數個閘電極層，在該第一絕緣層上；一記憶元件，在該些閘電極層的電極側壁表面上；一通道元件，其中數個記憶胞定義在該通道元件與該些閘電極層之間的該記憶元件中；及一半導體層，電性連接在該源極層與該通道元件之間，該半導體層與該源極層之間具有一界面，該界面是橫向偏移在該第一絕緣層的一絕緣側壁表面的內側。
如請求項1所述之記憶體裝置，其中該半導體層鄰接該第一絕緣層的一下絕緣表面。
如請求項1所述之記憶體裝置，其中該堆疊結構更包括一第二絕緣層，其中該源極層在該第一絕緣層與該第二絕緣層之間，該界面是橫向偏移在該第二絕緣層的一絕緣側壁表面的內側。
一種記憶體裝置，包括：一堆疊結構，包括一源極層與數個閘電極層，該些閘電極層在該源極層的相同側上；一記憶元件，在該些閘電極層的電極側壁表面上；一通道元件，其中數個記憶胞定義在該通道元件與該些閘電極層之間的該記憶元件中；及一半導體層，電性連接在該通道元件與該源極層之間，並包括一第一半導體部分與一第二半導體部分，該第二半導體部分電性連接在該第一半導體部分與該通道元件之間，該第一半導體部分的一半導體側壁表面是橫向偏移在該第二半導體部分的一半導體側壁表面的外側。
如請求項4所述之記憶體裝置，其中該半導體層更包括一第三半導體部分，其中該第一半導體部分電性連接在該二半導體部分與該第三半導體部分之間，該第一半導體部分的該半導體側壁表面是橫向偏移在該第三半導體部分的一半導體側壁表面的外側。
一種記憶體裝置，包括：一堆疊結構，包括一源極層與數個閘電極層，該些閘電極層在該源極層的相同側上；一記憶元件，在該些閘電極層的電極側壁表面上；一通道元件，其中數個記憶胞定義在該通道元件與該些閘電極層之間的該記憶元件中；及一半導體層，包括一第一半導體部分與一第二半導體部分，該第二半導體部分電性連接在該第一半導體部分與該通道元件之間，其中該第一半導體部分的一橫向尺寸是大於該第二半導體部分的一橫向尺寸。
如請求項6所述之記憶體裝置，其中該半導體層更包括一第三半導體部分，其中該第一半導體部分電性連接在該二半導體部分與該第三半導體部分之間，該第一半導體部分的該橫向尺寸是大於該第三半導體部分的一橫向尺寸。
請求項4或請求項6所述之記憶體裝置，更包括一半導體基底，其中該半導體層鄰接在該半導體基底的一上半導體表面上，其中該半導體基底的導電型是相反於該源極層的導電型。
請求項4或請求項6所述之記憶體裝置，更包括一導電源極元件，延伸在該堆疊結構中，其中該半導體層與該源極層電性連接在該導電源極元件與該通道元件之間。
如請求項4或請求項6所述之記憶體裝置，其中該源極層的導電性質是不同於該第一半導體部分與該第二半導體部分的導電性質。