TW202412302A - 半導體結構及其製造方法 - Google Patents

Abstract

在本案的實施例中，提供一種裝置包括：介電壁；鄰接介電壁的奈米結構；毗鄰奈米結構的下子集的下源極∕汲極區；毗鄰奈米結構的上子集的上源極∕汲極區，上源極∕汲極區與下源極∕汲極區具有相反的摻雜類型，以及接觸上源極∕汲極區以及下源極∕汲極區的共用源極∕汲極接觸件，共用源極∕汲極接觸件延伸進介電壁中。

Description

半導體結構及其製造方法

本發明實施例是關於半導體技術，特別是關於半導體結構及其製造方法。

半導體裝置用於各種電子應用，例如個人電腦、手機、數位相機及其它電子設備。 半導體裝置通常通過在半導體基板上依序沉積絕緣或介電層、導電層及半導體材料層，並使用微影對各種材料層進行圖案化以在其上形成電路元件及部件來製造。

半導體工業通過不斷縮小最小部件尺寸來持續提高各種電子元件（例如電晶體、二極體、電阻器、電容器等）的積集密度，從而允許將更多元件整合到特定區中。 然而，隨著最小部件尺寸的縮小，出現了應處理的其它問題。

本揭露提供一種半導體結構，包括：介電壁；奈米結構，奈米結構鄰接(abutting)介電壁；下(lower)源極∕汲極區，下源極∕汲極區毗鄰(adjoining)奈米結構的下子集(lower subset)；上(upper)源極∕汲極區，上源極∕汲極區毗鄰奈米結構的上子集(upper subset)，上源極∕汲極區與下源極∕汲極區具有相反的摻雜類型；以及共用源極∕汲極接觸件，共用源極∕汲極接觸件接觸上源極∕汲極區以及下源極∕汲極區，共用源極∕汲極接觸件延伸進介電壁中。

本揭露提供一種半導體結構，包括：介電壁；第一奈米結構，第一奈米結構接觸介電壁的側壁；第二奈米結構，第二奈米結構位於第一奈米結構上方並接觸介電壁的側壁，第二奈米結構與第一奈米結構具有相反的摻雜類型；以及閘極結構，閘極結構沿著第二奈米結構的頂表面及側壁延伸、沿著第一奈米結構的頂表面及側壁延伸、並且沿著介電壁的頂表面及側壁延伸。

本揭露提供一種半導體結構的製造方法，包括：形成鄰接奈米結構的介電壁；在奈米結構中蝕刻出源極∕汲極凹槽；在源極∕汲極凹槽中成長下源極∕汲極區；在源極∕汲極凹槽的垓下源極∕汲極區上方成長上源極∕汲極區；在上源極∕汲極區上沉積層間介電質(inter-layer dielectric)；圖案化出延伸穿過層間介電質並延伸進介電壁的接觸開口，接觸開口暴露了上源極∕汲極區以及下源極∕汲極區；以及在接觸開口中形成源極∕汲極接觸件。

以下揭露提供了許多的實施例或示例，用於實施所提供的標的物之不同元件。各元件和其配置的具體示例描述如下，以簡化本發明實施例之說明。當然，上述僅僅是示例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種示例中重複參考數值以及∕或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及∕或配置之間的關係。

再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其它方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。

根據各種實施例，互補式場效電晶體(complementary-FET)包括相鄰奈米結構之間的介電壁。互補式場效電晶體的閘極結構形成在介電壁上方，並且互補式場效電晶體的源極∕汲極接觸件部分地形成在介電壁中。因為閘極結構在介電壁之上，源極∕汲極接觸件的大部分沿著介電壁延伸而不是沿著閘極結構延伸。因此可以減少源極∕汲極接觸件及閘極結構之間的寄生電容。

第1圖根據一些實施例例示了奈米結構場效電晶體(nanostructure-FET)（例如，奈米線(nanowire)場效電晶體、奈米片(nanosheet)場效電晶體、多橋通道場效電晶體(Multi-Bridge-Channel FET, MBCFET)、奈米帶(nanoribbon)場效電晶體、全繞式閘極(gate-all-around, GAA)場效電晶體）等示例。第1圖是三維視圖，其中為清楚起見省略了奈米結構場效電晶體的某些部件。

如隨後更詳細地描述的，互補式FET將由多個垂直堆疊的奈米結構FET形成。互補式FET包括第一種裝置類型（例如，N型∕P型）的下層奈米結構FET及第二種裝置類型（例如，P型∕N型）的上層奈米結構FET，即與第一種裝置類型相反的類型。第1圖例示了用於互補式FET的下奈米結構FET的示例。

奈米結構FET包括位於基板50（例如，半導體基板）上的鰭片62上方的奈米結構66（例如，奈米片、奈米線等），其中奈米結構66是作為奈米結構FET的通道區的半導體部件。諸如淺溝槽隔離(shallow trench isolation, STI)區的隔離區76可以設置在相鄰的鰭片62之間，鰭片62可以在相鄰的隔離區76之上及之間突出。奈米結構66設置在相鄰的隔離區76之上及之間。儘管隔離區76被描述∕例示為與基板50隔開，但如本文所用，“基板”一詞可指單獨的半導體基板或半導體基板及隔離區的組合。此外，雖然鰭片62的底部被例示為與基板50一體的單一、連續材料，但是鰭片62的底部及∕或基板50可包括單一材料或多種材料。

閘極介電質132在鰭片62的頂表面之上並且沿著奈米結構66的頂表面、側壁及底表面。閘極電極134在閘極介電質132之上。源極∕汲極區108設置在位於閘極介電質132及閘極電極134的相對側的鰭片62上。取決於上下文，源極∕汲極區108可以單獨地或共同地指源極或汲極。在源極∕汲極區108上方形成層間介電質(inter-layer dielectric, ILD)114。

第1圖進一步例示了在後續的圖中使用的參考橫截面。橫截面A-A'沿著鰭片62的縱(longitudinal)軸並且沿著例如裝置的源極∕汲極區108之間的電流流動的方向。橫截面B-B'垂直於橫截面A-A'並且沿著閘極電極134的縱軸。橫截面C-C'平行於橫截面B-B'並且延伸穿過裝置的源極∕汲極區108。

第2-21C圖是根據一些實施例在製造互補式FET的中間階段的視圖。第2、3、4、5、6、7圖及第8圖是三維視圖，其例示了與第1圖相似的三維視圖。第9A、10A、11A、12A、13A、14A、15A、16A、17A、18A、19A、20A圖及第21A圖例示了橫截面圖，所述橫截面圖沿著與第1圖中的參考橫截面A-A'相似的橫截面。第9B、10B、11B、12B、13B、14B、15B、16B、17B、18B、19B、20B圖和第21B圖例示了橫截面圖，所述橫截面圖沿著與第1圖中參考橫截面B-B'相似的橫截面。第9C、10C、11C、12C、13C、14C、15C、16C、17C、18C、19C、20C圖及第21C圖顯示了橫截面圖，所述橫截面圖沿著與第1圖中的參考橫截面C-C'相似的橫截面。

在第2圖中，提供了基板50。基板50可以是半導體基板，例如塊體(bulk)半導體、絕緣體上半導體(semiconductor on insulator, SOI)基板等，其可以是摻雜的（例如，使用P型或N型摻雜劑）或未摻雜的。基板50可為晶圓，例如矽晶圓。一般來說，SOI基板是形成在絕緣層上的一層半導體材料。絕緣層可以是例如埋入氧化(buried oxide, BOX)層、氧化矽層等。絕緣層設置在基板上，通常是矽或玻璃基板。也可以使用其它基底，例如多層的基底或梯度的(gradient)基底。在一些實施例中，基板50的半導體材料可以包括矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及∕或銻化銦；合金半導體，包括矽-鍺、磷化砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及∕或磷化砷化鎵銦；或上述之組合。

在基板50上方形成多層堆疊52。多層堆疊52包括交替的第一半導體層54及第二半導體層56。第一半導體層54由第一半導體材料形成，第二半導體層56由第二半導體材料形成。半導體材料可各自選自基板50的候選半導體材料。

如隨後更詳細地描述的，第一半導體層54將被去除並且第二半導體層56將被圖案化以形成用於互補式FET的通道區。第一半導體層54是虛置層，其將在後續處理中被去除以暴露第二半導體層56的頂表面及底表面。第一半導體層54的第一半導體材料是對第二半導體層56的蝕刻具有高蝕刻選擇性的材料，例如矽-鍺。第二半導體層56的第二半導體材料是適用於N型及P型裝置的材料，例如矽。

多層堆疊52被例示為包括六個第一半導體層54及六個第二半導體層56。應當理解的是，多層堆疊52可以包括任意數量的第一半導體層54及第二半導體層56。多層堆疊52的每一層可以通過諸如氣相磊晶(vapor-phase epitaxy, VPE)或分子束磊晶(Molecular beam epitaxy, MBE)的製程成長，通過諸如化學氣相沉積(chemical vapor deposition, CVD)或原子層沉積(atomic layer deposition, ALD)等製程來沉積。

在一些實施例中，多層堆疊52的一些層形成得比多層堆疊52的其它層厚。第一半導體層54的中間半導體層54B可以比第一半導體層54A中的其它半導體層厚。第二半導體層56的第一子集（例如，下半導體層56L）在中間半導體層54B之下。第二半導體層56的第二子集（例如，上半導體層56U）在中間半導體層54B之上。下半導體層56L可以由與上半導體層56U相同的半導體材料形成，或者可以由與上半導體層56U不同的半導體材料形成。

在第3圖中，鰭片62形成在基板50中並且奈米結構64、66形成在多層堆疊52中。在一些實施例中，奈米結構64、66及鰭片62可以通過在多層堆疊52及基板50中蝕刻出溝槽60以分別形成在多層堆疊52及基板50中。蝕刻可以是任何可接受的蝕刻製程，例如反應離子蝕刻(Reactive-Ion Etching, RIE)、中性束蝕刻(neutral beam etch, NBE)等或上述之組合。蝕刻可以是非等向性。通過蝕刻多層堆疊52以形成奈米結構64、66可以進一步從第一半導體層54定義第一奈米結構64並且從第二半導體層56定義第二奈米結構66。

鰭片62及奈米結構64、66可以通過任何合適的方法圖案化。例如，鰭片62及奈米結構64、66可以使用一種或多種光學微影(photolithography)製程來圖案化，包括雙重圖案化(double-patterning)或多重圖案化(multi-patterning)製程。一般來說，雙重圖案化或多重圖案化製程結合了光學微影製程與自對準製程，以創建出例如，比使用單一、直接光學微影製程所得的節距更小的圖案。例如，在一個實施例中，在基板上方形成犧牲層，並使用光學微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。之後去除犧牲層，然後可以使用剩餘的間隔物來圖案化鰭片62及奈米結構64、66。在一些實施例中，遮罩（或其它膜層）可以保留在奈米結構64、66上。

雖然每個鰭片62及奈米結構64、66被例示為始終具有恆定寬度，但在其它實施例中，鰭片62及∕或奈米結構64、66可以具有錐形的(tapered)側壁，使得每個鰭片62的寬度及∕或奈米結構64、66在朝向基板50的方向上連續增加。在這樣的實施例中，奈米結構64、66中的每一個可以具有不同的寬度並且在形狀上是梯形的(trapezoidal)。

奈米結構64、66的厚度分別對應於奈米結構64、64的厚度。如此一來，奈米結構64包括比其它奈米結構64A更厚的隔離結構64B。隔離結構64B將定義互補式FET的裝置的邊界。奈米結構66的第一子集、又稱為下子集（例如，下奈米結構66L）在隔離結構64B下方。奈米結構66的第二子集、又稱為上子集（例如，上部奈米結構66U）在隔離結構64B上方。下奈米結構66L將充當互補式FET的下奈米結構FET的通道區，而上奈米結構66U將充當互補式FET的上奈米結構FET的通道區。

如隨後針對第4-7圖更詳細地描述的，介電壁72將形成在一些相鄰的奈米結構66之間。介電壁72將通過在所有溝槽60中形成介電壁72，然後去除介電壁72的子集，使得僅有位於期望溝槽60中的介電壁72被保留，藉此形成在期望溝槽60中。另外，STI區76將形成在部分的或所有的溝槽60中。STI區76不同於介電壁72。儘管例示了一個介電壁72，但是應當理解的是可以形成多個介電壁72。

在第4圖中，介電壁72形成在基板50上及相鄰鰭片62與奈米結構64、66之間的溝槽60中。介電壁72可以由介電材料形成，例如氧化矽、氮化矽、氮氧化矽、碳氮化矽、碳氮氧化矽、碳氧化矽、氧化鋁、氧化鉿、氧化鋯、碳化矽、上述之組合等，其可通過化學氣相沉積(CVD)或原子層沉積(ALD)等來沉積。在所述實施例中，介電壁72是單層的，例如，由單一介電材料的單一膜層形成。在另一個實施例中（隨後針對第25A-25C圖進行描述的），介電壁72是多層的，例如，由多層不同的介電材料形成。

作為形成介電壁72的示例，一種或多種先前描述的介電材料可以沉積在相鄰的鰭片62及奈米結構64、66之間的溝槽60中。介電材料也可以沉積在鰭片62及奈米結構64、66上，使得過量的介電材料覆蓋奈米結構64、66。然後對介電材料施以去除製程以去除奈米結構64、66上方的多餘介電材料。在一些實施例中，可以利用諸如化學機械拋光(chemical mechanical polishing, CMP)、回蝕刻製程、上述之組合等的平坦化製程。平坦化製程暴露奈米結構64、66，使得奈米結構64、66的頂表面及介電材料在平坦化製程完成之後是齊平的(level)。在遮罩保留在奈米結構 64、66上的實施例中，平坦化製程可以暴露遮罩或去除遮罩，使得遮罩或使得奈米結構64、66的頂表面及介電材料在平坦化製程完成後是齊平的。在去除製程之後，介電材料具有留在溝槽60中的部分（從而形成介電壁72）。

在第5圖中，介電壁72的第一子集被去除以重新形成一些溝槽60。介電壁72的第二子集沒有被去除，而是保留在相應的溝槽60中。可以使用可接受的光學微影及蝕刻技術去除期望的介電壁72。例如，可以在介電壁72及奈米結構64、66上形成諸如光阻的遮罩（未單獨例示）。光阻被圖案化以暴露將被去除的介電壁72。光阻可以通過使用旋塗技術形成並且可使用可接受的光學微影技術來圖案化。一旦光阻被圖案化，被光阻暴露的介電壁72可以通過任何可接受的蝕刻製程去除，例如對介電壁72的材料具有選擇性的蝕刻製程（例如，以比奈米結構64、66的材料更快的速率選擇性地蝕刻介電壁72的材料）。在蝕刻之後，去除光阻，例如通過可接受的灰化(ashing)製程。

在該實施例中，每個介電壁72的兩側在去除製程之後鄰接相鄰的奈米結構66，使得奈米結構66接觸介電壁72的側壁。如此一來，每個介電壁72完全地填充溝槽60，使得介電壁72在相鄰的奈米結構66之間連續地延伸。在另一個實施例中（隨後針對第27圖進行描述的），每個介電壁72部分地填充溝槽60，使得每個介電壁72的僅一側鄰接相鄰的奈米結構66。

在第6圖中，絕緣材料74形成在基板50上方及一些相鄰的鰭片62及奈米結構64、66之間。具體地，絕緣材料74在相鄰鰭片62及奈米結構64、66之間的溝槽60中介電壁72已被去除的地方。絕緣材料74可以是氧化物，例如氧化矽、氮化物等或其組合，可以通過高密度電漿化學氣相沉積(high-density plasma CVD, HDP-CVD)、可流動化學氣相沉積(flowable CVD, FCVD)等或上述之組合形成。通過任何可接受的製程形成的其它絕緣材料也可以被使用。絕緣材料74不同於介電壁72的材料。在一些實施例中，絕緣材料74包括通過FCVD製程形成的氧化矽。形成絕緣材料74之後，可以執行退火(annealing)製程。儘管絕緣材料74被例示為單層，但是在一些實施例中仍然可以是多層。例如，在一些實施例中，可以首先沿著基板50、鰭片62及奈米結構64、66的表面形成襯件（未單獨例示）。此後，可以在襯件上形成填充材料，例如前述絕緣材料中的一種。

絕緣材料74可以沉積在鰭片62及奈米結構64、66上，使得過量的絕緣材料74覆蓋奈米結構64、66。然後對絕緣材料74施以去除製程以去除奈米結構64、66上方多餘的絕緣材料74。在一些實施例中，可以利用諸如化學機械拋光(CMP)、回蝕刻製程、上述之組合等的平坦化製程。平坦化製程暴露奈米結構64、66，使得奈米結構64、66及絕緣材料74的頂表面在平坦化製程完成之後是齊平的。在遮罩保留在奈米結構 64、66上的實施例中，平坦化製程可以暴露遮罩或去除遮罩，使得奈米結構64、66及絕緣材料74的頂表面在平坦化製程完成之後是齊平的。

在第7圖中，絕緣材料74被凹蝕以形成STI區76。STI區76相鄰於鰭片62。絕緣材料74被凹蝕，使得鰭片62及∕或奈米結構64、66的上部從相鄰的STI區76之間突出。鰭片62及∕或奈米結構64、66的上部在STI區76上方。此外，介電壁72的上部在STI區76之上。此外，STI區76的頂表面可以具有如圖所示的平坦表面、凸面、凹面（例如碟形(dishing)）或上述之組合。STI區76的頂表面可以通過適當的蝕刻形成為平坦的、凸的(convex)及∕或凹的(concave)。可以使用可接受的蝕刻製程凹蝕STI區76，例如對絕緣材料74的材料具有選擇性的蝕刻製程（例如，以比鰭片62及奈米結構64、66的材料更快的速率蝕刻絕緣材料74的材料）。例如，可以使用例如使用稀氫氟酸(dilute hydrofluoric, dHF)的氧化物去除步驟。

先前描述的製程只是鰭片62及奈米結構64、66可以如何形成的一個示例。在一些實施例中，鰭片62及∕或奈米結構64、66可以使用遮罩及磊晶成長製程形成。例如，可以在基板50的頂表面上方形成介電層，並且可以蝕刻穿過介電層的溝槽以暴露下面的基板50。磊晶結構可以在溝槽中磊晶成長，並且介電層可以被凹蝕使得磊晶結構從介電層突出以形成鰭片62及∕或奈米結構64、66。磊晶結構可以包括先前描述的交替形成的半導體材料，例如交替形成的第一半導體材料及第二半導體材料。在磊晶成長磊晶結構的一些實施例中，磊晶成長的材料可以在成長期間被原位(in situ)摻雜，這可以避免之前及∕或隨後使用佈植，儘管可以同時使用原位摻雜及佈植摻雜。

在所述實施例中，介電壁72在STI區76之前形成。如此一來，介電壁72接觸基板50的頂表面。此外，介電壁72在相鄰鰭片62的第一子集及奈米結構64、66之間，並且STI區76在相鄰鰭片62及奈米結構64、66的第二子集之間。在另一個實施例中（隨後針對第24A-24C圖進行描述的），介電壁72形成在STI區76之後，使得介電壁72形成在STI區76之上。

此外，可以在鰭片62、奈米結構64、66、介電壁72及∕或STI區76中形成適當的阱(well)（未單獨例示）。例如，可以執行N型雜質佈植及∕或P型雜質佈植。N型雜質可以是磷、砷、銻等，以10 ¹⁷原子/cm ³至10 ¹⁹原子/cm ³的濃度佈植到該區中。P型雜質可以是硼、氟化硼、銦等，以10 ¹⁷原子/cm ³至10 ¹⁹原子/cm ³的濃度佈植到該區中。當在奈米結構66中形成阱時，阱的導電類型可以與隨後將在奈米結構66附近形成的源極∕汲極區的導電類型相反。另外，下奈米結構66L中的阱可以具有與上奈米結構66U中的阱的導電類型相反的導電類型。在一些實施例中，下奈米結構66L具有P型阱並且上奈米結構66U具有N型阱。在一些實施例中，下奈米結構66L具有N型阱並且上奈米結構66U具有P型阱。在佈植之後，可以執行退火以修復佈植損傷並活化佈植的P型及∕或N型雜質。在一些實施例中，磊晶鰭片的成長材料可以在成長期間被原位摻雜，這可以避免使用佈植，儘管可以同時使用原位摻雜及佈植摻雜。

在一些實施例中，阱形成在鰭片62中但不在奈米結構64、66中。鰭片62中的阱可以具有與隨後將相鄰於下奈米結構66L形成的源極∕汲極區的導電類型相反的導電類型。在一些實施例中，鰭片62具有N型阱，隨後相鄰下奈米結構66L形成P型源極∕汲極區，並且隨後相鄰上奈米結構66U形成N型源極∕汲極區。在一些實施例中，鰭片62具有P型阱，隨後相鄰下奈米結構66L形成N型源極∕汲極區，並且隨後相鄰上奈米結構66U形成P型源極∕汲極區。

在第8圖中，虛置介電層82形成在介電壁72及鰭片62及∕或奈米結構64、66上。虛置介電質層82可以由氧化矽、氮化矽、上述之組合等形成，其可以根據可接受的技術沉積或熱成長。虛置閘極層84形成於虛置介電層82之上，遮罩層86形成於虛置閘極層84之上。虛置閘極層84可以沉積在虛置介電層82之上，然後被平坦化，例如通過CMP。虛置閘極層84可以由導電或非導電材料形成並且可以選自非晶矽、多晶矽(polysilicon)、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物及金屬。虛置閘極層84的材料可以通過CVD、物理氣相沉積(physical vapor deposition, PVD)、濺鍍沉積或用於沉積所選材料的其它技術來沉積。虛置閘極層84可以由對絕緣材料例如STI區76及∕或對虛置介電層82的蝕刻具有高蝕刻選擇性的其它材料形成。遮罩層86可以沉積在虛置閘極層84之上。遮罩層86可以由諸如氮化矽、氮氧化矽等的介電材料形成。在所示實施例中，虛置介電層82覆蓋STI區76及介電壁72，使得虛置介電層82在虛置閘極層84、STI區76及介電壁72之間延伸。在另一個實施例中，虛置介電質層82僅覆蓋鰭片62及∕或奈米結構64、66。

在第9A-9C圖中，使用可接受的光學微影及蝕刻技術圖案化遮罩層86以形成遮罩96。然後可以將遮罩96的圖案轉移到虛置閘極層84及虛置介電層82以分別形成虛置閘極94及虛置介電質92。虛置閘極94覆蓋奈米結構64、66的相應通道區。遮罩96的圖案可用於將每個虛置閘極94與相鄰的虛置閘極94物理隔開。虛置閘極94也可以具有縱向(lengthwise)方向，縱向方向實質上垂直於相應鰭片62的縱向方向。遮罩96可以在圖案化之後可選地被去除，例如通過任何可接受的蝕刻技術。

在第10A-10C圖中，閘極間隔物102形成在奈米結構64、66上方及遮罩96（如果存在）、虛置閘極94及虛置介電質92的暴露側壁上。可以通過保形地(conformally)形成一種或多種介電材料並隨後蝕刻介電材料來形成閘極間隔物102。可接受的介電材料可包括氧化矽、氮化矽、氮氧化矽、碳氮氧化矽等，其可通過諸如化學氣相沉積(CVD)、原子層沉積(ALD)等沉積製程形成。可以使用通過任何可接受的製程所形成的其它絕緣材料。可以執行任何可接受的蝕刻製程，例如乾式蝕刻、濕式蝕刻等或上述之組合，以圖案化介電材料。蝕刻可以是非等向性的。介電材料在被蝕刻時具有留在虛置閘極94的側壁上的部分（因此形成閘極間隔物102）。

此外，可以執行輕摻雜源極∕汲極(lightly doped source/drain, LDD)區（未單獨例示）的佈植。可以將適當類型的雜質佈植到奈米結構64、66中。LDD區可以具有與隨後將相鄰於奈米結構66形成的源極∕汲極區的導電類型相同的導電類型。另外，下奈米結構66L中的LDD區可以具有與上奈米結構66U中的LDD區的導電類型相反的導電類型。在一些實施例中，下奈米結構66L具有P型LDD區並且上奈米結構66U具有N型LDD區。在一些實施例中，下奈米結構66L具有N型LDD區並且上奈米結構66U具有P型LDD區。N型雜質可以是先前討論的任何N型雜質，並且P型雜質可以是先前討論的任何P型雜質。輕摻雜源極∕汲極區的雜質濃度可以在10 ¹⁷原子/cm ³至10 ²⁰原子/cm ³之間。退火可用於修復佈植損壞並活化佈植的雜質。

應注意的是，先前的揭露大致上描述了形成間隔物及LDD區的製程。可以使用其它製程及順序。例如，可以使用更少或額外的間隔物，可以使用不同的步驟順序，可以形成及去除額外的間隔物，等等。

源極∕汲極凹槽104在鰭片62及∕或奈米結構64、66中被圖案化。隨後將在源極∕汲極凹槽104中形成源極∕汲極區。源極∕汲極凹槽104可以延伸穿過奈米結構64、66並延伸進入基板50中。源極∕汲極凹槽104延伸穿過下奈米結構66L並延伸穿過上部奈米結構66U。在一些實施例中，可以蝕刻鰭片62使得源極∕汲極凹槽104的底表面設置在STI區76的頂表面之下。源極∕汲極凹槽104可以通過使用諸如RIE、NBE等的非等向性蝕刻製程蝕刻鰭片62及∕或奈米結構64、66來形成。在用於形成源極∕汲極凹槽104的蝕刻製程期間，閘極間隔物102及虛置閘極94遮蔽鰭片62及∕或奈米結構64、66的部分。可以使用單個蝕刻製程或多個蝕刻製程來蝕刻奈米結構64、66及∕或鰭片62的每一層。定時的蝕刻製程可用於在源極∕汲極凹槽104達到期望的深度之後停止源極∕汲極凹槽104的蝕刻。

介電壁72暴露於用於圖案化源極∕汲極凹槽104的蝕刻劑。在所述實施例中，在源極∕汲極凹槽104的蝕刻期間沒有發生介電壁72的損失，使得介電壁72的高度沒有降低。在另一個實施例中（隨後針對第22-23圖進行描述的），介電壁72的損失發生在源極∕汲極凹槽104的蝕刻期間，使得介電壁72的高度減小。介電壁72的損失（如果有的話）取決於用於圖案化源極∕汲極凹槽104的蝕刻劑。

在第11A-11C圖中，內間隔物106形成在第一奈米結構64的剩餘部分的側壁上，例如，源極∕汲極凹槽104暴露的那些側壁。如隨後更詳細地描述的，源極∕汲極區將隨後形成在源極∕汲極凹槽104中，並且第一奈米結構64將被相應的閘極結構替換。內間隔物106充當隨後形成的源極∕汲極區及隨後形成的閘極結構之間的隔離部件。此外，內間隔物106可用於防止後續蝕刻製程對後續形成的源極∕汲極區造成損壞，例如用於後續去除第一奈米結構64的蝕刻製程。

作為形成內間隔物106的示例，源極∕汲極凹槽104可以橫向地擴展。具體地，第一奈米結構64的側壁被源極∕汲極凹槽104暴露的部分可以被凹蝕以形成側壁凹槽。儘管第一奈米結構64的側壁被例示為直的，但是側壁可以是凹的(concave)或凸的(convex)。側壁可以通過任何可接受的蝕刻製程被凹蝕，例如對第一奈米結構64的材料具有選擇性的蝕刻製程（例如，以比第二奈米結構66的材料更快的速率選擇性地蝕刻第一奈米結構64的材料）。蝕刻可以非等向性的。例如，當第二奈米結構66由矽形成並且第一奈米結構64由矽-鍺形成時，蝕刻製程可以是使用四甲基氫氧化銨(Tetramethyl ammonium hydroxide, TMAH)、氫氧化銨（NH ₄OH）等的濕式蝕刻。在另一實施例中，蝕刻製程可以是使用諸如氟化氫(HF)氣體的以氟為主氣體的乾式蝕刻。在一些實施例中，可以連續執行相同的蝕刻製程以既形成源極∕汲極凹槽104並且凹蝕第一奈米結構64的側壁。然後可以通過在源極∕汲極凹槽104中保形地形成絕緣材料並且隨後蝕刻絕緣材料來形成內間隔物106。絕緣材料可為氮化矽或氮氧化矽，但可使用任何合適的材料，例如具有小於約3.5的介電常數(k)值的低介電常數(low-k)材料。絕緣材料可以通過諸如ALD、CVD等的沉積製程形成。絕緣材料的蝕刻可以是非等向性的。例如，蝕刻製程可以是諸如RIE、NBE等的乾式蝕刻。

儘管內間隔物106的外側壁被例示為與第二奈米結構66的側壁齊平，但是內間隔物106的外側壁可以延伸超過第二奈米結構66的側壁或從第二奈米結構66的側壁被凹蝕。換言之，內間隔物106可部分填充、完全填充或過填充側壁凹槽。此外，雖然內間隔物106的側壁被圖示為筆直的，但是內間隔物106的側壁可以是凹的(concave)或凸的(convex)。

下磊晶源極∕汲極區108形成在源極∕汲極凹槽104的下部。下磊晶源極∕汲極區108僅部分地填充源極∕汲極凹槽104，使得下磊晶源極∕汲極區108與下奈米結構66L接觸而不與上奈米結構66U接觸。在一些實施例中，下磊晶源極∕汲極區108在下奈米結構66L的相應通道區中施加應力，從而提高性能。下磊晶源極∕汲極區108形成在源極∕汲極凹槽104中，使得在自上而下的視圖中每個虛置閘極94設置在各對相鄰的下磊晶源極∕汲極區108之間。在一些實施例中，內間隔物106用於將下磊晶源極∕汲極區108與奈米結構64以適當的橫向距離分開，使得下磊晶源極∕汲極區108不會與所得裝置的隨後形成的閘極短路。

下磊晶源極∕汲極區108磊晶地成長在源極∕汲極凹槽104的下部。下磊晶源極∕汲極區108的高度小於鰭片62與上奈米結構66U之間的距離。定時的磊晶成長製程可以用於在下磊晶源極∕汲極區108達到期望的高度之後停止下磊晶源極∕汲極區108的成長。下磊晶源極∕汲極區108可以具有任何期望的導電類型，其與下奈米結構66L的通道區的導電類型相反。在一些實施例中，下磊晶源極∕汲極區108可以在成長期間被原位摻雜。

在一些實施例中，下磊晶源極∕汲極區108是N型源極∕汲極區。例如，如果下奈米結構66L是矽，則下磊晶源極∕汲極區108可以包括對下奈米結構66L施加拉伸應變的材料，例如矽、碳化矽、摻磷碳化矽、磷化矽、砷化矽等。下磊晶源極∕汲極區108可以具有從下奈米結構66L的相應上表面凸起的表面並且可以具有晶面(facets)。

在一些實施例中，下磊晶源極∕汲極區108是P型源極∕汲極區。例如，如果下奈米結構66L是矽-鍺，則下磊晶源極∕汲極區108可以包括對下奈米結構66L施加壓應變的材料，例如矽-鍺、摻硼矽-鍺、摻硼 矽、鍺、鍺錫等。下磊晶源極∕汲極區108可以具有從下奈米結構66L的相應上表面凸起的表面並且可以具有晶面。

下磊晶源極∕汲極區108可以被佈植摻雜劑以形成源極∕汲極區，類似於先前討論的用於形成輕摻雜源極∕汲極區的製程，隨後進行退火。源極∕汲極區的雜質濃度可以在10 ¹⁹原子/cm ³及10 ²¹原子/cm ³的範圍內。用於源極∕汲極區的N型及∕或P型雜質可以是先前討論的任何雜質。在一些實施例中，下磊晶源極∕汲極區108在成長期間被原位摻雜。

作為使用磊晶製程形成下磊晶源極∕汲極區108的結果，下磊晶源極∕汲極區108的上表面具有橫向地向外擴展超過下奈米結構66L的側壁的晶面。在一些實施例中，介電壁72阻擋磊晶成長，使得在介電壁72的相對側的下磊晶源極∕汲極區108在磊晶製程完成之後保持隔開。在一些實施例中，鰭片間隔物（未單獨例示）被形成為覆蓋延伸到STI區76上方的鰭片62的側壁的一部分，從而阻止磊晶成長。在一些實施例中，下磊晶源極∕汲極區108延伸到STI區76的表面。

下磊晶源極∕汲極區108可以包括一個或多個半導體材料層。例如，下磊晶源極∕汲極區108可以包括襯層、主層及修整層(finishing layer)（或更一般地，第一半導體材料層、第二半導體材料層及第三半導體材料層）。襯層、主層及修整層中的每一個可以由不同的半導體材料形成並且可以摻雜至不同的摻雜劑濃度。在下磊晶源極∕汲極區108包括三個半導體材料層的實施例中，可以在源極∕汲極凹槽104中成長襯層，可以在襯層上成長主層，並且修整層可以成長在主層上。任何數量的半導體材料層可用於下磊晶源極∕汲極區108。

在第12A-12C圖中，第一層間介電質114形成在下磊晶源極∕汲極區108、閘極間隔物102、遮罩96（如果存在的話）或虛置閘極94、STI區76及介電壁72之上。第一層間介電質114可由介電材料形成，其可通過任何合適的方法沉積，例如CVD、電漿增強CVD(Plasma-enhanced chemical vapor deposition, PECVD)或FCVD。介電材料可包括磷矽酸鹽玻璃(phospho-silicate glass, PSG)、硼矽酸鹽玻璃(boro-silicate glass, BSG)、摻硼磷矽酸鹽玻璃(boron-doped phospho-silicate glass, BPSG)、未摻雜矽酸鹽玻璃(undoped silicate glass, USG)等。可以使用通過任何可接受的製程所形成的其它絕緣材料。

在一些實施例中，第一接觸蝕刻停止層(contact etch stop layer, CESL)112形成在第一層間介電質114及下磊晶源極∕汲極區108、閘極間隔物102、遮罩96（如果存在的話）或虛置閘極94、STI區76及介電壁72之間。第一接觸蝕刻停止層112可由對第一層間介電質114的蝕刻具有高蝕刻選擇性的介電材料形成，諸如氮化矽、氧化矽、氮氧化矽等，其可通過任何合適的沉積製程形成，例如CVD、ALD等。

在第13A-13C圖中，第一層間介電質114及第一接觸蝕刻停止層112被凹蝕以重新形成源極∕汲極凹槽104的上部。在凹蝕之後，第一接觸蝕刻停止層112及第一層間介電質114僅部分地填充源極∕汲極凹槽104，從而使上奈米結構66U的側壁被暴露。介電壁72的上部也可以被暴露。可以使用可接受的蝕刻製程凹蝕第一層間介電質114及第一接觸蝕刻停止層112。蝕刻暴露了上奈米結構66U的側壁。在一些實施例中，使用第一接觸蝕刻停止層112作為蝕刻停止層來蝕刻第一層間介電質114，然後使用第一層間介電質114作為蝕刻遮罩來蝕刻第一接觸蝕刻停止層112。

隨後在源極∕汲極凹槽104的上部形成上磊晶源極∕汲極區118。上磊晶源極∕汲極區118僅部分地填充源極∕汲極凹槽104，使得上磊晶源極∕汲極區118與上奈米結構66U接觸而不與下奈米結構66L接觸。在一些實施例中，上磊晶源極∕汲極區118在上奈米結構66U的相應通道區中施加應力，從而提高性能。上磊晶源極∕汲極區118形成在源極∕汲極凹槽104中，使得在自上而下的視圖中每個虛置閘極94設置在各對相鄰的上磊晶源極∕汲極區118之間。在一些實施例中，內間隔物106用於將上磊晶源極∕汲極區118與奈米結構64以適當的橫向距離分開，使得上磊晶源極∕汲極區118不會與所得裝置的隨後形成的閘極短路。

上磊晶源極∕汲極區118磊晶地成長在源極∕汲極凹槽104的上部。上磊晶源極∕汲極區118可以具有任何期望的導電類型，其與上奈米結構66U的通道區的導電類型相反。上磊晶源極∕汲極區118的導電類型可以與下磊晶源極∕汲極區108的導電類型相反，並且上奈米結構66U的通道區的導電類型可以與下奈米結構66L的通道區的導電類型相反。換句話說，上磊晶源極∕汲極區118可以與下磊晶源極∕汲極區108具有相反的摻雜類型，並且上奈米結構66U可以與下奈米結構66L具有相反的摻雜類型。在一些實施例中，上磊晶源極∕汲極區118可以在成長期間被原位摻雜。

在一些實施例中，上磊晶源極∕汲極區118是N型源極∕汲極區。例如，如果上奈米結構66U是矽，則上磊晶源極∕汲極區118可以包括對上奈米結構66U施加拉伸應變的材料，例如矽、碳化矽、摻磷碳化矽、磷化矽、砷化矽等。上磊晶源極∕汲極區118可以具有從上奈米結構66U的相應上表面凸起的表面並且可以具有晶面。

在一些實施例中，上磊晶源極∕汲極區118是P型源極∕汲極區。例如，如果上奈米結構66U是矽，則上磊晶源極∕汲極區118可以包括對上奈米結構66U施加壓縮應變的材料，例如矽鍺、摻硼矽鍺、摻硼矽、鍺、鍺錫等。上磊晶源極∕汲極區118可以具有從上奈米結構66U的相應上表面凸起的表面並且可以具有晶面。

上磊晶源極∕汲極區118可以被佈植摻雜劑以形成源源極∕汲極區，類似於先前討論的用於形成輕摻雜源極∕汲極區的製程，隨後進行退火。源極∕汲極區的雜質濃度可以在10 ¹⁹原子/cm ³及10 ²¹原子/cm ³的範圍內。用於源極∕汲極區的N型及∕或P型雜質可以是先前討論的任何雜質。在一些實施例中，上磊晶源極∕汲極區118在成長期間被原位摻雜。

作為用於形成上磊晶源極∕汲極區118的磊晶製程的結果，上磊晶源極∕汲極區118的上表面具有橫向地向外擴展超過上奈米結構66U的側壁的晶面。在一些實施例中，介電壁72阻擋磊晶成長，使得在介電壁72的相對側的上磊晶源極∕汲極區118在磊晶製程完成後保持隔開。

上磊晶源極∕汲極區118可以包括一個或多個半導體材料層。例如，上磊晶源極∕汲極區118可以包括襯層、主層及修整層(finishing layer)（或更一般地，第一半導體材料層、第二半導體材料層及第三半導體材料層）。襯層、主層及修整層中的每一個可以由不同的半導體材料形成並且可以摻雜至不同的摻雜劑濃度。在上磊晶源極∕汲極區118包括三個半導體材料層的實施例中，可以在源極∕汲極凹槽104中成長襯層，可以在襯層上成長主層，並且修整層可以成長在主層上。任何數量的半導體材料層可用於上磊晶源極∕汲極區118。

源極∕汲極凹槽104可以被上磊晶源極∕汲極區118、第一層間介電質114、第一接觸蝕刻停止層112和下磊晶源極∕汲極區108的組合完全地填充。第一層間介電質114和第一接觸蝕刻停止層112位於上磊晶源極∕汲極區118及下磊晶源極∕汲極區108之間。下磊晶源極∕汲極區108用於互補式FET的下奈米結構FET，而上磊晶源極∕汲極區118用於互補式FET的上奈米結構FET。第一層間介電質114及第一接觸蝕刻停止層112因此用作隔離區以防止下奈米結構FET及上奈米奈米結構FET短路。

在第14A-14C圖中，第二接觸蝕刻停止層124沉積在上磊晶源極∕汲極區118、第一接觸蝕刻停止層114、閘極間隔物102及遮罩96（如果存在的話）或虛置閘極94之上。第二接觸蝕刻停止層124可由介電材料形成，其可通過任何合適的方法沉積，例如CVD、電漿增強CVD(Plasma-enhanced chemical vapor deposition, PECVD)或FCVD。介電材料可包括磷矽酸鹽玻璃(phospho-silicate glass, PSG)、硼矽酸鹽玻璃(boro-silicate glass, BSG)、摻硼磷矽酸鹽玻璃(boron-doped phospho-silicate glass, BPSG)、未摻雜矽酸鹽玻璃(undoped silicate glass, USG)等。可以使用通過任何可接受的製程所形成的其它絕緣材料。

在一些實施例中，第二接觸蝕刻停止層(contact etch stop layer, CESL)122形成在第二層間介電質124及上磊晶源極∕汲極區118、閘極間隔物102、遮罩96（如果存在的話）或虛置閘極94之間。第二接觸蝕刻停止層122可由對第二層間介電質124的蝕刻具有高蝕刻選擇性的介電材料形成，諸如氮化矽、氧化矽、氮氧化矽等，其可通過任何合適的沉積製程形成，例如CVD、ALD等。

在第15A-15C圖中，執行去除製程以使第二層間介電質124的頂表面與閘極間隔物102及遮罩96（如果存在的話）或虛置閘極94的頂表面齊平。在一些實施例中，可以利用諸如化學機械拋光(CMP)、回蝕刻製程、上述之組合等的平坦化製程。平坦化製程還可以去除虛置閘極94上的遮罩96，以及沿著遮罩96的側壁的閘極間隔物102的部分。在平坦化製程之後，第二層間介電質124、第二接觸蝕刻停止層122、閘極間隔物102及遮罩96（如果存在）或虛置閘極94的頂表面實質上共平面（在製程變異範圍內）。因此，遮罩96（如果存在）或虛置閘極94的頂表面通過第二層間介電質124暴露。在所示的實施例中，遮罩96被去除，使得虛置閘極94的頂表面通過第二層間介電質124暴露。

在第16A-16C圖中，虛置閘極94在一個或多個蝕刻步驟中被去除，從而在閘極間隔物102之間形成凹槽126。凹槽126中的虛置介電質92的部分也被去除。在一些實施例中，虛置閘極94及虛置介電質92通過非等向性乾式蝕刻製程被去除。例如，蝕刻製程可以包括使用反應氣體的乾式蝕刻製程，所述反應氣體以比第二層間介電質124及閘極間隔物102的材料更快的速率選擇性地蝕刻虛置閘極94的材料。每個凹槽126暴露及∕或覆蓋用作所得裝置中的通道區的奈米結構64、66的部分。用作通道區的奈米結構64、66的部分設置在相鄰的下磊晶源極∕汲極區108對(pairs)及上磊晶源極∕汲極區118對之間。在去除過程中，虛置介電質92可以用作蝕刻虛置閘極94時的蝕刻停止層。然後可以在去除虛置閘極94之後去除虛置介電質92。

然後去除第一奈米結構64的剩餘部分以在第二奈米結構66之間的區中形成開口128。可以通過以比第二奈米結構66的材料更快的速率選擇性地蝕刻第一奈米結構64的材料的任何可接受的蝕刻製程來去除第一奈米結構64的剩餘部分。蝕刻製程可以是非等向性的。例如，當第一奈米結構64由矽-鍺形成並且第二奈米結構66由矽形成時，蝕刻製程可以是使用四甲基氫氧化銨(Tetramethyl ammonium hydroxide, TMAH)、氫氧化銨(NH ₄OH)等的濕式蝕刻。在一些實施例中，執行修剪(trim)製程（未單獨例示）以減小第二奈米結構66的暴露部分的厚度並擴大開口128。

在所述實施例中，在開口128的形成過程中不發生介電壁72的蝕刻。如此一來，開口128不延伸到介電壁72中。在另一個實施例中（隨後針對第26A-26C圖進行描述的），介電壁72的一些蝕刻發生在開口128的形成期間。

在第17A-17C圖中，形成閘極介電質132及閘極電極134以用於替換閘結構。每對相應的閘極電介質132及閘極電極134可以統稱為“閘極結構”。每個閘極結構沿著奈米結構66的通道區的三個側邊（例如，頂表面、側壁和底表面）延伸，使得閘極結構沿著奈米結構66的側壁、底表面及頂表面延伸。閘極結構還沿著介電壁72的頂表面及側壁延伸。閘極結構還可以沿著鰭片62的側壁及∕或頂表面延伸。

閘極介電質132包括一個或多個閘極介電層，其設置在鰭片62的側壁及∕或頂表面上；設置在奈米結構66的通道區的頂表面、側壁和底表面上；設置在內間隔物106的側壁上；設置在閘極間隔物102的側壁上；並且設置在介電壁72的側壁及∕或頂表面上。閘極介電質132可以由諸如氧化矽或金屬氧化物的氧化物、諸如金屬矽酸鹽的矽酸鹽、上述之的組合、多層的上述材料等形成。額外地或替代地，閘極介電質132可以由高介電常數(high-k)介電材料（例如，k值大於約7.0的介電材料）形成，例如鉿、鋁、鋯的金屬氧化物及∕或矽酸鹽，鑭、錳、鋇、鈦、鉛及上述之組合。閘極介電質132的介電材料可以通過分子束沉積(molecular-beam deposition, MBD)、ALD、PECVD等形成。儘管例示了單層的閘極介電質132，但是閘極介電質132可以包括任意數量的界面層及任意數量的主層。例如，閘極介電質132可以包括界面層及上覆的高介電常數介電層。

閘極電極134包括設置在閘極介電質132上方的一層或多層閘極電極層。閘極電極134可以由諸如鎢、鈦、氮化鈦、鉭、氮化鉭、碳化鉭、鋁、釕、鈷、上述之組合、多層的上述材料等的含金屬材料形成。儘管例示了單層的閘極電極134，但是閘極電極134可以包括任意數量的功函數調整層、任意數量的阻擋層、任意數量的黏著層及填充材料。

作為形成閘極結構的示例，可以在凹槽126及開口128中沉積一個或多個閘極介電層。閘極介電層也可以沉積在第二層間介電質124、第二接觸蝕刻停止層122、閘極間隔物102及介電壁72的頂表面上。隨後地，一個或多個閘極電極層可以沉積在閘極介電層上，以及凹槽126及開口128的剩餘部分中。隨後可以執行去除製程以去除閘極介電層及閘極電極層的多餘部分，這些多餘部分位於第二層間介電質124、第二接觸蝕刻停止層122及第二接觸蝕刻停止層122的頂表面之上。在一些實施例中，可以利用諸如化學機械拋光(CMP)、回蝕刻製程、上述之組合等的平坦化製程。在去除製程之後，閘極介電層具有留在凹槽126及開口128中（從而形成閘極介電質132）的部分。閘極電極層在去除製程之後，具有留在凹槽126和開口128中（從而形成閘極電極134）的部分。當使用平坦化製程時，閘極間隔物102、第二接觸蝕刻停止層122、第二層間介電質124、閘極介電質132及閘極電極134的頂表面實質上共平面（在製程變異範圍內）。

在源極∕汲極凹槽104的蝕刻過程中沒有發生介電壁72的損失的所述實施例中（見第10A-10C圖），介電壁72在閘極結構下方的部分（見第17B圖）具有與相鄰下磊晶源極∕汲極區108及上磊晶源極∕汲極區118的介電壁72的部分相同的高度（見第17C圖）。另外，在所述實施例中，閘極電極134的頂表面在介電壁72的頂表面之上。在另一個實施例中（隨後針對第32-34圖進行描述的），閘極電極134的頂表面與介電壁72的頂表面共平面。

在第18A-18C圖中，形成閘極隔離結構136以將閘極結構（包括閘極介電質132及閘極電極134）劃分（或“切割”）成多個閘極區段(segments)。作為形成閘極隔離結構136的示例，可以在閘極結構中圖案化開口。可以執行任何可接受的蝕刻製程，例如乾式蝕刻、濕式蝕刻等或上述之組合，以圖案化開口。蝕刻可以是非等向性的。開口暴露介電壁72的頂表面。一種或多種介電材料被沉積在開口中。可接受的介電材料包括氮化矽、氧化矽、氮氧化矽等，其可通過諸如CVD、ALD等的沉積製程形成。可以執行去除製程以去除介電材料的多餘部分，所述多餘部分在閘極電極134的頂表面上方，從而形成閘極隔離結構136。閘極隔離結構136可以隔離相鄰裝置的閘極結構。

形成接觸開口142以暴露下磊晶源極∕汲極區108和上磊晶源極∕汲極區118。接觸開口142暴露上磊晶源極∕汲極區118的頂表面及側壁、下磊晶源極∕汲極區108的側壁以及介電壁72的側壁。可以使用可接受的光學微影及蝕刻技術以形成接觸開口142。

在一些實施例中，使用多步蝕刻製程來形成接觸開口142。可以執行第一蝕刻以在第二層間介電質124及第二接觸蝕刻停止層122中形成接觸開口142的上部，從而暴露上磊晶源極∕汲極區118及介電壁72的頂表面。第一蝕刻可以對第二層間介電質及第二接觸蝕刻停止層122的材料具有選擇性（例如，以比介電壁72的材料更快的速率選擇性地蝕刻第二層間介電質124及第二接觸蝕刻停止層122的材料）。蝕刻可以是非等向性的。然後可以執行第二蝕刻以在介質壁72中形成接觸開口142的下部，從而暴露下磊晶源極∕汲極區108的側壁及上磊晶源極∕汲極區118的側壁。第二蝕刻可以對介電壁72的材料具有選擇性（例如，以比下磊晶源極∕汲極區108及上磊晶源極∕汲極區118的材料更快的速率選擇性地蝕刻介電壁72的材料）。

在第19A-19C圖中，共用源極∕汲極接觸件146形成在接觸開口142中。共用源極∕汲極接觸件146物理地及電性地耦合到下磊晶源極∕汲極區108及上磊晶源極∕汲極區118。具體地，共用源極∕汲極接觸件146與上磊晶源極∕汲極區118及位於上磊晶源極∕汲極區118下方的下磊晶源極∕汲極區108共用。

作為形成共用源極∕汲極接觸件146的示例，在接觸開口142中形成諸如擴散阻障層、黏附層等的襯件（未單獨例示）及導電材料。襯件可以包括鈦、氮化鈦、鉭、氮化鉭等。導電材料可以是鈷、鎢、銅、銅合金、銀、金、鋁、鎳等。可以執行去除製程以從閘極間隔物102、第二層間介電質124、閘極電極134及閘極隔離結構136的頂表面以去除多餘的材料。剩餘的襯件及導電材料在接觸開口142中形成共用源極∕汲極接觸件146。在一些實施例中，利用諸如化學機械拋光(CMP)、回蝕刻製程、上述之組合等的平坦化製程。在平坦化製程之後，閘極間隔物102、第二層間介電質124、閘極電極134、閘極隔離結構136及共用源極∕汲極接觸件146的頂表面實質上共平面（在製程變異範圍內）。

可選地，金屬-半導體合金區144形成在共用源極∕汲極接觸件146及下磊晶源極∕汲極區108及∕或上磊晶源極∕汲極區118之間的界面處。金屬-半導體合金區144可以是由金屬矽化物（例如矽化鈦、矽化鈷、矽化鎳等）形成的矽化物區、由金屬鍺化物（例如鍺化鈦、鍺化鈷、鍺化鎳等）形成的鍺化物區，由金屬矽化物及金屬鍺化物等形成的矽-鍺化物區等。通過在接觸開口142中沉積金屬然後執行熱退火製程，可以在共用源極∕汲極接觸件146之前形成金屬-半導體合金區144。所述金屬可以是能夠與下磊晶源極∕汲極區108及∕或上磊晶源極∕汲極區118的半導體材料（例如，矽、矽-鍺、鍺等）反應以形成低電阻金屬-半導體合金，如鎳、鈷、鈦、鉭、鉑、鎢、其它貴金屬、其它耐火(refractory)金屬、稀土金屬或其合金的金屬。可以通過諸如ALD、CVD、PVD等的沉積製程來沉積金屬。在熱退火製程之後，可以進行諸如濕式清洗的清洗製程以從接觸開口142，例如從金屬-半導體合金區144的表面去除任何殘留金屬。然後可以在金屬-半導體合金區144上形成共用源極∕汲極接觸件146的材料。

在第20A-20C圖中，第三層間介電質154沉積在閘極間隔物102、第二層間介電質124、閘極電極134及共用源極∕汲極接觸件146之上。在一些實施例中，第三層間介電質154是通過可流動CVD方法形成的可流動膜。在一些實施例中，第三層間介電質154由諸如PSG、BSG、BPSG、USG等的介電材料形成，其可以通過諸如CVD、PECVD等的任何合適的方法沉積。

在一些實施例中，蝕刻停止層(etch stop layer, ESL)152形成在第三層間介電質154與閘極間隔物102、第二層間介電質124、閘極電極134及共用源極∕汲極接觸件146之間。蝕刻停止層152可以包括對第三層間介電質154的蝕刻具有高蝕刻選擇性的介電材料，例如氮化矽、氧化矽、氮氧化矽等。

在第21A-21C圖中，閘極接觸件156及源極∕汲極導孔158形成為分別接觸閘極電極134及共用源極∕汲極接觸件146。閘極接觸件156可以物理地及電性地耦合到閘極電極134。源極∕汲極導孔158可以物理地及電性地耦合到共用源極∕汲極接觸件146。

作為形成閘極接觸件156及源極∕汲極導孔158的示例，閘極接觸件156及源極∕汲極導孔158的開口穿過第三層間介電質154及蝕刻停止層152形成。可以使用可接受的光學微影及蝕刻技術形成開口。在開口中形成諸如擴散阻障層、黏附層等的襯件（未單獨例示）及導電材料。襯件可以包括鈦、氮化鈦、鉭、氮化鉭等。導電材料可以是鈷、鎢、銅、銅合金、銀、金、鋁、鎳等。可以執行諸如CMP的平坦化製程以從第三層間介電質154的頂表面去除多餘的材料。剩餘的襯件及導電材料在開口中形成閘極接觸件156及源極∕汲極導孔158。閘極接觸件156及源極∕汲極導孔158可以在不同的製程中形成，或者可以在同一製程中形成。儘管例示為形成在相同的橫截面中，但是應當理解的是，閘極接觸件156及源極∕汲極導孔158中的每一個可以形成在不同的橫截面中，這可以避免接觸件短路。

共用源極∕汲極接觸件146的部件在第21B圖（虛線）及第21C圖中示出。共用源極∕汲極接觸件146在第二層間介電質124中具有上部146U並且在介電壁72中具有下部146L。在第21C圖的橫截面中，上部146U比下部146L更寬（例如，在平行於閘極結構的縱向方向的方向上）。在一些實施例中，下部146L具有8nm至25nm的寬度W1並且上部146U具有18nm至90nm的寬度W2。寬度W2可以大於寬度W1。源極∕汲極導孔158接觸上部146U，並且將上部146U形成為比下部146L寬可以增加用於形源極∕汲極導孔158的製程窗口。在第21C圖的橫截面中，下部146L比上部146U高。在一些實施例中，下部146L具有在20nm至120nm的高度H1並且上部146U具有10nm至40nm的高度H2。高度H2可以小於高度H1。下部146L的長度方向平行於介電壁72的縱向方向。在所述實施例中，在源極∕汲極凹槽104的蝕刻過程中沒有發生介電壁72的損失（見第10A-10C圖），介電壁72具有50nm至250nm的高度H3並且具有10nm至50nm的寬度W3（在相鄰鰭片62之間）。

第21D圖是沿第21A-21C圖中的橫截面D-D例示的俯視圖。如前所述，閘極電極134在介電壁72上方延伸（見第21B圖）。如此一來，共用源極∕汲極接觸件146的下部146L（例如，介電壁72中的部分）在第21D圖的俯視圖中不沿著閘極電極134的側壁延伸。實際上，如第21B圖中更清楚地所示，大部分的共用源極∕汲極接觸件146（例如，下部146L）沿著介電壁72而不是沿著閘極電極134延伸，而少數共用源極∕汲極接觸件146（例如，上部146U）沿著閘極電極134延伸。因此，形成介電壁72減少了共用源極∕汲極接觸件146及閘極電極134之間的重疊量。減少共用源極∕汲極接觸件146及閘極電極134之間的重疊量可以幫助降低共用源極∕汲極接觸件146及閘極電極134之間的寄生電容。所得裝置的性能及效率因此可得到改善。

共用源極∕汲極接觸件146可以形成在期望的位置，期望的位置基於將形成的電路類型。在第21D圖的示例中，例示了一個共用的共用源極∕汲極接觸件146。如隨後更詳細地描述的，CMOS反相器(Complementary Metal-Oxide-Semiconductor inverter, CMOS inverter)可以使用一個共用源極∕汲極接觸件146來形成。

第22-23圖是根據一些實施例的互補式FET的視圖。這些實施例類似於第21C圖的實施例，除了介電壁72的損失發生在源極∕汲極凹槽104的蝕刻期間（參見第10A-10C圖），使得介電壁72的高度降低。具體地，介電壁72在閘極結構下方的部分（參見第21B圖）具有比電介電壁72相鄰上磊晶源極∕汲極區118及∕或下磊晶源極∕汲極區108的部分更高的高度。

鰭片62位於閘極結構下方的部分在第22-23圖中以虛線顯示。在一些實施例中，介電壁72被蝕刻的部分具有比鰭片62位於閘極結構下方的部分更高的高度，如第22圖所示。在一些實施例中，介電壁72被蝕刻的部分具有與鰭片62位於閘極結構下方的部分相同的高度，如第23圖所示。在一些實施例中，介電壁72被蝕刻的部分具有比鰭片62位於閘極結構下方的部分（未單獨例示）更小的高度。

第24A-24C圖是根據一些實施例的互補式FET的視圖。所述實施例類似於第21A-21C圖的實施例，除了介電壁72在STI區76之後形成，使得介電壁72形成在STI區76之上。另外，STI區76位於相鄰的鰭片62及奈米結構64、66中的每一個之間。介電壁72接觸一些STI區76的頂表面。

第25A-25C圖是根據一些實施例的互補式FET的視圖。所述實施例類似於第21A-21C圖的實施例，除了介電壁72是多層的，例如，由多層不同的介電材料形成。例如，每個介電壁72包括第一介電層72A及在第一介電層72A上的第二介電層72B，每個介電層由不同的介電材料形成。

第26A-26C圖是根據一些實施例的互補式FET的視圖。所述實施例類似於第25A-25C圖的實施例，除了介電壁72的一些蝕刻發生在開口128的形成期間（先前針對第16A-16C圖描述的）。如此一來，閘極電極134及∕或閘極介電質132部分地延伸到介電壁72的側壁中。作為在介電壁72的側壁中部分地形成閘極電極134的結果，可以改進對奈米結構66的閘極控制。在一些實施例中，第二介電層72B在第一介電層72A的蝕刻期間作為蝕刻停止層，使得閘極電極134及∕或閘極介電質132延伸進入∕穿過第一介電層72A但不延伸到第二介電層72A中。

第27圖是根據一些實施例的互補式FET的視圖。所述實施例類似於第21B圖的實施例，除了每個介電壁72的僅一側鄰接(abuts)相鄰的奈米結構66。介電壁72的另一側通過閘極電極134與相鄰的奈米結構66隔開。另外，介電壁72及STI區76在每對鰭片62之間。第28圖是沿第27圖中的橫截面D-D例示的俯視圖。

第29A-30C圖是根據一些實施例的互補式FET製造中額外的中間階段的視圖。第21A-21C圖的結構的額外製程在此被描述。然而，可以對任何適當的前述結構執行額外步驟。第29A圖及第30A例示了橫截面視圖，橫截面視圖沿著與第1圖中的參考橫截面A-A'類似的橫截面。第29B圖及第30B例示了橫截面視圖，橫截面視圖沿著與第1圖中的參考橫截面B-B'類似的橫截面。第29C圖和第30C例示了橫截面視圖，橫截面視圖沿著與第1圖中的參考橫截面C-C'類似的橫截面。

如隨後更詳細地描述的，將在基板50上方形成第一互連結構（例如，正面互連結構）。然後去除部分或全部基板50並用第二互連結構（例如，背面互連結構）代替。因此，在正面互連結構及背面互連結構之間形成主動裝置的裝置層160。正面互連結構及背面互連結構各自包括連接到裝置層160的裝置的導電部件。正面互連結構的導電部件（例如，互連）將連接到上磊晶源極∕汲極區118及閘極電極134的正面以形成功能電路，例如邏輯電路、記憶體電路、圖像感測器電路等。背面互連結構的導電部件（例如電源軌）將連接到下磊晶源極∕汲極區108的背面以向功能電路提供參考電壓、電源電壓等。

在第29A-29C圖中，正面互連結構170形成在裝置層160上，例如，在第三層間介電質154上方。正面互連結構170被稱為正面互連結構，因為它形成在裝置層160的正面（例如，其上形成裝置的基板50的一側，參見第21A-21C圖）。正面互連結構170包括介電層172及介電層172中的導電部件174的膜層。

介電層172可以由介電材料形成。可接受的介電材料包括氧化矽、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、摻硼磷矽酸鹽玻璃(BPSG)等，其可通過CVD、ALD等形成。介電層172可以由介電常數(k)值低於大約3.0的低介電常數(low-k)介電材料形成。介電層172可以由介電常數(k)值小於約2.5的超低介電常數(extra-low-k, ELK)介電材料形成。

導電部件174可以包括導電的導線及導孔。導電的導孔可以延伸穿過相應的介電層172以提供導線層之間的垂直連接。導電部件174可以通過鑲嵌(damascene)製程形成，例如單鑲嵌(single damascene)製程、雙鑲嵌(dual damascene)製程等。在鑲嵌製程中，介電層172利用光學微影及蝕刻技術被圖案化以形成對應於導電部件174的期望圖案的溝槽及導孔開口。然後可以用導電材料填充溝槽及導孔開口。合適的導電材料包括銅、鋁、鎢、鈷、金、上述之組合等，其可以通過電鍍等形成。

正面互連結構170包括的任何期望數量的導電部件層174的膜層。導電部件174連接到下方裝置的部件（例如，閘極電極134及上磊晶源極∕汲極區118）以形成功能電路。換言之，導電部件174互連(interconnect)裝置層160的裝置。

支撐基板184接合(bonded)到正面互連結構170的頂表面。支撐基板184可以通過一個或多個接合層182接合到正面互連結構170。支撐基板184可以是玻璃支撐基板、陶瓷支撐基板、半導體基板（例如矽基板）、晶片﹙例如矽晶片﹚等。支撐基板184可以在隨後的製程步驟期間及完成的裝置中提供結構支撐。支撐基板184實質上不含任何主動或被動裝置。

支撐基板184可以使用諸如介電質對介電質接合(dielectric-to-dielectric bonding)等合適的技術接合到正面互連結構170。介電質對介電質接合可以包括在正面互連結構170及∕或支撐基板184上沉積接合層182。在一些實施例中，接合層182由通過CVD、ALD等沉積的氧化矽（例如，高密度電漿化學氣相沉積(HDP-CVD)氧化物等）形成。接合層182同樣可以包括在接合之前使用例如CVD、ALD、熱氧化等形成的氧化物層。其它合適的材料可用於接合層182。

介電質對介電質接合製程還可以包括對接合層182中的一層或多層進行表面處理。表面處理可以包括電漿處理。電漿處理可以在真空環境中進行。在電漿處理之後，表面處理可以進一步包括可以應用於一個或多個接合層182的清洗製程（例如，用去離子水沖洗等）。然後將支撐基板184與正面互連結構170對準並且將兩者相互壓靠以開始將支撐基板184預接合到正面互連結構170。預接合可以在大約室溫下進行。在預接合之後，可以施以退火製程。退火製程加強了鍵結。在支撐基板184接合到正面互連結構170之後，翻轉中間結構使得裝置層160的背面朝上（未單獨例示）。裝置層160的背面是指與裝置層160的正面相對的一面。

基板50（參見第21A-21C圖）被薄化(thinned)以去除（或至少減小其厚度）基板50的背面部分。薄化製程可以包括機械研磨、化學機械拋光(CMP)、回蝕刻、上述之組合等。薄化製程還可以薄化鰭片62及STI區76。在所示實施例中，薄化製程去除了整個基板50、鰭片62及STI區76，從而暴露了閘極電極134、閘極介電質132、下磊晶源極∕汲極區108及介電壁72。

在第30A-30C圖中，第四層間介電質190沉積在裝置層160的背面上，例如在閘極電極134、閘極介電質132、下磊晶源極∕汲極區108及介電壁72。在一些實施例中，第四層間介電質190是通過可流動CVD方法形成的可流動膜。在一些實施例中，第四層間介電質由諸如PSG、BSG、BPSG、USG等的介電材料形成，其可以通過諸如CVD、PECVD等的任何合適的方法沉積。

在一些實施例中，蝕刻停止層(etch stop layer, ESL)（未單獨例示）形成在第四層間介電質190與閘極電極134、閘極介電質132、下磊晶源極∕汲極區108及介電壁72之間。ESL可以包括對第四層間介電質190的蝕刻具有高蝕刻選擇性的介電材料，例如氮化矽、氧化矽、氮氧化矽等。

通過第四層間介電質190形成下源極∕汲極接觸件194。下源極∕汲極接觸件194可以物理地及電性地耦合到下磊晶源極∕汲極區108。具體地，下源極∕汲極接觸件194耦合到下磊晶源極∕汲極區108的背面。作為形成下源極∕汲極接觸件194的示例，可以通過第四層間介電質190形成接觸開口以暴露下磊晶源極∕汲極區108。可以使用可接受的光學微影及蝕刻技術形成接觸開口。然後在接觸開口中形成諸如擴散阻障層、黏附層等的襯件及導電材料。襯件可以包括鈦、氮化鈦、鉭、氮化鉭等。襯件可以通過諸如物理氣相沉積(PVD)、化學氣相沉積(CVD)等的保形沉積製程來沉積。在一些實施例中，襯件可以包括黏附層並且黏附層的至少一部分可以被處理以形成擴散阻障層。導電材料可以是鎢、鈷、釕、鋁、鎳、銅、銅合金、銀、金等。可以通過PVD、CVD等沉積導電材料。可以執行諸如CMP的平坦化製程以從第四層間介電質190的表面去除多餘的材料。接觸開口中剩餘的襯件及導電材料形成下源極∕汲極接觸件194。

可選地，金屬-半導體合金區192形成在下源極∕汲極接觸件194及下磊晶源極∕汲極區108之間的界面處。金屬-半導體合金區192可以是由金屬矽化物（例如矽化鈦、矽化鈷、矽化鎳等）形成的矽化物區、由金屬鍺化物（例如鍺化鈦、鍺化鈷、鍺化鎳等）形成的鍺化物區，由金屬矽化物及金屬鍺化物等形成的矽-鍺化物區。金屬-半導體合金區192可以在下源極∕汲極接觸件194之前形成，方法是在下源極∕汲極接觸件194的開口中沉積金屬，然後進行熱退火製程。金屬可以是任何能夠與下磊晶源極∕汲極區108的半導體材料（例如，矽、矽-鍺、鍺等）反應以形成低電阻金屬-半導體合金的金屬，例如鎳、鈷、鈦、鉭、鉑、鎢、其它貴金屬、其它耐火金屬、稀土金屬或其合金。可以通過諸如ALD、CVD、PVD等的沉積製程來沉積金屬。在熱退火製程之後，可以執行諸如濕式清洗的清洗製程以從用於下源極∕汲極接觸件194的開口去除任何殘留金屬，例如從金屬-半導體合金區192的表面。然後可以在金屬-半導體合金區192上形成下源極∕汲極接觸件194的材料。

背面互連結構200形成在第四層間介電質190上。背面互連結構200被稱為背面互連結構，因為它形成在裝置層160的背面。背面互連結構200包括介電層202及介電層202中的導電部件204的膜層。

介電層202可以由介電材料形成。可接受的介電材料包括氧化矽、磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、摻硼磷矽酸鹽玻璃(BPSG)等，其可通過CVD、ALD等形成。介電層202可由具有低於約3.0的介電常數(k)值的低介電常數(low-k)介電材料形成。介電層202可由具有小於約2.5的介電常數(k)值的超低介電常數(ELK)介電材料形成。

導電部件204可以包括導電的導線及導孔。導電的導孔可以延伸穿過相應的介電層202以提供導線層之間的垂直連接。導電部件204可以通過鑲嵌製程形成，例如單鑲嵌製程、雙鑲嵌製程等。在鑲嵌製程中，介電層202利用光學微影及蝕刻技術被圖案化以形成對應於導電部件204的期望的圖案的溝槽及導孔開口。然後可以用導電材料填充溝槽及導孔開口。合適的導電材料包括銅、鋁、鎢、鈷、金、上述之組合等，其可以通過電鍍等形成。

背面互連結構200包括任何期望的數量的導電部件204的膜層。導電部件204形成用於裝置層160的裝置的傳遞網路(distribution network)。導電部件204的一些或全部是電源軌204P，它們是將共用源極∕汲極接觸件146及∕或下磊晶源極∕汲極區108電性連接到參考電壓、電源電壓等的導線。通過將電源軌204P放置在裝置層160的背面而不是裝置層160的正面，可以達到一些益處。例如，可以增加裝置層160的裝置的閘極密度。此外，裝置層160的背面可以容納更寬的電源軌，從而降低電阻並提高功率傳輸到裝置層160的裝置的效率。例如，導電部件204的寬度可以是正面互連結構170的第一級導線（例如，導線174L）的寬度的至少兩倍。

在一些實施例中，下源極∕汲極接觸件194物理地及電性地耦合到共用源極∕汲極接觸件146。因此，下源極∕汲極接觸件194及共用源極∕汲極接觸件146的組合延伸穿過裝置層160以將背面互連結構200的導電部件204耦合到正面互連結構170的導電部件174。

第31A-31C圖是根據一些實施例的互補式FET的視圖。所述實施例類似於第30A-30C圖的實施例，除了裝置被互連以形成CMOS電路，例如反相器。因為互補式FET包括第一裝置類型的下奈米結構FET及第二裝置類型的上奈米結構FET，所以互補式FET的源極∕汲極區可以互連以形成具有小佔據面積(footprint)的CMOS電路。

在所述實施例中，下奈米結構FET包括下源極區108S及下汲極區108D，而上奈米結構FET包括上源極區118S及上汲極區118D。第31C圖的第一部分C1沿第31A圖中的橫截面C1-C1'例示，例示了下源極區108S及上源極區118S。第31C圖的第二部分C2沿第31A圖中的橫截面C2-C2'例示，例示了下汲極區108D及上汲極區118D。

相同的閘極結構（包括閘極介電質132及閘極電極134）沿著下奈米結構FET的下奈米結構66L的三側（例如，頂表面、側壁及底表面）延伸並且沿著上奈米結構FET的上奈米結構66U的三側（例如，頂表面、側壁及底表面）。因此，下奈米結構FET及上奈米結構FET的閘極被耦合在一起。閘極接觸件156與閘極結構接觸。共用源極∕汲極接觸件146與下汲極區108D及上汲極區118D接觸，並且還耦合到源極∕汲極導孔158，例如輸出連接。因此，下奈米結構FET及上奈米結構FET的汲極區被耦合在一起。上源極∕汲極接觸件196與上源極區118S接觸，並耦合到電源節點及接地節點兩者的其中之一。上源極∕汲極接觸件196可以與共用源極∕汲極接觸件146類似的方式形成，除了上源極∕汲極接觸件196耦合到上源極區118S而不是下源極區108S。下源極∕汲極接觸件194與下源極區108S接觸，並耦合到電源節點和接地節點中的另一個。生成的CMOS電路（例如反相器）如第31D圖所示。

可以使用互補式FET形成其它類型的電路。上奈米結構FET及下奈米結構FET的裝置類型可能取決於期望的電路類型。在各種實施例中：下磊晶源極∕汲極區108為P型而上磊晶源極∕汲極區118為N型，下磊晶源極∕汲極區108為N型而上磊晶源極∕汲極區118為P型，下磊晶源極∕汲極區108及上磊晶源極∕汲極區118均為N型，或者下磊晶源極∕汲極區108及上磊晶源極∕汲極區118均為P型。

第32-34圖是根據一些實施例在製造互補式FET的中間階段的視圖。第32圖及第33圖例示類似於第1圖的三維視圖。第34圖例示了橫截面圖，所述橫截面圖沿著與第1圖中的參考橫截面B-B'相似的橫截面。所述實施例類似於第2-21C圖的實施例，除了介電壁72形成為更高的高度以使得它們也可用作閘極隔離結構。

在第32圖中，提供了基板50。基板50可類似於第2圖所描述的基板。在基板50上方形成多層堆疊52。多層堆疊52可以類似於針對第2圖所描述的，除了多層堆疊52包括上半導體層54C之外。上半導體層54C及中間半導體層54B可以比第一半導體層54A中的其它層厚。

在第33圖中，執行如前所述的適當步驟以形成鰭片62、奈米結構64、66、介電壁72及STI區76。奈米結構64包括隔離結構64B及隔離結構64C，所述隔離結構64B及隔離結構64C比其它奈米結構64A厚。介電壁72及隔離結構64C的頂表面可以實質上共平面（在製程變異範圍內）。介電壁72相鄰隔離結構64C形成，因此具有比先前描述的實施例中更大的高度，使得介電壁72的頂表面在奈米結構66的頂表面之上。

在第34圖中，執行如前所述的適當步驟以完成互補式FET的形成。在閘極結構的形成期間去除隔離結構64C。具有增加的高度的介電壁72可以將閘極結構（包括閘極介電質132及閘極電極134）切割成多個閘極區段。此外，介電壁72的頂表面及閘極結構可以實質上共平面（在製程變異範圍內）。介電壁72設置在相鄰的閘極結構之間。還可以執行進一步的製程。例如，可以執行針對第29A-30C圖描述的製程以形成正面及背面互連結構。

本案實施例可以實現一些益處。如前所述，共用源極∕汲極接觸件146具有介電壁72中的部分，並且閘極電極134在介電壁72上方。因為閘極電極134在介電壁72上方，所以共用源極∕汲極接觸件146的大部分沿著電介質壁72而不是沿著閘極電極134延伸。共用源極∕汲極接觸件146及閘極電極134之間的重疊量因此可以減少。減少共用源極∕汲極接觸件146及閘極電極134之間的重疊量可以幫助降低共用源極∕汲極接觸件146及閘極電極134之間的寄生電容。所得裝置的性能和效率因此可得到改善。

在本案的一個實施例中，提供了一種裝置包括：介電壁；鄰接介電壁的奈米結構；毗鄰奈米結構的下子集的下源極∕汲極區；毗鄰奈米結構的上子集的上源極∕汲極區，上源極∕汲極區與下源極∕汲極具有相反的摻雜類型；以及接觸上源極∕汲極區及下源極∕汲極區的共用源極∕汲極接觸件，共用源極∕汲極接觸件延伸到介電壁中。在所述裝置的一些實施例中，下源極∕汲極區是P型源極∕汲極區並且上源極∕汲極區是N型源極∕汲極區。在所述裝置的一些實施例中，下源極∕汲極區是N型源極∕汲極區並且上源極∕汲極區是P型源極∕汲極區。在一些實施例中，所述裝置還包括：在上源極∕汲極區上的層間介電質，共用源極∕汲極接觸件延伸穿過層間介電質，共用源極∕汲極接觸件具有在層間介電質中的上部及在介電壁中的下部，上部比下部寬。在一些實施例中，所述裝置還包括：在上源極∕汲極區上的層間介電質，共用源極∕汲極接觸件延伸穿過層間介電質，共用源極∕汲極接觸件具有在層間介電質中的上部及在介電壁中的下部，下部比上部高。在一些實施例中，所述裝置還包括：基板上的隔離區，所述奈米結構從隔離區突出，介電壁接觸隔離區的頂表面。在一些實施例中，所述裝置還包括：基板上的隔離區，所述奈米結構從隔離區突出，介電壁接觸基板的頂表面。

在本案的一個實施例中，提供了一種裝置包括：介電壁；第一奈米結構，接觸介電壁的側壁；第二奈米結構，位於第一奈米結構上方且接觸介電壁的側壁，第二奈米結構與第一奈米結構具有相反的摻雜類型；以及閘極結構，沿著第二奈米結構的頂表面及側壁、沿著第一奈米結構的頂表面及側壁以及沿著介電壁的頂表面及側壁延伸。在一些實施例中，所述裝置還包括：毗鄰第一奈米結構的下源極∕汲極區，介電壁具有與下源極∕汲極區相鄰的第一部分，介電壁具有在閘極結構下方的第二部分，介電壁的第二部分具有比介電壁的第一部分更大的高度。在一些實施例中，所述裝置還包括：毗鄰第一奈米結構的下源極∕汲極區，介電壁具有與下源極∕汲極區相鄰的第一部分，介電壁具有在閘極結構下方的第二部分，介電壁的第二部分具有與介電壁的第一部分相同的高度。在所述裝置的一些實施例中，閘極結構的頂表面在介電壁的頂表面之上。在所述裝置的一些實施例中，閘極結構的頂表面與介電壁的頂表面共平面。在所述裝置的一些實施例中，介電壁是單層的。在所述裝置的一些實施例中，介電壁是多層的。在一些實施例中，所述裝置還包括：下源極區；下汲極區，第一奈米結構設置於下汲極區與下源極區之間；上源極區；上汲極區，第二奈米結構設置於上汲極區與上源極區之間；共用源極∕汲極接觸件，接觸上汲極區及下汲極區；下源極∕汲極接觸件，接觸下源極區的背面；以及上源極∕汲極接觸件，接觸上源極區的正面。

在本案的一個實施例中，提供一種方法包括：形成鄰接奈米結構的介電壁；在奈米結構中蝕刻出源極∕汲極凹槽；在源極∕汲極凹槽中成長較低的源極∕汲極區；在源極∕汲極凹槽中的下源極∕汲極區上方成長上源極∕汲極區；在上源極∕汲極區沉積層間介電質；圖案化出延伸穿過層間介電質並進入介電壁的接觸開口，接觸開口暴露上源極∕汲極區及下源極∕汲極區；並在接觸開口中形成源極∕汲極接觸件。在所述方法的一些實施例中，圖案化初接觸開口的步驟包括：執行第一蝕刻以在層間介電質中形成接觸開口的上部，接觸開口的上部暴露上源極∕汲極區的頂表面；以及進行第二蝕刻以在介電壁中形成接觸開口的下部，接觸開口的下部暴露上源極∕汲極區的側壁及下源極∕汲極區的側壁。在所述方法的一些實施例中，形成介電壁的步驟包括：形成多個介電壁，奈米結構設置在介電壁之間；並去除一部分介電壁。在一些實施例中，所述方法還包括：在形成介質壁之後，形成隔離區，奈米結構自隔離區突出。在一些實施例中，所述方法還包括：在形成介質壁之前，形成隔離區，奈米結構自隔離區突出。

以上概述數個實施例之部件，以便在本發明所屬技術領域中具有通常知識者可更易理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應理解，他們能以本發明實施例為基礎，設計或修改其它製程和結構，以實現與在此介紹的實施例相同之目的及∕或優勢。在本發明所屬技術領域中具有通常知識者也應理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。

50:基板 52:堆疊 54:半導體層 54A:半導體層 54B:半導體層 56:半導體層 56U:半導體層 56L:半導體層 60:溝槽 62:鰭片 64:奈米結構 64A:奈米結構 64B:奈米結構 64C:隔離結構 66:奈米結構 66U:上奈米結構 66L:下奈米結構 72:介電壁 72A:介電層 72B:介電層 74:絕緣材料 76:隔離區 82:虛置介電層 84:虛置閘極層 86:遮罩層 92:虛置介電質 94:虛置閘極 96:遮罩 102:閘極間隔物 104:凹槽 106:內間隔物 108:下磊晶源極∕汲極區 108S:下源極區 108S:下汲極區 112:接觸蝕刻停止層(contact etch stop layer, CESL) 114:層間介電質 118:上磊晶源極∕汲極區 122:接觸蝕刻停止層(contact etch stop layer, CESL) 124:層間介電質 126:凹槽 128:開口 132:閘極介電質 134:閘極電極 136:隔離結構 142:開口 144:金屬-半導體合金區 146U:共用源極∕汲極接觸件上部 146L:共用源極∕汲極接觸件下部 146:共用源極∕汲極接觸件 152:蝕刻停止層(etch stop layer, ESL) 154:層間介電質 156:閘極接觸件 158:源極∕汲極導孔 160:裝置層 170:互連結構 172:介電層 174:導電部件 174L:導線 182:接合層 184:支撐基板 190:層間介電質 192:金屬-半導體合金區 194:下源極∕汲極接觸件 200:互連結構 202:介電層 204:導電部件 W1:寬度 W2:寬度 W3:寬度 H1:高度 H2:高度 H3:高度 C1:第31C圖的第一部分 A-A’:剖線 B-B’:剖線 C-C’:剖線 C1-C1’:剖線 C2-C2’:剖線 D-D:剖線

以由以下的詳細敘述配合所附圖式，可最好地理解本發明實施例。應注意的是，依據在業界的標準做法，各種部件並未按照比例繪製。事實上，可任意地放大或縮小各種元件的尺寸，以清楚地表現出本發明實施例之部件。 第1圖根據本案的一些實施例以三維視圖例示了奈米結構場效電晶體(nanostructure-FET)的一個示例。 第2圖至第21D圖是根據本案的一些實施例在製造互補式場效電晶體(complementary-FET)的中間階段的視圖。 第22圖至第23圖是根據本案的一些實施例的互補式場效電晶體的視圖。 第24A圖至第24C圖是根據本案的一些實施例的互補式場效電晶體的視圖。 第25A圖至第25C圖是根據本案的一些實施例的互補式場效電晶體的視圖。 第26A圖至第26C圖是根據本案的一些實施例的互補式場效電晶體的視圖。 第27圖至第28圖是根據本案的一些實施例的互補式場效電晶體的視圖。 第29A圖至第30C圖是根據本案的一些實施例在製造互補式場效電晶體(complementary-FET)的額外中間階段的視圖。 第31A圖至第31D圖是根據本案的一些實施例的互補式場效電晶體的視圖。 第32圖至第34圖是根據本案的一些實施例在製造互補式場效電晶體(complementary-FET)的中間階段的視圖。

50:基板

62:鰭片

66U:上奈米結構

66L:下奈米結構

102:閘極間隔物

106:內間隔物

108:下磊晶源極/汲極區

114:第一層間介電質

118:上磊晶源極/汲極區

132:閘極介電質

134:閘極電極

144:金屬-半導體合金區

146:共用源極/汲極接觸件

152:蝕刻停止層(etch stop layer,ESL)

154:第三層間介電質

156:閘極接觸件

158:源極/汲極導孔

D-D:剖線

Claims (20)

1. 一種半導體結構，包括： 一介電壁； 多個奈米結構，所述奈米結構鄰接(abutting)該介電壁； 一下(lower)源極∕汲極區，該下源極∕汲極區毗鄰(adjoining)所述奈米結構的一下子集(lower subset)； 一上(upper)源極∕汲極區，該上源極∕汲極區毗鄰所述奈米結構的一上子集(upper subset)，該上源極∕汲極區與該下源極∕汲極區具有相反的摻雜類型；以及 一共用源極∕汲極接觸件，該共用源極∕汲極接觸件接觸該上源極∕汲極區以及該下源極∕汲極區，該共用源極∕汲極接觸件延伸進該介電壁中。
2. 如請求項1之半導體結構，其中該下源極∕汲極區為一P型源極∕汲極區且該上源極∕汲極區為一N型源極∕汲極區。
3. 如請求項1之半導體結構，其中該下源極∕汲極區為一N型源極∕汲極區且該上源極∕汲極區為一P型源極∕汲極區。
4. 如請求項1之半導體結構，更包括： 一層間介電質(inter-layer dielectric)，所述層間介電質位於該上源極∕汲極區上，該共用源極∕汲極接觸件延伸穿過該層間介電質，該共用源極∕汲極接觸件具有位於該層間介電質中的一上部且具有位於該介電壁中的一下部，該上部比該下部更寬。
5. 如請求項1之半導體結構，更包括： 一層間介電質(inter-layer dielectric)，所述層間介電質位於該上源極∕汲極區上，該共用源極∕汲極接觸件延伸穿過該層間介電質，該共用源極∕汲極接觸件具有位於該層間介電質中的一上部且具有位於該介電壁中的一下部，該下部比該上部更高。
6. 如請求項1之半導體結構，更包括： 一隔離區，所述隔離區位於一基板上，所述奈米結構自該隔離區突出，該介電壁接觸該隔離區的一上表面。
7. 如請求項1之半導體結構，更包括： 一隔離區，所述隔離區位於一基板上，所述奈米結構自該隔離區突出，該介電壁接觸該基板的一上表面。
8. 一種半導體結構，包括： 一介電壁； 多個第一奈米結構，所述第一奈米結構接觸該介電壁的一側壁； 多個第二奈米結構，所述第二奈米結構位於所述第一奈米結構上方並接觸該介電壁的該側壁，所述第二奈米結構與所述第一奈米結構具有相反的摻雜類型；以及 一閘極結構，該閘極結構沿著所述第二奈米結構的頂表面及側壁延伸、沿著所述第一奈米結構的頂表面及側壁延伸、並且沿著該介電壁的一頂表面及一側壁延伸。
9. 如請求項8之半導體結構，更包括： 一下源極∕汲極區，該下源極∕汲極區毗鄰所述第一奈米結構，該介電壁具有相鄰該下源極∕汲極區的一第一部份，該介電壁具有位於該閘極結構下方的一第二部分，該介電壁的該第二部分具有比該介電壁的該第一部分更大的高度。
10. 如請求項8之半導體結構，更包括： 一下源極∕汲極區，該下源極∕汲極區毗鄰所述第一奈米結構，該介電壁具有相鄰該下源極∕汲極區的一第一部份，該介電壁具有位於該閘極結構下方的一第二部分，該介電壁的該第二部分具有與該介電壁的該第一部分相同的高度。
11. 如請求項8之半導體結構，其中該閘極結構的一頂表面位於該介電壁的一頂表面之上。
12. 如請求項8之半導體結構，其中該閘極結構的一頂表面與該介電壁的一頂表面共平面。
13. 如請求項8之半導體結構，其中該介電壁是單層的(single-layered)。
14. 如請求項8之半導體結構，其中該介電壁是多層的(multi-layered)。
15. 如請求項8之半導體結構，更包括： 一下源極區； 一下汲極區，所述第一奈米結構設置於該下汲極區與該下源極區之間； 一上源極區； 一上汲極區，所述第二奈米結構設置於該上汲極區與該上源極區之間； 一共用源極∕汲極接觸件，該共用源極∕汲極接觸件接觸該上汲極區以及該下汲極區； 一下源極∕汲極接觸件，該下源極∕汲極接觸件接觸該下源極區的一背面(back-side)；以及 一上源極∕汲極接觸件，該上源極∕汲極接觸件接觸該上源極區的一正面(front-side)。
16. 一種半導體結構的製造方法，包括： 形成鄰接多個奈米結構的一介電壁； 在所述奈米結構中蝕刻出一源極∕汲極凹槽； 在該源極∕汲極凹槽中成長一下源極∕汲極區； 在該源極∕汲極凹槽的該下源極∕汲極區上方成長一上源極∕汲極區； 在該上源極∕汲極區上沉積一層間介電質(inter-layer dielectric)； 圖案化出延伸穿過該層間介電質並延伸進該介電壁的一接觸開口，該接觸開口暴露了該上源極∕汲極區以及該下源極∕汲極區；以及 在該接觸開口中形成一源極∕汲極接觸件。
17. 如請求項16之半導體結構的製造方法，其中圖案化出該接觸開口的步驟包括： 執行一第一蝕刻以在該層間介電質中形成該接觸開口的一上部，該接觸開口的該上部暴露了該上源極∕汲極區的一頂表面；以及 執行一第二蝕刻以在該介電壁中形成該接觸開口的一下部，該接觸開口的該下部暴露了該上源極∕汲極區的一側壁以及該下源極∕汲極區的一側壁。
18. 如請求項16之半導體結構的製造方法，其中形成該介電壁的步驟包括： 形成多個介電壁，且所述奈米結構設置於所述介電壁之間； 以及 移除該介電壁的一子集。
19. 如請求項16之半導體結構的製造方法，更包括： 在形成該介電壁之後，形成一隔離區，所述奈米結構自該隔離區突出。
20. 如請求項16之半導體結構的製造方法，更包括： 在形成該介電壁之前，形成一隔離區，所述奈米結構自該隔離區突出。

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