CN113178447A - 半导体器件及其形成方法 - Google Patents

半导体器件及其形成方法 Download PDF

Info

Publication number
CN113178447A
CN113178447A CN202110327711.XA CN202110327711A CN113178447A CN 113178447 A CN113178447 A CN 113178447A CN 202110327711 A CN202110327711 A CN 202110327711A CN 113178447 A CN113178447 A CN 113178447A
Authority
CN
China
Prior art keywords
source
drain
epitaxial source
layer
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110327711.XA
Other languages
English (en)
Inventor
廖翊博
黄禹轩
王培宇
钟政庭
蔡庆威
陈豪育
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN113178447A publication Critical patent/CN113178447A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02603—Nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/4175—Source or drain electrodes for field effect devices for lateral devices where the connection to the source or drain region is done through at least one part of the semiconductor substrate thickness, e.g. with connecting sink or with via-hole
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled

Abstract

在实施例中，器件包括：包括金属化图案的第一互连结构；包括电源轨的第二互连结构；位于该第一互连结构和该第二互连结构之间的器件层，器件层包括第一晶体管，第一晶体管包括外延源极/漏极区；以及延伸穿过器件层的导电通孔，该导电通孔将电源轨连接到金属化图案，且该导电通孔接触外延源极/漏极区。本申请的实施例还涉及半导体器件及其形成方法。

Description

半导体器件及其形成方法
技术领域
本申请的实施例涉及半导体器件及其形成方法。
背景技术
半导体器件用于各种电子设备中，诸如，例如，个人计算机、手机、数码相机等和其他电子设备中。半导体器件通常通过在半导体衬底上方依次沉积绝缘层或介电层、导电层和半导体材料层，并使用光刻法图案化各材料层以在其上形成电路组件和元件来制造。
半导体行业通过不断减小最小部件尺寸以提高各种电子元件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，从而能让更多的组件集成到一个特定区域内。然而，随着最小部件尺寸的减小，出现了应解决的其他问题。
发明内容
本申请的一些实施例提供了一种半导体器件，包括：纳米结构；栅极结构，围绕所述纳米结构；外延源极/漏极区，邻近所述栅极结构；第一介电层，位于所述外延源极/漏极区的上部的上方；第二介电层，位于所述外延源极/漏极区的下部的下方；以及电源轨通孔，延伸穿过所述第一介电层和所述第二介电层，所述电源轨通孔物理地和电耦合到所述外延源极/漏极区的所述上部和所述下部。
本申请的另一些实施例提供了一种半导体器件，包括：第一互连结构，包括金属化图案；第二互连结构，包括电源轨；器件层，位于所述第一互连结构与所述第二互连结构之间，所述器件层包括第一晶体管，所述第一晶体管包括外延源极/漏极区；以及导电通孔，延伸穿过所述器件层，所述导电通孔将所述电源轨连接到所述金属化图案，所述导电通孔接触所述外延源极/漏极区。
本申请的又一些实施例提供了一种形成半导体器件的方法，包括：在鳍上方形成纳米结构；在所述纳米结构周围形成栅极结构；邻近所述栅极结构生长外延源极/漏极区；在所述外延源极/漏极区上沉积第一介电层；穿过所述第一介电层形成第一接触件，以接触所述外延源极/漏极区；以及穿过所述鳍形成第二接触件，以接触所述外延源极/漏极区和所述第一接触件。
附图说明
当结合附图进行阅读时，根据以下详细描述可以最好地理解本发明的各个实施例。注意，根据行业中的标准做法，各个部件未按比例绘制。实际上，为了清楚地讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据一些实施例的简化的纳米结构场效应晶体管(纳米FET)的实例。
图2至图14B是根据一些实施例的制造纳米FET的中间阶段的各个视图。
图15至图22是根据一些实施例的半导体器件制造中的中间阶段的各个视图。
图23A至图31是根据一些其他实施例的半导体器件制造中的中间阶段的各个视图。
图32A至图40是根据一些其他实施例的半导体器件制造中的中间阶段的各个视图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。以下描述组件和布置的特定实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上面形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下面”、“在…下方”、“下部”、“在…上方”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
根据各实施例，形成具有设置在两个互连结构之间的器件层的半导体器件。该器件层包括晶体管，例如，纳米结构场效应晶体管(纳米FET)。其中一个互连结构位于器件层的前侧处，并且包括将器件层的晶体管互连的导电部件以形成功能电路。另一个互连结构位于器件层的背侧，并且包括用于为器件层提供电源电路的导电部件。具体地，背侧互连结构包括用于向功能电路提供参考电压、电源电压等的专用电源轨。导电通孔形成为穿过器件层，将背侧互连结构的导电部件连接到前侧互连结构的导电部件。形成这种导电通孔允许互连结构通过导电部件而不是半导体部件来连接，这可以提高所得半导体器件的性能。
图1示出了根据一些实施例的简化的纳米FET的实例。图1是三维剖面图，为了清晰地说明，省略了纳米FET的一些部件。纳米FET可以是纳米片场效应晶体管(NSFET)、纳米线场效应晶体管(NWFET)、全环栅场效应晶体管(GAAFET)等。
纳米FET包括在衬底50(诸如从衬底50延伸的鳍54)上方的纳米结构56。该纳米结构56是用作纳米FET的沟道区的半导体层。诸如浅槽隔离(STI)区的隔离区60设置在衬底50上方并且在相邻的鳍54之间，该鳍54可以在相邻的隔离区60上方和之间突出。尽管隔离区60被描述/示为与衬底50分离，但是如本文所使用的，术语“衬底”可以指单独的衬底50或者衬底50和隔离区60的组合。此外，尽管鳍54被示为与衬底50的单一连续材料，但是鳍54和/或衬底50可以包括单一材料或多种材料。在本文中，鳍54指的是在相邻的隔离区60上方和之间延伸的部分。
栅极结构100包裹纳米结构56。栅极结构100包括栅极电介质102和栅电极104。栅极电介质102沿着纳米结构56的顶面、侧壁和底面，并且可以沿着鳍54的侧壁和/或顶面上方延伸。栅电极104在栅电介质102上方。外延源极/漏极区92设置在栅极结构100的相对侧上。在形成多个晶体管的实施例中，外延源极/漏极区92可以在各晶体管之间共用。例如，相邻的外延源极/漏极区92可以是电耦合的，诸如通过外延生长来聚结外延源极/漏极区92，或者通过将外延源极/漏极区92与相同的源极/漏极接触件耦合。一个或多个层间介电(ILD)层(下面更详细地讨论)位于外延源极/漏极区92和/或栅极结构100上方，穿过该层形成至外延源极/漏极区92和栅电极104的接触件(下面更详细地讨论)。
本文讨论的一些实施例是在使用后栅极工艺形成的纳米FET的背景下进行讨论的。在其他实施例中，可使用先栅极工艺。而且，一些实施例考虑了在诸如平面FET的平面器件或鳍式场效应晶体管(FinFET)中的使用方面。
图1进一步示出了在后面的图中使用的参考截面。截面A-A沿着纳米结构56的纵轴并且在诸如纳米FET的外延源极/漏极区92之间的电流流动的方向上。为了清楚地说明，后续附图参考该参考截面图。
图2至图14B是根据一些实施例的制造纳米FET的中间阶段的各个视图。图2、图3、图4、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A和图14A示出了与图1的三维视图相似的三维视图，此外示出了一个栅极结构和两个鳍。图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B和图14B是沿着图1中的参考截面A-A示出的截面视图。图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A和图14A是简化的三维视图，并且没有示出相应的图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B和图14B的所有部件。
在图2中，提供了用于形成纳米FET的衬底50。衬底50可以是半导体衬底，诸如块状半导体、绝缘体上半导体(SOI)衬底等，这些半导体衬底可以是掺杂的(例如，用p型或n型掺杂剂)或未掺杂的。衬底50可是一个晶圆，比如硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可能是诸如埋氧(BOX)层、氧化硅层等。绝缘层设置在通常为硅或玻璃衬底的衬底上。也可以使用其他衬底，诸如多层或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或其组合。
衬底50具有n型区50N和p型区50P。n型区50N可以用于形成诸如NMOS晶体管的n型器件，例如n型纳米FET，而p型区50P可以用于形成诸如PMOS晶体管的p型器件，例如p型纳米FET。n型区50N可以与p型区50P(未单独示出)物理分离，任何数量的器件部件(例如，其他有源器件、掺杂沟道区、隔离结构等)可以设置在n型区50N和p型区50P之间。
衬底50可以轻掺杂p型或n型杂质。可以对衬底50的上部执行防穿通(APT)注入，以形成APT区。在APT注入期间，掺杂剂可以注入到n型区50N和p型区50P中。掺杂剂可以具有与随后将在n型区50N和p型区50P中的每个中形成的源极/漏极区的导电类型相反的导电类型。APT区可以在纳米FET中随后形成的源极/漏极区下方延伸，其将在后续的工艺中形成。APT区可用于减少从源极/漏极区到衬底50的泄漏。在一些实施例中，APT区中的掺杂浓度可以在约1018cm-3至约1019cm-3的范围内。
在衬底50上方形成多层堆叠件52。多层堆叠件52包括交替的第一半导体层52A和第二半导体层52B。第一半导体层52A由第一半导体材料形成，第二半导体层52B由第二半导体材料形成。半导体材料可以各自选自衬底50的候选半导体材料。在所示实施例中，多层堆叠件52包括第一半导体层52A和第二半导体层52B中的每个的四层。应当理解，多层堆叠件52可以包括任意数量的第一半导体层52A和第二半导体层52B。
在所示实施例中，第二半导体层52B将用于在n型区50N和p型区50P两者中形成纳米FET的沟道区。第一半导体层52A是牺牲层(或伪层)，其将在后续处理中被去除，以暴露两个区中的第二半导体层52B的顶面和底面。第二半导体层52B的第二半导体材料是适用于n型和p型纳米FET的材料，诸如硅；并且第一半导体层52A的第一半导体材料是对第二半导体材料的蚀刻具有高蚀刻选择性的材料，诸如硅锗。
在另一个实施例中，第一半导体层52A将用于在一个区(例如，p型区50P)中形成纳米FET的沟道区，第二半导体层52B将用于在另一个区(例如，n型沟道区50N)中形成纳米FET的沟道区。第一半导体层52A的第一半导体材料可以适用于p型纳米FET，诸如硅锗(例如，SixGe1-x，其中，x可以在0至1的范围内)、纯的或基本上纯的锗、III-V化合物半导体、II-VI化合物半导体等；第二半导体层52B的第二半导体材料可适用于n型纳米FET，诸如硅、碳化硅、III-V化合物半导体、II-VI化合物半导体等。第一半导体材料和第二半导体材料可以在相互的蚀刻中具有高蚀刻选择性，使得可以在不去除n型区50N中的第二半导体层52B的情况下去除第一半导体层52A，并且可以在不去除p型区50P中的第一半导体层52A的情况下去除第二半导体层52B。
多层堆叠件52的每一层可以使用诸如气相外延(VPE)、分子束外延(MBE)、化学气相沉积(CVD)、原子层沉积(ALD)等的工艺来形成。每一层可以形成为较小的厚度，诸如在约5nm至约30nm范围内的厚度。在一些实施例中，一组层(例如，第二半导体层52B)形成为比另一组层(例如，第一半导体层52A)薄。例如，在第二半导体层52B用于形成沟道区并且第一半导体层52A是牺牲层(或伪层)的实施例中，第一半导体层52A可以形成为第一厚度T1，第二半导体层52B可以形成为第二厚度T2，第二厚度T2比第一厚度T1小约30％至约60％。将第二半导体层52B形成为更小的厚度使得以更大的密度形成沟道区。
在图3中，在衬底50和多层堆叠件52中蚀刻沟槽以形成鳍54和纳米结构56。鳍54是在衬底50中图案化的半导体条。纳米结构56包括位于鳍54上的多层堆叠件52的剩余部分。具体地，纳米结构56包括交替的第一纳米结构56A和第二纳米结构56B。第一纳米结构56A和第二纳米结构56B分别由第一半导体层52A和第二半导体层52B的剩余部分形成。在形成之后，处于结构中间层级的第二纳米结构56B分别设置在两个第一纳米结构56A之间。蚀刻可以是任何可行的蚀刻工艺，例如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或其组合，并且可以用具有鳍54和纳米结构56的图案的掩模58来执行。蚀刻可以是各向异性的。
鳍54和纳米结构56可以通过任何合适的方法进行图案化。例如，可以使用一种或多种光刻工艺来图案化鳍54和纳米结构56，包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺将光刻和自对准工艺相结合，使得形成例如间距小于使用单一直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并使用光刻工艺进行图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，将剩余的间隔件用作掩模58以图案化鳍54和纳米结构56。在一些实施例中，掩模58(或其他层)可以保留在纳米结构56上。
鳍54和纳米结构56的宽度可以在约8nm至约40nm范围内。为便于说明，n型区50N和p型区50P中的鳍54和纳米结构56被示为具有基本相等的宽度。在一些实施例中，一个区(例如，n型区50N)的鳍54和纳米结构56可以比另一个区(例如，p型区50P)的鳍54和纳米结构56宽或窄。
然后在鳍54附近形成STI区60。STI区60可以通过在衬底50和纳米结构56上方以及在相邻的鳍54之间沉积绝缘材料来形成。绝缘材料可以是诸如氧化硅等氧化物、诸如氮化硅等氮化物等或其组合，并且可以通过高密度等离子体CVD(HDP-CVD)、可流动CVD(FCVD)等或其组合来形成。也可使用其他通过任何可行工艺形成的绝缘材料。在图示的实施例中，绝缘材料是通过FCVD工艺形成的氧化硅。一旦形成绝缘材料，可执行退火工艺。在一个实施例中，绝缘材料被形成为使得过量的绝缘材料覆盖掩模58(如果存在)或纳米结构56。尽管绝缘材料被示为单层，但是一些实施例可以使用多层。例如，在一些实施例中，可以首先沿着衬底50、鳍54和纳米结构56的表面形成衬垫。其后，可以在衬垫上方形成诸如上述的填充材料。
然后对绝缘材料应用去除工艺，以去除掩模58(如果存在)或纳米结构56上的多余绝缘材料。在一些实施例中，可以使用平坦化工艺，诸如化学机械抛光(CMP)、回蚀刻工艺或其组合等。平坦化工艺暴露掩模58(如果存在)或纳米结构56，使得在平坦化工艺完成后，掩模58(如果存在)或纳米结构56和绝缘材料的顶面分别共面(在工艺偏差范围内)。
然后使绝缘材料凹进，形成STI区60。使绝缘材料凹进，使得纳米结构56的至少一部分从相邻的STI区60之间突出。在所示的实施例中，STI区60的顶面与鳍54的顶面是共面的(在工艺变化范围内)。在一些实施例中，STI区60的顶面在鳍54的顶面之上或之下。此外，STI区60的顶面可以具有如图所示的平面、凸面、凹面(例如凹陷)或其组合。通过合适的蚀刻，STI区60的顶面可以形成为平的、凸的和/或凹的。可以使用可行的蚀刻工艺(例如，对绝缘材料的材料有选择性的蚀刻工艺)来使STI区60凹进，例如，以比蚀刻鳍54和纳米结构56的材料更快的速率选择性地蚀刻STI区60的绝缘材料。例如，可以使用诸如稀氢氟(dHF)酸氧化物去除氧化物。
可以在形成STI区60之前、期间或之后去除掩模58(或其他层)。例如，可以通过用于图案化鳍54和纳米结构56的蚀刻工艺或者通过用于凹槽STI区60的蚀刻工艺来去除掩模58。在另一实施例中，在使STI区60凹进之后，通过另一蚀刻工艺来去除掩模58。
上述过程只是如何形成鳍54和纳米结构56的一个实例。在一些实施例中，鳍54和纳米结构56可以通过外延生长工艺形成。例如，可以在衬底50的顶面上方形成介电层，并且可以蚀刻穿过该介电层的沟槽以暴露出下面的衬底50。可以在沟槽中外延生长外延结构，并且可以使介电层凹进，使得外延结构从介电层突出以形成鳍54和纳米结构56。外延结构可以包括上述交替的半导体材料，诸如第一半导体材料和第二半导体材料。在外延结构进行外延生长的实施例中，外延生长的材料可以在生长期间原位掺杂，这可以避免前面和/或随后的注入，尽管原位掺杂和注入掺杂可以一起使用。
此外，可以在衬底50、鳍54和/或纳米结构56内部形成合适的阱。在一些实施例中，可以在n型区50N中形成p型阱，并且可以在p型区50P中形成n型阱。在另一个实施例中，p型阱或n型阱可以形成在n型区50N和p型区50P两者中。
在具有不同阱类型的实施例中，可以使用光刻胶或其他掩模来实现n型区50N和p型区50P的不同注入步骤。例如，可以在n型区50N中的鳍54、纳米结构56和STI区60上方形成光刻胶。图案化光刻胶以暴露p型区50P。光刻胶可以通过使用旋涂技术形成并且可以使用可行的光刻技术进行图案化。一旦光刻胶被图案化，在p型区50P中执行n型杂质注入，光刻胶可以用作掩模以基本上防止n型杂质被注入到n型区50N中。n型杂质可以是注入到该区中的磷、砷、锑等，其浓度在约1013cm-3至约1014cm-3的范围内。注入之后，通过诸如可行的灰化工艺等去除光刻胶。
在注入p型区50P之后，在p型区50P中的鳍54、纳米结构56和STI区60上方形成光刻胶。图案化光刻胶以暴露p型区50N。光刻胶可以通过使用旋涂技术形成并且可以使用可行的光刻技术进行图案化。一旦光刻胶被图案化，在n型区50P中执行p型杂质注入，光刻胶可以用作掩模以基本上防止p型杂质被注入到p型区50N中。p型杂质可以是注入该区的硼、氟化硼、铟等，其浓度在约1013cm-3至约1014cm-3的范围内。注入之后，可通过诸如可行的灰化工艺等去除光刻胶。
在注入n型区50N和p型区50P之后，可以执行退火以修复注入损坏并激活注入的p型和/或n型杂质。在一些实施例中，外延鳍的生长材料可在生长中原位掺杂，这可消除注入，尽管原位掺杂和注入掺杂可能一起使用。
在图4中，在鳍54和纳米结构56上形成伪介电层62。伪介电层62可以是诸如，氧化硅、氮化硅及其组合等，并且可以根据可行的技术进行沉积或者热生长。伪栅极层64形成于伪介电层62的上方，以及掩模层66形成于伪栅极层64的上方。伪栅极层64可沉积于伪介电层62的上方，然后例如通过CMP进行平坦化。掩模层66可沉积于伪栅极层64的上方。伪栅极层64可以是导电或非导电材料，并且可以选自包括非晶硅、多晶硅、多晶硅锗、金属氮化物、金属硅化物、金属氧化物和金属的组。伪栅极层64可以通过物理气相沉积(PVD)、CVD、溅射沉积或用于沉积所选材料的其他技术来沉积。伪栅极层64可以由对绝缘材料的蚀刻具有高蚀刻选择性的材料制成，例如，STI区60和/或伪介电层62的材料。掩模层66可以包括一层或多层，例如氮化硅、氮氧化硅等。在该实例中，跨越n型区50N和p型区50P形成单个伪栅极层64和单个掩模层66。尽管伪介电层62被示为覆盖STI区60，但是应当理解，伪介电层62可以其他方式形成。在一些实施例中，诸如当伪介电层62热生长时，伪介电层62被形成为仅覆盖鳍54和纳米结构56。
图5A至图14B示出了纳米FET的制造中的其他中间阶段。图5B、图6B、图7B、图8B、图9B、图10B、图11B、图12B、图13B和图14B可以适用于n型区50N和p型区50P。n型区50N和p型区50P的结构上的差异(如果有的话)在每个附图所附的文本中进行了描述。
在图5A和图5B中，使用可行的光刻和蚀刻技术来图案化掩模层66，以形成掩模76。然后将掩模76的图案通过可行的蚀刻技术转印到伪栅极层64，以形成伪栅极74。掩模76的图案可以可选地通过可行的蚀刻技术进一步转印到伪介电层62，以形成伪电介质72。伪栅极74覆盖部分纳米结构56，该部分将在后续处理中暴露以形成沟道区。具体地，伪栅极74沿着纳米结构56的将用于形成沟道区68的部分延伸。掩模76的图案可以用于物理分离相邻的伪栅极74。伪栅极74还可具有与鳍54的长度方向基本垂直的长度方向(在工艺变化范围内)。可以任选地在图案化之后去除掩模76，诸如通过可行的蚀刻技术。
在图6A和图6B中，栅极间隔件80形成在纳米结构56和鳍54上方，在掩模76、伪栅极74和伪电介质72的暴露侧壁上。栅极间隔件80可以通过共形地形成绝缘材料并随后蚀刻绝缘材料来形成。栅极间隔件80的绝缘材料可以由氮化硅、碳氮化硅、碳氧化硅或其组合等，并且通过热氧化、沉积或其组合等形成。栅极间隔件80可以由单层绝缘材料或多层绝缘材料形成。在一些实施例中，各栅极间隔件80包括多层碳氧化硅，其中每层可以具有不同的碳氧化硅组分。在一些实施例中，各栅极间隔件80包括设置在两层氮化硅之间的氧化硅层。可以形成其他间隔件结构。绝缘材料的蚀刻可以是各向异性的。例如，蚀刻工艺可以是诸如RIE、NBE等干蚀刻。蚀刻后，栅极间隔件80可以具有直的侧壁或弯曲的侧壁。
在形成栅极隔离件80之前，可以执行轻掺杂源极/漏极(LDD)区的注入。在具有不同器件类型的实施例中，与上面讨论的注入相似，可以在n型区50N上方形成掩模(例如光刻胶)，同时暴露p型区50P，并且合适类型(例如，p型)的杂质可以注入到暴露在p型区50P中的纳米结构56和鳍54中。然后可以去除掩模。随后，可以在暴露n型区50N的同时在p型区50P上方形成掩模(例如光刻胶)，并且可以将合适类型的杂质(例如，n型)注入到暴露在n型区50N的纳米结构56和鳍54中。然后可以去除掩模。n型杂质可以是前面讨论的任何n型杂质，p型杂质可以是前面讨论的任何p型杂质。轻掺杂的源极/漏极区的杂质浓度可以在约1015cm-3至约1019cm-3的范围内。可将退火用于修复注入损坏并激活注入的杂质。在注入期间，沟道区68保持被伪栅极74覆盖，使得沟道区68基本上没有杂质注入到LDD区中。
注意，以上公开总体上描述了间隔件和LDD区的形成工艺。可以使用其他工艺和顺序。例如，可以利用更少或更多的间隔件，可以利用不同的步骤顺序(诸如可以形成和去除附加间隔件等)，等等。而且，可以使用不同的结构和步骤来形成n型和p型器件。
在形成栅极间隔件80之后，在纳米结构56中形成源极/漏极凹槽82。在所示实施例中，源极/漏极凹槽82延伸穿过纳米结构56以暴露鳍54。源极/漏极凹槽82也可以延伸到衬底50和/或鳍54中。换句话说，源极/漏极凹槽82可以仅形成在纳米结构56中，如图6A所示，或者也可以形成为延伸到鳍54中，如图6B所示。在各实施例中，源极/漏极凹槽82可以延伸到衬底50的顶面，而不蚀刻衬底50；可以蚀刻衬底50，使源极/漏极凹槽82的底面设置在STI区60的顶面下面；等等。源极/漏极凹槽82可以通过各向异性蚀刻工艺(诸如RIE、NBE等)蚀刻纳米结构56来形成。在用于形成源极/漏极凹槽82的蚀刻工艺期间，栅极间隔件80和掩模76共同掩蔽纳米结构56、鳍54和衬底50的部分。可以使用单一蚀刻工艺来蚀刻每个纳米结构56。在其他实施例中，可以使用多个蚀刻工艺来蚀刻纳米结构56。在源极/漏极凹槽82达期望的深度D1之后，可以使用定时蚀刻工艺来停止源极/漏极凹槽82的蚀刻。深度D1可以在约40nm至约140nm的范围内。
内部间隔件84可选地形成在第一纳米结构56A的剩余部分的侧壁上，例如由源极/漏极凹槽82暴露的那些侧壁。如下文将更详细讨论的，源极/漏极区将随后形成在源极/漏极凹槽82中，并且第一纳米结构56A将随后被相应的栅极结构替代。内部间隔件84用作随后形成的源极/漏极区与随后形成的栅极结构之间的隔离部件。而且，内部间隔件84可用于防止随后的蚀刻工艺(诸如用于随后形成栅极结构的蚀刻工艺)对随后形成的源极/漏极区的损坏。
作为形成内部间隔件84的实例，源极/漏极凹槽82可以被扩展。具体而言，第一纳米结构56A的侧壁被源极/漏极凹槽82暴露的部分可以是凹进的。尽管第一纳米结构56A的侧壁被示为直的，该侧壁也可以是凹的或凸的。可以使用可行的蚀刻工艺来使侧壁凹进，诸如对第一纳米结构56A的材料有选择性的蚀刻工艺(例如，以比蚀刻第二纳米结构56B和鳍54的材料更快的速率选择性地蚀刻第一纳米结构56A的材料)。蚀刻可以是各向同性的。例如，当鳍54和第二纳米结构56B由硅形成并且第一纳米结构56A由硅锗形成时，蚀刻工艺可以是使用氢氧化四甲铵(TMAH)、氢氧化铵(NH4OH)等的湿蚀刻。在另一实施例中，蚀刻工艺可以是使用诸如HF等氟基气体的干蚀刻。在一些实施例中，可以连续地执行相同的蚀刻工艺，以形成源极/漏极凹槽82并使第一纳米结构56A的侧壁凹进。内部间隔件84可以通过共形地形成绝缘材料并随后蚀刻绝缘材料来形成。绝缘材料可以是诸如氮化硅或氮氧化硅的材料，尽管可以使用()任何合适的材料，例如k值小于约3.5的低介电常数(低k)材料。绝缘材料可以通过共形沉积工艺沉积，诸如ALD、CVD等。绝缘材料的蚀刻可以是各向异性的。例如，蚀刻工艺可以是诸如RIE、NBE等干蚀刻。尽管内部间隔件84的外侧壁被示为与栅极间隔件80的侧壁齐平，但是内部间隔件84的外侧壁可以延伸超过栅极间隔件80的侧壁或者从栅极间隔件80的侧壁凹进。换言之，内部间隔件84可以部分填充、完全填充或过度填充侧壁凹槽。此外，尽管内部间隔件84的侧壁被示为直的，但是内部间隔件84的侧壁可以是凹的或凸的。
在图7A和图7B中，外延源极/漏极区92形成在源极/漏极凹槽82中。外延源极/漏极区92形成在源极/漏极凹槽82中，使得每个伪栅极74设置在外延源极/漏极区92的相应相邻对之间。在一些实施例中，栅极间隔件80用于将外延源极/漏极区92与伪栅极74和第一纳米结构56A隔开适当的横向距离，使得外延源极/漏极区92不会使随后形成的纳米FET的栅极短路。外延源极/漏极区92可以形成为与内部间隔件84(如果存在)接触，并且可以延伸超过第二纳米结构56B的侧壁。外延源极/漏极区92可以在第二纳米结构56B上施加应力，从而提高性能。
n型区50N中的外延源极/漏极区92可以通过掩蔽p型区50P来形成。然后，外延源极/漏极区92在n型区50N中的源极/漏极凹槽82中外延生长。外延源极/漏极区92可以包括适合于n型纳米FET的任何可行的材料。例如，n型区50N中的外延源极/漏极区92可以包括在沟道区68上施加拉伸应变的材料，诸如硅、碳化硅、掺磷碳化硅、磷化硅等。n型区50N中的外延源极/漏极区92可以具有从第二纳米结构56B和鳍54的相应面凸起的面，并且可以具有小平面。
p型区50P中的外延源极/漏极区92可以通过掩蔽n型区50N形成。然后，外延源极/漏极区92在p型区50P中的源极/漏极凹槽82中外延生长。外延源极/漏极区92可以包括适合于p型纳米FET的任何可行的材料。例如，p型区50P中的外延源极/漏极区92可以包括在沟道区68上施加压缩应变的材料，诸如硅锗、掺硼硅锗、锗、锗锡等。p型区50P中的外延源极/漏极区92可以具有从第二纳米结构56B和鳍54的相应表面凸起的表面，并且可以具有小平面。
外延源极/漏极区92、第二纳米结构56B和/或鳍54可以注入掺杂剂以形成源极/漏极区，类似于前面讨论的轻掺杂源极/漏极区的形成工艺，随后进行退火。源极/漏极区的杂质浓度可以在约1019cm-3至约1021cm-3的范围内。源极/漏极区的n型和/或p型杂质可以是前面讨论的任何杂质。在一些实施例中，外延源极/漏极区92可以在生长期间原位掺杂。
由于用于形成外延源极/漏极区92的外延工艺，外延源极/漏极区92的上表面具有小平面，该小平面横向向外扩展超过第二纳米结构56B和鳍54的表面。因此，外延源极/漏极区92的高度H1大于源极/漏极凹槽82的深度D1。例如，高度H1可以在约30nm至约120nm的范围内。在一些实施例中，如图7A所示，在外延工艺完成后，相邻的外延源极/漏极区92保持分离。在其他实施例中，这些小平面导致同一纳米FET的相邻外延源极/漏极区92合并。在图7A和图7B所示的实施例中，调整用于形成栅极间隔件80的间隔件蚀刻以去除间隔材料，从而使外延源极/漏极区92延伸到STI区60的顶面。在另一个实施例中，栅极间隔件80被形成为覆盖在STI区60上方延伸的纳米结构56的侧壁的部分，从而阻止在STI区60的顶面上的外延生长。
外延源极/漏极区92可以包括一个或多个半导体材料层。例如，外延源极/漏极区92可以包括第一半导体材料层、第二半导体材料层和第三半导体材料层。外延源极/漏极区92可以使用任意数量的半导体材料层。第一半导体材料层、第二半导体材料层和第三半导体材料层中的每个可以由不同的半导体材料形成，并且/或者可以掺杂到不同的掺杂剂浓度。在一些实施例中，第一半导体材料层可以具有小于第二半导体材料层并且大于第三半导体材料层的掺杂剂浓度。在外延源极/漏极区92包括三个半导体材料层的实施例中，第一半导体材料层可以从鳍54生长，第二半导体材料层可以从第一半导体材料层生长，第三半导体材料层可以从第二半导体材料层生长。
在图8A和图8B中，第一ILD 96形成在外延源极/漏极区92和STI区60上。第一ILD96可以由介电材料形成。介电材料可以包括氧化物，例如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺硼磷硅酸盐玻璃(BPSG)、未掺杂硅酸盐玻璃(USG)等；氮化物，例如氮化硅；或类似物。可以使用其他绝缘材料。
第一ILD 96可以通过在外延源极/漏极区92、栅极间隔件80、掩模76(如果存在)或伪栅极74以及STI区60上沉积介电材料，然后平坦化介电材料来形成。沉积可以通过任何合适的方法进行，例如CVD、等离子体增强CVD(PECVD)或FCVD。可以使用其他可行的工艺来形成介电材料。可以通过任何合适的方法来进行平坦化，例如CMP、回蚀刻工艺、其组合等。平坦化工艺使第一ILD 96的顶面与掩模76或伪栅极74的顶面齐平。平坦化工艺还可以去除伪栅极74上的掩模76，以及沿着掩模76的侧壁的栅极间隔件80的部分。在平坦化工艺之后，第一ILD 96、栅极间隔件80和掩模76(如果存在)或伪栅极74的顶面是共面的(在工艺偏差范围内)。因此，掩模76(如果存在)或伪栅极74的顶面通过第一ILD 96暴露。在所示的实施例中，保留掩模76，并且平坦化工艺使第一ILD 96的顶面与掩模76的顶面齐平。
在一些实施例中，接触蚀刻停止层(CESL)94设置在第一ILD 96和外延源极/漏极区92、栅极间隔件80和STI区60之间。CESL 94可包括介电材料，例如氮化硅、氧化硅、氮氧化硅等，其与第一ILD 96的蚀刻相比具有高蚀刻选择性。
在图9A和图9B中，在蚀刻工艺中去除掩模76(如果存在)和伪栅极74，从而形成凹槽98。伪电介质72在凹槽98中的部分也可以被去除。在一些实施例中，伪栅极74通过各向异性干蚀刻工艺去除。例如，蚀刻工艺可以包括使用反应气体的干蚀刻工艺，该反应气体以比蚀刻第一ILD 96或栅极间隔件80更快的速率选择性地蚀刻伪栅极74。在去除期间，当蚀刻伪栅极74时，伪电介质72可以用作蚀刻停止层。然后，可以在去除伪栅极74之后去除伪电介质72。每个凹槽98暴露和/或覆盖第二纳米结构56B中的部分沟道区68。用作沟道区68的部分第二纳米结构56B设置在外延源极/漏极区92的相邻对之间。
然后去除第一纳米结构56A的剩余部分，以扩展凹槽98。第一纳米结构56A的剩余部分可以通过可行的蚀刻工艺去除，该蚀刻工艺以比蚀刻第二纳米结构56B、鳍54和STI区60的材料更快的速率选择性地蚀刻第一纳米结构56A的材料。蚀刻可以是各向同性的。例如，当鳍54和第二纳米结构56B由硅形成并且第一纳米结构56A由硅锗形成时，蚀刻工艺可以是使用氢氧化四甲铵(TMAH)、氢氧化铵(NH4OH)等的湿蚀刻。
可选地修整第二纳米结构56B和鳍54的暴露部分。修整将第二纳米结构56B的暴露部分的厚度从第二厚度T2(上文参考图2讨论过)减小到第三厚度T3，第三厚度T3在约3nm至约8nm的范围内，并且第三厚度T3比第二厚度T2小约40％至约70％。修整可以与凹槽98的形成同时进行，或者可以在凹槽98形成之后进行。第二纳米结构56B和鳍54的暴露部分可以通过可行的蚀刻工艺来修剪，该蚀刻工艺以比蚀刻第一纳米结构56A、内部间隔件84和栅极间隔件80的材料更快的速率选择性地蚀刻第二纳米结构56B和鳍54的材料。蚀刻可以是各向同性的。例如，当鳍54和第二纳米结构56B由硅形成并且第一纳米结构56A由硅锗形成时，蚀刻工艺可以是使用稀氢氧化铵-过氧化氢混合物(APM)、硫酸-过氧化氢混合物(SPM)等湿蚀刻。
在图10A和图10B中，形成栅极电介质102和栅电极104以替换栅极。栅极电介质102共形地沉积在凹槽98中，诸如沉积在鳍54的顶面和侧壁上以及第二纳米结构56B的顶面、侧壁和底面上。栅极电介质102也可以沉积在第一ILD 96、栅极间隔件80和STI区60的顶面。栅极电介质102包括一个或多个介电层，诸如氧化物、金属氧化物、金属硅酸盐等或其组合。在一些实施例中，栅极电介质102包括氧化硅、氮化硅或其多层。在一些实施例中，栅极电介质102包括高k介电材料，并且在这些实施例中，栅极电介质102可以具有大于约7.0的k值，并且可以包括铪、铝、锆、镧、锰、钡、钛、铅及其组合的金属氧化物或硅酸盐。栅极电介质102可以是多层的。例如，在一些实施例中，各栅极电介质102可以包括通过热氧化或化学氧化形成的氧化硅界面层和界面层上方的金属氧化物层。栅极电介质102的形成方法可以包括分子束沉积(MBD)、ALD、PECVD等。
栅电极104分别沉积在栅极电介质102上方，并填充凹槽98的剩余部分。栅电极104可以包括含金属材料，诸如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、其组合或其多层。例如，尽管示出了单层栅电极104，但是栅电极104可以包括任意数量的衬垫层、任意数量的功函数调控层和填充材料。构成栅电极104的层的任何组合可以沉积在第二纳米结构56B之间以及鳍54和第二纳米结构56B之间的区中。栅电极104的形成方法可以包括ALD，PECVD等。在填充凹槽98后，可以执行诸如CMP等平坦化工艺，以去除栅极电介质102和栅电极104材料的多余部分，这些多余部分位于第一ILD 96和栅极间隔件80的顶面上方。因此，栅极电介质102和栅电极104的材料的剩余部分形成所得纳米FET的替换栅极。栅极电介质102和栅电极104可以统称为栅极结构100或“栅极堆叠件”。
区50N和区50P中的栅极电介质102的形成可以同时进行，使得每个区中的栅极电介质102由相同的材料形成，并且栅电极104的形成可以同时进行，使得每个区中的栅电极104由相同的材料形成。在一些实施例中，每个区中的栅极电介质102可以通过不同的工艺形成，使得栅极电介质102可以是不同的材料，并且/或者每个区中的栅电极104可以通过不同的工艺形成，使得栅电极104可以是不同的材料。当使用不同的工艺时，不同的掩模步骤可用来遮盖和暴露合适的区域。
在图11A和图11B中，源极/漏极接触开口106穿过第一ILD 96和CESL94而形成。可以使用可行的光刻和蚀刻技术在第一ILD 96中初步形成源极/漏极接触开口106，例如使用对第一ILD 96有选择性的蚀刻工艺(例如，以比蚀刻CESL 94的材料更快的速率蚀刻第一ILD 96的材料)。例如，可以通过使用氨气(NH3)和氟化氢(HF)气体的干蚀刻穿过第一ILD96初步形成源极/漏极接触开口106。然后使用可行的光刻和蚀刻技术，使源极/漏极接触开口106延伸穿过CESL 94，例如利用对CESL 94有选择性的蚀刻工艺(例如，以比蚀刻外延源极/漏极区92的材料更快的速率蚀刻CESL94的材料)。例如，该源极/漏极接触开口106可以通过使用氟基气体(例如C4F6)和氢气(H2)或氧气(O2)的干蚀刻延伸穿过CESL 94。然后使源极/漏极接触开口106部分延伸到外延源极/漏极区92中，例如延伸到外延源极/漏极区92的上部。例如，可以通过使用氯(Cl2)气体、溴化氢(HBr)气体和氧气(O2)气体的干蚀刻使源极/漏极接触开口106延伸到外延源极/漏极区92的上部。
在形成之后，源极/漏极接触开口106延伸进入外延源极/漏极区92的上部距离D2。在一些实施例中，距离D2约是外延源极/漏极区92的高度H1的一半。在源极/漏极接触开口106延伸进入外延源极/漏极区92的上部期望的距离D2之后，可以使用定时蚀刻工艺来停止源极/漏极接触开口106的蚀刻。例如，当上述蚀刻剂用于蚀刻外延源极/漏极区92时，蚀刻可以进行约50秒至约200秒范围内的持续时间，这可以导致源极/漏极接触开口136延伸进入外延源极/漏极区92的上部约15nm至约60nm的范围内的距离。
金属-半导体合金区108形成在源极/漏极接触开口106中，例如在外延源极/漏极区92被源极/漏极接触开口106暴露的部分上。金属-半导体合金区108可以是由金属硅化物(例如，硅化钛、硅化钴、硅化镍等)形成的硅化物区、由金属锗化物(例如，锗化钛、钴化锗、锗化镍等)形成的锗化物区、由金属硅化物和金属锗化物两者形成的硅锗硅区等。金属-半导体合金区108可以通过在源极/漏极接触开口106中沉积金属，然后执行热退火工艺来形成。该金属可以是能够与外延源极/漏极区92的半导体材料(例如，硅、硅锗、锗等)反应形成低电阻的金属-半导体合金的任何金属，诸如镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属或其合金。该金属可以通过诸如ALD、CVD、PVD等沉积工艺来沉积。在实施例中，金属-半导体合金区108是由钛-硅形成的硅化物区。在热退火工艺之后，可以执行诸如湿清洁的清洁工艺以从源极/漏极接触开口106(例如从第一ILD 96的顶面)去除任何残留金属。
在所示的实施例中，源极/漏极接触开口106以自对准图案化方法形成，使得在图11B的截面中去除了所有的第一ILD 96。在另一个实施例中，可以使用其他图案化方法，使得一些第一ILD 96保留在图11B的截面中。
在图12A和图12B中，第一源极/漏极接触件112A形成在源极/漏极接触开口106中。在源极/漏极接触开口106中形成诸如扩散阻挡层、粘合层等衬垫以及导电材料衬垫可包含钛、氮化钛、钽、氮化钽等。该衬垫可以通过共形沉积工艺沉积，诸如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。在一些实施例中，该衬垫可包括粘合层，并且粘合层的至少一部分可以经处理形成扩散阻挡层。导电材料可以是钨、钴、钌、铝、镍、铜、铜合金、银、金等。导电材料可以通过ALD、CVD、PVD等来沉积。可以执行诸如CMP的平坦化工艺,以从第一ILD 96的顶面去除多余的材料。源极/漏极接触开口106中剩余的衬垫和导电材料形成第一源极/漏极接触件112A。第一源极/漏极接触件112A物理地和电耦合到金属-半导体合金区108。第一源极/漏极接触件112A、栅电极104和栅间隔件80的顶面是共面的(在工艺偏差范围内)。
在形成之后，第一源极/漏极接触件112A具有与源极/漏极接触开口106相似的尺寸。第一源极/漏极接触件112A延伸进入外延源极/漏极区92的上部距离D2(见图11B)，并且具有高度H2。高度H2可以在约30nm至约90nm的范围内。在距离D2约是高度H1的一半的实施例中(见图7B)，高度H2大于高度H1的约一半。
在图13A和图13B中，第二ILD 114沉积在第一ILD 96、栅电极104和第一源极/漏极接触件112A上。第二ILD 114可以由选自第一ILD 96的同一组候选材料中的材料形成，并且可以使用选自用于沉积第一ILD 96的同一组候选方法中的方法沉积。第一ILD 96和第二ILD 114可以由相同的材料形成，或者可以包括不含的材料。在形成之后，第二ILD 114可以被平坦化，诸如通过CMP。在一些实施例中，蚀刻停止层形成在第一ILD 96和第二ILD 114之间。蚀刻停止层可以包括介电材料，例如氮化硅、氧化硅、氮氧化硅等，其蚀刻速率不同于第二ILD 114的材料的蚀刻速率。
然后在第二ILD 114中形成接触开口116。接触开口116A的第一子集暴露第一源极/漏极接触件112A，接触开口116B的第二子集暴露栅电极104。可以使用可行的光刻和蚀刻技术来形成接触开口116。
在图14A和图14B中，形成延伸穿过第二ILD 114的第二源极/漏极接触件112B和栅极接触件118。在接触开口116中形成衬垫，例如扩散阻挡层、粘合层等，以及导电材料。衬垫可包含钛、氮化钛、钽、氮化钽等。该衬垫可以通过共形沉积工艺沉积，诸如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。在一些实施例中，该衬垫可包括粘合层，并且粘合层的至少一部分可以经处理形成扩散阻挡层。导电材料可以是钨、钴、钌、铝、镍、铜、铜合金、银、金等。导电材料可以通过ALD、CVD、PVD等来沉积。可以执行诸如CMP的平坦化工艺以从第二ILD 114的顶面去除多余的材料。接触开口116A中剩余的衬垫和导电材料形成第二源极/漏极接触件112B。接触开口116B中剩余的衬垫和导电材料形成栅极接触件118。第二源极/漏极接触件112B物理地和电耦合到第一源极/漏极接触件112A，并且栅极接触件118物理地和电耦合到栅电极104。
第二源极/漏极接触件112B和栅极接触件118可以通过不同的工艺形成，或者可以通过相同的工艺形成。此外，第二源极/漏极接触件112B和栅极接触件118可以形成在相同的截面中，如图13B和图14B所示，或者可以形成在不同的截面中，如图13A和图14A所示，这可以避免接触件短路。
如下面将更详细讨论的，第一互连结构(例如，前侧互连结构)形成在衬底50上方。然后将衬底50去除并用第二互连结构(例如，背侧互连结构)代替。因此，有源器件的器件层120形成在前侧互连结构和背侧互连结构之间。前侧和背侧互连结构均包括导电部件，其电连接至器件层120的纳米FET。前侧互连结构的导电部件(例如，金属化图案，也称为互连线)将电连接到一个或多个外延源极/漏极区92和栅电极104的前侧，以形成功能电路，例如逻辑电路、存储器电路、图像传感器电路等。背侧互连结构的导电部件(例如，电源轨)将电连接到一个或多个外延源极/漏极区92的背侧，以向功能电路提供参考电压、电源电压等。此外，将穿过器件层120形成导电通孔，将前侧互连结构的一些导电部件连接到背侧互连结构的一些导电部件。具体地，背侧互连结构的导电部件(例如，电源轨)连接到前侧互连结构的导电部件(例如，金属化图案)，并且还连接到器件层120的一个或多个外延源极/漏极区92。尽管器件层120被描述为具有纳米FET，但是其他实施例可以包括具有不同类型的晶体管(例如，平面FET、FinFET、TFT等)的器件层120。
尽管图14B示出了延伸到每个外延源极/漏极区92的第二源极/漏极接触件112B，但是第二源极/漏极接触件112B可以从某些外延源极/漏极区92中省略。例如，如下文更详细解释的，外延源极/漏极区92P的子集连接到背侧互连结构的导电部件(例如，电源轨)。在所示实施例中，对于这些特定的外延源极/漏极区92P，还形成第二源极/漏极接触件112B，使得电源轨可以连接到前侧互连结构的上面的导电部件。在其他实施例中，对于这些特定的外延源极/漏极区92P，第二源极/漏极接触件112B可以被省略或者可以是不电连接到前侧互连结构的上面的导电部件的伪接触件。
图15至图22是根据一些实施例的半导体器件制造中的中间阶段的各个视图。具体地，示出了用于纳米FET的前侧和背侧互连结构的制造。图15、图16、图17、图18B、图19B、图20、图21和图22是沿着图1中的参考截面A-A示出的截面图。图18A和图19A是示出了与图1的三维视图相似的三维视图，此外示出了一个栅极结构和两个鳍。图18A和图19A是简化的三维视图，并且未示出对应的图18B和图19B的所有部件。图15、图16、图17、图18B、图19B、图20、图21和图22可以适用于n型区50N和p型区50P。n型区50N和p型区50P的结构上的差异(如果有的话)在每个附图所附的文本中进行了描述。
在图15中，互连结构122形成在器件层120上，例如，在第二ILD 114上。互连结构122也可以被称为前侧互连结构，因为其形成在衬底50/器件层120的前侧(例如，衬底50的器件层120所处的一侧)。
互连结构122可以包括在一个或多个堆叠的介电层126中形成的一层或多层导电部件124。每个介电层126可以包括介电材料，例如低k介电材料、超低k介电(ELK)材料等。介电层126可以使用合适的工艺来沉积，诸如CVD、ALD、PVD、PECVD等。
导电部件124可以包括导电线和互连导电线层的导电通孔。导电通孔可以延伸穿过介电层126中的相应的介电层以提供导电线层之间的竖直连接。导电部件124可以通过任何可行工艺形成。例如，导电部件124可以通过镶嵌工艺(诸如单镶嵌工艺、双镶嵌工艺等)形成。在镶嵌工艺中，利用光刻和蚀刻技术的组合来图案化各自的介电层126，以形成与导电部件124的期望图案相对应的沟槽。可以沉积可选的扩散阻挡层和/或可选的粘合层，然后可以用导电材料填充沟槽。阻挡层的合适材料包括钛、氮化钛、氧化钛、钽、氮化钽、氧化钛或其他替代物，导电材料的合适材料包括铜、银、金、钨、铝或其组合等。在实施例中，导电部件124可以通过沉积铜或铜合金的晶种层并通过电镀填充沟槽来形成。化学机械平坦化(CMP)工艺等可用于分别去除介电层126表面的多余导电材料，并平坦化该表面用于后续处理。
在示出的实例中，示出了五层导电部件124和介电层126。然而，应当理解，互连结构122可以包括设置在任意数量的介电层中的任意数量的导电部件。互连结构122的导电部件124电连接到栅极接触件118和第二源极/漏极接触件112B，以形成功能电路。在一些实施例中，由互连结构122形成的功能电路可以包括逻辑电路、存储器电路、图像传感器电路等。第二ILD 114、第二源极/漏极接触件112B和栅极接触件118也可以被认为是互连结构122的一部分，例如互连结构122的第一级导电部件的一部分。
在图16中，载体衬底130通过接合层132A、132B(统称为接合层132)接合到互连结构122的顶面。载体衬底130可以是玻璃载体衬底、陶瓷载体衬底、半导体衬底(例如硅衬底)、晶圆(例如硅晶圆)等。载体衬底130可以在后续处理步骤、在完成的器件中提供结构支撑。载体衬底130基本上没有任何有源或无源器件。
在各实施例中，载体衬底130可以通过合适的技术(例如介电接合等)接合互连结构122。介电接合可以包括分别在互连结构122和载体衬底130上沉积接合层132A、132B。在一些实施例中，接合层132A包括通过CVD、ALD、PVD等沉积的氧化硅(例如，高密度等离子体(HDP)氧化物等)。接合层132B同样可以是在接合之前使用诸如CVD、ALD、PVD、热氧化等形成的氧化物层。其他合适的材料也可以用于接合层132A、132B。
电介质至电介质接合工艺还包括对一个或多个接合层132进行表面处理。表面处理可以包括等离子体处理。等离子体处理可以在真空环境中进行。在等离子体处理之后，表面处理可进一步包括可应用于一个或多个接合层132的清洁工艺(例如，用去离子水冲洗等)。然后载体衬底130与互连结构122对准，并且相互压紧以引发载体衬底130与互连结构122的预接合。预接合可以在室温下进行(例如，在约20℃至约25℃的范围内)。在预接合之后，可以通过例如将互连结构122和载体衬底130加热到约170℃的温度，来应用退火工艺
在图17中，中间结构被翻转，使得衬底50的背侧朝上。衬底50的背侧是指与形成有器件层120的衬底50的前侧相对的一侧。然后减薄衬底50以去除衬底50的背侧部分。减薄工艺可以包括平坦化工艺(例如，机械研磨、化学机械抛光(CMP)等)、回蚀刻工艺或其组合等。减薄工艺暴露器件层120背侧的STI区60和鳍54的表面。
然后在器件层120的背侧上方(诸如鳍54和STI区60上方)沉积介电层128。介电层128是形成在器件层120上的互连结构的一部分。介电层128可以物理接触鳍54和STI区60的剩余部分的表面。介电层128可以由选自第一ILD 96的同一组候选材料中的材料形成，并且可以使用选自用于沉积第一ILD 96的同一组候选方法中的方法沉积。第一ILD 96和介电层128可以由相同的材料形成，或者可以包括不同的材料。
在图18A和图18B中，掩模134形成在介电层128上。掩模134可以由光刻胶形成，例如单层光刻胶、双层光刻胶、三层光刻胶等。在一些实施例中，掩模134是三层掩模，包括底层(例如，底部抗反射涂层(BARC)层)、中间层(例如，氮化物、氧化物、氮氧化物等)和顶层(例如光刻胶)。使用的掩模类型(例如，单层掩模、双层掩模、三层掩模等。)可以取决于随后用于图案化掩模134的光刻工艺。例如，在极紫外(EUV)光刻工艺中，掩模134可以是单层掩模或双层掩模。可以通过旋涂、诸如CVD的沉积工艺及其组合等来形成掩模134。可以使用可行的光刻技术来图案化掩模134，以形成具有随后形成的源极/漏极接触图案的开口。
源极/漏极接触开口136穿过介电层128、鳍54、外延源极/漏极区92P和金属-半导体合金区108而形成。源极/漏极接触开口136最初可以使用可行的光刻和蚀刻技术在介电层128中形成，例如使用掩模134作为蚀刻掩模，利用对介电层128有选择性的蚀刻工艺(例如，以比蚀刻鳍54的材料更快的速率蚀刻介电层128的材料)。例如，源极/漏极接触开口136最初可以通过使用氨(NH3)和氟化氢(HF)气体的干蚀刻穿过介电层128而形成。然后使用可行的光刻和蚀刻技术，使源极/漏极接触开口136延伸穿过鳍54，例如使用对鳍54有选择性的蚀刻工艺(例如，以比蚀刻对外延源极/漏极区92的材料更快的速率蚀刻鳍54的材料)。例如，可以通过使用诸如氟化氢(HF)的氟基气体的干蚀刻使源极/漏极接触开口136延伸穿过鳍54。然后使源极/漏极接触开口136延伸穿过外延源极/漏极区92P和金属-半导体合金区108，使得源极/漏极接触开口136延伸进入外延源极/漏极区92P的下部并暴露第一源极/漏极接触件112A。例如，可以通过使用氯(Cl2)气体、溴化氢(HBr)气体和氧(O2)气体的干蚀刻使源极/漏极接触开口136延伸穿过外延源极/漏极区92P和金属-半导体合金区108。在所示实施例中，当图案化源极/漏极接触开口136时，基本上不发生第一源极/漏极接触件112A的蚀刻。在另一个实施例中，源极/漏极接触开口136也可以延伸到第一源极/漏极接触件112A中。
可以在图案化源极/漏极接触开口136期间或之后去除掩模134。例如，可以通过用于图案化介电层128、鳍54、外延源极/漏极区92P或金属-半导体合金区108的蚀刻工艺来去除掩模134。在另一实施例中，在源极/漏极接触开口136的图案化之后，例如通过可行的灰化工艺，去除掩模134。
在形成之后，源极/漏极接触开口136延伸进入外延源极/漏极区92P的下部距离D3。在一些实施例中，距离D3约为外延源极/漏极区92P的高度H1(见图7B)的一半。距离D2(见图11B)和D3的总和等于高度H1。换句话说，距离D2和D3可以相等。在另一个实施例中，距离D2和D3不同；例如，距离D2可以大于或小于距离D3。在源极/漏极接触开口136延伸进入外延源极/漏极区92P的下部达期望的距离D3之后，可以使用定时蚀刻工艺来停止源极/漏极接触开口136的蚀刻。例如，当上述蚀刻剂用于蚀刻外延源极/漏极区92P时，蚀刻可以持续进行约50秒至约200秒，这可以导致源极/漏极接触开口136延伸到外延源极/漏极区92P的下部中的距离D3在约15nm到约60nm的范围内。
在图19A和图19B中，金属-半导体合金区138形成在源极/漏极接触开口136中，例如在被源极/漏极接触开口136暴露的外延源极/漏极区92P的部分上。金属-半导体合金区138可以是由金属硅化物(例如，硅化钛、硅化钴、硅化镍等)形成的硅化物区、由金属锗化物(例如，锗化钛、钴化锗、锗化镍等)形成的锗化物区、由金属硅化物和金属锗化物两者形成的硅锗硅区等。金属-半导体合金区138可以通过在源极/漏极接触开口136中沉积金属，然后执行热退火工艺来形成。该金属可以是能够与外延源极/漏极区92P的半导体材料(例如，硅、硅锗、锗等)反应形成低电阻的金属-半导体合金的任何金属，诸如镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属或其合金。该金属可以通过诸如ALD、CVD、PVD等沉积工艺来沉积。在实施例中，金属-半导体合金区138是由钛-硅形成的硅化物区。在热退火工艺之后，可以执行诸如湿清洁的清洁工艺以从源极/漏极接触开口136(例如从第一源极/漏极接触件112A和STI区60的表面)去除任何残留金属。。尽管金属-半导体合金区108、138被示为分离的区，但是应当理解，在一些实施例中，金属-半导体合金区108、138可以在形成期间合并，使得它们之间不存在可区分的界面。
第三源极/漏极接触件112C形成在源极/漏极接触件开口136中。在源极/漏极接触开口136中形成诸如扩散阻挡层、粘合层等衬垫以及导电材料衬垫可包含钛、氮化钛、钽、氮化钽等。该衬垫可以通过共形沉积工艺沉积，诸如原子层沉积(ALD)、化学气相沉积(CVD)、物理气相沉积(PVD)等。在一些实施例中，该衬垫可包括粘合层，并且粘合层的至少一部分可以经处理形成扩散阻挡层。导电材料可以是钨、钴、钌、铝、镍、铜、铜合金、银、金等。导电材料可以通过ALD、CVD、PVD等来沉积。可以执行诸如CMP的平坦化工艺以从介电层128的顶面去除多余的材料。源极/漏极接触开口136中剩余的衬垫和导电材料形成第三源极/漏极接触件112C。第三源极/漏极接触件112C物理地和电耦合到第一源极/漏极接触件112A。第三源极/漏极接触件112C和介电层128的顶面是共面的(在工艺偏差范围内)。
在形成之后，第三源极/漏极接触件112C具有与源极/漏极接触件开口136相似的尺寸。第三源极/漏极接触件112C延伸进入外延源极/漏极区92下部距离D3(见图18B)，并且具有高度H3。高度H2可以在约25nm至约70nm的范围内。在距离D2约是高度H1的一半的实施例中(见图7B)，高度H2大于高度H1的约一半。
在图20中，介电层142和导电部件144形成在介电层128和第三源极/漏极接触件112C上。介电层142和导电部件144也是形成在器件层120上的互连结构的一部分介电层142可以由选自第一ILD 96的同一组候选材料中的材料形成，并且可以使用选自用于沉积第一ILD 96的同一组候选方法中的方法沉积。第一ILD 96和介电层142可以由相同的材料形成，或者可以包括不同的材料。
导电部件144形成在介电层142中，并且可以是导电线。形成导电部件144可以包括例如使用光刻和蚀刻工艺的组合在介电层142中图案化凹槽。介电层142中的凹槽的图案可以对应于导电部件144的图案。然后通过在凹槽中沉积导电材料来形成导电部件144。在一些实施例中，导电部件144包括金属层，该金属层可以是单层或者是包括由不同材料形成的多个子层的复合层。在一些实施例中，导电部件144包括铜、铝、钴、钨、钛、钽、钌等。在用导电材料填充凹槽之前，可以沉积可选的扩散阻挡层和/或可选的粘合层。用于阻挡层/粘合层的合适材料包括钛、氮化钛、氧化钛、钽、氮化钽、氧化钛等。可以使用诸如CVD、ALD、PVD、镀等来形成导电部件144。导电部件144通过第三源极/漏极接触件112C和金属-半导体合金区138电连接到外延源极/漏极区92P。可以执行平坦化工艺(例如，CMP、研磨、回蚀刻等)以去除形成在介电层142上方的导电部件144的多余部分。
一些或所有导电部件144是电源轨144P，其是将外延源极/漏极区92P电气连接参考电压、电源电压等的导电线。通过将电源轨144P放置在器件层120的背侧而不是器件层120的前侧，可以获得优势。例如，可以增加纳米FET的栅极密度和/或互连结构122的互连密度。此外，器件层120的背侧可以容纳更宽的电源轨，从而降低电阻并提高向纳米FET的功率传输效率。例如，导电部件144的宽度可以是互连结构122的第一级导电线(例如，图15中的导电线124A)的宽度的至少两倍。
第一源极/漏极接触件112A和第三源极/漏极接触件112C形成导电通孔148，导电通孔148可以被称为电源轨通孔。每个电源轨通孔包括第一源极/漏极接触件112A和第三源极/漏极接触件112C。导电通孔148的总高度等于高度H2(见图12B)和H3(见图19B)的总和。导电通孔148延伸穿过器件层120，并将互连结构122的导电部件(例如，金属化图案)连接到互连结构150的导电部件(例如，电源轨144)。参考电压、电源电压等因此可以通过导电通孔148电连接到外延源极/漏极区92P和互连结构122。通过导电部件(例如，导电通孔148)而不是半导体部件(例如，外延源极/漏极区92P)将电源轨144P连接到互连结构122可以获得优势。例如，导电部件的电阻比半导体部件更低，从而可以改善互连结构122、150之间的局部互连的性能。此外，导电通孔148也物理地和电耦合到期望电源轨连接的外延源极/漏极区92P。在该实施例中，金属-半导体合金区108、138围绕并耦合到延伸穿过外延源极/漏极区92P的导电通孔148的部分。因为导电通孔148延伸穿过外延源极/漏极区92P，所以在操作期间可以避免外延源极/漏极区92P的外延材料上的电压降，从而降低纳米FET的寄生电容。最后，相同的导电部件可用于将外延源极/漏极区92P连接到电源轨144P，并在互连结构122、150之间提供局部互连，从而减少互连结构150中导电部件的数量。
在图21中，互连结构150的剩余部分形成在器件层120的背侧，诸如在介电层142和导电部件144的上方。互连结构150也可以被称为背侧互连结构，因为其形成在器件层120的背侧。互连结构150的剩余部分可以与互连结构122相似。例如，互连结构150可以包括相似的材料，并且使用与互连结构122相似的工艺形成。特别地，互连结构150可以包括形成在堆叠介电层152中的导电部件154的堆叠层。导电部件154可以包括布线线路(例如，用于与后续形成的接触焊盘和外部连接件之间的布线)。导电部件154还可以包括在介电层152中延伸的导电通孔，以在导电线的堆叠层之间提供竖直互连。互连结构150因此包括介电层128、142、152和导电部件144、154。
在一些实施例中，可以进一步图案化互连结构150的导电部件，以在互连结构150中包括一个或多个嵌入式无源器件，例如电阻器、电容器、电感器等。嵌入式无源器件可以与导电部件144、154(例如，电源轨144P)集成，以在器件层120的背侧提供电路(例如电源电路)。
在图22中，钝化层160、UBM 162和外部连接件164形成在互连结构150上。钝化层160可以包括聚合物，例如PBO、聚酰亚胺、BCB等。或者，钝化层160可以包括非有机介电材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅等。钝化层160可以通过例如CVD、PVD、ALD等进行沉积。
UBM 162形成为穿过钝化层160和互连结构150的导电部件154，外部连接件164形成在UBM 162上。UBM 162可以包括通过镀工艺等形成的一层或多层铜、镍、金等。外部连接件164(例如焊球)形成在UBM 162上。外部连接件164的形成可以包括将焊球放置在UBM 162的暴露部分上，然后回流焊球。在可选的实施例中，外部连接件164的形成包括执行镀步骤以在最上面的导电部件154上方形成焊料区，然后回流焊料区。在另一个实施例中，外部连接件164是具有基本竖直侧壁的金属连接件，例如微凸块。UBM 162和外部连接件164可以用于为其他电子元件(例如其他器件管芯、重布结构、印刷电路板(PCB)、主板等)提供输入/输出连接。UBM 162和外部连接件164也可以被称为背侧输入/输出焊盘，其可以为器件层120的纳米FET提供信号、参考电压、电源电压和/或接地连接。
图23A至图31是根据一些其他实施例的半导体器件制造中的中间阶段的各个视图。具体地，示出了用于纳米FET的前侧和背侧互连结构的制造。图23A、图24A、图25A、图26A、图27A、图28A、图29A和图30A示出了与图1的三维视图相似的三维视图，此外示出了两个栅极结构和两个鳍。图23B、图24B、图25B、图26B、图27B、图28B、图29B、图30B和图31是沿着图1中的参考截面A-A示出的截面图。图23A、图24A、图25A、图26A、图27A、图28A、图29A和图30A是简化的三维视图，并且没有示出相应的图23B、图24B、图25B、图26B、图27B、图28B、图29B和图30B的所有部件。图23B、图24B、图25B、图26B、图27B、图28B、图29B、图30B和图31可以适用于n型区50N和p型区50P。n型区50N和p型区50P的结构上的差异(如果有的话)在每个附图所附的文本中进行了描述。
在图23A和图23B中，获得了类似于参照图10A和图10B描述的结构。
在图24A和图24B中，一个或多个栅极结构100被去除，并用介电部件172代替。在一些实施例中，被替换的栅极结构100是位于存储器单元末端的那些栅极结构100，例如位于鳍54末端的栅极结构100。被替换的栅极结构100邻近将被连接到电源轨的外延源极/漏极区92P。可以用可行的光刻和蚀刻技术去除期望的栅极结构100以形成开口。然后在开口中形成介电部件172。介电部件172可以由诸如氧化硅、氮化硅等介电材料形成。介电部件172可以通过在剩余的栅极结构100上沉积介电材料，并且随后平坦化介电材料，以使得介电部件172和剩余的栅极结构100的顶面是共面的(在工艺偏差范围内)来形成。介电部件172因此包围被替换的栅极结构100包围的纳米结构56B。
在图25A和图25B中，源极/漏极接触开口106穿过第一ILD 96和CESL 94而形成。在该实施例中，源极/漏极接触开口106P的第一子集(例如，将用于形成电源轨通孔的那些)也穿过介电部件172、内部间隔件84、栅极间隔件80和第二纳米结构56B而形成，以暴露外延源极/漏极区92P的侧壁。源极/漏极接触开口106R的第二子集(例如，不用于形成电源轨通孔的那些)不延伸穿过介电部件172、内部间隔件84、栅极间隔件80或第二纳米结构56B。
源极/漏极接触开口106R、106P可以通过多种光刻和蚀刻技术来形成。可以使用可行的光刻和蚀刻技术在第一ILD 96中初步形成源极/漏极接触开口106R和106P，例如使用对第一ILD 96有选择性的蚀刻工艺(例如，以比蚀刻CESL 94的材料更快的速率蚀刻第一ILD 96的材料)。例如，可以通过使用氨(NH3)和氟化氢(HF)气体的干蚀刻通过第一ILD 96初步形成源极/漏极接触开口106R、106P。然后使用可行的光刻和蚀刻技术，使源极/漏极接触开口106R、106P延伸穿过CESL 94，例如使用对CESL 94有选择性的蚀刻工艺(例如，以比蚀刻外延源极/漏极区92的材料更快的速率蚀刻CESL 94的材料)。例如，可以通过使用氟基气体(例如，C4F6)和氢(H2)或氧(O2)气体的干蚀刻使源极/漏极接触开口106R、106P延伸穿过CESL 94。然后，例如通过在源极/漏极接触开口106R上形成光刻胶来掩蔽源极/漏极接触开口106R。P然后使用可行的光刻和蚀刻技术使源极/漏极接触开口106延伸穿过介电部件172、内部间隔件84、栅极间隔件80和第二纳米结构56B，例如使用对介电部件172、内部间隔件84、栅极间隔件80和第二纳米结构56B有选择性的蚀刻工艺(例如，以比蚀刻外延源极/漏极区92的材料更快的速率蚀刻介电部件172、内部间隔件84、栅极间隔件80和第二纳米结构56B的材料)。例如，可以通过使用氟基气体(例如C4F6)和氢(H2)或氧(O2)气体的干蚀刻使源极/漏极接触开口106P延伸穿过介电部件172、内部间隔件84、栅极间隔件80和第二纳米结构56B。源极/漏极接触开口106P可以不延伸到鳍54中，如图25A所示；或者也可以形成为延伸到鳍54中，如图25B所示。
形成之后，源极/漏极接触开口106R、106P部分延伸到外延源极/漏极区92中，例如延伸到外延源极/漏极区92的上部，延伸距离为D4。在一些实施例中，距离D4小于外延源极/漏极区92的高度H1(见图7B)的约一半。在源极/漏极接触开口106R、106P延伸进入外延源极/漏极区92的上部达所期望的距离D4之后，可以使用定时蚀刻工艺来停止对源极/漏极接触开口106R、106P的蚀刻。例如，当使用上述蚀刻剂来蚀刻外延源极/漏极区92时，蚀刻可以持续进行约10秒至约40秒，这可以导致源极/漏极接触开口136延伸进入外延源极/漏极区92P的上部的距离D4在约2nm到约10nm的范围内。形成的源极/漏极接触开口106R的宽度W1可以在约10nm至约30nm的范围内。
在这些开口延伸之后，源极/漏极接触开口106P延伸进入中间结构中距离D5。在一些实施例中，距离D5大于外延源极/漏极区92的高度H1。在源极/漏极接触开口106P延伸到中间结构中达期望的距离D5之后，可以使用定时蚀刻工艺来停止对源极/漏极接触开口106P的蚀刻。例如，当上述蚀刻剂用于蚀刻介电部件172、内部间隔件84、栅极间隔件80和第二纳米结构56B时，蚀刻可以持续进行约140秒至约400秒，这可以使源极/漏极接触开口136P延伸到中间结构中，伸入距离D5在约40nm至约120nm的范围内。源极/漏极接触开口106R的上部(例如，外延源极/漏极区92P上的那些部分)也可以扩展到宽度W2，宽度W2可以在约10nm至约50nm的范围内，并且大于宽度W1。源极/漏极接触开口106R的下部(例如，与外延源极/漏极区92P相邻的那些部分)可以形成为宽度W3，宽度W3可以在约10nm至约30nm的范围内，并且小于宽度W2。
然后，在源极/漏极接触开口106中，例如在外延源极/漏极区92的被源极/漏极接触开口106暴露的部分上，形成金属-半导体合金区108。在该实施例中，金属-半导体合金区108沿着外延源极/漏极区92P的暴露侧壁延伸。金属-半导体合金区108可以类似于参照图11A和图11B所述的方式形成。
在图26A和图26B中，第一源极/漏极接触件112A形成在源极/漏极接触开口106中。第一源极/漏极接触件112A可以类似于参照图12A和图12B所述的方式形成。在该实施例中，第一源极/漏极接触件112AP的子集(例如形成在源极/漏极接触开口106P中的那些)沿着外延源极/漏极区92P的侧壁和顶面延伸并与其接触。
在形成之后，第一源极/漏极接触件112A具有与源极/漏极接触开口106相似的尺寸。第一源极/漏极接触件112A延伸进入外延源极/漏极区92的上部距离D4(见图25B)，并且外延源极/漏极区92上的第一源极/漏极接触件112A的部分具有约约2nm至约10nm的高度。
在图27A和图27B中，第二ILD 114沉积在第一ILD 96、栅电极104和第一源极/漏极接触件112A上。然后在第二ILD 114中形成接触开口116。第二ILD 114和接触开口116可以类似于参照图13A和图13B所述的方式形成。
在图28A和图28B中，形成延伸穿过第二ILD 114的第二源极/漏极接触件112B和栅极接触件118。第二源极/漏极接触件112B和栅极接触件118可以类似于参照图14A和图14B所述的方式形成。如上所述，第二源极/漏极接触件112B和栅极接触件118可以形成在相同的截面中，如图27B和图28B所示，或者可以形成在不同的截面中，如图27A和图28A所示。
在图29A和图29B中，中间结构可以类似于图15至图17所述的方式进行处理。例如，可以形成互连结构122，可以翻转该结构，并且可以用介电层128替换衬底50。然后穿过介电层128和鳍54形成源极/漏极接触开口136。源极/漏极接触开口136也可以延伸进入外延源极/漏极区92P的下部。源极/漏极接触开口136可以类似于参照图18A和图18B所述的方式形成，例如，通过使用掩模134作为蚀刻掩模。在该实施例中，源极/漏极接触开口136不穿过外延源极/漏极区92P形成，而是仅部分延伸到外延源极/漏极区92P的下部。在源极/漏极接触开口136延伸进入外延源极/漏极区92P的下部达所期望的距离D6之后，可以使用定时蚀刻工艺来停止对源极/漏极接触开口136的蚀刻。例如，当参考图18A和图18B描述的蚀刻剂用于蚀刻源极/漏极接触开口136时，蚀刻可以持续进行约90秒至约240秒，这可以使源极/漏极接触开口136延伸进入外延源极/漏极区92P的下部的距离D6在约2nm至约10nm的范围内。源极/漏极接触开口136可以形成为宽度W3，其可以在约10nm至约50nm的范围内。
在图30A和图30B中，金属-半导体合金区138形成在源极/漏极接触开口136中，例如在被源极/漏极接触开口136暴露的外延源极/漏极区92P的部分上。金属-半导体合金区138可以类似于参照图19A和图19B所述的方式形成。在一些实施例中，金属-半导体合金区138是弯曲层，其物理地耦合到金属-半导体合金区108的沿着外延源极/漏极区92P的侧壁延伸的部分。尽管金属-半导体合金区108、138被示为分离的区，但是应当理解，在一些实施例中，金属-半导体合金区108、138可以在形成期间合并，使得它们之间不存在可区分的界面。
然后，在源极/漏极接触开口136中形成第三源极/漏极接触件112C。第三源极/漏极接触件112C可以类似于参照图19A和图19B所述的方式形成。在该实施例中，第三源极/漏极接触件112C具有在第一源极/漏极接触件112AP上的部分，以及延伸进入外延源极/漏极区92P的下部的部分。因此，第三源极/漏极接触件112C沿着外延源极/漏极区92P的底面延伸并与之接触。在形成之后，第三源极/漏极接触件112C具有与源极/漏极接触件开口136相似的尺寸。第一源极/漏极接触件112AP和第三源极/漏极接触件112C形成导电通孔148，导电通孔148可以被称为电源轨通孔。在该实施例中，金属-半导体合金区108、138设置在每个导电通孔148和相应外延源极/漏极区92P的顶面、侧壁和底面中的每个之间。
在图31中，互连结构150的剩余部分形成在器件层120的背侧。互连结构150的剩余部分可以类似于参照图20和图21所述的方式形成。互连结构150包括连接到导电通孔148的电源轨144P。
然后在互连结构150上方形成钝化层160、UBM 162和外部连接件164。钝化层160、UBM 162和外部连接件164可以类似于参照图22所述的方式形成。
图32A至图40是根据一些其他实施例的半导体器件制造中的中间阶段的各个视图。具体地，示出了用于纳米FET的前侧和背侧互连结构的制造。图32A、图33A、图34A、图35A、图36A、图37A、图38A和图39A示出了与图1的三维视图相似的三维视图，此外示出了两个栅极结构和两个鳍。图32B、图33B、图34B、图35B、图36B、图37B、图38B、图39B和图40是沿着图1中的参考截面A-A示出的截面图。图32A、图33A、图34A、图35A、图36A、图37A、图38A和图39A是简化的三维视图，并且没有示出相应的图32B、图33B、图34B、图35B、图36B、图37B、图38B、和图39B的所有部件。图32B、图33B、图34B、图35B、图36B、图37B、图38B、图39B和图40可以适用于n型区50N和p型区50P。n型区50N和p型区50P的结构上的差异(如果有的话)在每个附图所附的文本中进行了描述。
在图32A和图32B中，获得了类似于参照图24A和图24B描述的结构。然后穿过第一ILD 96和CESL 94形成源极/漏极接触开口106。可以使用可行的光刻和蚀刻技术在第一ILD96中初步形成源极/漏极接触开口106，例如使用对第一ILD 96有选择性的蚀刻工艺(例如，以比蚀刻CESL 94的材料更快的速率蚀刻第一ILD 96的材料)。例如，可以通过使用氨气(NH3)和氟化氢(HF)气体的干蚀刻穿过第一ILD 96初步形成源极/漏极接触开口106。然后使用可行的光刻和蚀刻技术，使源极/漏极接触开口106延伸穿过CESL 94，例如利用对CESL94有选择性的蚀刻工艺(例如，以比蚀刻外延源极/漏极区92的材料更快的速率蚀刻CESL94的材料)。例如，该源极/漏极接触开口106可以通过使用氟基气体(例如C4F6)和氢气(H2)或氧气(O2)的干蚀刻延伸穿过CESL 94。
然后穿过介电部件172和第二纳米结构56B形成电源轨通孔开口174。可以使用可行的光刻和蚀刻技术来形成电源轨通孔开口174，例如利用对介电部件172和第二纳米结构56B有选择性的蚀刻工艺(例如，以比蚀刻外延源极/漏极区92的材料更快的速率蚀刻介电部件172和第二纳米结构56B的材料)。例如，可以通过使用氟基气体(例如C4F6)和氢(H2)或氧(O2)气体的干蚀刻，将电源轨通孔开口174延伸穿过介电部件172和第二纳米结构56B。电源轨通孔开口174可以不延伸到鳍54中，如图32A所示；或者也可以形成为延伸到鳍54中，如图32B所示。
在形成它们之后，电源轨通孔开口174延伸进入中间结构中距离D7。在一些实施例中，距离D7大于外延源极/漏极区92的高度H1(见图7B)。在电源轨通孔开口174延伸到中间结构中达期望的距离D7之后，可以使用定时蚀刻工艺来停止对电源轨通孔开口174的蚀刻。例如，当上述蚀刻剂用于蚀刻介电部件172和第二纳米结构56B时，蚀刻可以持续进行约140秒至约400秒，这可以使源极/漏极接触开口136延伸到中间结构中的距离D7在约40nm至约120nm的范围内。电源轨通孔开口174可以形成为宽度W4，该宽度可以在约10nm至约30nm的范围内。
在图33A和图33B中，第一源极/漏极接触件112A形成在源极/漏极接触开口106中。第一源极/漏极接触件112A可以类似于参照图12A和图12B所述的方式形成。此外，通过电源轨通孔开口174在电源轨中形成电源轨接触件176。电源轨接触件176可以与第一源极/漏极接触件112A类似的方式形成。第一源极/漏极接触件112A和电源轨接触件176可以在相同工艺或不同工艺中形成。电源轨接触件176沿着外延源极/漏极区92P的侧壁延伸，但是与外延源极/漏极区92P的侧壁物理分离。电源轨接触件176延伸穿过介电部件172和第二纳米结构56B。
在图34A和图34B中，第二ILD 114沉积在第一ILD 96、栅电极104、第一源极/漏极接触件112A和电源轨接触件176上方。然后在第二ILD 114中形成接触开口116。第二ILD114和接触开口116可以类似于参照图13A和图13B所述的方式形成。在该实施例中，接触件开口116C的第三子集暴露电源轨接触件176和相应的相邻第一源极/漏极接触件112A。
在图35A和图35B中，第二源极/漏极接触件112B、栅极接触件118和共用接触件178延伸穿过第二ILD 114而形成。第二源极/漏极接触件112B和栅极接触件118可以类似于参照图14A和图14B所述的方式形成。共用接触件178可以与第二源极/漏极接触件112B和栅极接触件118类似的方式形成。共用接触件178各自连接到电源轨接触件176和相应相邻的第一源极/漏极接触件112A。
在图36A和图36B中，共用接触件178凹进以在共用接触件178上形成开口180。共用接触件178的剩余部分因此可以视为导电线。共用接触件178可以使用可行的光刻和蚀刻技术来使其凹进，例如使用对共用接触件178有选择性的回蚀刻工艺(例如，以比蚀刻第二ILD114的材料更快的速率蚀刻共用接触件178的材料)。
在图37A和图37B中，介电插塞182形成在开口180中。介电插塞182可以由选自介电部件172的同一组候选材料中的材料形成，并且可以使用选自用于沉积介电部件172的同一组候选方法中的方法来沉积。介电部件172和介电插塞182可以由相同的材料形成，或者可以包括不同的材料。形成介电插塞182可以在后续加工期间电隔离和保护共用接触件178。
在图38A和图38B中，中间结构可以类似于图15至图17所述的方式进行处理。例如，可以形成互连结构122，可以翻转该结构，并且可以用介电层128替换衬底50。然后穿过介电层128和鳍54形成源极/漏极接触开口136。源极/漏极接触开口136也可以延伸进入外延源极/漏极区92P的下部。源极/漏极接触开口136可以类似于参照图18A和图18B所述的方式形成，例如，通过使用掩模134作为蚀刻掩模。在该实施例中，源极/漏极接触开口136不穿过外延源极/漏极区92P形成，而是仅部分延伸到外延源极/漏极区92P的下部。在源极/漏极接触开口136延伸进入外延源极/漏极区92P的下部达期望的距离D6之后，可以使用定时蚀刻工艺来停止对源极/漏极接触开口136的蚀刻。例如，当参考图18A和图18B描述的蚀刻剂用于蚀刻源极/漏极接触开口136时，蚀刻可以持续进行约90秒至约240秒，这可以使源极/漏极接触开口136延伸进入外延源极/漏极区92P的下部的距离D6在约2nm至约10nm的范围内。源极/漏极接触开口136可以形成为宽度W3，其可以在约10nm至约50nm的范围内。
在图39A和图39B中，金属-半导体合金区138形成在源极/漏极接触开口136中，例如在被源极/漏极接触开口136暴露的外延源极/漏极区92P的部分上。金属-半导体合金区138可以类似于参照图19A和图19B所述的方式形成。在一些实施例中，金属-半导体合金区138是弯曲层。尽管金属-半导体合金区108、138被示为分离的区，但是应当理解，在一些实施例中，金属-半导体合金区108、138可以在形成期间合并，使得它们之间不存在可区分的界面。
然后，在源极/漏极接触开口136中形成第三源极/漏极接触件112C。第三源极/漏极接触件112C可以类似于参照图19A和图19B所述的方式形成。在该实施例中，第三源极/漏极接触件112C具有在电源轨接触件176上的部分，以及延伸进入外延源极/漏极区92P的下部的部分。因此，第三源极/漏极接触件112C沿着外延源极/漏极区92P的底面延伸并与之接触。在形成之后，第三源极/漏极接触件112C具有与源极/漏极接触件开口136相似的尺寸。第一源极/漏极接触件112A和电源轨接触件176形成导电通孔148，其可被称为电源轨通孔。
在图40中，互连结构150的剩余部分形成在器件层120的背侧。互连结构150的剩余部分可以类似于参照图20和图21所述的方式形成。互连结构150包括连接到导电通孔148的电源轨144P。
然后在互连结构150上方形成钝化层160、UBM 162和外部连接件164。钝化层160、UBM 162和外部连接件164可以类似于参照图22所述的方式形成。
实施例获得优势。将电源轨144P放置在器件层120的背侧处而不是器件层120的前侧处可以使得所得半导体器件的栅极密度和/或互连密度增加。此外，器件层120的背侧可以容纳更宽的电源轨，从而降低电阻并提高半导体器件的功率传输效率。通过导电部件(例如，导电通孔148)而不是半导体部件(例如，外延源极/漏极区92P)将电源轨144P连接到互连结构122也可以获得优势。具体地，可以提高互连结构122、150之间的局部互连的性能。最后，相同的导电部件(例如，导电通孔148)可用于将外延源极/漏极区92P连接到电源轨144P，并提供互连结构122、150之间的局部互连，从而减少互连结构150中导电部件的数量。
在一个实施例中，器件包括：纳米结构；围绕纳米结构的栅极结构；邻近栅极结构的外延源极/漏极区；外延源极/漏极区上部上方的第一介电层；外延源极/漏极区下部下方的第二介电层；以及延伸穿过第一介电层和第二介电层的电源轨通孔，该电源轨通孔物理地和电耦合到外延源极/漏极区的上部和下部。
在该器件的一些实施例中，电源轨通孔延伸穿过外延源极/漏极区。在该器件的一些实施例中，电源轨通孔包括：第一源极/漏极接触件，其延伸穿过第一介电层并进入外延源极/漏极区的上部；以及第二源极/漏极接触件，其延伸穿过第二介电层并延伸到外延源极/漏极区的下部，第二源极/漏极接触件物理地和电耦合到第一源极/漏极接触件。在一些实施例中，所述器件还包括：金属-半导体合金区，其围绕延伸穿过外延源极/漏极区的电源轨通孔的部分。在该器件的一些实施例中，电源轨通孔沿着外延源极/漏极区的侧壁延伸。在该器件的一些实施例中，电源轨通孔包括：延伸穿过第一介电层的第一源极/漏极接触件，该第一源极/漏极接触件沿着外延源极/漏极区的侧壁和顶面延伸；以及延伸穿过第二介电层的第二源极/漏极接触件，该第二源极/漏极接触件沿着外延源极/漏极区的底面延伸。在一些实施例中，所述器件还包括：金属-半导体合金区，其设置在电源轨通孔和外延源极/漏极区的顶面、侧壁和底面中的每个之间。
在一个实施例中，器件包括：第一互连结构，其具有金属化图案；以及第二互连结构，其包括电源；第一互连结构和第二互连结构之间的器件层，该器件层包括第一晶体管，该第一晶体管包括外延源极/漏极区；以及延伸穿过器件层的导电通孔，该导电通孔将电源轨连接到金属化图案，且该导电通孔接触外延源极/漏极区。
在该器件的一些实施例中，导电通孔延伸穿过外延源极/漏极区。在该器件的一些实施例中，导电通孔沿着外延源极/漏极区的侧壁、顶面和底面延伸并与之接触。在该器件的一些实施例中，导电通孔沿着外延源极/漏极区的底面延伸并接触该底面，并且沿着外延源极/漏极区的侧壁延伸并与该侧壁物理分离。
在实施例中，方法包括：在鳍上形成纳米结构；在纳米结构周围形成栅极结构；邻近栅极结构生长外延源极/漏极区；在外延源极/漏极区上沉积第一介电层；穿过第一介电层形成第一接触件，以接触外延源极/漏极区；以及穿过鳍形成第二接触件，以接触外延源极/漏极区和第一接触件。
在该方法的一些实施例中，形成第一接触件包括：形成延伸穿过第一介电层并进入外延源极/漏极区的上部的第一开口；以及在第一开口中形成第一接触件。在该方法的一些实施例中，形成第二接触件包括：形成延伸穿过鳍并进入外延源极/漏极区的下部的第二开口，第二开口暴露第一接触件；以及在第二开口中形成第二接触件。在该方法的一些实施例中，形成第一开口包括：使用氨和氟化氢气体通过干蚀刻来蚀刻第一介电层；以及使用氯气、溴化氢气体和氧气通过干蚀刻来蚀刻外延源极/漏极区。在该方法的一些实施例中，第一开口延伸进入外延源极/漏极区的上部第一距离，第二开口延伸进入外延源极/漏极区的下部第二距离，第一距离和第二距离分别在15nm至60nm的范围内。在一些实施例中，该方法还包括：用第二介电层替换栅极结构；形成延伸穿过第一介电层和第二介电层的第一开口，第一开口暴露外延源极/漏极区的侧壁；以及在第一开口中形成第一接触件。在该方法的一些实施例中，形成第二接触件包括：形成延伸穿过鳍的第二开口，第二开口暴露第一接触件和外延源极/漏极区；以及在第二开口中形成第二接触件。在该方法的一些实施例中，形成第一开口包括：使用氨和氟化氢气体通过干蚀刻来蚀刻第一介电层；以及使用氟基气体和氢气或氧气通过干蚀刻来蚀刻第二介电层。在该方法的一些实施例中，第一开口的深度在40nm至120nm的范围内。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各个实施例。本领域技术人员应该理解，他们可以容易地将本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员还应该认识到，这样的等效构造不脱离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，其可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
纳米结构；
栅极结构，围绕所述纳米结构；
外延源极/漏极区，邻近所述栅极结构；
第一介电层，位于所述外延源极/漏极区的上部的上方；
第二介电层，位于所述外延源极/漏极区的下部的下方；以及
电源轨通孔，延伸穿过所述第一介电层和所述第二介电层，所述电源轨通孔物理地和电耦合到所述外延源极/漏极区的所述上部和所述下部。
2.根据权利要求1所述的器件，其中，所述电源轨通孔延伸穿过所述外延源极/漏极区。
3.根据权利要求2所述的器件，其中，所述电源轨通孔包括：
第一源极/漏极接触件，延伸穿过所述第一介电层并进入所述外延源极/漏极区的上部；以及
第二源极/漏极接触件，延伸穿过所述第二介电层并进入所述外延源极/漏极区的下部，所述第二源极/漏极接触件物理地和电耦合到所述第一源极/漏极接触件。
4.根据权利要求2所述的器件，还包括：
金属-半导体合金区，围绕延伸穿过所述外延源极/漏极区的所述电源轨通孔的部分。
5.根据权利要求1所述的器件，其中，所述电源轨通孔沿着所述外延源极/漏极区的侧壁延伸。
6.根据权利要求5所述的器件，其中，所述电源轨通孔包括：
第一源极/漏极接触件，延伸穿过所述第一介电层，所述第一源极/漏极接触件沿着所述外延源极/漏极区的所述侧壁和顶面延伸；以及
第二源极/漏极接触件，延伸穿过所述第二介电层，所述第二源极/漏极接触件沿着所述外延源极/漏极区的底面延伸。
7.根据权利要求6所述的器件，还包括：
金属-半导体合金区，设置在所述电源轨通孔与所述外延源极/漏极区的所述顶面、所述侧壁和所述底面中的每个之间。
8.一种半导体器件，包括：
第一互连结构，包括金属化图案；
第二互连结构，包括电源轨；
器件层，位于所述第一互连结构与所述第二互连结构之间，所述器件层包括第一晶体管，所述第一晶体管包括外延源极/漏极区；以及
导电通孔，延伸穿过所述器件层，所述导电通孔将所述电源轨连接到所述金属化图案，所述导电通孔接触所述外延源极/漏极区。
9.根据权利要求8所述的器件，其中，所述导电通孔延伸穿过所述外延源极/漏极区。
10.一种形成半导体器件的方法，包括：
在鳍上方形成纳米结构；
在所述纳米结构周围形成栅极结构；
邻近所述栅极结构生长外延源极/漏极区；
在所述外延源极/漏极区上沉积第一介电层；
穿过所述第一介电层形成第一接触件，以接触所述外延源极/漏极区；以及
穿过所述鳍形成第二接触件，以接触所述外延源极/漏极区和所述第一接触件。
CN202110327711.XA 2020-04-28 2021-03-26 半导体器件及其形成方法 Pending CN113178447A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202063016520P 2020-04-28 2020-04-28
US63/016,520 2020-04-28
US16/998,576 2020-08-20
US16/998,576 US11251308B2 (en) 2020-04-28 2020-08-20 Semiconductor device and method

Publications (1)

Publication Number Publication Date
CN113178447A true CN113178447A (zh) 2021-07-27

Family

ID=76922387

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110327711.XA Pending CN113178447A (zh) 2020-04-28 2021-03-26 半导体器件及其形成方法

Country Status (3)

Country Link
US (3) US11251308B2 (zh)
CN (1) CN113178447A (zh)
TW (1) TWI777359B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11251308B2 (en) * 2020-04-28 2022-02-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
US11715777B2 (en) * 2020-05-29 2023-08-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method
KR20220010843A (ko) * 2020-07-20 2022-01-27 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20240018249A (ko) * 2022-08-02 2024-02-13 삼성전자주식회사 집적회로 소자

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090212341A1 (en) * 2008-02-21 2009-08-27 International Business Machines Corporation Semitubular metal-oxide-semiconductor field effect transistor
US20170077031A1 (en) * 2015-09-16 2017-03-16 United Microelectronics Corp. Semiconductor device and manufacturing method thereof
US20180337242A1 (en) * 2017-05-22 2018-11-22 Qualcomm Incorporated Compound semiconductor field effect transistor with self-aligned gate
US20190157310A1 (en) * 2016-07-01 2019-05-23 Intel Corporation Backside contact resistance reduction for semiconductor devices with metallization on both sides
US10374040B1 (en) * 2018-06-12 2019-08-06 Globalfoundries Inc. Method to form low resistance contact
US20200126987A1 (en) * 2018-10-22 2020-04-23 International Business Machines Corporation Interlayer via contacts for monolithic three-dimensional semiconductor integrated circuit devices

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5487625B2 (ja) 2009-01-22 2014-05-07 ソニー株式会社 半導体装置
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9647098B2 (en) * 2014-07-21 2017-05-09 Samsung Electronics Co., Ltd. Thermionically-overdriven tunnel FETs and methods of fabricating the same
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9812580B1 (en) 2016-09-06 2017-11-07 Qualcomm Incorporated Deep trench active device with backside body contact
WO2018063302A1 (en) 2016-09-30 2018-04-05 Intel Corporation Backside source/drain replacement for semiconductor devices with metallization on both sides
US10629679B2 (en) 2017-08-31 2020-04-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device and a semiconductor device
US10014390B1 (en) * 2017-10-10 2018-07-03 Globalfoundries Inc. Inner spacer formation for nanosheet field-effect transistors with tall suspensions
US10867866B2 (en) 2017-10-30 2020-12-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10700207B2 (en) 2017-11-30 2020-06-30 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device integrating backside power grid and related integrated circuit and fabrication method
CN111699550B (zh) 2018-03-19 2023-05-09 东京毅力科创株式会社 三维器件及其形成方法
US11031395B2 (en) * 2018-07-13 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming high performance MOSFETs having varying channel structures
US11264327B2 (en) * 2019-10-30 2022-03-01 Taiwan Semiconductor Manufacturing Co., Ltd. Backside power rail structure and methods of forming same
US11532556B2 (en) * 2019-12-29 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for transistors having backside power rails
US11251308B2 (en) * 2020-04-28 2022-02-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090212341A1 (en) * 2008-02-21 2009-08-27 International Business Machines Corporation Semitubular metal-oxide-semiconductor field effect transistor
US20170077031A1 (en) * 2015-09-16 2017-03-16 United Microelectronics Corp. Semiconductor device and manufacturing method thereof
US20190157310A1 (en) * 2016-07-01 2019-05-23 Intel Corporation Backside contact resistance reduction for semiconductor devices with metallization on both sides
US20180337242A1 (en) * 2017-05-22 2018-11-22 Qualcomm Incorporated Compound semiconductor field effect transistor with self-aligned gate
US10374040B1 (en) * 2018-06-12 2019-08-06 Globalfoundries Inc. Method to form low resistance contact
US20200126987A1 (en) * 2018-10-22 2020-04-23 International Business Machines Corporation Interlayer via contacts for monolithic three-dimensional semiconductor integrated circuit devices

Also Published As

Publication number Publication date
TWI777359B (zh) 2022-09-11
US11251308B2 (en) 2022-02-15
US20230369504A1 (en) 2023-11-16
US20210336063A1 (en) 2021-10-28
US20220165885A1 (en) 2022-05-26
TW202141633A (zh) 2021-11-01
US11757042B2 (en) 2023-09-12

Similar Documents

Publication Publication Date Title
US11664374B2 (en) Backside interconnect structures for semiconductor devices and methods of forming the same
US11251308B2 (en) Semiconductor device and method
US11810917B2 (en) Self-aligned etch in semiconductor devices
US11799002B2 (en) Semiconductor devices and methods of forming the same
US11450600B2 (en) Semiconductor devices including decoupling capacitors
US20240021684A1 (en) Semiconductor devices and methods of forming the same
KR102568602B1 (ko) 반도체 디바이스 및 방법
US11532703B2 (en) Semiconductor device and method
TWI775278B (zh) 半導體裝置及其製作方法
US20240096805A1 (en) Semiconductor devices with backside routing and method of forming same
US20230386993A1 (en) Semiconductor Devices Including Decoupling Capacitors
US11942390B2 (en) Thermal dissipation in semiconductor devices
US20230013764A1 (en) Semiconductor Devices Including Backside Capacitors and Methods of Manufacture
KR102515314B1 (ko) 반도체 디바이스 및 방법
US11410930B2 (en) Semiconductor device and method
US11862561B2 (en) Semiconductor devices with backside routing and method of forming same
US11355410B2 (en) Thermal dissipation in semiconductor devices
CN115084019A (zh) 背面源极/漏极接触件及其形成方法
CN112750824A (zh) 半导体装置
US11984402B2 (en) Semiconductor device and method
US20240072052A1 (en) Dielectric Walls for Complementary Field Effect Transistors
US20230386971A1 (en) Semiconductor Devices Including Through Vias and Methods of Forming the Same
CN117276278A (zh) 半导体器件以及制造半导体器件的方法
CN116779680A (zh) 半导体器件及其形成方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination