KR20240018249A - 집적회로 소자 - Google Patents

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송승민
김영우
김진규
유소라
이남현
이성문
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Abstract

본 발명에 따른 집적회로 소자는, 서로 반대되는 전면과 후면을 가지며, 상기 전면에 트렌치에 의하여 정의되는 핀형 활성 영역을 가지는 기판; 상기 트렌치를 채우는 소자 분리막; 상기 핀형 활성 영역 상의 소스/드레인 영역; 상기 소스/드레인 영역 상에 위치하며 상기 소스/드레인 영역과 전기적으로 연결되는 제1 도전성 플러그; 상기 기판의 하면에 적어도 일부분이 배치되는 전력 배선 라인; 상기 소자 분리막을 관통하여 상기 전력 배선 라인과 연결되며, 상기 전력 배선 라인에 가까워지며 수평 폭이 감소되는 매몰 레일; 및 상기 매몰 레일과 상기 제1 도전성 플러그를 연결하는 전력 비아;를 포함한다.

Description

집적회로 소자{Integrated circuit device}
본 발명은 집적회로 소자에 관한 것으로, 특히 전력 전송망(PDN, power delivery network)을 가지는 집적회로 소자에 관한 것이다.
전자 기술의 발달에 따라 집적회로 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 고도로 집적된 집적회로 소자에 전력을 효율적으로 전달하기 위하여, 전력 전송망을 가지는 집적회로 소자가 도입되고 있다.
본 발명의 기술적 과제는 고도로 집적된 집적회로 소자 내에 신뢰성 있는 전력 전달이 가능한 전력 전송망을 가지는 집적회로 소자를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 집적회로 소자를 제공한다.
본 발명에 따른 집적회로 소자는, 서로 반대되는 전면과 후면을 가지며, 상기 전면에 트렌치에 의하여 정의되는 핀형 활성 영역을 가지는 기판; 상기 트렌치를 채우는 소자 분리막; 상기 핀형 활성 영역 상의 소스/드레인 영역; 상기 소스/드레인 영역 상에 위치하며 상기 소스/드레인 영역과 전기적으로 연결되는 제1 도전성 플러그; 상기 기판의 하면에 적어도 일부분이 배치되는 전력 배선 라인; 상기 소자 분리막을 관통하여 상기 전력 배선 라인과 연결되며, 상기 전력 배선 라인에 가까워지며 수평 폭이 감소되는 매몰 레일; 및 상기 매몰 레일과 상기 제1 도전성 플러그를 연결하는 전력 비아;를 포함한다.
본 발명에 따른 집적회로 소자는, 서로 반대되는 전면과 후면을 가지며, 상기 전면에 트렌치에 의하여 정의되는 핀형 활성 영역을 가지는 기판; 상기 트렌치를 채우는 소자 분리막; 상기 핀형 활성 영역 상의 소스/드레인 영역; 상기 핀형 활성 영역과 교차하며 연장되는 복수의 게이트 전극; 상기 소스/드레인 영역을 덮으며 상기 복수의 게이트 전극 사이를 채우는 게이트간 절연막; 상기 소스/드레인 영역 상에 위치하며 상기 소스/드레인 영역과 전기적으로 연결되는 제1 도전성 플러그; 상기 기판의 하면에 적어도 일부분이 배치되는 전력 배선 라인; 상기 소자 분리막을 관통하는 제1 전력 홀; 상기 제1 전력 홀의 내측면을 제1 두께로 덮는 제1 절연 배리어; 상기 제1 절연 배리어에 의하여 포위되며 상기 전력 배선 라인과 전기적으로 연결되는 매몰 레일; 상기 게이트간 절연막을 관통하는 제2 전력 홀; 상기 제2 전력 홀의 내측면을 상기 제1 두께보다 작은 제2 두께로 덮는 제2 절연 배리어; 및 상기 제2 절연 배리어에 의하여 포위되며 상기 매몰 레일과 상기 제1 도전성 플러그를 연결하는 전력 비아;를 포함한다.
본 발명에 따른 집적회로 소자는, 서로 반대되는 전면과 후면을 가지며, 상기 전면에 트렌치에 의하여 정의되는 핀형 활성 영역을 가지는 기판; 상기 트렌치를 채우는 소자 분리막; 상기 핀형 활성 영역 상의 소스/드레인 영역; 상기 핀형 활성 영역과 교차하며 연장되는 복수의 게이트 전극; 상기 소스/드레인 영역을 덮으며 상기 복수의 게이트 전극 사이를 채우는 게이트간 절연막; 상기 소스/드레인 영역 상에 위치하며 상기 소스/드레인 영역과 전기적으로 연결되는 제1 도전성 플러그; 상기 기판의 하면에 적어도 일부분이 배치되는 전력 배선 라인; 상기 소자 분리막을 관통하는 제1 전력 홀; 상기 제1 전력 홀의 내측면을 제1 두께로 덮는 제1 절연 배리어; 상기 제1 절연 배리어에 의하여 포위되며, 상기 전력 배선 라인과 전기적으로 연결되는 매몰 레일; 상기 게이트간 절연막을 관통하는 제2 전력 홀; 상기 제2 전력 홀의 내측면을 상기 제1 두께보다 작은 제2 두께로 덮는 제2 절연 배리어; 및 상기 제2 절연 배리어에 의하여 포위되며, 상기 매몰 레일과 상기 제1 도전성 플러그를 연결하며, 상기 매몰 레일에 가까워지며 수평 폭이 감소되는 전력 비아;를 포함하며, 상기 매몰 레일과 상기 전력 배선 라인은 서로 가까워지며 수평 폭이 감소한다.
본 발명에 따른 집적회로 소자는, 외부 연결 단자를 통하여 제공되는 전력이, 전력 배선 라인, 매몰 레일, 및 전력 비아를 통하여 소스/드레인 영역에 공급되는 전력 전송망을 가질 수 있다. 매몰 레일은 셀프 얼라인으로 전력 비아와 연결되도록 형성되므로, 전력 전송망을 구성하는 매몰 레일과 전력 비아 사이의 연결 신뢰성이 높아져서, 집적회로 소자 내에 신뢰성 있는 전력 전달이 가능하다.
도 1a 내지 도 1d는 본 발명의 예시적인 실시예들에 따른 집적회로 소자를 설명하기 위한 평면 레이아웃 다이어그램들이다.
도 2 내지 도 17은 본 발명의 예시적인 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 18은 본 발명의 예시적인 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 19a 내지 도 19d는 본 발명의 예시적인 실시예들에 따른 집적회로 소자의 부분 확대도들이다.
도 20 내지 도 22는 본 발명의 예시적인 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 23은 본 발명의 예시적인 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 24는 본 발명의 예시적인 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 25는 본 발명의 예시적인 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 1a 내지 도 1d는 본 발명의 예시적인 실시예들에 따른 집적회로 소자를 설명하기 위한 평면 레이아웃 다이어그램이다.
도 1a를 참조하면, 집적회로 소자(1)는 FinFET(fin field effect transistor) 소자를 포함할 수 있다. 상기 FinFET 소자는 로직 셀을 구성할 수 있다. 상기 로직 셀은 트랜지스터, 레지스터 등과 같은 복수의 회로 소자(circuit elements)를 포함하여, 다양하게 구성될 수 있다. 상기 로직 셀은 예를 들면, AND, NAND, OR, NOR, XOR(exclusive OR), XNOR(exclusive NOR), INV(inverter), ADD(adder), BUF(buffer), DLY(delay), FIL(filter), 멀티플렉서(MXT/MXIT). OAI(OR/AND/INVERTER), AO(AND/OR), AOI(AND/OR/INVERTER), D 플립플롭, 리셋 플립플롭, 마스터-슬레이브 플립플롭(master-slaver flip-flop), 래치(latch) 등을 구성할 수 있으며, 상기 로직 셀은 카운터(counter), 버퍼(buffer) 등과 같은 원하는 논리적 기능을 수행하는 표준 셀(standard cells)을 구성할 수 있다.
집적회로 소자(1)는 복수의 핀형 활성 영역(FA), 복수의 게이트 전극(GL), 복수의 소스/드레인 영역(160), 제1 도전성 플러그(CP1), 제1 도전성 플러그(CP2), 및 전력 비아(PV)를 포함할 수 있다.
복수의 핀형 활성 영역(FA)은 제1 수평 방향(X 방향)을 따라서 일정한 피치로 배열되며 상호 평행하게 제2 수평 방향(Y 방향)을 따라 연장될 수 있다. 복수의 게이트 전극(GL)은 복수의 핀형 활성 영역(FA)과 교차하는 방향인 제1 수평 방향(X 방향)으로 연장될 수 있다. 복수의 게이트 전극(GL)은 각각 제2 수평 방향(Y 방향)에서 동일한 폭을 가지고, 제2 수평 방향(Y 방향)을 따라 일정한 피치로 배열될 수 있다. 복수의 게이트 전극(GL)을 따라 복수의 MOS 트랜지스터가 형성될 수 있다. 상기 복수의 MOS 트랜지스터는 각각 복수의 핀형 활성 영역(FA)의 상면 및 양 측벽에서 채널이 형성되는 3차원 구조의 MOS 트랜지스터일 수 있다.
일부 실시 예에서, 복수의 게이트 전극(GL) 중 적어도 하나의 일부분은 매몰 레일(PR)과 수직 방향(Z 방향)으로 오버랩될 수 있다. 예를 들면, 하나의 게이트 전극(GL)과 매몰 레일(PR)은 서로 교차될 수 있으며, 게이트 전극(GL)과 매몰 레일(PR)은 상호 절연될 수 있다. 일부 실시 예에서, 매몰 레일(PR)은 제2 수평 방향(Y 방향)을 따라서 연장될 수 있다.
복수의 핀형 활성 영역(FA) 상에서 게이트 전극(GL)의 양 측에는 복수의 소스/드레인 영역(160)이 형성될 수 있다. 일부 실시예들에서, 복수의 소스/드레인 영역(160) 중 적어도 일부개는 에피텍셜 성장된 복수의 SiGe층을 포함하는 임베디드 SiGe 구조를 가질 수 있다. 상기 복수의 SiGe층은 서로 다른 Ge 함량을 가질 수 있다. 다른 일부 실시예들에서, 복수의 소스/드레인 영역(160) 중 적어도 일부개는 에피텍셜 성장된 Si 층, 또는 에피텍셜 성장된 SiC 층으로 이루어질 수 있다. 소스/드레인 영역(136)과 게이트 전극(GL)은 상호 절연될 수 있다.
복수의 게이트 전극(GL) 각각의 사이에는 전력 비아(PV) 및 제1 도전성 플러그(CP1)가 개재될 수 있다. 전력 비아(PV)와 게이트 전극(GL)은 상호 절연될 수 있다. 제1 도전성 플러그(CP1)는 소스/드레인 영역(160)의 상면의 적어도 일부와 접하여, 소스/드레인 영역(160)과 전기적으로 연결될 수 있다. 전력 비아(PV)는 제1 도전성 플러그(CP1)와 매몰 레일(PR) 사이를 전기적으로 연결할 수 있다. 제2 도전성 플러그(CP2)는 게이트 전극(GL)과 전기적으로 연결될 수 있다.
일부 실시 예에서, 제1 도전성 플러그(CP1)는 평면적으로 라인 형상 또는 바 형상을 가지며 수직 방향(Z 방향)으로 연장되는 수직 기둥 형상을 가질 수 있다. 일부 실시 예에서, 제2 도전형 플러그(CP2)는 평면적으로 원 형상, 타원 형상 또는 다각형 형상을 가지며 수직 방향(Z 방향)으로 연장되는 수직 기둥 형상을 가질 수 있다. 일부 실시 예에서, 매몰 레일(PR)은 평면적으로 라인 형상 또는 바 형상을 가질 수 있다. 일부 실시 예에서, 전력 비아(PV)는 평면적으로 원 형상, 타원 형상 또는 다각형 형상을 가지며 수직 방향(Z 방향)으로 연장되는 수직 기둥 형상을 가질 수 있다.
도 1b를 참조하면, 집적회로 소자(1a)는 복수의 핀형 활성 영역(FA), 복수의 게이트 전극(GL), 복수의 소스/드레인 영역(160), 제1 도전성 플러그(CP1), 제1 도전성 플러그(CP2), 전력 비아(PVa), 및 매몰 레일(PR)을 포함할 수 있다.
전력 비아(PVa)는 제1 도전성 플러그(CP1)와 매몰 레일(PR) 사이를 전기적으로 연결할 수 있다. 일부 실시 예에서, 전력 비아(PVa)는 매몰 레일(PR) 상에서 매몰 레일(PR)의 연장 방향을 따라서 연장될 수 있다. 예를 들면, 전력 비아(PVa)는 제2 수평 방향(Y 방향)을 따라서 연장될 수 있다. 도 1b에는 제1 수평 방향(X 방향)으로 전력 비아(PVa)의 수평 폭이, 매몰 레일(PR)의 수평 폭보다 작은 것으로 도시되었으나, 이는 전력 비아(PVa)와 매몰 레일(PR)의 구분을 위한 것일 뿐, 이에 한정되지 않는다. 예를 들면, 제1 수평 방향(X 방향)으로 전력 비아(PVa)의 수평 폭은 매몰 레일(PR)의 수평 폭과 동일할 수 있다. 또는 예를 들면, 제1 수평 방향(X 방향)으로 전력 비아(PVa)의 수평 폭은, 매몰 레일(PR)의 수평 폭보다 클 수 있다.
전력 비아(PVa)와 게이트 전극(GL)은 상호 절연될 수 있다. 예를 들면, 전력 비아(PVa)와 게이트 전극(GL)은 수직 방향(Z 방향)으로 서로 중첩되지 않을 수 있다. 예를 들면, 평면적으로 서로 대향하는 게이트 전극(GL)의 일단과 전력 비아(PVa)의 측면은 서로 이격될 수 있다. 매몰 레일(PR)와 게이트 전극(GL)은 수직 방향(Z 방향)으로 서로 중첩되지 않을 수 있다. 예를 들면, 평면적으로 서로 대향하는 게이트 전극(GL)의 일단과 매몰 레일(PR)의 측면은 서로 이격될 수 있다. 즉, 게이트 전극(GL)은 평면적으로 매몰 레일(PR)에 인접하여 절단되는 일단을 가질 수 있다.
일부 실시 예에서, 매몰 레일(PR) 및 전력 비아(PVa) 각각은 평면적으로 라인 형상 또는 바 형상을 가질 수 있다.
도 1c를 참조하면, 집적회로 소자(1b)는 복수의 핀형 활성 영역(FA), 복수의 게이트 전극(GL), 복수의 소스/드레인 영역(160), 제1 도전성 플러그(CP1), 제1 도전성 플러그(CP2), 전력 비아(PVa), 및 매몰 레일(PRa)을 포함할 수 있다.
전력 비아(PVa)는 제1 도전성 플러그(CP1)와 매몰 레일(PRa) 사이를 전기적으로 연결할 수 있다. 예를 들면, 전력 비아(PVa)는 제2 수평 방향(Y 방향)을 따라서 연장될 수 있다.
전력 비아(PVa)와 게이트 전극(GL)은 상호 절연될 수 있다. 예를 들면, 전력 비아(PVa)와 게이트 전극(GL)은 수직 방향(Z 방향)으로 서로 중첩되지 않을 수 있다. 예를 들면, 평면적으로 서로 대향하는 게이트 전극(GL)의 일단과 전력 비아(PVa)의 측면은 서로 이격될 수 있다.
일부 실시 예에서, 매몰 레일(PRa)은 평면적으로 원 형상, 타원 형상 또는 다각형 형상을 가지며 수직 방향(Z 방향)으로 연장되는 수직 기둥 형상을 가질 수 있다. 일부 실시 예에서, 전력 비아(PVa)는 평면적으로 라인 형상 또는 바 형상을 가질 수 있다.
도 1d를 참조하면, 참조하면, 집적회로 소자(1c)는 복수의 핀형 활성 영역(FA), 복수의 게이트 전극(GL), 복수의 소스/드레인 영역(160), 제1 도전성 플러그(CP1), 제1 도전성 플러그(CP2), 전력 비아(PV), 및 매몰 레일(PRa)을 포함할 수 있다.
전력 비아(PV)는 제1 도전성 플러그(CP1)와 매몰 레일(PRa) 사이를 전기적으로 연결할 수 있다. 전력 비아(PV)와 게이트 전극(GL)은 상호 절연될 수 있다.
일부 실시 예에서, 매몰 레일(PRa) 및 전력 비아(PVa) 각각은 평평면적으로 원 형상, 타원 형상 또는 다각형 형상을 가지며 수직 방향(Z 방향)으로 연장되는 수직 기둥 형상을 가질 수 있다.
도 2 내지 도 17은 본 발명의 예시적인 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 단면도들이다. 구체적으로, 도 2, 도 3, 도 4, 도 5, 도 6, 도 7, 도 8, 도 9a, 도 11a, 도 12a, 도 13a, 도 14a, 및 도 15a는 도 1a의 X1 - X1' 선에 대응하는 위치를 따라 절단한 단면도들이고, 도 10a, 도 11b, 도 12b, 도 13b, 도 14b, 도 15b, 도 16, 및 도 17은 도 1a의 X2 - X2' 선에 대응하는 위치를 따라 절단한 단면도들이고, 도 9b, 도 10b, 도 11c, 및 도 15c는 도 1a의 Y - Y' 선에 대응하는 위치를 따라 절단한 단면도들이다.
도 2를 참조하면, 기판(110) 상에 복수의 희생 반도체층(106S)과 복수의 나노시트 반도체층(NS)을 한 층씩 교대로 적층한다. 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)은 서로 다른 반도체 물질로 이루어질 수 있다. 일부 실시예들에서, 복수의 나노시트 반도체층(NS)은 단일 물질로 이루어질 수 있다. 일부 실시예들에서, 복수의 나노시트 반도체층(NS)은 기판(110)의 구성 물질과 동일한 물질로 이루어질 수 있다. 일부 실시예들에서, 복수의 희생 반도체층(106S)은 SiGe로 이루어지고, 복수의 나노시트 반도체층(NS)은 Si로 이루어질 수 있으나, 예시한 바에 한정되는 것은 아니다.
복수의 희생 반도체층(106S)은 모두 동일한 두께로 형성될 수도 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 일부 실시 예에서, 복수의 희생 반도체층(106S) 중 기판(110)에 가장 가까운 희생 반도체층(106S)의 두께는 다른 나머지 희생 반도체층(106S)의 두께보다 더 클 수 있다.
기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 일부 실시예들에서, 기판(110)은 III-V 족 물질 및 IV 족 물질 중 적어도 하나로 이루어질 수 있다. 상기 III-V 족 물질은 적어도 하나의 III 족 원소와 적어도 하나의 V족 원소를 포함하는 2 원계, 3 원계, 또는 4 원계 화합물일 수 있다. 일부 실시예들에서, 기판(110)의 일부 상에 NMOS 트랜지스터를 형성하는 경우, 기판(110)의 일부는 위에서 예시한 III-V 족 물질들 중 어느 하나로 이루어질 수 있다. 다른 일부 실시예들에서, 기판(110)의 일부 상에 PMOS 트랜지스터를 형성하는 경우, 기판(110)의 일부는 Ge를 포함하여 이루어질 수 있다. 다른 예에서, 기판(110)은 SOI(semiconductor on insulator) 구조를 가질 수 있다. 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
도 2 및 도 3을 함께 참조하면, 복수의 희생 반도체층(106S) 및 복수의 나노시트 반도체층(NS)의 적층 구조, 그리고 기판(110)의 일부를 식각하여 복수의 트렌치(TRE)를 형성한다. 그 결과, 트렌치(TRE)에 의해 정의되는 복수의 핀형 활성 영역(FA)이 형성될 수 있다. 복수의 핀형 활성 영역(FA)은 상호 평행하게 제2 수평 방향(Y 방향)을 따라 연장될 수 있다. 복수의 핀형 활성 영역(FA)은 기판(110)의 주면(110M)으로부터 상측으로 수직 방향(Z 방향)으로 돌출될 수 있다. 복수의 핀형 활성 영역(FA) 중 적어도 일부개는 제1 수평 방향(X 방향)을 따라서 동일한 피치로 배열될 수 있다.
복수의 핀형 활성 영역(FA) 위에는 복수의 희생 반도체층(106S)과 복수의 나노시트(N1, N2, N3)의 적층 구조(NSS)가 배치될 수 있다. 복수의 나노시트(N1, N2, N3)의 적층 구조(NSS)는 복수의 나노시트 반도체층(NS)의 일부가 식각에 의해 제거되어 형성될 수 있다.
도 4를 참조하면, 복수의 트렌치(TRE)를 채우는 예비 소자 분리막(118p)을 형성한다. 예비 소자 분리막(118p)은 트렌치(TRE)를 채우며, 복수의 핀형 활성 영역(FA)의 측벽, 그리고 복수의 나노시트(N1, N2, N3)의 적층 구조(NSS)의 측벽 및 상면을 덮도록 형성될 수 있다. 일부 예시적인 실시예에서, 예비 소자 분리막(118p)의 상면은 복수의 나노시트(N1, N2, N3)의 적층 구조(NSS)의 상단보다 높은 레벨에 위치할 수 있다. 예를 들면, 예비 소자 분리막(118p)은 실리콘 산화물로 이루어질 수 있다.
도 4 및 도 5를 함께 참조하면, 예비 소자 분리막(118p)을 그 상부로부터 일부 두께만큼 제거하기 위한 리세스(recess) 공정을 수행하여 소자 분리막(118)을 형성한다. 상기 리세스 공정을 수행하기 위하여, 건식 식각, 습식 식각, 또는 건식 및 습식을 조합한 식각 공정을 이용할 수 있다.
소자 분리막(118)은 트렌치(TRE)를 채울 수 있다. 소자 분리막(118)은 복수의 편형 활성 영역(FA)을 정의할 수 있다. 소자 분리막(118)의 상면이 핀형 활성 영역(FA)의 상면과 동일하거나 대체로 유사한 레벨로 되도록 상기 리세스 공정을 수행할 수 있다. 그 결과, 핀형 활성 영역(FA) 위에 있는 복수의 나노시트(N1, N2, N3)의 적층 구조(NSS), 및 복수의 희생 반도체층(106S)의 측벽이 노출될 수 있다.
도 6을 참조하면, 기판(110)의 일부분을 제거하여 제1 전력 홀(PRH)을 형성할 수 있다. 제1 전력 홀(PRH)은 소자 분리막(118)의 상면으로부터 소자 분리막(118)의 일부분을 제거하여 형성할 수 있다. 제1 전력 홀(PRH)은 소자 분리막(118)을 관통하여 저면에 기판(110)이 노출되도록 형성할 수 있다. 일부 실시 에에서, 제1 전력 홀(PRH)의 저면과 기판(110)의 주면(110M)은 동일한 수직 레벨에 위치할 수 있으나, 이에 한정되지 않는다. 다른 일부 실시 예에서, 제1 전력 홀(PRH)의 저면이 기판(110)의 주면(110M)보다 낮은 수직 레벨에 위치하도록, 제1 전력 홀(PRH)은 기판(110) 내로 연장되도록 형성될 수 있다.
일부 실시 예에서, 제1 전력 홀(PRH)은 도 1a에 보인 매몰 레일(PR)에 대응되어 제2 수평 방향(Y 방향)을 따라서 연장되도록 형성될 수 있다. 제1 전력 홀(PRH)은 매몰 레일 홀이라 호칭할 수도 있다.
제1 전력 홀(PRH)은 수직 방향(Z 방향)으로 상측에서 하측으로 연장되면서 수평 폭이 감소하는 테이퍼드(tapered)한 형상을 가지도록 형성될 수 있다. 제1 전력 홀(PRH)은 소자 분리막(118)의 상면으로부터 멀어지며 수평 폭이 감소하도록 형성될 수 있다.
도 7을 참조하면, 제1 전력 홀(PRH)의 내면을 덮는 제1 절연 배리어(BPR)를 형성한다. 제1 절연 배리어(BPR)는 제1 전력 홀(PRH) 내에 한정 공간(RCH)을 한정할 수 있다. 제1 절연 배리어(BPR)는 제1 전력 홀(PRH)의 내측면 및 저면을 덮되, 제1 전력 홀(PRH)을 채우지 않도록, 제1 전력 홀(PRH)의 내면을 컨포멀하게 덮을 수 있다. 예를 들면, 제1 절연 배리어(BPR)는 질화물을 포함할 수 있다. 일부 실시 예에서, 제1 절연 배리어(BPR)는 실리콘 질화물을 포함할 수 있다.
도 8을 참조하면, 제1 전력 홀(PRH)을 채우는 더미 매몰 레일(DPR)을 형성한다. 더미 매몰 레일(DPR)은 제1 절연 배리어(BPR)를 덮으며 한정 공간(RCH)을 채울 수 있다. 제1 절연 배리어(BPR)와 더미 매몰 레일(DPR)은 제1 전력 홀(PRH)을 모두 채울 수 있다. 제1 절연 배리어(BPR)와 더미 매몰 레일(DPR)을 함께 더미 레일 구조체(DPRS)라 호칭할 수 있다.
예를 들면, 더미 매몰 레일(DPR)은 실리콘 산화물로 이루어질 수 있다. 일부 실시 예에서, 더미 매몰 레일(DPR)의 상면과 소자 분리막(118)의 상면은 동일 수직 레벨에 위치하여, 공면(coplanar)을 이룰 수 있다.
더미 매몰 레일(DPR)은 수직 방향(Z 방향)으로 상측에서 하측으로 연장되면서 수평 폭이 감소하는 테이퍼드(tapered)한 형상을 가지도록 형성될 수 있다. 더미 매몰 레일(DPR)은 소자 분리막(118)의 상면으로부터 멀어지며 수평 폭이 감소하도록 형성될 수 있다.
도 9a 및 도 9b를 함께 참조하면, 복수의 나노시트(N1, N2, N3)의 적층 구조(NSS) 및 복수의 희생 반도체층(106S)이 형성된 복수의 핀형 활성 영역(FA) 위에서 복수의 핀형 활성 영역(FA)의 적어도 일부분과 교차하여 연장되는 복수의 더미 게이트 구조체(DGS)를 형성한다. 복수의 더미 게이트 구조체(DGS)는 상호 평행하게 제1 수평 방향(X 방향)을 따라 연장될 수 있다
더미 게이트 구조체(DGS)는 산화막(D12), 더미 게이트층(D14), 및 캡핑층(D16)이 차례로 적층된 구조를 가질 수 있다. 일부 실시 예에서, 복수의 핀형 활성 영역(FA)을 덮고 있는 복수의 나노시트(N1, N2, N3)의 적층 구조(NSS) 및 복수의 희생 반도체층(106S)의 노출 표면, 복수의 핀형 활성 영역(FA)의 노출 표면, 및 소자 분리막(118)의 상면을 각각 덮도록 산화막(D12), 더미 게이트층(D14), 및 캡핑층(D16)을 차례로 형성한 후, 이들을 패터닝하여 산화막(D12), 더미 게이트층(D14), 및 캡핑층(D16)이 필요한 부분에만 남도록 하여 더미 게이트 구조체(DGS)를 형성할 수 있다.
일부 실시예들에서, 더미 게이트층(D14)은 폴리실리콘으로 이루어지고, 캡핑층(D16)은 실리콘 질화물로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
이후, 더미 게이트 구조체(DGS)가 형성된 반도체 기판(110) 상에 스페이서층을 형성한 후, 상기 스페이서층을 다시 에치백하여 더미 게이트 구조체(DGS)의 양 측벽을 덮는 한 쌍의 게이트 스페이서(130)를 형성할 수 있다. 게이트 스페이서(130)는 예를 들면, 실리콘 질화물로 이루어질 수 있다.
도 10a 및 도 10b를 함께 참조하면, 더미 게이트 구조체(DGS) 및 게이트 스페이서(130)를 식각 마스크로 이용하여 복수의 나노시트(N1, N2, N3)의 적층 구조(NSS) 및 복수의 희생 반도체층(106S)의 일부를 식각에 의해 제거하여 리세스 영역(RS)을 형성한다. 리세스 영역(RS)의 저면에는 핀형 활성 영역(FA)이 노출될 수 있다. 일부 실시 예에서, 복수의 나노시트(N1, N2, N3)의 적층 구조(NSS) 및 복수의 희생 반도체층(106S)의 일부를 식각하는 과정에서, 핀형 활성 영역(FA)의 상측 일부분이 함께 제거될 수 있다.
이후, 등방성 식각 공정을 이용하여 복수의 나노시트 적층 구조(NSS) 각각의 양 측에서 노출되는 복수의 희생 반도체층(106S)의 일부분을 제거하여 제거 공간을 형성한 후, 나노시트(N1, N2, N3) 각각의 사이에 형성된 상기 제거 공간을 채우는 절연 스페이서(140)를 형성한다. 절연 스페이서(140)는 예를 들면, 실리콘 질화물로 이루어질 수 있다. 일부 실시예들에서, 절연 스페이서(140)는 복수의 절연층이 적층되어 이루어질 수 있다.
절연 스페이서(140)를 형성한 후, 복수의 나노시트(N1, N2, N3)의 노출된 양 측벽 및 핀형 활성 영역(FA)의 노출 표면으로부터 반도체 물질을 에피택셜 성장시켜 복수의 소스/드레인 영역(160)을 형성한다.
일부 실시 예에서, 복수의 소스/드레인 영역(160) 중 일부와 다른 일부는 다른 물질을 포함할 수 있으며, 서로 다른 물질을 포함하는 복수의 소스/드레인 영역(160) 중 일부와 다른 일부는 각각 별도의 에피택셜 성장 공정을 수행하여 형성할 수 있다. 예를 들면, 복수의 소스/드레인 영역(160) 중 일부는 Ge를 포함할 수 있다. 일부 실시 예에서, 복수의 소스/드레인 영역(160) 중 일부는 Si를 포함하는 반도체 물질과 Ge를 포함하는 반도체 물질의 다층 구조로 이루어질 수 있다.
예를 들면, 복수의 소스/드레인 영역(160) 중 다른 일부는 Si를 포함하되 Ge를 포함하지 않을 수 있다. 일부 실시 예에서, 복수의 소스/드레인 영역(160) 중 다른 일부는 Si를 포함하는 반도체 물질, 및 Si와 같은 반도체 물질 또는 SiC와 같은 화합물 반도체 물질의 다층 구조로 이루어질 수 있다.
도 10a, 도 10b, 도 11a, 도 11b, 및 도 11c를 함께 참조하면, 복수의 더미 게이트 구조체(DGS) 및 복수의 소스/드레인 영역(160) 상에 게이트간 절연막(172)을 형성한 후, 게이트간 절연막(172)의 상측 일부분, 캡핑층(D16), 및 캡핑층(D16)의 주위에 있는 게이트 스페이서(130)의 부분을 제거하는 평탄화 공정을 수행하여, 게이트간 절연막(172)의 상면이 더미 게이트층(D14)의 상면과 대략 동일한 레벨에 위치하도록 한다. 일부 실시예들에서, 게이트간 절연막(172)은 실리콘 산화물로 이루어질 수 있다.
도 12a 및 도 12b를 함께 참조하면, 게이트간 절연막(172)의 일부분을 제거하여 제2 전력 홀(PVH)을 형성할 수 있다. 제2 전력 홀(PVH)은 게이트간 절연막(172)을 관통하여 저면에 더미 레일 구조체(DPRS)가 노출되도록 형성할 수 있다. 일부 실시 예에서, 제2 전력 홀(PVH)은 도 1에 보인 전력 비아(PV)에 대응되어 수직 방향(Z 방향)을 따라서 연장되도록 형성될 수 있다. 제2 전력 홀(PVH)은 전력 비아 홀이라 호칭할 수도 있다.
일부 실시 예에서, 제2 전력 홀(PVH)의 저면은 제1 절연 배리어(BPR)의 상단과 동일한 수직 레벨에 위치할 수 있다. 다른 일부 실시 예에서, 제2 전력 홀(PVH)을 형성하는 과정에서, 더미 매몰 레일(DPR)의 상측 일부분이 제거되어, 제2 전력 홀(PVH)의 저면은 제1 절연 배리어(BPR)의 상단보다 낮은 수직 레벨에 위치할 수 있다. 예를 들면, 제2 전력 홀(PVH)을 형성하는 과정에서, 더미 매몰 레일(DPR)의 상측 일부분이 제거되어, 더미 매몰 레일(DPR)의 상단은 제1 절연 배리어(BPR)의 상단보다 낮은 수직 레벨에 위치할 수 있다.
제2 전력 홀(PVH)은 수직 방향(Z 방향)으로 상측에서 하측으로 연장되면서 수평 폭이 감소하는 테이퍼드(tapered)한 형상을 가지도록 형성될 수 있다. 제2 전력 홀(PVH)은 기판(110)의 주면(110M) 또는 소자 분리막(118)의 상면에 가까워지며 수평 폭이 감소하도록 형성될 수 있다.
도 13a 및 도 13b를 함께 참조하면, 제2 전력 홀(PVH)의 내측면을 덮는 제2 절연 배리어(BPV), 및 제2 절연 배리어(BPV)를 덮으며 제2 전력 홀(PVH)을 채우는 전력 비아(PV)를 형성한다. 제2 절연 배리어(BPV)와 전력 비아(PV)를 함께 비아 구조체(PVS)라 호칭할 수 있다. 전력 비아(PV) 및 비아 구조체(PVS)는 게이트간 절연막(172)을 관통할 수 있다. 제2 절연 배리어(BPV)는 제2 전력 홀(PVH)의 내측면을 덮되, 제2 전력 홀(PVH)을 채우지 않도록, 제2 전력 홀(PVH)의 내측면을 컨포멀하게 덮을 수 있다. 제2 절연 배리어(BPV)와 전력 비아(PV)는 제2 전력 홀(PVH)을 모두 채울 수 있다. 제2 절연 배리어(BPV)는 전력 비아(PV)를 포위하며, 전력 비아(PV)와 게이트간 절연막(172) 사이에 개재될 수 있다.
예를 들면, 제2 절연 배리어(BPV)는 질화물을 포함할 수 있다. 일부 실시 예에서, 제2 절연 배리어(BPV)는 실리콘 질화물을 포함할 수 있다. 일부 실시 예에서, 전력 비아(PV)는 도전성 배리어층 및 상기 도전성 배리어층을 덮는 도전성 코어층으로 이루어질 수 있다. 상기 도전성 배리어층은 Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어질 수 있고, 상기 도전성 코어층은 Co, W, Cu, 또는 이들의 조합으로 이루어질 수 있다.
전력 비아(PV)는 수직 방향(Z 방향)으로 상측에서 하측으로 연장되면서 수평 폭이 감소하는 테이퍼드(tapered)한 형상을 가지도록 형성될 수 있다. 전력 비아(PV)는 기판(110)의 주면(110M)에 가까워지며 수평 폭이 감소하도록 형성될 수 있다.
도 11c, 도 13a, 도 14a 및 도 14b를 함께 참조하면, 게이트간 절연막(172) 및 게이트 스페이서(130)를 통해 노출되는 더미 게이트층(D14) 및 그 하부의 산화막(D12)을 제거하고, 핀형 활성 영역(FA) 상에 남아 있는 복수의 희생 반도체층(106S) 중 적어도 일부를 제거하여, 복수의 게이트 공간(GS)을 형성한다. 복수의 핀형 활성 영역(FA)의 상면 상에는 수직 방향(Z 방향)으로 서로 이격되는 복수의 나노시트(N1, N2, N3)의 적층 구조(NSS)가 배치될 수 있다. 게이트 공간(GS)을 통해 복수의 나노시트(N1, N2, N3)의 표면, 및 핀형 활성 영역(FA)의 상면의 일부분이 노출될 수 있다. 일부 실시 예에서, 복수의 희생 반도체층(106S) 중 일부분은 제거되지 않고 잔류될 수 있다. 예를 들면, 핀형 활성 영역(FA)의 상면 상에 위치하는 희생 반도체층(106S)의 일부분은 제거되지 않고 잔류될 수 있다.
도 14a, 도 14b, 도 15a, 도 15b, 및 도 15c를 함께 참조하면, 복수의 게이트 공간(GS)에서 노출되는 표면들 위에 게이트 유전막(145)을 형성하고, 게이트 유전막(145) 위에서 복수의 게이트 공간(GS)을 채우는 복수의 게이트 전극(150)을 형성한다. 복수의 게이트 전극(150)은 상호 평행하게 제1 수평 방향(X 방향)을 따라 연장될 수 있다. 게이트 전극(150)은 도 1에 보인 게이트 전극(GL)일 수 있다.
게이트 유전막(145)은 인터페이스막(interfacial layer)과 고유전막의 적층 구조로 이루어질 수 있다. 일부 실시예들에서, 상기 인터페이스막은 유전율이 약 9 이하인 저유전 물질층, 예를 들면 실리콘 산화물, 실리콘 산질화물, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 인터페이스막은 생략될 수 있다. 상기 고유전막은 실리콘 산화물보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 고유전막은 약 10 내지 25의 유전 상수를 가질 수 있다.
상기 고유전막은 하프늄 산화물 (hafnium oxide), 하프늄 산질화물 (hafnium oxynitride), 하프늄 실리콘 산화물 (hafnium silicon oxide), 란타늄 산화물 (lanthanum oxide), 란타늄 알루미늄 산화물 (lanthanum aluminum oxide), 지르코늄 산화물 (zirconium oxide), 지르코늄 실리콘 산화물 (zirconium silicon oxide), 탄탈륨 산화물 (tantalum oxide), 티타늄 산화물 (titanium oxide), 바륨 스트론튬 티타늄 산화물 (barium strontium titanium oxide), 바륨 티타늄 산화물 (barium titanium oxide), 스트론튬 티타늄 산화물 (strontium titanium oxide), 이트륨 산화물 (yttrium oxide), 알루미늄 산화물 (aluminum oxide), 납 스칸듐 탄탈륨 산화물 (lead scandium tantalum oxide), 및 납 아연 니오브산염 (lead zinc niobate), 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 상기 고유전막을 구성하는 물질이 상기 예시된 바에 한정되는 것은 아니다. 상기 고유전막은 ALD (atomic layer deposition), CVD (chemical vapor deposition), 또는 PVD (physical vapor deposition) 공정에 의해 형성될 수 있다. 상기 고유전막은 약 10Å 내지 약 40Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
일부 실시 예에서, 게이트 유전막(145)은 강유전체 특성을 갖는 강유전체 물질막 또는 상유전체 특성을 갖는 상유전체 물질막을 포함할 수 있다. 예를 들면, 게이트 유전막(145)은 하나의 강유전체 물질막을 포함할 수 있다. 예를 들면, 게이트 유전막(145)은 서로 간에 이격된 복수의 강유전체 물질막을 포함할 수 있다. 예를 들면, 게이트 유전막(145)은 복수의 강유전체 물질막과, 복수의 상유전체 물질막이 교대로 적층된 적층막 구조를 가질 수 있다.
강유전체 물질막은 음의 커패시턴스를 가질 수 있고, 상유전체 물질막은 양의 커패시턴스를 가질 수 있다. 예를 들어, 두 개 이상의 커패시터가 직렬 연결되고, 각각의 커패시터의 커패시턴스가 양의 값을 가질 경우, 전체 커패시턴스는 각각의 개별 커패시터의 커패시턴스보다 감소하게 된다. 반면, 직렬 연결된 두 개 이상의 커패시터의 커패시턴스 중 적어도 하나가 음의 값을 가질 경우, 전체 커패시턴스는 양의 값을 가지면서 각각의 개별 커패시턴스의 절대 값보다 클 수 있다.
음의 커패시턴스를 갖는 강유전체 물질막과, 양의 커패시턴스를 갖는 상유전체 물질막이 직렬로 연결될 경우, 직렬로 연결된 강유전체 물질막 및 상유전체 물질막의 전체적인 커패시턴스 값은 증가할 수 있다. 전체적인 커패시턴스 값이 증가하는 것을 이용하여, 강유전체 물질막을 포함하는 트랜지스터는 상온에서 60 mV/decade 미만의 문턱전압이하 스윙(subthreshold swing(SS))을 가질 수 있다.
강유전체 물질막은 강유전체 특성을 가질 수 있다. 강유전체 물질막은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 지르코늄 산화물(hafnium zirconium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide) 및 납 지르코늄 티타늄 산화물(lead zirconium titanium oxide) 중 적어도 하나를 포함할 수 있다. 여기에서, 일 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄 산화물(hafnium oxide)에 지르코늄(Zr)이 도핑된 물질일 수 있다. 다른 예로, 하프늄 지르코늄 산화물(hafnium zirconium oxide)은 하프늄(Hf)과 지르코늄(Zr)과 산소(O)의 화합물일 수도 있다.
강유전체 물질막은 도핑된 도펀트를 더 포함할 수 있다. 예를 들어, 도펀트는 알루미늄(Al), 티타늄(Ti), 니오븀(Nb), 란타넘(La), 이트륨(Y), 마그네슘(Mg), 실리콘(Si), 칼슘(Ca), 세륨(Ce), 디스프로슘(Dy), 어븀(Er), 가돌리늄(Gd), 게르마늄(Ge), 스칸듐(Sc), 스트론튬(Sr) 및 주석(Sn) 중 적어도 하나를 포함할 수 있다. 강유전체 물질막이 어떤 강유전체 물질을 포함하냐에 따라, 강유전체 물질막에 포함된 도펀트의 종류는 달라질 수 있다.
강유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 도펀트는 예를 들어, 가돌리늄(Gd), 실리콘(Si), 지르코늄(Zr), 알루미늄(Al) 및 이트륨(Y) 중 적어도 하나를 포함할 수 있다.
도펀트가 알루미늄(Al)일 경우, 강유전체 물질막은 3 내지 8 at%(atomic %)의 알루미늄을 포함할 수 있다. 여기에서, 도펀트의 비율은 하프늄 및 알루미늄의 합에 대한 알루미늄의 비율일 수 있다.
도펀트가 실리콘(Si)일 경우, 강유전체 물질막은 2 내지 10 at%의 실리콘을 포함할 수 있다. 도펀트가 이트륨(Y)일 경우, 강유전체 물질막은 2 내지 10 at%의 이트륨을 포함할 수 있다. 도펀트가 가돌리늄(Gd)일 경우, 강유전체 물질막은 1 내지 7 at%의 가돌리늄을 포함할 수 있다. 도펀트가 지르코늄(Zr)일 경우, 강유전체 물질막은 50 내지 80 at%의 지르코늄을 포함할 수 있다.
상유전체 물질막은 상유전체 특성을 가질 수 있다. 상유전체 물질막은 예를 들어, 실리콘 산화물(silicon oxide) 및 고유전율을 갖는 금속 산화물 중 적어도 하나를 포함할 수 있다. 상유전체 물질막에 포함된 금속 산화물은 예를 들어, 하프늄 산화물(hafnium oxide), 지르코늄 산화물(zirconium oxide) 및 알루미늄 산화물(aluminum oxide) 중 적어도 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
강유전체 물질막 및 상유전체 물질막은 동일한 물질을 포함할 수 있다. 강유전체 물질막은 강유전체 특성을 갖지만, 상유전체 물질막은 강유전체 특성을 갖지 않을 수 있다. 예를 들어, 강유전체 물질막 및 상유전체 물질막이 하프늄 산화물을 포함할 경우, 강유전체 물질막에 포함된 하프늄 산화물의 결정 구조는 상유전체 물질막에 포함된 하프늄 산화물의 결정 구조와 다르다.
강유전체 물질막은 강유전체 특성을 갖는 두께를 가질 수 있다. 강유전체 물질막의 두께는 예를 들어, 0.5 내지 10㎚ 일 수 있지만, 이에 제한되는 것은 아니다. 각각의 강유전체 물질마다 강유전체 특성을 나타내는 임계 두께가 달라질 수 있으므로, 강유전체 물질막의 두께는 강유전체 물질에 따라 달라질 수 있다.
게이트 전극(150)은 일함수 조절용 금속 함유층과, 상기 일함수 조절용 금속 함유층의 상부 공간을 채우는 갭필용 금속 함유층을 포함할 수 있다. 일부 실시예들에서, 게이트 전극(150)은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 (gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 상기 금속층은 Ti, Ta, W, Ru, Nb, Mo, 또는 Hf 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 갭필 금속막은 W 막 또는 Al 막으로 이루어질 수 있다.
게이트 전극(150)은 일함수 금속 함유층을 포함할 수 있다. 상기 일함수 금속 함유층은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 일부 실시예들에서, 게이트 전극(150)은 각각 TiAlC/TiN/W의 적층 구조, TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
일부 실시 예에서, 복수의 게이트 전극(150) 상에는 복수의 게이트 캡핑층이 배치될 수 있다. 상기 복수의 게이트 캡핑층은 실리콘 질화물로 이루어질 수 있다. 상기 복수의 게이트 캡핑층은, 복수의 게이트 전극(150) 상에서 복수의 게이트 전극(150)과 같이 상호 평행하게 제1 수평 방향(X 방향)을 따라 연장될 수 있다
게이트 전극(150)은 복수의 나노시트(N1, N2, N3)를 포함하는 나노시트 적층 구조(NSS)의 상면을 덮는 메인 게이트 부분(150M)과, 메인 게이트 부분(150M)에 연결되고 복수의 나노시트(N1, N2, N3) 각각 및 핀형 활성 영역(FA)의 사이의 공간에 형성되는 복수의 서브 게이트 부분(150S)을 포함할 수 있다. 복수의 서브 게이트 부분(150S) 각각의 양단 상에는 게이트 유전막(145)을 사이에 두고 복수의 절연 스페이서(140)가 배치될 수 있다.
도 15a에는, 게이트 전극(150)이 제1 수평 방향(X 방향)을 따라서 더미 레일 구조체(DPRS) 상을 통과하여 연장되는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 도 1b에 보인 게이트 전극(GL)이 매몰 레일(PR)과 수직 방향(Z 방향)으로 중첩되지 않도록, 평면적으로 매몰 레일(PR)에 인접하여 절단되는 일단을 가지는 것과 유사하게, 게이트 전극(150)은 제1 수평 방향(X 방향)을 따라서 연장되되, 더미 레일 구조체(DPRS)와 수직 방향(Z 방향)으로 중첩되지 않도록, 평면적으로 더미 레일 구조체(DPRS)에 인접하여 절단되는 일단을 가질 수 있다.
일부 실시 예에서, 게이트 유전막(145)과 더미 레일 구조체(DPRS) 사이, 즉 게이트 유전막(145)과 제1 절연 배리어(BPR) 사이, 및 게이트 유전막(145)과 더미 매몰 레일(DPR) 사이에는 소자 분리막(118)의 일부분이 개재될 수 있다. 예를 들면, 게이트간 절연막(172)을 형성하기 전, 또는 게이트 유전막(145) 및 게이트 전극(150)을 형성하기 전에, 도 10a에 보인 더미 레일 구조체(DPRS)의 상측 일부분을 제거한 후, 상측 일부분이 제거된 더미 레일 구조체(DPRS)의 상면을 덮는 소자 분리막(118)의 부분을 더 형성할 수 있다.
한편, 게이트간 절연막(172)의 일부분을 제거하여, 게이트간 절연막(172)을 관통하여 소스/드레인 영역(160)을 노출시키는 제1 플러그 홀(CH1)을 형성하고, 제1 플러그 홀(CH1)을 채우는 제1 도전성 플러그(CP1)를 형성한다. 제1 플러그 홀(CH1)을 형성하는 과정에서, 비아 구조체(PVS)의 일부분, 예를 들면, 제2 절연 배리어(BPV)의 일부분을 함께 제거하여, 제1 플러그 홀(CH1) 내에 전력 비아(PV)가 노출될 수 있다. 제1 도전성 플러그(CP1)는 전력 비아(PV)와 소스/드레인 영역(160)을 전기적으로 연결할 수 있다. 일부 실시 예에서, 제1 도전성 플러그(CP1)는 게이트 유전막(145) 및 게이트 전극(150)을 형성하기 전에 먼저 형성될 수 있다. 제1 도전성 플러그(CP1)는 복수의 핀형 활성 영역(FA)을 가로지르는 방향으로 연장되도록 형성될 수 있다. 예를 들면, 제1 도전성 플러그(CP1)는 제1 수평 방향(X 방향)으로 연장될 수 있다.
제1 도전성 플러그(CP1) 및 게이트 전극(150) 상에는 층간 절연층(180)이 배치될 수 있다. 층간 절연층(180)은 예를 들면, HDP(High Density Plasma) 산화막, TEOS 산화막, TOSZ(Tonen SilaZene), SOG(Spin On Glass), USG(Undoped Silica Glass) 또는 저유전막(low-k dielectric layer) 등과 같은 절연 물질을 포함할 수 있다.
층간 절연층(180)을 관통하여 게이트 전극(150)을 노출시키는 제2 플러그 홀(CH2)을 형성한 후, 제2 콘택 홀(CH2)을 채우는 제2 도전성 플러그(CP2)를 형성할 수 있다. 예를 들면, 제2 도전성 플러그(CP2)는 층간 절연층(180)을 관통하여 게이트 전극(150)과 전기적으로 연결될 수 있다. 일부 실시 예에서, 게이트 전극(150) 상에 상기 게이트 캡핑층이 배치되는 경우, 제2 콘택 홀(CH2)은 층간 절연층(180) 및 상기 게이트 캡핑층을 관통하여 게이트 전극(150)을 노출시키도록 형성될 수 있다. 예를 들면, 제2 도전성 플러그(CP2)는 층간 절연층(180) 및 상기 게이트 캡핑층을 관통하여 게이트 전극(150)과 전기적으로 연결될 수 있다.
제1 도전성 플러그(CP1) 및 제2 도전성 플러그(CP2)는 각각 도전성 배리어층 및 상기 도전성 배리어층을 덮는 도전성 코어층으로 이루어질 수 있다. 상기 도전성 배리어층은 Ti, Ta, TiN, TaN, 또는 이들의 조합으로 이루어질 수 있고, 상기 도전성 코어층은 Co, W, Cu 또는 이들의 조합으로 이루어질 수 있다.
제1 도전성 플러그(CP1) 및 제2 도전성 플러그(CP2) 각각은 수직 방향(Z 방향)으로 상측에서 하측으로 연장되면서 수평 폭이 감소하는 테이퍼드(tapered)한 형상을 가지도록 형성될 수 있다. 제1 도전성 플러그(CP1) 및 제2 도전성 플러그(CP2) 각각은 기판(110)에 가까워지며 수평 폭이 감소하도록 형성될 수 있다.
도 15a 내지 도 16을 함께 참조하면, 기판(110)의 하측 일부분을 제거하고, 기판(110)의 하면을 덮는 하부 절연층(105)을 형성한다. 이후, 하부 절연층(105) 및 기판(110)의 일부분을 제거하여, 더미 레일 구조체(DPRS)를 노출시키는 배선 리세스(PDH)를 형성하고, 배선 리세스(PDH)를 통하여 더미 매몰 레일(DPR)을 제거한다. 더미 매몰 레일(DPR)이 제거되어, 제1 전력 홀(PRH) 내는 제1 절연 배리어(BPR)에 의하여 한정 공간(RCH)이 한정될 수 있다.
하부 절연층(105)은 산화실리콘(SiOx), 질화실리콘(SiN), 산화질화실리콘(SiON), 산화게르마늄(GeOx), 질화게르마늄(GeNx), 산화알루미늄(Al2O3), 산화탄탈(Ta2O5), 산화하프늄(HfO2), 및 질화알루미늄(AlN) 중 하나의 절연막, 또는 이들 중 적어도 2개의 절연막의 적층 구조로 이루어질 수 있다.
도 16 및 도 17을 함께 참조하면, 배선 리세스(PDH)의 내면, 즉 배선 리세스(PDH) 내에 노출되는 하부 절연층(105), 기판(110), 및 소자 분리막(118)을 덮는 배선 배리어(PDB)를 형성한 후, 배선 리세스(PDH) 및 한정 공간(RCH)을 채우는 전력 배선 라인(PDL) 및 매몰 레일(PR)을 형성한다. 일부 실시 예에서, 매몰 레일(PR)과 전력 배선 라인(PDL)은 일체를 이루도록 함께 형성될 수 있다. 예를 들면, 매몰 레일(PR)과 전력 배선 라인(PDL)은 동일한 물질로 이루어질 수 있다. 매몰 레일(PR)은 배선 리세스(PDH)를 채우도록 형성되므로, 매몰 레일(PR)은 셀프 얼라인(self-align)으로 전력 비아(PV)와 연결되도록 형성될 수 있다. 전력 배선 라인(PDL), 매몰 레일(PR), 및 전력 비아(PV)는 전력 전송망을 구성할 수 있다. 제1 절연 배리어(BPR)와 매몰 레일(PR)을 함께 레일 구조체(PRS)라 호칭할 수 있다. 매몰 레일(PR) 및 레일 구조체(PRS)는 소자 분리막(118)을 관통할 수 있다. 제1 절연 배리어(BPR)는 제1 전력 홀(PRH)의 내측면을 덮되, 제1 전력 홀(PRH)을 채우지 않도록, 제1 전력 홀(PRH)의 내측면을 컨포멀하게 덮을 수 있다. 제1 절연 배리어(BPR)와 매몰 레일(PR)은 제1 전력 홀(PRH)을 모두 채울 수 있다. 제1 절연 배리어(BPR)는 매몰 레일(PR)을 포위하며, 매몰 레일(PR)과 소자 분리막(118) 사이에 개재될 수 있다.
매몰 레일(PR)은 수직 방향(Z 방향)으로 상측에서 하측으로 연장되면서 수평 폭이 감소하는 테이퍼드(tapered)한 형상을 가지도록 형성될 수 있다. 매몰 레일(PR)은 전력 배선 라인(PDL)에 가까워지며 수평 폭이 감소하도록 형성될 수 있다. 전력 배선 라인(PDL)은 기판(110) 및 하부 절연층(105)을 관통할 수 있다. 전력 배선 라인(PDL)은 수직 방향(Z 방향)으로 하측에서 상측으로 연장되면서 수평 폭이 감소하는 테이퍼드(tapered)한 형상을 가지도록 형성될 수 있다. 전력 배선 라인(PDL)은 매몰 레일(PR)에 가까워지며 수평 폭이 감소하도록 형성될 수 있다. 즉, 매몰 레일(PR)과 전력 배선 라인(PDL)은 서로 가까워지며 수평 폭이 감소하도록 형성될 수 있다. 배선 배리어(PDB)는 전력 배선 라인(PDL)과 하부 절연층(105) 사이, 그리고 전력 배선 라인(PDL)과 기판(110) 사이에 개재될 수 있다. 일부 실시 예에서, 배선 배리어(PDB)는 실리콘 질화물을 포함할 수 있다.
매몰 레일(PR) 및 전력 배선 라인(PDL)은 매몰 배리어층 및 매몰 도전층으로 이루어질 수 있다. 상기 매몰 배리어층은 한정 공간(RCH)의 내측면 및 저면, 그리고 배선 리세스(PDH)의 내측면 및 저면을 컨포멀하게 덮도록 형성될 수 있다. 상기 매몰 도전층은 상기 매몰 배리어층의 표면을 덮으며 배선 리세스(PDH) 및 한정 공간(RCH)을 채우도록 형성될 수 있다. 상기 매몰 배리어층은 예를 들면, Ti, Ta, TiN, TaN 또는 이들의 조합으로 이루어질 수 있다. 상기 매몰 도전층은 예를 들면, W, Cu, Mo, Ru, Nb, Hf, 또는 이들의 조합으로 이루어질 수 있다.
도 18은 본 발명의 예시적인 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 구체적으로, 도 18은 도 1a의 X2 - X2' 선에 대응하는 위치를 따라 절단한 단면도이다.
도 18을 참조하면, 하부 절연층(105) 및 전력 배선 라인(PDL) 상에 배선간 절연층(210), 그리고 배선 라인(222) 및 배선 비아(224)로 이루어지는 배선 구조(220)를 형성할 수 있다. 배선간 절연층(210)은 배선 라인(222) 및 배선 비아(224)의 적어도 일부분을 포위할 수 있다. 배선간 절연층(210)의 하면에는 배선 라인(222)의 일부분이 노출될 수 있다. 배선간 절연층(210)의 하면에 노출되는 배선 라인(222)의 일부분은 외부 연결 패드의 기능을 수행할 수 있다. 배선간 절연층(210)의 하면에 노출되어 외부 연결 패드의 기능을 수행하는 배선 라인(222)의 일부분 상에는 외부 연결 단자(250)가 부착될 수 있다.
통상적인 집적회로 소자에서, 기판, 반도체 기판, 또는 반도체층의 양면 중 FinFET 소자와 같은 트랜지스터가 배치되는 면을 전면이라 호칭할 수 있고, 상기 전면에 반대되는 면을 후면이라 호칭할 수 있다. 전력 배선 라인(PDL), 배선간 절연층(210), 및 배선 구조(220)는, 기판(110)에서 복수의 핀형 활성 영역(FA)이 형성되는 면과 반대되는 면, 즉 기판(110)의 후면 상에 배치될 수 있고, 게이트 전극(150), 소스/드레인 영역(160), 제1 도전성 플러그(CP1), 및 제2 도전성 플러그(CP2)는 기판(110)의 전면 상에 배치될 수 있다.
집적회로 소자(1)는 트렌치(TRE)에 의해 정의되는 복수의 핀형 활성 영역(FA)을 가지는 기판(110), 트렌치(TRE)를 채우는 소자 분리막(118), 소자 분리막(118) 내에 개재되는 매몰 레일(PR), 매몰 레일(PR)과 연결되는 전력 비아(PV), 소스/드레인 영역(160), 전력 비아(PV)와 소스/드레인 영역(160)을 연결하는 제1 도전성 플러그(CP1), 게이트 전극(150), 및 게이트 전극(150)과 연결되는 제2 도전성 플러그(CP2)를 포함할 수 있다. 매몰 레일(PR)은 전력 배선 라인(PDL)을 통하여 외부 연결 단자(250)와 연결될 수 있다.
복수의 핀형 활성 영역(FA)은 제1 수평 방향(X 방향)을 따라서 일정한 피치로 배열되며 상호 평행하게 제2 수평 방향(Y 방향)을 따라 연장될 수 있다. 일부 실시 예에서, 복수의 핀형 활성 영역(FA) 상면 상에는 수직 방향(Z 방향)으로 서로 이격되는 복수의 나노시트(N1, N2, N3)의 적층 구조(NSS)가 배치될 수 있다. 나노시트(N1, N2, N3) 각각의 사이에는 절연 스페이서(140)가 개재될 수 있다.
복수의 게이트 전극(150)은 복수의 핀형 활성 영역(FA)과 교차하는 방향인 제1 수평 방향(X 방향)으로 연장될 수 있다. 복수의 게이트 전극(150)은 각각 제2 수평 방향(Y 방향)에서 동일한 폭을 가지고, 제2 수평 방향(Y 방향)을 따라 일정한 피치로 배열될 수 있다.
복수의 핀형 활성 영역(FA)에서 게이트 전극(150)의 양 측에는 복수의 소스/드레인 영역(160)이 형성될 수 있다. 복수의 게이트 전극(150) 각각의 사이에는 전력 비아(PV) 및 제1 도전성 플러그(CP1)가 개재될 수 있다. 게이트간 절연층(172)은 복수의 소스/드레인 영역(160)을 덮으며, 복수의 게이트 전극(150) 각각의 사이를 채울 수 있다. 제1 도전성 플러그(CP1)는 소스/드레인 영역(160)의 상면의 적어도 일부와 접하여, 소스/드레인 영역(160)과 전기적으로 연결될 수 있다. 전력 비아(PV)는 게이트간 절연층(172)을 관통하여 제1 도전성 플러그(CP1)와 매몰 레일(PR) 사이를 전기적으로 연결할 수 있다. 제2 도전성 플러그(CP2)는 게이트 전극(150)과 전기적으로 연결될 수 있다.
매몰 레일(PR)은 소자 분리막(118)을 관통하는 제1 전력 홀(PRH) 내에 배치될 수 있다. 제1 전력 홀(PRH) 및 매몰 레일(PR)은 제2 수평 방향(Y 방향)을 따라서 연장될 수 있다. 매몰 레일(PR)은 전력 배선 라인(PDL)과 일체를 이루도록 함께 형성될 수 있다. 예를 들면, 매몰 레일(PR)과 전력 배선 라인(PDL)은 동일한 물질로 이루어질 수 있다. 매몰 레일(PR)은 셀프 얼라인(self-align)으로 전력 비아(PV)와 연결되도록 형성될 수 있다. 제1 전력 홀(PRH) 및 매몰 레일(PR)은 수직 방향(Z 방향)으로 상측에서 하측으로 연장되면서 수평 폭이 감소하는 테이퍼드(tapered)한 형상을 가지도록 형성될 수 있다. 전력 배선 라인(PDL)은 수직 방향(Z 방향)으로 하측에서 상측으로 연장되면서 수평 폭이 감소하는 테이퍼드(tapered)한 형상을 가지도록 형성될 수 있다. 즉, 매몰 레일(PR)과 전력 배선 라인(PDL)은 서로 가까워지며 수평 폭이 감소하도록 형성될 수 있다.
전력 비아(PV)는 제1 전력 홀(PRH)과 연결되는 제2 전력 홀(PVH) 내에 배치될 수 있다. 전력 비아(PV)는 매몰 레일(PR)과 제1 도전성 플러그(CP1)를 연결할 수 있다. 전력 비아(PV) 및 제2 전력 홀(PVH)은 수직 방향(Z 방향)으로 상측에서 하측으로 연장되면서 수평 폭이 감소하는 테이퍼드(tapered)한 형상을 가지도록 형성될 수 있다. 제1 도전성 플러그(CP1)는 복수의 핀형 활성 영역(FA)을 가로지르는 방향으로 연장되도록 형성될 수 있다. 예를 들면, 제1 도전성 플러그(CP1)는 제1 수평 방향(X 방향)으로 연장될 수 있다. 제1 도전성 플러그(CP1) 및 제2 도전성 플러그(CP2) 각각은 수직 방향(Z 방향)으로 상측에서 하측으로 연장되면서 수평 폭이 감소하는 테이퍼드(tapered)한 형상을 가지도록 형성될 수 있다.
본 발명의 예시적인 실시예들에 따른 집적회로 소자(1)는 외부 연결 단자(250)를 통하여 제공되는 전력이, 전력 배선 라인(PDL), 매몰 레일(PR), 전력 비아(PV) 및 제1 도전성 플러그(CP1)를 통하여 소스/드레인 영역(160)에 공급될 수 있다.
도 19a 내지 도 19d는 본 발명의 예시적인 실시예들에 따른 집적회로 소자의 부분 단면도들이다. 구체적으로, 도 19a 내지 도 19d는 도 18의 XIV부분을 확대하여 나타내는 단면도들이다.
도 19a를 참조하면, 제1 절연 배리어(BPR)는 제1 전력 홀(PRH)의 내측면 상에서 제1 두께(T1)를 가질 수 있고, 제2 절연 배리어(BPV)는 제2 전력 홀(PVH)의 내측면 상에서 제2 두께(T2)를 가질 수 있다. 제1 두께(T1)는 제2 두께(T2)보다 큰 값을 가질 수 있다. 수평 방향으로 전력 비아(PV)의 최하단은 제1 폭(W1)을 가질 수 있고, 매몰 레일(PR)의 최상단은 제2 폭(W2)을 가질 수 있다. 제2 폭(W2)은 제1 전력 홀(PRH) 내에서 제1 절연 배리어(BPR)에 의하여 한정되는 한정 공간(RCH)의 최상단의 폭 또는 더미 매몰 레일(DRP)의 최상단의 폭일 수 있다. 제1 폭(W1)과 제2 폭(W2)은 실질적으로 동일한 값을 가질 수 있다. 수평 방향으로 제2 전력 홀(PVH)의 최하단은 제3 폭(W3)을 가질 수 있고, 제1 전력 홀(PRH)의 최상단은 제4 폭(W4)을 가질 수 있다. 제3 폭(W3)은 제4 폭(W4)보다 작은 값을 가지고, 제2 폭(W2)보다 큰 값을 가질 수 있다.
도 19a를 도 12b와 함께 참조하면, 제2 전력 홀(PVH)의 최하단의 제3 폭(W3)은 제1 전력 홀(PRH)의 최상단의 제4 폭(W4)보다 작고, 한정 공간(RCH)의 최상단의 제2 폭(W2)보다 클 수 있다. 따라서 제2 전력 홀(PVH)을 형성하는 과정에서, 제2 전력 홀(PVH)의 저면에는 더미 레일 구조체(DPRS)만이 노출되고, 소자 분리막(118)이 노출되지 않을 수 있다. 또한 제2 전력 홀(PVH)의 저면의 가장자리는 제1 절연 배리어(BPR) 상에 위치할 수 있다.
도 19a를 도 17과 함께 참조하면, 제2 절연 배리어(BPV)는 제2 전력 홀(PVH)의 내측면 상에서 제1 두께(T1)보다 작은 제2 두께(T2)를 가지고, 전력 비아(PV)의 최하단의 제1 폭(W1)은, 매몰 레일(PR)의 최상단의 제2 폭(W2)과 실질적으로 동일한 값을 가질 수 있다. 따라서 매몰 레일(PR)은 셀프 얼라인으로 전력 비아(PV)와 연결되도록 형성되며, 매몰 레일(PR)의 최상단과 전력 비아(PV)의 최하단은 서로 접할 수 있다. 따라서 매몰 레일(PR)과 전력 비아(PV) 사이의 연결 신뢰성이 높아질 수 있다.
도 19b를 참조하면, 제1 절연 배리어(BPR)는 제1 전력 홀(PRH)의 내측면 상에서 제1 두께(T1)를 가질 수 있고, 제2 절연 배리어(BPV)는 제2 전력 홀(PVH)의 내측면 상에서 제2 두께(T2)를 가질 수 있다. 제1 두께(T1)는 제2 두께(T2)보다 큰 값을 가질 수 있다. 수평 방향으로 전력 비아(PV)의 최하단은 제1 폭(W1a)을 가질 수 있고, 매몰 레일(PR)의 최상단은 제2 폭(W2a)을 가질 수 있다. 제1 폭(W1a)은 제2 폭(W2a)보다 큰 값을 가질 수 있다.
도 19b를 도 17과 함께 참조하면, 제2 절연 배리어(BPV)는 제2 전력 홀(PVH)의 내측면 상에서 제1 두께(T1)보다 작은 제2 두께(T2)를 가지고, 전력 비아(PV)의 최하단의 제1 폭(W1a)은, 매몰 레일(PR)의 최상단의 제2 폭(W2a)보다 큰 값을 가질 수 있다.
따라서 매몰 레일(PR)은 셀프 얼라인으로 전력 비아(PV)와 연결되도록 형성되며, 매몰 레일(PR)의 최상단의 모든 부분은 전력 비아(PV)의 최하단의 부분과 접할 수 있다. 따라서 매몰 레일(PR)과 전력 비아(PV) 사이의 연결 신뢰성이 높아질 수 있다.
도 19c를 참조하면, 제1 절연 배리어(BPR)는 제1 전력 홀(PRH)의 내측면 상에서 제1 두께(T1)를 가질 수 있고, 제2 절연 배리어(BPV)는 제2 전력 홀(PVH)의 내측면 상에서 제2 두께(T2)를 가질 수 있다. 제1 두께(T1)는 제2 두께(T2)보다 큰 값을 가질 수 있다. 수평 방향으로 전력 비아(PV)의 최하단은 제1 폭(W1b)을 가질 수 있고, 매몰 레일(PR)의 최상단은 제2 폭(W2b)을 가질 수 있다. 제1 폭(W1b)과 제2 폭(W2b)은 실질적으로 동일한 값을 가질 수 있다.
제1 절연 배리어(BPR)의 최상단과 제2 절연 배리어(BPV)의 최하단은 제1 수직 레벨(LV1)에서 접할 수 있고, 전력 비아(PV)의 최하단과 매몰 레일(PR)의 최상단은 제2 수직 레벨(LV2)에서 접할 수 있다. 제2 수직 레벨(LV2)은 제1 수직 레벨(LV1)보다 낮은 수직 레벨에 위치할 수 있다. 전력 비아(PV)는 제2 전력 홀(PVH)로부터 제1 전력 홀(PRH) 내로 연장될 수 있다. 예를 들면, 전력 비아(PV)는 제2 전력 홀(PVH)로부터, 제1 전력 홀(PRH) 내에서 제1 절연 배리어(BPR)에 의하여 한정되는 한정 공간(RCH) 내로 연장될 수 있다. 즉, 한정 공간(RCH)은 전력 비아(PV)의 일부분, 및 매몰 레일(PR)에 의하여 모두 채워질 수 있다.
도 19c를 도 12b 및 도 13b와 함께 참조하면, 제2 전력 홀(PVH)의 최하단을 형성하는 과정에서, 더미 레일 구조체(DPRS)의 상측 일부분이 함께 제거될 수 있고, 도 19c를 도 13b를 함께 참조하면, 전력 비아(PV)는 제2 전력 홀(PVH), 및 더미 레일 구조체(DPRS)의 상측 일부분이 제거된 한정 공간(RCH)의 상측 부분을 채우도록 형성될 수 있다.
도 19c를 도 17과 함께 참조하면, 매몰 레일(PR)의 최상단과 전력 비아(PV)의 최하단은 제1 절연 배리어(BPR)에 의하여 한정되는 한정 공간(RCH) 내에서 서로 접할 수 있다. 매몰 레일(PR)은 제1 전력 홀(PRH)의 하측 부분, 즉 한정 공간(RCH)의 하측 부분을 채울 수 있고, 전력 비아(PV)는 제1 전력 홀(PRH)의 상측 부분, 즉 한정 공간(RCH)의 상측 부분을 채울 수 있다. 따라서 매몰 레일(PR)과 전력 비아(PV) 사이 계면은 제1 절연 배리어(BPR)에 의하여 포위되므로, 매몰 레일(PR)과 전력 비아(PV) 사이의 연결 신뢰성이 높아질 수 있다.
도 19d를 참조하면, 제1 절연 배리어(BPR)는 제1 전력 홀(PRH)의 내측면 상에서 제1 두께(T1)를 가질 수 있고, 제2 절연 배리어(BPV)는 제2 전력 홀(PVH)의 내측면 상에서 제2 두께(T2)를 가질 수 있다. 제1 두께(T1)는 제2 두께(T2)보다 큰 값을 가질 수 있다.
제1 절연 배리어(BPR)의 최상단과 제2 절연 배리어(BPV)의 최하단은 제1 수직 레벨(LV1)에서 접할 수 있고, 전력 비아(PV)의 최하단과 매몰 레일(PR)의 최상단은 제2 수직 레벨(LV2)에서 접할 수 있다. 제2 수직 레벨(LV2)은 제1 수직 레벨(LV1)보다 낮은 수직 레벨에 위치할 수 있다. 전력 비아(PV)는 제1 전력 홀(PRH) 내에서 제1 절연 배리어(BPR)에 의하여 한정되는 한정 공간(RCH) 내로 연장될 수 있다. 즉, 한정 공간(RCH)은 전력 비아(PV)의 일부분, 및 매몰 레일(PR)에 의하여 모두 채워질 수 있다.
제1 수직 레벨(LV1)에서 전력 비아(PV)는 수평 방향으로 제1 폭(W1c)을 가질 수 있고, 매몰 레일(PR)의 최상단은 제2 폭(W2c)을 가질 수 있다. 제1 폭(W1c)은 제2 폭(W2c)보다 큰 값을 가질 수 있다. 제2 폭(W2c)은, 제2 수직 레벨(LV2)에서 전력 비아(PV)의 폭, 즉 전력 비아(PV)의 최하단의 폭일 수 있다.
도 19d를 도 12b 및 도 13b와 함께 참조하면, 제2 전력 홀(PVH)의 최하단을 형성하는 과정에서, 더미 레일 구조체(DPRS)의 상측 일부분이 함께 제거될 수 있고, 도 19d를 도 13b를 함께 참조하면, 전력 비아(PV)는 제2 전력 홀(PVH), 및 더미 레일 구조체(DPRS)의 상측 일부분이 제거된 한정 공간(RCH)의 상측 부분을 채우도록 형성될 수 있다.
도 19d를 도 17과 함께 참조하면, 매몰 레일(PR)의 최상단과 전력 비아(PV)의 최하단은 제1 절연 배리어(BPR)에 의하여 한정되는 한정 공간(RCH) 내에서 서로 접할 수 있다. 따라서 매몰 레일(PR)과 전력 비아(PV) 사이 계면은 제1 절연 배리어(BPR)에 의하여 포위되므로, 매몰 레일(PR)과 전력 비아(PV) 사이의 연결 신뢰성이 높아질 수 있다.
도 20 내지 도 22는 본 발명의 예시적인 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 단면도들이다. 구체적으로, 도 20 내지 도 22는 도 1a의 X2 - X2' 선에 대응하는 위치를 따라 절단한 단면도들이다.
도 15b 및 도 20을 함께 참조하면, 더미 레일 구조체(DPRS)가 노출되지 않도록 기판(110)의 하측 일부분을 제거한다.
도 20 및 도 21을 함께 참조하면, 기판(110)의 하측 일부분을 제거하고, 기판(110)을 하면으로부터 일부분을 제거하여 관통 홀(TVH)을 형성한다. 관통 홀(TVH)의 저면에는 더미 레일 구조체(DPRS)가 노출될 수 있다. 관통 홀(TVH)은 제1 전력 홀(PRH)과 연결될 수 있다. 관통 홀(TVH)은 기판(110)을 관통할 수 있다.
이후, 기판(110)의 하면을 덮는 하부 절연층(105)을 형성한다. 이후, 하부 절연층(105)의 일부분을 제거하여, 관통 홀(TVH)과 연결되는 배선 리세스(PDH)를 형성하고, 배선 리세스(PDH) 및 관통 홀(TVH)을 통하여 더미 매몰 레일(DPR)을 제거한다. 더미 매몰 레일(DPR)이 제거되어, 제1 전력 홀(PRH) 내는 제1 절연 배리어(BPR)에 의하여 한정 공간(RCH)이 한정될 수 있다. 관통 홀(TVH)은 한정 공간(RCH)과 연결될 수 있다.
관통 홀(TVH)은 수직 방향(Z 방향)으로 하측에서 상측으로 연장되면서 수평 폭이 감소하는 테이퍼드(tapered)한 형상을 가지도록 형성될 수 있다. 관통 홀(TVH)은 한정 공간(RCH)에 가까워지며 수평 폭이 감소하도록 형성될 수 있다. 즉, 관통 홀(TVH)과 한정 공간(RCH)은 서로 가까워지며 수평 폭이 감소하도록 형성될 수 있다.
도 21 및 도 22를 함께 참조하면, 관통 홀(TVH) 및 배선 리세스(PDH)의 내측면을 덮는 배선 배리어(PDBa)를 형성한 후, 배선 리세스(PDH), 관통 홀(TVH), 및 한정 공간(RCH)을 채우는 전력 배선 라인(PDLa), 관통 전극(TVS), 및 매몰 레일(PR)을 형성한다. 일부 실시 예에서, 매몰 레일(PR), 관통 전극(TVS), 및 전력 배선 라인(PDLa)은 일체를 이루도록 함께 형성될 수 있다. 예를 들면, 매몰 레일(PR), 관통 전극(TVS), 및 전력 배선 라인(PDLa)은 동일한 물질로 이루어질 수 있다. 매몰 레일(PR)은 배선 리세스(PDH)를 채우도록 형성되므로, 매몰 레일(PR)은 셀프 얼라인(self-align)으로 전력 비아(PV)와 연결되도록 형성될 수 있고, 관통 전극(TSV)은 관통 홀(TVH)을 채우도록 형성되므로, 관통 전극(TSV)은 셀프 얼라인(self-align)으로 매몰 레일(PR)과 연결되도록 형성될 수 있다. 관통 전극(TSV)은 기판(110)을 관통할 수 있다. 전력 배선 라인(PDLa), 관통 전극(TSV), 매몰 레일(PR), 및 전력 비아(PV)는 전력 전송망을 구성할 수 있다.
관통 전극(TSV)은 수직 방향(Z 방향)으로 하측에서 상측으로 연장되면서 수평 폭이 감소하는 테이퍼드(tapered)한 형상을 가지도록 형성될 수 있다. 관통 전극(TSV)은 매몰 레일(PR)에 가까워지며 수평 폭이 감소하도록 형성될 수 있다. 즉, 관통 전극(TSV)과 매몰 레일(PR)은 서로 가까워지며 수평 폭이 감소하도록 형성될 수 있다.
전력 배선 라인(PDLa)은 수직 방향(Z 방향)으로 하측에서 상측으로 연장되면서 수평 폭이 감소하는 테이퍼드(tapered)한 형상을 가지도록 형성될 수 있다. 전력 배선 라인(PDLa)은 관통 전극(TSV)에 가까워지며 수평 폭이 감소하도록 형성될 수 있다.
도 23은 본 발명의 예시적인 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 구체적으로, 도 23은 도 1a의 X2 - X2' 선에 대응하는 위치를 따라 절단한 단면도이다.
도 23을 참조하면, 하부 절연층(105) 및 전력 배선 라인(PDLa) 상에 배선간 절연층(210), 그리고 배선 라인(222) 및 배선 비아(224)로 이루어지는 배선 구조(220)를 형성할 수 있다. 배선간 절연층(210)은 배선 라인(222) 및 배선 비아(224)의 적어도 일부분을 포위할 수 있다. 배선간 절연층(210)의 하면에는 배선 라인(222)의 일부분이 노출될 수 있다. 배선간 절연층(210)의 하면에 노출되는 배선 라인(222)의 일부분은 외부 연결 패드의 기능을 수행할 수 있다. 배선간 절연층(210)의 하면에 노출되어 외부 연결 패드의 기능을 수행하는 배선 라인(222)의 일부분 상에는 외부 연결 단자(250)가 부착될 수 있다.
본 발명의 예시적인 실시예들에 따른 집적회로 소자(2)는 외부 연결 단자(250)를 통하여 제공되는 전력이, 전력 배선 라인(PDLa), 관통 전극(TSV), 매몰 레일(PR), 전력 비아(PV) 및 제1 도전성 플러그(CP1)를 통하여 소스/드레인 영역(160)에 공급될 수 있다.
도 24는 본 발명의 예시적인 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 구체적으로, 도 24는 도 1a의 X2 - X2' 선에 대응하는 위치를 따라 절단한 단면도이다.
도 24를 참조하면, 집적회로 소자(1a)는, 도 18에 보인 집적회로 소자(1)가 포함하는 레일 구조체(PRS) 및 전력 배선 라인(PDL) 대신에, 레일 구조체(PRSb) 및 전력 배선 라인(PDLb)을 가질 수 있다.
레일 구조체(PRSb)는 제1 절연 배리어(BPRb) 및 매몰 레일(PRb)을 포함할 수 있다. 제1 전력 홀(PRHb)은 소자 분리막(118)을 관통하여 기판(110) 내로 연장될 수 있다. 예를 들면, 제1 전력 홀(PRHb)은 소자 분리막(118)을 관통하고, 기판(110) 내로 연장되어 기판(110)의 상측 부분을 관통할 수 있다. 제1 절연 배리어(BPRb)는 제1 전력 홀(PRHb)의 내면을 덮을 수 있다. 제1 절연 배리어(BPRb)는 제1 전력 홀(PRHb) 내에 한정 공간(RCHb)을 한정할 수 있다. 매몰 레일(PRb)은 한정 공간(RCHb)을 채울 수 있다. 매몰 레일(PRb)은 제1 전력 홀(PRHb)은 소자 분리막(118)을 관통하고, 기판(110) 내로 연장되어 기판(110)의 상측 부분을 관통할 수 있다.
배선 리세스(PDHb)는 하부 절연층(105) 및 기판(110)의 하측 부분을 관통할 수 있다. 배선 리세스(PDHb)는 제1 전력 홀(PRHb)과 연결될 수 있다. 전력 배선 라인(PDLb) 및 배선 배리어(PDBb)는 배선 리세스(PDHb)을 채울 수 있다. 배선 레이어(PDBb)는 전력 배선 라인(PDLb)과 하부 절연층(105) 사이, 그리고 전력 배선 라인(PDLb)과 기판(110)의 하측 부분 사이에 개재될 수 있다.
일부 실시 예에서, 매몰 레일(PRb)과 전력 배선 라인(PDLb)은 일체를 이루도록 함께 형성될 수 있다. 예를 들면, 매몰 레일(PRb)과 전력 배선 라인(PDLb)은 동일한 물질로 이루어질 수 있다. 전력 배선 라인(PDLb), 매몰 레일(PRb), 및 전력 비아(PV)는 전력 전송망을 구성할 수 있다.
도 25는 본 발명의 예시적인 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 구체적으로, 도 25는 도 1a의 X2 - X2' 선에 대응하는 위치를 따라 절단한 단면도이다.
도 25를 참조하면, 집적회로 소자(1b)는, 도 18에 보인 집적회로 소자(1)가 포함하는 레일 구조체(PRS) 및 전력 배선 라인(PDL) 대신에, 레일 구조체(PRSc) 및 전력 배선 라인(PDLc)을 가질 수 있다.
레일 구조체(PRSc)는 제1 절연 배리어(BPRc) 및 매몰 레일(PRc)을 포함할 수 있다. 제1 전력 홀(PRHc)은 소자 분리막(118)을 관통하여 기판(110) 내로 연장될 수 있다. 예를 들면, 제1 전력 홀(PRHc)은 소자 분리막(118) 및 기판(110)을 관통할 수 있다. 제1 절연 배리어(BPRc)는 제1 전력 홀(PRHc)의 내면을 덮을 수 있다. 제1 절연 배리어(BPRc)는 제1 전력 홀(PRHc) 내에 한정 공간(RCHc)을 한정할 수 있다. 매몰 레일(PRc)은 한정 공간(RCHc)을 채울 수 있다. 매몰 레일(PRc)은 제1 전력 홀(PRHc)은 소자 분리막(118)을 관통하고, 기판(110) 내로 연장되어 기판(110)을 관통할 수 있다.
배선 리세스(PDHc)는 하부 절연층(105)을 관통할 수 있다. 배선 리세스(PDHc)는 제1 전력 홀(PRHc)과 연결될 수 있다. 전력 배선 라인(PDLc) 및 배선 배리어(PDBc)는 배선 리세스(PDHc)을 채울 수 있다. 배선 레이어(PDBc)는 전력 배선 라인(PDLc)과 하부 절연층(105) 사이에 개재될 수 있다. 일부 실시 에에서, 배선 레이어(PDBc)는 전력 배선 라인(PDLc)과 기판(110)의 하면 사이에도 개재될 수 있다.
일부 실시 예에서, 매몰 레일(PRc)과 전력 배선 라인(PDLc)은 일체를 이루도록 함께 형성될 수 있다. 예를 들면, 매몰 레일(PRc)과 전력 배선 라인(PDLc)은 동일한 물질로 이루어질 수 있다. 전력 배선 라인(PDLc), 매몰 레일(PRc), 및 전력 비아(PV)는 전력 전송망을 구성할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
1, 1a, 1b, 2 : 집적회로 소자, 110 : 기판, 118 : 소자 분리막, 150 : 게이트 전극, 160 : 소스/드레인 영역, FA : 핀형 활성 영역, CP1 : 제1 도전성 플러그, CP2 : 제2 도전성 플러그, PV : 전력 비아, PR, PRb, PRb : 매몰 레일, PDL, PDLb, PDLc : 전력 배선 라인, TSV : 관통 전극

Claims (10)

  1. 서로 반대되는 전면과 후면을 가지며, 상기 전면에 트렌치에 의하여 정의되는 핀형 활성 영역을 가지는 기판;
    상기 트렌치를 채우는 소자 분리막;
    상기 핀형 활성 영역 상의 소스/드레인 영역;
    상기 소스/드레인 영역 상에 위치하며 상기 소스/드레인 영역과 전기적으로 연결되는 제1 도전성 플러그;
    상기 기판의 하면에 적어도 일부분이 배치되는 전력 배선 라인;
    상기 소자 분리막을 관통하여 상기 전력 배선 라인과 연결되며, 상기 전력 배선 라인에 가까워지며 수평 폭이 감소되는 매몰 레일; 및
    상기 매몰 레일과 상기 제1 도전성 플러그를 연결하는 전력 비아;를 포함하는 집적회로 소자.
  2. 제1 항에 있어서,
    상기 전력 배선 라인은 상기 매몰 레일에 가까워지며 수평 폭이 감소되는 것을 특징으로 하는 집적회로 소자.
  3. 제1 항에 있어서,
    상기 핀형 활성 영역과 교차하며 연장되는 복수의 게이트 전극; 및
    상기 소스/드레인 영역을 덮으며 상기 복수의 게이트 전극 사이를 채우는 게이트간 절연막;을 더 포함하며,
    상기 전력 비아는 상기 게이트간 절연막을 관통하며, 상기 매몰 레일에 가까워지며 수평 폭이 감소되는 것을 특징으로 하는 집적회로 소자.
  4. 제3 항에 있어서,
    상기 소자 분리막을 관통하는 제1 전력 홀;
    상기 제1 전력 홀의 내측면을 덮으며, 상기 매몰 레일을 포위하는 제1 절연 배리어;
    상기 게이트간 절연막을 관통하는 제2 전력 홀; 및
    상기 제2 전력 홀의 내측면을 덮으며 상기 전력 비아를 포위하는 제2 절연 배리어;를 더 포함하고,
    상기 제1 전력 홀의 내측면 상에서 상기 제1 절연 배리어의 두께는, 상기 제2 전력 홀의 내측면 상에서 상기 제2 절연 배리어의 두께보다 큰 것을 특징으로 하는 집적회로 소자.
  5. 서로 반대되는 전면과 후면을 가지며, 상기 전면에 트렌치에 의하여 정의되는 핀형 활성 영역을 가지는 기판;
    상기 트렌치를 채우는 소자 분리막;
    상기 핀형 활성 영역 상의 소스/드레인 영역;
    상기 핀형 활성 영역과 교차하며 연장되는 복수의 게이트 전극;
    상기 소스/드레인 영역을 덮으며 상기 복수의 게이트 전극 사이를 채우는 게이트간 절연막;
    상기 소스/드레인 영역 상에 위치하며 상기 소스/드레인 영역과 전기적으로 연결되는 제1 도전성 플러그;
    상기 기판의 하면에 적어도 일부분이 배치되는 전력 배선 라인;
    상기 소자 분리막을 관통하는 제1 전력 홀;
    상기 제1 전력 홀의 내측면을 제1 두께로 덮는 제1 절연 배리어;
    상기 제1 절연 배리어에 의하여 포위되며 상기 전력 배선 라인과 전기적으로 연결되는 매몰 레일;
    상기 게이트간 절연막을 관통하는 제2 전력 홀;
    상기 제2 전력 홀의 내측면을 상기 제1 두께보다 작은 제2 두께로 덮는 제2 절연 배리어; 및
    상기 제2 절연 배리어에 의하여 포위되며 상기 매몰 레일과 상기 제1 도전성 플러그를 연결하는 전력 비아;를 포함하는 집적회로 소자.
  6. 제5 항에 있어서,
    상기 제1 전력 홀 및 제2 전력 홀 각각은 수직 방향으로 상측에서 하측으로 연장되면서 수평 폭이 감소하는 테이퍼드한 형상을 가지는 것을 특징으로 하는 집적회로 소자.
  7. 제6 항에 있어서,
    상기 매몰 레일과 상기 전력 배선 라인은 서로 가까워지며 수평 폭이 감소하며, 서로 일체를 이루는 것을 특징으로 하는 집적회로 소자.
  8. 제5 항에 있어서,
    상기 제1 절연 배리어의 최상단과 상기 제2 절연 배리어의 최하단은 제1 수직 레벨에서 접하고, 상기 전력 비아의 최하단과 상기 매몰 레일의 최상단은 상기 제1 수직 레벨보다 낮은 상기 제1 전력 홀 내의 제2 수직 레벨에서 접하는 것을 특징으로 하는 집적회로 소자.
  9. 서로 반대되는 전면과 후면을 가지며, 상기 전면에 트렌치에 의하여 정의되는 핀형 활성 영역을 가지는 기판;
    상기 트렌치를 채우는 소자 분리막;
    상기 핀형 활성 영역 상의 소스/드레인 영역;
    상기 핀형 활성 영역과 교차하며 연장되는 복수의 게이트 전극;
    상기 소스/드레인 영역을 덮으며 상기 복수의 게이트 전극 사이를 채우는 게이트간 절연막;
    상기 소스/드레인 영역 상에 위치하며 상기 소스/드레인 영역과 전기적으로 연결되는 제1 도전성 플러그;
    상기 기판의 하면에 적어도 일부분이 배치되는 전력 배선 라인;
    상기 소자 분리막을 관통하는 제1 전력 홀;
    상기 제1 전력 홀의 내측면을 제1 두께로 덮는 제1 절연 배리어;
    상기 제1 절연 배리어에 의하여 포위되며, 상기 전력 배선 라인과 전기적으로 연결되는 매몰 레일;
    상기 게이트간 절연막을 관통하는 제2 전력 홀;
    상기 제2 전력 홀의 내측면을 상기 제1 두께보다 작은 제2 두께로 덮는 제2 절연 배리어; 및
    상기 제2 절연 배리어에 의하여 포위되며, 상기 매몰 레일과 상기 제1 도전성 플러그를 연결하며, 상기 매몰 레일에 가까워지며 수평 폭이 감소되는 전력 비아;를 포함하며,
    상기 매몰 레일과 상기 전력 배선 라인은 서로 가까워지며 수평 폭이 감소하는 것을 특징으로 하는 집적회로 소자.
  10. 제9 항에 있어서,
    상기 기판을 관통하는 관통 홀; 및
    상기 관통 홀을 채우며 상기 전력 배선 라인과 상기 매몰 레일 사이를 연결하되, 상기 관통 전극과 가까워지며 수평 폭이 감소하는 관통 전극;을 더 포함하며,
    상기 매몰 레일, 상기 관통 전극 및 상기 전력 배선 라인은 동일한 물질로 일체를 이루는 것을 특징으로 하는 집적회로 소자.
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