TW202117859A - 半導體裝置 - Google Patents

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gate
region
channel
dielectric
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江國誠
朱熙甯
周智超
藍文廷
王志豪
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台灣積體電路製造股份有限公司
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Abstract

揭示包含在磊晶源極/汲極區和半導體基底之間形成的隔離層的奈米結構場效電晶體（nano-FET）及其形成方法。在一實施例中，半導體裝置包含電源導軌，在電源導軌上方的介電層，在介電層上方的第一通道區，在第一通道區上方的第二通道區，在第一通道區和第二通道區上方的閘極堆疊，其中閘極堆疊更設置在第一通道區和第二通道區之間，以及鄰近閘極堆疊並電連接到電源導軌的第一源極/汲極區。

Description

半導體裝置
本發明實施例是關於半導體製造技術，特別是關於半導體裝置。
半導體裝置用於各種電子應用中，舉例來說，例如個人電腦、手機、數位相機和其他電子設備。半導體裝置的製造通常藉由在半導體基底上方依序沉積絕緣層或介電層、導電層和半導體層的材料，並且使用微影將這些不同材料層圖案化，以在半導體基底上形成電路組件和元件。
半導體產業藉由不斷縮減最小部件尺寸來持續提升各種電子組件（例如電晶體、二極體、電阻器、電容器等）的積體密度，這允許將更多部件整合至給定區域中。然而，隨著最小部件尺寸縮減，產生了應被解決的其他問題。
根據一些實施例提供半導體裝置。此半導體裝置包含電源導軌；在電源導軌上方的介電層；在介電層上方的第一通道區；在第一通道區上方的第二通道區；在第一通道區和第二通道區上方的閘極堆疊，其中閘極堆疊更設置在第一通道區和第二通道區之間；以及鄰近閘極堆疊並電連接到電源導軌的第一源極/汲極區。
根據另一些實施例提供半導體裝置的製造方法。此方法包含在半導體基底上方依序沉積犧牲層、第一半導體層、第二半導體層和第三半導體層；移除犧牲層以形成第一凹槽；在第一凹槽中沉積介電層；形成延伸穿過介電層的磊晶源極/汲極區；移除第二半導體層以形成第二凹槽；形成在第三半導體層的頂表面以及第三半導體層和第一半導體層的側壁上方延伸的閘極堆疊，其中閘極堆疊填充第二凹槽；使半導體基底的表面薄化以暴露出磊晶源極/汲極區和介電層；形成連接到磊晶源極/汲極區的導電接觸件；以及在介電層之與第一半導體層相反的一側上形成背側電源導軌，其中背側電源導軌經由導電接觸件電連接至磊晶源極/汲極區。
根據又另一些實施例提供半導體裝置。此半導體裝置包含電源導軌；在電源導軌上方的第一通道區；在第一通道區上方的第二通道區；在第一通道區和電源導軌之間延伸的隔離層；在第一通道區、第二通道區和隔離層上方的閘極堆疊，其中閘極堆疊的一部分更設置在第一通道區和第二通道區之間；鄰近閘極堆疊的第一源極/汲極區，第一源極/汲極區延伸穿過隔離層；以及直接接觸電源導軌的接觸插塞，其中接觸插塞將電源導軌電連接到第一源極/汲極區。
以下內容提供許多不同實施例或範例，用於實施本發明實施例的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用於限定本發明實施例。舉例來說，敘述中若提及第一部件形成於第二部件上或上方，可能包含形成第一部件和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一部件和第二部件之間，使得第一部件和第二部件不直接接觸的實施例。另外，本發明實施例在不同範例中可重複使用參考數字及/或字母。此重複是為了簡化和清楚之目的，並非代表所討論的不同實施例及/或組態之間有特定的關係。
此外，本文可能使用空間相對用語，例如「下方」、「之下」、「下」、「上方」、「上」及類似的用詞，這些空間相對用語係為了便於描述如圖所示之一個（些）元件或部件與另一個（些）元件或部件之間的關係。這些空間相對用語包含使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），則在此所使用的空間相對形容詞也將依轉向後的方位來解釋。
各個實施例提供了具有改善的效能的半導體裝置及其形成方法。半導體裝置可以是奈米結構場效電晶體（nano-FETs，也稱為奈米片場效電晶體（nanosheet field-effect transistors，NSFETs）、奈米線場效電晶體（nanowire field-effect transistors，NWFETs）或全繞式閘極場效電晶體（gate-all-around field-effect transistors，GAAFETs） ）。這些實施例包含應用於但不限於在奈米結構場效電晶體的背側上形成電源導軌（power rail）的方法。在一些實施例中，電源導軌可以是金屬線，其耦合到參考電壓、正供應電壓或類似的電壓，並且在某些情況下，可用於向電晶體提供功率。可以在用於形成奈米結構場效電晶體中的通道區之半導體層下方的N型金屬氧化物半導體場效電晶體（NMOS）和P型金屬氧化物半導體場效電晶體（PMOS）區中提供薄半導體層。可以用介電層取代薄半導體層。電源導軌和奈米結構場效電晶體形成在介電層的兩側，並且介電層使電源導軌與奈米結構場效電晶體的通道區絕緣。在此揭示的一或多個實施例的有利部件可以包含增加第一金屬層互連密度和閘極密度的能力。另外，在此揭示的一或多個實施例可以包含降低電阻的能力，其藉由在奈米結構場效電晶體的背側上形成電源導軌時允許較寬的電源導軌寬度來達成。
第1圖以三維示意圖繪示根據一些實施例之奈米結構場效電晶體的範例。奈米結構場效電晶體包含在基底50（例如半導體基底）上的鰭片66上方的通道區55。隔離區68設置在基底50中，並且鰭片66從相鄰的隔離區68之間突出並突出於隔離區68上方。雖然隔離區68被描述/繪示為與基底50隔開，但本發明實施例所用的用語「基底」可以指的是只有半導體基底或指的是半導體基底與隔離區的組合。此外，雖然鰭片66被繪示為與基底50單一、連續的材料，但鰭片66及/或基底50可以包含單一材料或多種材料。在本文中，鰭片66指的是在相鄰隔離區68之間延伸的部分。
閘極介電層96沿著鰭片66的側壁並在鰭片66的頂表面上方，並且沿著通道區55的頂表面、側壁和底表面。閘極電極98在閘極介電層96上方。磊晶源極/汲極區90設置在相對於閘極介電層96和閘極電極98之鰭片66的兩側。第1圖更繪示在後續圖式中使用的參考剖面。剖面A-A’沿著閘極電極98的縱軸且方向例如垂直於奈米結構場效電晶體的磊晶源極/汲極區90之間的電流流動方向。剖面B-B’垂直於剖面A-A’，並且沿著奈米結構場效電晶體的PMOS區中的鰭片66的縱軸且方向例如在奈米結構場效電晶體的磊晶源極/汲極區90之間的電流流動上。剖面C-C’平行於剖面B-B’，並且延伸穿過奈米結構場效電晶體的NMOS區中的鰭片66。剖面D-D’平行於剖面A-A’，並且延伸穿過奈米結構場效電晶體的磊晶源極/汲極區90。為了清楚起見，後續圖式參照這些參考剖面。
本文討論的一些實施例是在使用閘極後製（gate-last）製程形成的奈米結構場效電晶體的背景下討論的。在其他實施例中，可以使用閘極先製（gate-first）製程。此外，一些實施例考慮了用於平面裝置（例如平面場效電晶體）或用於鰭式場效電晶體（fin field-effect transistors，FinFETs）的面向。
第2至32圖是根據一些實施例之奈米結構場效電晶體的製造期間之中間階段的剖面示意圖。第2至5、6A、16A、17A、18A、19A、20A、21、22A和23A圖繪示第1圖所示之參考剖面A-A’。第6B、7、8、9、10、11、12、13、14、15A、16B、17B、18B、19B、20B、22B和23B圖繪示第1圖所示之參考剖面B-B’或C-C’。第15B或15C圖是沿著第1圖所示之參考剖面D-D’繪示。
在第2圖中，提供基底50。基底50可以是半導體基底，例如塊體（bulk）半導體、絕緣體上覆半導體（semiconductor-on-insulator，SOI）基底或類似的基底，其可以被摻雜（例如以p型或n型摻質）或不被摻雜。基底50可以是晶圓，例如矽晶圓。總體而言，絕緣體上覆半導體基底是形成於絕緣體層上的半導體材料層。舉例來說，絕緣體層可以是例如埋入式氧化物（buried oxide，BOX）層、氧化矽層或類似的膜層。絕緣層設置在通常是矽或玻璃基底的基底上。也可以使用其他基底，例如多層基底或漸變的（gradient）基底。在一些實施例中，基底50的半導體材料可以包含矽；鍺；化合物半導體，包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包含矽鍺、磷砷化鎵、砷化鋁銦、砷化鋁鎵、砷化鎵銦、磷化鎵銦及/或磷砷化鎵銦；或前述之組合。
基底50具有區域50N和區域50P。區域50N可以用於形成n型裝置，例如NMOS電晶體，例如n型奈米結構場效電晶體。區域50P可以用於形成p型裝置，例如PMOS電晶體，例如p型奈米結構場效電晶體。區域50N可以與區域50P物理上分開，並且可以在區域50N和區域50P之間設置任何數量的裝置部件（例如其他主動裝置、摻雜區、隔離結構等）。雖然繪示兩個區域50N和一個區域50P，但可以提供任何數量的區域50N和區域50P。
基底50可以包含重摻雜的p型區244、在重摻雜的p型區244上方的輕摻雜的p型區242、以及在輕摻雜的p型區242上方的矽鍺層240。可以使用例如化學氣相沉積（chemical vapor deposition，CVD）、原子層沉積（atomic layer deposition，ALD）、氣相磊晶（vapor phase epitaxy，VPE）、分子束磊晶（molecular beam epitaxy，MBE）或類似的製程來磊晶成長矽鍺層240。
進一步在第2圖中，在基底50上方形成多層堆疊64。多層堆疊64包含犧牲層52、通道層54、犧牲層56、通道層58、犧牲層60、通道層62、犧牲層30和通道層32。然而，在其他實施例中，多層堆疊64可以包含任何數量的通道層和犧牲層。可以使用例如化學氣相沉積（CVD）、原子層沉積（ALD）、氣相磊晶（VPE）、分子束磊晶（MBE）或類似的製程來磊晶成長多層堆疊64的每一層。在各種實施例中，多層堆疊64的交替層可以由第一半導體材料（例如矽（Si）、碳矽（SiC）或類似的材料）或第二半導體材料（例如矽鍺（SiGe）或類似的材料）形成。舉例來說，犧牲層52、犧牲層56、犧牲層60和犧牲層30可以由第二半導體材料形成，並且通道層54、通道層58、通道層62和通道層32可以由第一半導體材料形成。在其他實施例中，犧牲層52、犧牲層56、犧牲層60和犧牲層30可以由第一半導體材料形成，並且通道層54、通道層58、通道層62和通道層32可以由第二半導體材料形成。半導體材料。第一半導體材料和第二半導體材料可以是互相具有高蝕刻選擇性的材料。如此一來，可以移除包含第一半導體材料的多層堆疊64的層，而不移除包含第二半導體材料的層，並且可以移除包含第二半導體材料的多層堆疊64的層，而不移除包含第一半導體材料的層。在犧牲層30、犧牲層52、犧牲層56和犧牲層60包含第二半導體材料（例如SiGe）的實施例中，在這些犧牲層30、52、56和50的每一個中的Ge的濃度範圍為約10%至約50%。
通道層（例如通道層54、通道層58、通道層62和通道層32）的厚度可以與犧牲層的厚度不同。舉例來說，犧牲層52可具有約6 nm至約20 nm的厚度。通道層可具有約6 nm至約15 nm的厚度。通道層的厚度對犧牲層52的厚度的比例可以為約1.25至約2.5。如將在以下更詳細討論的，包含具有規定厚度的通道層和犧牲層允許介電層（例如以下參照第13圖討論之介電層110）填充由移除犧牲層52所留下的間隙，並允許閘極介電層96和閘極電極（例如閘極電極98，以下參照第19A和19B圖討論）填充由移除犧牲層56、犧牲層60和犧牲層30所留下的間隙。介電層用於將奈米結構場效電晶體的通道層和閘極與基底50隔開，其防止閘極至電源導軌短路。
在第3圖中，在多層堆疊64和基底50中形成鰭片66。鰭片66可以是半導體條。在一些實施例中，可以藉由在多層堆疊64和基底50中蝕刻出溝槽來在多層堆疊64和基底50中形成鰭片66。蝕刻可以是任何合適的蝕刻製程，例如反應離子蝕刻（reactive ion etch，RIE）、中性束蝕刻（neutral beam etch，NBE）、類似的製程或前述之組合。蝕刻可以是非等向性的。
可以藉由任何合適的方法將鰭片66圖案化。舉例來說，可以使用一或多個光學微影製程來將鰭片66圖案化，包含雙重圖案化或多重圖案化製程。總體而言，雙重圖案化或多重圖案化製程結合光學微影和自對準製程，其允許產生的圖案的例如節距（pitches）小於使用單一、直接光學微影製程可獲得的圖案的節距。舉例來說，在一實施例中，在基底上方形成犧牲層，並且使用光學微影製程將犧牲層圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。然後移除犧牲層，接著可以使用剩餘的間隔物將鰭片66圖案化。
在第4圖中，鄰近鰭片66形成淺溝槽隔離（shallow trench isolation，STI）區68。可以藉由在基底50和鰭片66上方以及鰭片66之間沉積絕緣材料來形成淺溝槽隔離區68。絕緣材料可以是氧化物，例如氧化矽、氮化物、類似的材料或前述之組合，並且可以藉由高密度電漿化學氣相沉積（high-density plasma CVD，HDP-CVD）、可流動式化學氣相沉積（flowable CVD，FCVD）、類似的製程或前述之組合形成。可以使用藉由任何合適的製程所形成之其他絕緣材料。在繪示的實施例中，絕緣材料是藉由可流動式化學氣相沉積製程所形成的氧化矽。一旦形成絕緣材料，就可以進行退火製程。在一實施例中，形成絕緣材料，使得過量的絕緣材料覆蓋鰭片66。雖然絕緣材料被繪示為單層，但是一些實施例可以利用多層。舉例來說，在一些實施例中，可以先沿著基底50和鰭片66的表面形成襯層（liner）（未單獨繪示）。此後，可以在襯層上方形成如前所述之填充材料。
然後，對絕緣材料施加移除製程以移除鰭片66上方的多餘絕緣材料。在一些實施例中，可以利用平坦化製程，例如化學機械研磨（chemical mechanical polish，CMP）、回蝕刻（etch-back）製程、前述之組合或類似的製程。平坦化製程暴露出鰭片66，使得在平坦化製程完成之後，鰭片66和絕緣材料的頂表面是齊平的。
然後，凹蝕絕緣材料以形成淺溝槽隔離區68。凹蝕絕緣材料使得區域50N和區域50P中的鰭片66的上部從相鄰的淺溝槽隔離區68之間突出。此外，淺溝槽隔離區68可以具有如圖所示之平坦表面、凸表面、凹表面（例如碟形（dishing））或前述之組合。可以藉由合適的蝕刻使淺溝槽隔離區68的頂表面形成為平坦的、凸的及/或凹的。可以使用合適的蝕刻製程凹蝕淺溝槽隔離區68，例如對絕緣材料68的材料具有選擇性的蝕刻製程（例如，以比鰭片66的材料更快的速率蝕刻絕緣材料的材料）。舉例來說，可以使用氧化物移除，其使用例如稀釋的氫氟酸（dilute hydrofluoric，dHF）。
參照第2至4圖所述之製程僅是如何形成鰭片66的一個範例。在一些實施例中，可以藉由磊晶成長製程形成鰭片66。舉例來說，可以在基底50的頂表面上方形成介電層，並且可以蝕刻穿過介電層的溝槽以暴露出下方的基底50。可以在溝槽中磊晶成長磊晶結構，並且可以凹蝕介電層，使得磊晶結構從介電層突出以形成鰭片66。磊晶結構可以包含上述的交替半導體材料，例如第一半導體材料和第二半導體材料。在磊晶成長磊晶結構的一些實施例中，磊晶成長的材料可以在成長期間被原位（in situ）摻雜，其可以免除之前和之後的佈植，但也可以一起使用原位和佈植摻雜。
更進一步，在與區域50P（例如PMOS區）中的材料不同的區域50N（例如NMOS區）中磊晶成長材料可能是有利的。在各種實施例中，鰭片66的多層堆疊64的層可以由矽鍺（Six Ge1-x ，其中x可以在0至1的範圍）、碳化矽、純或大致上純的鍺、III-V族化合物半導體、II-VI族化合物半導體或類似的材料形成。舉例來說，用於形成III-V化合物半導體的可用材料包含但不限於砷化銦、砷化鋁、砷化鎵、磷化銦、氮化鎵、砷化銦鎵、砷化銦鋁、銻化鎵、銻化鋁、磷化鋁、磷化鎵和類似的材料。
進一步在第4圖中，可以在鰭片66及/或基底50中形成適當的井（未單獨繪示）。在一些實施例中，可以在區域50N中形成P型井，並且可以在區域50P中形成N型井。P型井或N型井可以形成在區域50N和區域50P中的任何一個中。
在具有不同井類型的實施例中，可以使用光阻或其他遮罩（未單獨繪示）實現對於區域50N和區域50P的不同佈植步驟。舉例來說，可以在區域50N中的鰭片66和淺溝槽隔離區68上方形成光阻。將光阻圖案化以暴露出基底50的區域50P。可以藉由使用旋塗（spin-on）技術來形成光阻，並且可以使用合適的光學微影技術來將光阻圖案化。一旦圖案化光阻，就在區域50P中進行n型雜質佈植，並且光阻可以作為遮罩以大致防止n型雜質被佈植到區域50N中。n型雜質可以是磷、砷或類似的雜質，佈植到區域中的濃度等於或小於1018 原子/cm3 ，例如約1016 原子/cm3 至約1018 原子/cm3 。在佈植之後，例如藉由合適的灰化（ashing）製程移除光阻。
在佈植區域50P之後，在區域50P中的鰭片66和淺溝槽隔離區68上方形成光阻。將光阻圖案化以暴露出基底50的區域50N。可以藉由使用旋塗技術來形成光阻，並且可以使用合適的光學微影技術來將光阻圖案化。一旦圖案化光阻，就在區域50N中進行p型雜質佈植，並且光阻可以作為遮罩以大致防止p型雜質被佈植到區域50P中。p型雜質可以是硼、氟化硼、銦或類似的雜質，佈植到區域中的濃度等於或小於1018 原子/cm3 ，例如約1016 原子/cm3 至約1018 原子/cm3 。在佈植之後，例如藉由合適的灰化製程移除光阻。
在區域50N和區域50P的佈植之後，可以進行退火以修復佈植損壞並活化佈植的p型及/或n型雜質。在一些實施例中，磊晶鰭片的成長材料可以在成長期間被原位摻雜，其可以免除佈植，但可以一起使用原位和佈植摻雜。
在第5圖中，在鰭片66上形成虛設介電層70。虛設介電層70可以是例如氧化矽、氮化矽、前述之組合或類似的材料，並且可以根據合適的技術沉積或熱成長。在虛設介電層70上方形成虛設閘極層72，並且在虛設閘極層72上方形成遮罩層74。可以在虛設介電層70上方沉積虛設閘極層72，然後例如藉由化學機械研磨平坦化。可以在虛設閘極層72上方沉積遮罩層74。虛設閘極層72可以是導電或非導電材料，並且可以選自包含非晶矽、多晶矽（polysilicon-silicon，polysilicon）、多晶矽鍺（poly-SiGe）、金屬氮化物、金屬矽化物、金屬氧化物和金屬的群組。虛設閘極層72的沉積可以藉由物理氣相沉積（physical vapor deposition，PVD）、化學氣相沉積、濺鍍（sputter）沉積或其他本領域已知且用於沉積所選材料的其他技術。虛設閘極層72可以由對隔離區的蝕刻具有高蝕刻選擇性的其他材料製成。遮罩層74可以包含例如氮化矽、氮氧化矽或類似的材料。在此範例中，在區域50N和區域50P上形成單個虛設閘極層72和單個遮罩層74。應注意的是，僅用於說明的目的，虛設介電層70被繪示為只覆蓋鰭片66。在一些實施例中，可以沉積虛設介電層70，使得虛設介電層70覆蓋淺溝槽隔離區68，並在虛設閘極層72和淺溝槽隔離區68之間延伸。
第6A至29和32圖繪示實施例裝置的製造中的各種額外步驟。第6B、7、8、9、10、11、12、13、14、15A、15B、15C、16B、17B、18B、19B、20B、22B、23B、24、25、26、27、28、29、31和32圖所示之結構繪示可應用於區域50N和區域50P兩者的部件。在伴隨每個圖式的文字描述區域50N和區域50P的結構上的任何差異。
在第6A和6B圖中，可以使用合適的光學微影和蝕刻技術來將遮罩層74（參見第5圖）圖案化以形成遮罩78。然後可以將遮罩78的圖案轉移至虛設閘極層72。在一些實施例（未單獨繪示）中，也可以藉由合適的蝕刻技術將遮罩78的圖案轉移到虛設介電層70以形成虛設閘極76。虛設閘極76覆蓋鰭片66的各個通道區。遮罩78的圖案可用於將每個虛設閘極76與鄰近的虛設閘極76物理隔離。虛設閘極76的長度方向還可以大致垂直於各個鰭片66的長度方向。
在第7圖中，在虛設閘極76、遮罩78及/或鰭片66的露出表面上形成閘極密封間隔物80。熱氧化或沉積及隨後的非等向性蝕刻可以形成閘極密封間隔物80。閘極密封間隔物80可以由氧化矽、氮化矽、氮氧化矽或類似的材料形成。
在形成閘極密封間隔物80之後，可以進行用於輕摻雜源極/汲極（lightly doped source/drain，LDD）區（未單獨繪示）的佈植。在具有不同裝置類型的實施例中，類似於前面在第4圖中討論的佈植，可以在區域50N上方形成遮罩（例如光阻），同時暴露出區域50P，可以將適當類型的（例如p型）雜質佈植到區域50P中的露出的鰭片66中。然後可以移除遮罩。隨後，可以在區域50P上方形成遮罩（例如光阻），同時暴露出區域50N，並且可以將適當類型的（例如n型）雜質佈植到區域50N中的露出的鰭片66中。然後可以移除遮罩。n型雜質可以是先前討論的任何n型雜質，並且p型雜質可以是先前討論的任何p型雜質。輕摻雜的源極/汲極區可以具有約1015 原子/cm3 至約1019 原子/cm3 的雜質濃度。退火可用於修復佈植損壞並活化佈植的雜質。
進一步在第7圖中，沿著虛設閘極76和遮罩78的側壁在閘極密封間隔物80上形成閘極間隔物82。可以藉由順應性地（conformally）沉積絕緣材料並隨後非等向性地蝕刻絕緣材料來形成閘極間隔物82。閘極間隔物82的絕緣材料可以是氧化矽、氮化矽、氧氮化矽、碳氮化矽、前述之組合或類似的材料。
應注意的是，以上揭示內容大致描述了形成間隔物和輕摻雜源極/汲極區的製程。可以使用其他製程和順序。舉例來說，可以利用更少或額外的間隔物、可以利用不同的步驟順序（例如可以在形成閘極間隔物82之前不蝕刻閘極密封間隔物80以產生「L形」閘極密封間隔物）、可以形成和移除間隔物及/或類似的變化。此外，可以使用不同的結構和步驟來形成n型和p型裝置，舉例來說，可以在形成閘極密封間隔物80之前形成用於n型裝置的輕摻雜源極/汲極區，同時可以在形成閘極密封間隔物80之後形成用於p型裝置的輕摻雜源極/汲極區。
在第8圖中，在區域50N和區域50P兩者的鰭片66中形成凹槽84。如第8圖所示，凹槽84延伸穿過通道層32、犧牲層30、通道層62、犧牲層60、通道層58、犧牲層56、通道層54和犧牲層52。凹槽84延伸到基底50的塊體部分中。
凹槽84的形成可以藉由使用非等向性蝕刻製程來蝕刻鰭片66，例如反應離子蝕刻、中性束蝕刻或類似的製程。閘極間隔物82、閘極密封間隔物80和遮罩78在用於形成凹槽84的蝕刻製程期間遮蔽鰭片66的一部分。可以使用單個蝕刻製程來蝕刻通道層32、犧牲層30、通道層62、犧牲層60、通道層58、犧牲層56、通道層54和犧牲層52中的每一個。在其他實施例中，可以使用多種蝕刻製程來蝕刻多層堆疊64的層。可以使用定時蝕刻（timed etch）製程來停止對凹槽84的蝕刻。在本發明實施例的替代實施例中，多層堆疊64的蝕刻層可以各自具有梯形形狀，使得通道層32、犧牲層30、通道層62、犧牲層60、通道層58、犧牲層56、通道層54和犧牲層52中的每一個的底表面具有比通道層32、犧牲層30、通道層62、犧牲層60、通道層58、犧牲層56、通道層54和犧牲層52中的每一個的相應頂表面更大的寬度。隨後在第31圖中繪示通道層32、通道層62、通道層58和通道層54的梯形形狀。另外，通道層32、犧牲層30、通道層62、犧牲層60、通道層58、犧牲層56、通道層54和犧牲層52中的每一個的寬度可以隨著每個層在遠離基底50的方向上逐漸減小。
在第9圖中，蝕刻由凹槽84暴露出的多層堆疊64的層的側壁的一部分，以形成側壁凹槽86。可以使用等向性蝕刻製程來蝕刻側壁，例如濕式蝕刻或類似的蝕刻。如第9圖所示，可以在區域50N和區域50P中蝕刻犧牲層30、犧牲層60和犧牲層56的側壁。
用於蝕刻犧牲層30、犧牲層60和犧牲層56的蝕刻劑可以對通道層32、通道層62、通道層58、通道層54和犧牲層52的材料具有選擇性。在犧牲層30、犧牲層60和犧牲層56包含第二半導體材料（例如SiGe）並且通道層32、通道層62、通道層58和通道層54包含第一半導體材料（例如Si或SiC）的實施例中，四甲基氫氧化銨（tetramethylammonium hydroxide，TMAH）、氫氧化銨（NH4 OH）或類似的材料可用於蝕刻區域50N和50P中的多層堆疊64的側壁。犧牲層52也可以包含第二半導體材料（例如SiGe），並且犧牲層52的鍺濃度可以低於犧牲層30、犧牲層60和犧牲層56的鍺濃度。舉例來說，犧牲層52的鍺濃度可為約1010 原子/cm3 至約1015 原子/cm3 ，並且犧牲層30、犧牲層60和犧牲層56的鍺濃度可為約1020 原子/cm3 至約1035 原子/cm3 。犧牲層52的鍺濃度低於犧牲層30、犧牲層60和犧牲層56的鍺濃度，使得用於蝕刻犧牲層30、犧牲層60和犧牲層56的蝕刻劑具有對犧牲層52的材料更高的選擇性。結果，犧牲層52的側壁被蝕刻得比犧牲層30、犧牲層60和犧牲層56的側壁少。因此，犧牲層52比犧牲層30、犧牲層60和犧牲層56更寬，並且犧牲層52比犧牲層30、60和56從通道層32、62、58和54的側壁凹入更少。
在其他實施例中，可以使用乾式蝕刻製程來蝕刻層。氟化氫、其他以氟為主的氣體或類似的材料可用於蝕刻區域50N和50P中的多層堆疊64的側壁。雖然在第9圖中將犧牲層52、通道層54、犧牲層56、通道層58、犧牲層60、通道層62、犧牲層30和通道層32繪示為具有線性側壁鄰近側壁凹槽86，但是側壁可以是凹的、凸的或類似的形狀。此外，犧牲層52、通道層54、犧牲層56、通道層58、犧牲層60、通道層62、犧牲層30和通道層32中的每一個的側壁可以延伸超出相鄰通道層及/或犧牲層的側壁、從其凹入或在與其相接。
在第10圖中，在第9圖所示之結構上沉積內間隔層87。內間隔層87的沉積可以藉由順應性的沉積製程，例如化學氣相沉積、原子層沉積或類似的製程。內間隔層87可以包含例如氮化矽或氮氧化矽的材料，但是可以利用任何合適的材料，例如介電常數值（k-value）小於約3.5的低介電常數材料。
在第11圖中，在側壁凹槽86中形成內間隔物88以保護犧牲層30、犧牲層60和犧牲層56的側壁。然而，內間隔物88暴露出犧牲層52的側壁。可以蝕刻內間隔層87以形成內間隔物88。內間隔層87的蝕刻可以藉由非等向性蝕刻製程，例如反應離子蝕刻、中性束蝕刻或類似的製程。內間隔物88可用於在藉由後續蝕刻製程的後續移除犧牲層52（以下參照第12圖討論）期間保護犧牲層30、犧牲層60和犧牲層56的側壁。內間隔物88還可以用於藉由後續蝕刻製程的後續形成源極/汲極區（例如以下參照第15A圖討論之磊晶源極/汲極區90）的損壞。雖然內間隔物88被繪示為具有線性側壁，但是內間隔物88的側壁可以是凹的、凸的或類似的形狀。此外，鄰近凹槽84的內間隔物88的側壁可以延伸超出鄰近於內間隔物88或在內間隔物88之上或之下設置的通道層及/或犧牲層的側壁、從其凹入或與其相接。
在第12圖中，從區域50N和區域50P移除犧牲層52以形成凹槽130。可以藉由等向性蝕刻製程移除多層堆疊64的犧牲層52，例如濕式蝕刻或類似的蝕刻。用於蝕刻犧牲層52的蝕刻劑可以對通道層32、通道層62、通道層58和通道層54的材料具有選擇性。在犧牲層52包含第二半導體材料（例如SiGe）且鍺濃度低於犧牲層30、犧牲層60和犧牲層56的鍺濃度，並且通道層32、通道層62、通道層58和通道層54包含第一半導體材料（例如Si或SiC）的實施例中，四甲基氫氧化銨（TMAH）、氫氧化銨（NH4 OH）或類似的材料可用於移除區域50N和區域50P中的犧牲層52。
在第13圖中，使用順應性的沉積製程在第12圖所示之結構上方和凹槽130中沉積介電層132，例如化學氣相沉積、原子層沉積或類似的製程。介電層可以包含例如氧化矽、氮化矽、氮碳化矽、氮氧碳化矽、金屬氧化物（例如氧化鋁或氧化鋯）、前述之組合或類似的材料。如第12圖所示，介電層132填充藉由移除犧牲層52而形成的凹槽130。
在第14圖中，藉由蝕刻介電層132的一部分來形成介電層110。介電層132的蝕刻可以使用等向性蝕刻製程，例如濕式蝕刻或類似的蝕刻。雖然介電層110被繪示為具有線性側壁，但是介電層110的側壁可以是凸的、凹的或類似的形狀。此外，鄰近凹槽84的介電層110的側壁可以延伸超出設置在介電層110之上的通道層或犧牲層的側壁、從其凹入或與其相接。在一些實施例中，介電層110可以具有約6 nm至約20 nm的厚度。已經觀察到提供在此範圍的介電層110具有許多優點。舉例來說，提供較薄的介電層110可能使得由在奈米結構場效電晶體的通道層與基底50之間的介電層110所提供的隔離不足。這樣不足的隔離可能導致閘極至電源導軌短路。提供較厚的介電層110可能需要沉積低效率的較厚介電層132（以上參照第13圖討論）以填充凹槽130，增加製造成本並降低產率。
如第14圖所示，介電層110可以在基底50和通道層54之間延伸。介電層110用於使隨後形成的閘極和奈米結構場效電晶體的通道層（例如通道層54、通道層58、通道層62和通道層32）與基底50隔離，其防止閘極與隨後形成的電源導軌124之間的短路（以下參照第29圖討論）。
在第15A～15C圖中，在區域50N和區域50P中的凹槽84中形成磊晶源極/汲極區90。在凹槽84中形成磊晶源極/汲極區90，使得每個虛設閘極76設置在磊晶源極/汲極區90的各個相鄰對之間。在一些實施例中，閘極間隔物82用於以適當的橫向距離將磊晶源極/汲極區90與虛設閘極76隔開，使得磊晶源極/汲極區90不會使奈米結構場效電晶體之隨後形成的閘極短路。內間隔物88還可以用於將磊晶源極/汲極區90與虛設閘極76隔開，並防止在磊晶源極/汲極區90與奈米結構場效電晶體之隨後形成的閘極之間發生短路。
磊晶源極/汲極區90可以藉由在凹槽84中磊晶成長任何合適的材料來形成。NMOS區中的磊晶源極/汲極區90可以包含任何合適的材料，例如適用於n型奈米結構場效電晶體。舉例來說，磊晶源極/汲極區90可以包含在通道層中施加拉伸應變的材料，例如矽、碳化矽、摻雜磷的碳化矽、磷化矽或類似的材料。PMOS區中的磊晶源極/汲極區90可以包含任何合適的材料，例如適合p型奈米結構場效電晶體。舉例來說，磊晶源極/汲極區90可以包含在通道層中施加壓縮應變的材料，例如矽鍺、摻雜硼的矽鍺、鍺、鍺錫或類似的材料。磊晶源極/汲極區90可以具有從多層堆疊64的相應表面凸起的表面並且可以具有刻面（facet）。在一些實施例中，還可以選擇磊晶源極/汲極區90的材料以在多層堆疊64的通道層上施加所需的應力，藉此提升效能。舉例來說，已經觀察到，對於n型奈米結構場效電晶體，施加拉伸應力的材料可能是有益的，而對於p型奈米結構場效電晶體，施加壓縮應力的材料可能是有益的。
作為用於在區域50N和區域50P中形成磊晶源極/汲極區90的磊晶製程的結果，磊晶源極/汲極區90的上表面具有刻面，這些刻面橫向向外擴展超過鰭片66的側壁。在一些實施例中，這些刻面使同一奈米結構場效電晶體的相鄰磊晶源極/汲極區90合併，如第15B圖所示。在其他實施例中，如第15C圖所示，在磊晶製程完成之後，相鄰的磊晶源極/汲極區90保持分開。在第15B和15C圖所示之實施例中，形成為覆蓋鰭片66的側壁的一部分之閘極間隔物82和閘極密封間隔物80在淺溝槽隔離區68上方延伸，藉此阻擋磊晶成長。在一些其他實施例中，可以調整用於形成閘極間隔物82和閘極密封間隔物80的間隔物蝕刻以移除間隔物材料，以允許磊晶成長的區域延伸到淺溝槽隔離區68的表面。
可以對磊晶源極/汲極區90及/或多層堆疊64佈植摻質以形成源極/汲極區，類似於先前討論的用於形成輕摻雜源極/汲極區的製程，隨後是退火。源極/汲極區可具有約1019 原子/cm3 至約1021 原子/cm3 的雜質濃度。用於源極/汲極區的n型及/或p型雜質可以是先前討論的任何雜質。在一些實施例中，可以在成長期間原位摻雜磊晶源極/汲極區90。
在第16A～16B圖中，在第15A和6A圖所示之結構上方沉積第一層間介電質（interlayer dielectric，ILD）92。第一層間介電質92可以由介電材料形成，並且可以藉由任何合適的方法來沉積，例如化學氣相沉積、電漿輔助化學氣相沉積（plasma-enhanced CVD，PECVD）或可流動式化學氣相沉積。介電材料可以包含磷矽酸鹽玻璃（phospho-silicate glass，PSG）、硼矽酸鹽玻璃（boro-silicate glass，BSG）、摻雜硼的磷矽酸鹽玻璃（boron-doped phospho-silicate glass，BPSG）、未摻雜的矽酸鹽玻璃（undoped silicate glass，USG）或類似的材料。可以使用藉由任何合適的製程形成的其他絕緣材料。在一些實施例中，在第一層間介電質92與磊晶源極/汲極區90、遮罩78和閘極間隔物82之間設置接觸蝕刻停止層（contact etch stop layer，CESL）91。接觸蝕刻停止層91可以包含蝕刻速率與上方的第一層間介電質92的材料不同的介電材料，例如氮化矽、氧化矽、氮氧化矽或類似的材料。
在第17A～17B圖中，可以進行例如化學機械研磨的平坦化製程，以使第一層間介電質92的頂表面與虛設閘極76或遮罩78的頂表面齊平。平坦化製程也移除虛設閘極76上的遮罩78、以及沿著遮罩78的側壁的閘極密封間隔物80和閘極間隔物82的一部分。在平坦化製程之後，虛設閘極76、閘極密封間隔物80、閘極間隔物82和第一層間介電質92的頂表面是齊平的。因此，虛設閘極76的頂表面由第一層間介電質92暴露出來。在一些實施例中，可以保留遮罩78，在這種情況下，平坦化製程使第一層間介電質92的頂表面與遮罩78、閘極密封間隔物80和閘極間隔物82的頂表面齊平。
在第18A～18B圖中，在一或多個蝕刻步驟中移除虛設閘極76和遮罩78（如果存在），藉此形成凹槽94。也可以移除虛設介電層70在凹槽94中的部分。在一些實施例中，僅移除虛設閘極76，保留虛設介電層70並由凹槽94暴露出來。在一些實施例中，從晶粒（die）的第一區（例如核心邏輯區域）中的凹槽94移除虛設介電層70，並在晶粒的第二區（例如輸入/輸出區域）中的凹槽94中保留虛設介電層70。在一些實施例中，藉由非等向性乾式蝕刻製程來移除虛設閘極76。舉例來說，蝕刻製程可以包含使用反應氣體的乾式蝕刻製程，反應氣體選擇性地蝕刻虛設閘極76而不蝕刻第一層間介電質92、閘極密封間隔物80或閘極間隔物82。每個凹槽94暴露出及/或覆蓋多層堆疊64。多層堆疊64的一部分設置在磊晶源極/汲極區90的相鄰對之間。在移除期間，當蝕刻虛設閘極76時，虛設介電層70可以作為蝕刻停止層。然後，在移除虛設閘極76之後，可以可選地移除虛設介電層70。
在第19A～19B圖中，從區域50N和區域50P移除犧牲層56、犧牲層60和犧牲層30。犧牲層56、犧牲層60和犧牲層30的蝕刻可以藉由等向性蝕刻製程，例如濕式蝕刻、乾式蝕刻或類似的蝕刻。用於移除犧牲層56、犧牲層60和犧牲層30的蝕刻劑可以對介電層110、通道層54、通道層58、通道層62和通道層32的材料具有選擇性。在犧牲層56、犧牲層60和犧牲層30包含第二半導體材料（例如SiGe），並且通道層54、通道層58、通道層62和通道層32包含第一半導體材料（例如Si或SiC）的實施例中，可以使用以氟為主的蝕刻劑移除區域50N和區域50P中的多層堆疊64的層，例如氟化氫（HF）、以氟為主的氣體或類似的材料。
在第20A～20B圖中，形成用於替換閘極的閘極介電層96和閘極電極98。閘極介電層96順應性地沉積在凹槽94中，例如在介電層110的側壁、通道層54的頂表面和側壁以及通道層58、通道層62和通道層32的頂表面、側壁和底表面。閘極介電層96也可以沉積在基底50、第一層間介電質92、接觸蝕刻停止層91和淺溝槽隔離區68的頂表面上、在閘極密封間隔物80的頂表面、側壁和底表面上、閘極間隔物82的頂表面和底表面上以及內間隔物88的側壁上。根據一些實施例，閘極介電層96包含氧化矽、氮化矽或前述之多層結構。在一些實施例中，閘極介電層96包含高介電常數介電材料，並且在這些實施例中，閘極介電層96可以具有大於約7.0的介電常數值，並且可以包含金屬氧化物或鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及前述之組合的矽酸鹽。閘極介電層96的形成方法可以包含分子束沉積（molecular-beam deposition，MBD）、原子層沉積、電漿輔助化學氣相沉積或類似的方法。
閘極電極98分別沉積在閘極介電層96上方，並填充凹槽94的剩餘部分。閘極電極98可以包含含金屬的材料，例如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、前述之組合或多層結構。舉例來說，雖然在第20B圖中繪示單層閘極電極98，但是閘極電極98可以包含任何數量的襯層、任何數量的功函數調整層和填充材料。構成閘極電極98的一些或全部層可以在凹槽94之間延伸，並且在通道層54與通道層58之間、通道層58與通道層62之間以及通道層62與通道層32之間延伸，取決於構成閘極電極的層和凹槽94的間隔。閘極電極98的形成可以藉由原子層沉積、化學氣相沉積、物理氣相沉積、類似的製程或前述之組合。在一些實施例中，閘極電極98的形成可以藉由原子層沉積然後藉由物理氣相沉積。
在填充凹槽94之後，可以進行例如化學機械研磨的平坦化製程以移除閘極電極98的材料和閘極介電層96的多餘部分，這些多餘部分在第一層間介電質92的頂表面上方。閘極介電層96和閘極電極98的材料的剩餘部分因此形成所得到的奈米結構場效電晶體的替換閘極。閘極電極98和閘極介電層96可以統稱為「閘極堆疊」。閘極和閘極堆疊可以圍繞通道層58、通道層62和通道層32中的每一個。
區域50N和區域50P中的閘極介電層96的形成可以同時發生，使得每個區域中的閘極介電層96由相同的材料形成，並且閘極電極98的形成可以同時發生，使得每個區域中的閘極電極98由相同的材料形成。在一些實施例中，每個區域中的閘極介電層96可以由不同的製程形成，使得閘極介電層96可以是不同的材料、及/或每個區域中的閘極電極98可以由不同的製程形成，使得閘極電極98可以是不同的材料。當使用不同的製程時，可以使用各種遮罩步驟來遮蔽和暴露出適當的區域。
雖然在第20A圖中，閘極堆疊（例如閘極介電層96和閘極電極98）被繪示為在介電層110的底表面下方延伸，但是其他實施例可以具有其他配置。舉例來說，在第21圖中，根據一些替代實施例，淺溝槽隔離區68的頂表面與介電層110的底表面齊平，並且閘極堆疊不在介電層110的底表面下方延伸。在其他實施例中，淺溝槽隔離區68的頂表面的高度可以高於介電層110的底表面的高度，並且閘極堆疊的底表面可以同樣地高於介電層110的底表面。使用上方在第20A至20B圖中描述的方法，形成用於替換閘極的閘極介電層96和閘極電極98。
在第22A～22B圖中，在第一層間介電質92上沉積第二層間介電質100。在一些實施例中，第二層間介電質100是藉由可流動式化學氣相沉積方法形成的可流動膜。在一些實施例中，第二層間介電質100由介電材料形成，例如磷矽酸鹽玻璃（PSG）、硼矽酸鹽玻璃（BSG）、摻雜硼的磷矽酸鹽玻璃（BPSG）、未摻雜的矽酸鹽玻璃（USG）或類似的材料，並且可以藉由任何合適的方法來沉積，例如化學氣相沉積、電漿輔助化學氣相沉積或類似的製程。根據一些實施例，在形成第二層間介電質100之前，凹蝕閘極堆疊（包含閘極介電層96和對應的上方的閘極電極98），使得在閘極堆疊正上方和閘極密封間隔物80的相對部分之間形成凹槽。在凹槽中填充包含一或多層介電材料（例如氮化矽、氮氧化矽或類似的材料）的閘極遮罩102，然後進行平坦化製程以移除在第一層間介電質92上方延伸之介電材料的多餘部分。隨後形成的閘極接觸件（例如以下參照第23A～23B圖討論的閘極接觸件104）穿過閘極遮罩102以接觸凹陷的閘極電極98的頂表面。
在第23A～23B圖中，形成閘極接觸件104。閘極接觸件104可以物理地和電耦合到隨後形成的互連結構112（以下參照第24圖討論）中的最底部金屬化圖案118。穿過第二層間介電質100和閘極遮罩102形成用於閘極接觸件104的開口。可以使用合適的光學微影和蝕刻技術來形成開口。在開口中形成襯層（例如擴散阻擋層、黏著層或類似的層）和導電材料。襯層可以包含鈦、氮化鈦、鉭、氮化鉭或類似的材料。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳或類似的材料。可以進行例如化學機械研磨的平坦化製程以從第二層間介電質100的表面移除多餘的材料。剩餘的襯層和導電材料在開口中形成閘極接觸件104。閘極接觸件104物理地和電耦合到閘極電極98。
第24、25、26、27、28、29和32圖是根據各種實施例繪示背側電源導軌和互連結構的形成的各種剖面示意圖。這些步驟用於形成半導體裝置300。在第24圖中，互連結構112可以形成在第二層間介電質100上。在一些實施例中，互連結構112包含在第二層間介電質100上方形成的電佈線（electrical routing）138。電佈線138可以由介電材料（例如低介電常數介電材料）中的一或多層導電線形成，其具有導電導孔（conductive vias）將導電線的層相互連接。舉例來說，電佈線138可以包含一至三層導電線。在其他實施例中，電佈線138可以包含不同數量層的導電線。導電導孔可以延伸穿過介電質以提供導電線的層之間的垂直連接。可以經由任何合適的製程（例如沉積、鑲嵌、雙鑲嵌或類似的製程）形成電佈線138。
在一些實施例中，使用鑲嵌製程形成電佈線138，其中利用光學微影技術將相應的介電層圖案化和蝕刻，以形成與金屬化層及/或導孔的期望圖案相對應的溝槽。可以沉積可選的擴散阻擋及/或可選的黏著層，並且可以用導電材料填充溝槽。阻擋層的合適材料包含鈦、氮化鈦、氧化鈦、鉭、氮化鉭、氧化鈦或其他替代材料，而導電材料的合適材料包含銅、銀、金、鎢、鋁、前述之組合或類似的材料。在一實施例中，電佈線138的形成可以藉由沉積銅或銅合金的晶種層，並藉由電鍍填充溝槽。可以使用化學機械平坦化（chemical mechanical planarization，CMP）製程或類似的製程從相應的介電層的表面移除多餘的導電材料並平坦化表面以用於後續處理。
在第24圖中，僅繪示互連結構112中的最頂部金屬化圖案120和最底部金屬化圖案118。然而，應理解的是，互連結構112可以包含設置在任何數量的介電層中的任何數量的金屬化圖案。互連結構112可以電連接到閘極接觸件104。
接下來，使用合適的技術將載體基底116接合至互連結構112的頂表面，例如介電對介電接合（dielectric-to-dielectric bonding）或類似的技術。載體基底116可以是玻璃載體基底、陶瓷載體基底、晶圓（例如矽晶圓）或類似的基底。
在各種實施例中，可以使用合適的技術將載體基底116接合至互連結構112，例如介電對介電接合或類似的技術。介電對介電接合可以包含分別在互連結構112的頂表面和載體基底116的底表面上使用接合層114a和接合層114b。在一些實施例中，接合層114a和接合層114b可各自包含分別藉由沉積製程（例如化學氣相沉積（CVD）、物理氣相沉積（PVD）或類似的製程）形成在互連結構112的頂表面和載體基底116的底表面上的氧化矽。在其他實施例中，可以藉由熱氧化載體基底116上的矽表面來形成接合層114b。在替代實施例中，接合層114a和接合層114b可以包含氮氧化矽、氮化矽或類似的材料。
在接合之前，可以對接合層114a或114b中的至少一個進行表面處理。表面處理可以包含電漿處理。電漿處理可以在真空環境中進行。在電漿處理之後，表面處理可以進一步包含可以施加到接合層114a及/或接合層114b的清潔製程（例如用去離子水清洗（rinse）或類似的製程）。然後，將載體基底116對準互連結構112，並且將兩者彼此壓在一起以啟動載體基底116到互連結構112的預接合（pre-bonding）。預接合可以在室溫下（約21度至約25度）進行。在預接合之後，可以將隨後的退火步驟應用於半導體裝置300。舉例來說，這可以藉由將半導體裝置300加熱到約170度至約500度的溫度來完成。
在第25圖中，翻轉半導體裝置300使基底50的表面134暴露出來。接下來，如第25～26圖所示，可以對基底50施加薄化製程。薄化製程可以包含在基底50的表面134上進行的磨削（grinding）或化學機械研磨製程、回蝕刻製程或其他合適的製程。薄化製程可以暴露出淺溝槽隔離區68、介電層110、閘極介電層96和磊晶源極/汲極區90。在薄化製程期間，可以使用對重摻雜的p型區244、輕摻雜的p型區242和矽鍺層240具有不同化學機械研磨選擇性的化學機械研磨製程。摻質的濃度和類型可以影響化學機械研磨製程期間的移除速率，因此可以控制移除速率以實現所需的最終厚度。在平坦化製程之後，介電層110和磊晶源極/汲極區90的頂表面是齊平的。在此薄化製程之後，介電層110的厚度T1可以在約6 nm至20 nm的範圍。提供具有此厚度的介電層110可以具有優點。舉例來說，提供較薄的介電層110可能使得由在奈米結構場效電晶體的通道層與基底50之間的介電層110所提供的隔離不足。這樣不足的隔離可能導致閘極至電源導軌短路。提供較厚的介電層110可能需要沉積低效率的較厚介電層132（以上參照第13圖討論）以填充凹槽130，增加製造成本並降低產率。
在第27圖中，在介電層110和磊晶源極/汲極區90上方沉積隔離層128。隔離層128可以由介電材料形成，並且可以藉由任何合適的方法沉積，例如化學氣相沉積、電漿輔助化學氣相沉積（PECVD）或類似的製程。隔離層128可以包含氧化矽、氮氧化矽、氮化矽或類似的材料。穿過隔離層128形成用於隨後形成的接觸導孔122（以下參照第28圖討論）的開口160。可以使用合適的光學微影和蝕刻技術來形成開口160。
在第28圖中，形成接觸導孔122。接觸導孔122可以包含開口160中的襯層（例如擴散阻擋層、黏著層或類似的層）和導電材料。先沉積襯層，並且可以包含鈦、氮化鈦、鉭、氮化鉭或類似的材料。接下來，用導電材料填充開口160。導電材料可以是銅、銅合金、銀、金、鎢、鈷、鋁、鎳或類似的材料。接觸導孔122的底部與介電層110的頂表面重疊，並且物理地和電耦合到磊晶源極/汲極區90。可以進行例如化學機械研磨的平坦化製程以從隔離層128的表面移除多餘的導電材料，使得接觸導孔122的頂表面和隔離層128的頂表面是齊平的。可以進行退火製程以在接觸導孔122與磊晶源極/汲極區90之間的界面處形成矽化物區126。介電層110的有利部件在於其提供絕緣，使得接觸導孔122可以與通道層54重疊。因此，可以增加接觸導孔122的接觸面積（例如大於磊晶源極/汲極區90的寬度），其改善對準容許度、增加製造效率、並減少缺陷。另外，介電層110藉由將接觸導孔122與奈米結構場效電晶體的通道層（例如通道層54、通道層58、通道層62和通道層32）隔離，防止奈米結構場效電晶體的通道層與隨後形成的電源導軌124（以下參照第29圖討論）之間的短路。
在第29圖中，形成電源導軌124。藉由在第28圖所示之結構上方沉積導電材料來形成電源導軌124。在一些實施例中，電源導軌124包含金屬層，其可以是單層或包含由不同材料形成的多個子層的複合層。在一些實施例中，電源導軌124包含銅、鋁、鈷、鎢、鈦、鉭、釕或類似的材料。可以使用例如物理氣相沉積、鍍覆（plating）或類似的製程來形成電源導軌124。電源導軌124經由接觸導孔122物理地和電耦合到磊晶源極/汲極區90。隨後，可以對電源導軌124的表面162進行平坦化製程（例如化學機械研磨（CMP）、磨削、回蝕刻或類似的製程）。由於此薄化製程，電源導軌124的厚度T2可以在約10 nm至約20 nm的範圍。如第29圖所示，在互連結構112和電源導軌124之間的半導體裝置300的一部分稱為結構136。
第30A圖繪示參照前面第29圖之半導體裝置300的局部剖面示意圖，沿著類似於參照第1圖所示之剖面B-B’或C-C’的線。如第30A圖所示，介電層110的底部可以與接觸導孔122的頂部重疊。介電層110的厚度T1可以在約6 nm至20 nm的範圍。電源導軌124的厚度T2可以在約10 nm至約20 nm的範圍。接觸導孔122的厚度T3可以在約20 nm至約40 nm的範圍。
第30B圖繪示參照前面第29圖之半導體裝置300的局部剖面示意圖，沿著類似於參照第1圖所示之剖面D-D’的線。第30B圖繪示彼此相鄰的區域50N和區域50P中的磊晶源極/汲極區90。區域50N可以用於形成n型裝置，例如NMOS電晶體，例如n型奈米結構場效電晶體。區域50P可以用於形成p型裝置，例如PMOS電晶體，例如p型奈米結構場效電晶體。接觸導孔122的寬度W1可以在約10 nm至20 nm的範圍。電源導軌124的寬度W2可以在約20 nm至約40 nm的範圍。在奈米結構場效電晶體的背側而不是奈米結構場效電晶體的前側上形成電源導軌124允許使用較大的電源導軌寬度，其有助於降低電阻。舉例來說，電源導軌124的寬度W2可以是前側電源導軌的寬度的兩倍以上。當在奈米結構場效電晶體的背側上形成電源導軌時，可以實現更大的電源導軌寬度，因為電源導軌區不受形成在奈米結構場效電晶體前側上的第一金屬層互連的限制。
第31圖繪示半導體裝置600的局部剖面示意圖，沿著類似於參照第1圖所示之剖面B-B’或C-C’的線。半導體裝置600是半導體裝置300的另一實施例（先前在第29圖中繪示）。如第31圖所示，介電層110的底部可以與接觸導孔122的頂部重疊。介電層110、通道層54、通道層58、通道層62和通道層32可以各自具有梯形形狀，使得介電層110、通道層54、通道層58、通道層62和通道層32中的每一個的底表面的寬度大於介電層110、通道層54、通道層58、通道層62和通道層32中的每一個的對應頂表面的寬度。接觸導孔122的寬度可以大於磊晶源極/汲極區90的底表面（例如磊晶源極/汲極區90之面向並直接接觸接觸導孔122的表面）的寬度。此外，在源極/汲極區90之與接觸導孔122相反的表面上，磊晶源極/汲極區90可以比接觸導孔122寬。
第32圖繪示剖面示意圖，其根據各種實施例繪示互連結構、凸塊下金屬層（UBM）和電連接器的形成。這些步驟用於形成半導體裝置300。在第32圖中，互連結構148可以形成在結構136（前面在第29圖中描述）和電源導軌124上。在一些實施例中，互連結構148包含形成在結構136和電源導軌124上方的電佈線146。電佈線146可以由介電材料（例如低介電常數介電材料）中的一或多層導電線形成，其具有導電導孔將導電線的層相互連接。舉例來說，電佈線146可以包含一至三層導電線。在其他實施例中，電佈線146可以包含不同數量層的導電線。導電導孔可以延伸穿過介電質以提供導電線的層之間的垂直連接。可以經由任何合適的製程（例如沉積、鑲嵌、雙鑲嵌或類似的製程）形成電佈線146。
在一些實施例中，使用鑲嵌製程形成電佈線146，其中利用光學微影技術將相應的介電層圖案化和蝕刻，以形成與金屬化層及/或導孔的期望圖案相對應的溝槽。可以沉積可選的擴散阻擋及/或可選的黏著層，並且可以用導電材料填充溝槽。阻擋層的合適材料包含鈦、氮化鈦、氧化鈦、鉭、氮化鉭、氧化鈦或其他替代材料，而導電材料的合適材料包含銅、銀、金、鎢、鋁、前述之組合或類似的材料。在一實施例中，金屬層的形成可以藉由沉積銅或銅合金的晶種層，並藉由電鍍填充溝槽。可以使用化學機械平坦化（CMP）製程或類似的製程從相應的介電層的表面移除多餘的導電材料並平坦化表面以用於後續處理。
在第32圖中，僅繪示互連結構148中最頂部金屬化圖案144和最底部金屬化圖案142。然而，應理解的是，互連結構148可以包含設置在任何數量的介電層中的任何數量的金屬化圖案。可以在互連結構148上方形成介電層150。介電層150可以包含聚合物，例如聚苯並雙㗁唑（PBO）、聚醯亞胺（polyimide）、苯環丁烯（BCB）或類似的材料。替代地，介電層150可以包含非有機介電材料，例如氧化矽、氮化矽、碳化矽、氮氧化矽或類似的材料。
第32圖還繪示根據一些例示性實施例之凸塊下金屬層152和電連接器154的形成。電連接器154的形成可以包含將焊球放置在凸塊下金屬層152的露出部分上，然後使焊球回焊。在替代實施例中，電連接器154的形成包含進行鍍覆步驟以在最頂部金屬化圖案144上方形成焊料區，然後使焊料區回焊。電連接器154還可以包含金屬柱、或金屬柱和焊帽（solder caps），其也可以經由電鍍形成。電連接器154可以電連接到一或多個電源導軌124。
第33圖繪示根據本發明實施例的例示性實施例之晶圓10的俯視圖。晶圓10包含第一電路202、第二電路204、第三電路206和第四電路208。第一電路202和第二電路204彼此相鄰且各自包含奈米結構場效電晶體。第三電路206和第四電路208也彼此相鄰且各自包含奈米結構場效電晶體，其與單個閘極接觸件104共享共閘極堆疊。第一電路202和第三電路206各自包含p型奈米結構場效電晶體，並且第二電路204和第四電路208各自包含n型奈米結構場效電晶體。第二電路204和第三電路206彼此電性隔離。第33圖還繪示電源導軌124和每個電源導軌124的寬度W2，以及接觸導孔122物理地和電耦合到磊晶源極/汲極區90。還繪示互連結構112中的最底部金屬化圖案118。藉由將電源導軌從前側移到後側，有利部件可以包含能夠增加最底部金屬化圖案118的密度以及增加閘極密度。舉例來說，相較於使用前側電源導軌時的閘極密度，電源導軌124可以允許閘極密度增加超過6%。
本發明實施例中的一些實施例具有一些有利部件。在奈米結構場效電晶體的背側上形成電源導軌結合形成在奈米結構場效電晶體的塊體區之間延伸的介電層，並且奈米結構場效電晶體的閘極和通道區中的每一個可以包含允許形成電源導軌的寬度可以大於前側電源導軌寬度兩倍的能力。較大的電源導軌寬度隨後允許增加第一金屬層互連密度，並且相較於使用前側電源導軌時的閘極密度，閘極密度增加超過6%。此外，較寬的電源導軌寬度可以包含降低電阻的能力。
根據一實施例，半導體裝置包含電源導軌；在電源導軌上方的介電層；在介電層上方的第一通道區；在第一通道區上方的第二通道區；在第一通道區和第二通道區上方的閘極堆疊，其中閘極堆疊更設置在第一通道區和第二通道區之間；以及鄰近閘極堆疊並電連接到電源導軌的第一源極/汲極區。在一實施例中，介電層的側壁是凸的或凹的。在一實施例中，第一源極/汲極區經由接觸導孔電連接到電源導軌。在一實施例中，接觸導孔的頂表面直接接觸介電層的底表面。在一實施例中，半導體裝置更包含在接觸導孔和第一源極/汲極區之間的矽化物區。在一實施例中，介電層的厚度在6 nm至20 nm的範圍。在一實施例中，介電層包含氧化矽、氮化矽、氮碳化矽、氮氧碳化矽、金屬氧化物或前述之組合。在一實施例中，閘極堆疊在介電層的側壁上方延伸。
根據一實施例，方法包含：在半導體基底上方依序沉積犧牲層、第一半導體層、第二半導體層和第三半導體層；移除犧牲層以形成第一凹槽；在第一凹槽中沉積介電層；形成延伸穿過介電層的磊晶源極/汲極區；移除第二半導體層以形成第二凹槽；形成在第三半導體層的頂表面以及第三半導體層和第一半導體層的側壁上方延伸的閘極堆疊，其中閘極堆疊填充第二凹槽；使半導體基底的表面薄化以暴露出磊晶源極/汲極區和介電層；形成連接到磊晶源極/汲極區的導電接觸件；以及在介電層之與第一半導體層相反的一側上形成背側電源導軌，其中背側電源導軌經由導電接觸件電連接至磊晶源極/汲極區。在一實施例中，介電層使背側電源導軌與第一半導體層絕緣。在一實施例中，犧牲層的第一鍺濃度低於第二半導體層的第二鍺濃度。在一實施例中，第一鍺濃度在1010 原子/cm3 至約1015 原子/cm3 的範圍，並且第二鍺濃度在1020 原子/cm3 至約1035 原子/cm3 的範圍。在一實施例中，在導電接觸件接觸磊晶源極/汲極區的界面處，導電接觸件比磊晶源極/汲極區寬。在一實施例中，犧牲層的移除包含：使用蝕刻劑蝕刻第二半導體層的側壁，蝕刻劑以比犧牲層更快的速率蝕刻第二半導體層；在第二半導體層的側壁上形成間隔物；以及蝕刻犧牲層，其中在蝕刻犧牲層的同時，間隔物覆蓋第二半導體層的側壁。
根據一實施例，半導體裝置包含電源導軌；在電源導軌上方的第一通道區；在第一通道區上方的第二通道區；在第一通道區和電源導軌之間延伸的隔離層；在第一通道區、第二通道區和隔離層上方的閘極堆疊，其中閘極堆疊的一部分更設置在第一通道區和第二通道區之間；鄰近閘極堆疊的第一源極/汲極區，第一源極/汲極區延伸穿過隔離層；以及直接接觸電源導軌的接觸插塞，其中接觸插塞將電源導軌電連接到第一源極/汲極區。在一實施例中，半導體裝置更包含直接接觸電源導軌的第一互連結構；第二互連結構，其中第一互連結構和第二互連結構在電源導軌的相反側；以及在第一互連結構上方的第一多個導電部件，其中第一多個導電部件包含電耦合到電源導軌的焊料區。在一實施例中，隔離層將電源導軌與第一通道區電隔離。在一實施例中，接觸插塞的頂表面直接接觸隔離層。在一實施例中，接觸插塞的第一寬度小於電源導軌的第二寬度。在一實施例中，半導體裝置更包含在隔離層和電源導軌之間延伸的介電層。
以上概述數個實施例之部件，使得本技術領域中具有通常知識者可以更加理解本發明實施例的面向。本技術領域中具有通常知識者應該理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優點。本技術領域中具有通常知識者也應該理解到，此類等效的結構並未悖離本發明實施例的精神與範圍，並且他們能在不違背本發明實施例的精神和範圍下，做各式各樣的改變、取代和調整。
10:晶圓 30,52,56,60:犧牲層 32,54,58,62:通道層 50:基底 50N,50P:區域 55:通道區 64:多層堆疊 66:鰭片 68:淺溝槽隔離區 70:虛設介電層 72:虛設閘極層 74:遮罩層 76:虛設閘極 78:遮罩 80:閘極密封間隔物 82:閘極間隔物 84,94:凹槽 86:側壁凹槽 87:內間隔層 88:內間隔物 90:磊晶源極/汲極區 91:接觸蝕刻停止層 92:第一層間介電質 96:閘極介電層 98:閘極電極 100:第二層間介電質 102:閘極遮罩 104:閘極接觸件 110,132,150:介電層 112:互連結構 114a,114b:接合層 116:載體基底 118,142:最底部金屬化圖案 120,144:最頂部金屬化圖案 122:接觸導孔 124:電源導軌 126:矽化物區 128:隔離層 130:凹槽 134,162:表面 136:結構 138:電佈線 146:電佈線 148:互連結構 152:凸塊下金屬層 154:電連接器 160:開口 202:第一電路 204:第二電路 206:第三電路 208:第四電路 240:矽鍺層 242:輕摻雜的p型區 244:重摻雜的p型區 300,600:半導體裝置 A-A’,B-B’,C-C’,D-D’:剖面 T1,T2,T3:厚度 W1,W2:寬度
藉由以下的詳細描述配合所附圖式，可以更加理解本發明實施例的內容。需強調的是，根據產業上的標準慣例，許多部件並未按照比例繪製，且僅用於說明的目的。事實上，為了能清楚地討論，各種部件的尺寸可能被任意地增加或減少。 第1圖以三維示意圖繪示根據一些實施例之奈米結構場效電晶體（nanostructure field-effect transistor，nano-FET）的範例。 第2、3、4、5、6A、6B、7、8、9、10、11、12、13、14、15A、15B、15C、16A、16B、17A、17B、18A、18B、19A、19B、20A、20B、21、22A、22B、23A、23B、24、25、26、27、28、29、30A、30B、31和32圖是根據一些實施例之奈米結構場效電晶體的製造期間之中間階段的剖面示意圖。 第33圖是根據本發明實施例中的一些實施例之上視示意圖。
32,54,58,62:通道層
80:閘極密封間隔物
82:閘極間隔物
90:磊晶源極/汲極區
91:接觸蝕刻停止層
92:第一層間介電質
96:閘極介電層
98:閘極電極
110:介電層
122:接觸導孔
124:電源導軌
126:矽化物區
128:隔離層
300:半導體裝置
T1,T2,T3:厚度

Claims (1)

  1. 一種半導體裝置，包括： 一電源導軌； 一介電層，在該電源導軌上方； 一第一通道區，在該介電層上方； 一第二通道區，在該第一通道區上方； 一閘極堆疊，在該第一通道區和該第二通道區上方，其中該閘極堆疊更設置在該第一通道區和該第二通道區之間；以及 一第一源極/汲極區，鄰近該閘極堆疊並電連接到該電源導軌。
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