TWI757734B - 半導體裝置與其形成方法 - Google Patents

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程仲良
子韋 方
張毅敏
趙皇麟
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Abstract

本發明實施例說明的半導體裝置包括第一電晶體，其具有第一閘極結構。第一閘極結構包括第一閘極介電層，其摻雜第一摻質原子比例的第一摻質，以及第一功函數層位於第一閘極介電層上。第一閘極結構亦包括第一閘極位於第一功函數層上。半導體裝置亦包括第二電晶體，其具有第二閘極結構。第二閘極結構包括第二閘極介電層，其摻雜第二摻質原子比例的第二摻質，且第二摻質原子比例低於第一摻質原子比例。第二閘極結構亦包括第二功函數層位於第二閘極介電層上，以及第二閘極位於第二功函數層上。

Description

半導體裝置與其形成方法
本發明實施例關於半導體裝置，更特別關於多重臨界電壓裝置。
隨著半導體技術進展，對更高儲存能力、更快處理系統、更高效能、與更低成本的需求增加。為符合這些需求，半導體產業持續縮小半導體裝置如金氧半場效電晶體(含平面金氧半場效電晶體與鰭狀場效電晶體)的尺寸。尺寸縮小會增加半導體裝置的能耗與寄生電容。
在一些實施例中，半導體裝置包括第一電晶體，其包括第一閘極結構，其中第一閘極結構包括第一閘極介電層，摻雜第一摻質原子比例的第一摻質；以及第一功函數層，位於第一閘極介電層上。第一閘極結構亦包括第一閘極，位於第一功函數層上。半導體裝置亦包括第二電晶體，其包括第二閘極結構，其中第二閘極結構包括第二閘極介電層，摻雜第二摻質原子比例的第二摻質，且該第二摻質原子比例低於該第一摻質原子比例。第二閘極結構一 包括第二功函數層，位於第二閘極介電層上；以及第二閘極，位於第二功函數層上。
在一些實施例中，半導體裝置包括第一全繞式閘極場效電晶體，其包括多個第一奈米線；以及第一摻雜閘極介電層，圍繞第一奈米線。第一全繞式閘極場效電晶體包括第一功函數層，圍繞第一閘極介電層；以及第一閘極，位於第一功函數層上。半導體裝置亦包括第二全繞式閘極場效電晶體，其包括多個第二奈米線；以及第二摻雜閘極介電層位於第二奈米線上。第一摻雜閘極介電層的第一摻質原子比例大於第二摻雜閘極介電層的第二摻質原子比例。第二功函數層位於閘極介電層上；以及第二閘極位於第二功函數層上。
在一些實施例中，半導體裝置的形成方法包括：沉積第一閘極介電材料於多個奈米線上。奈米線形成於第一裝置區與第二裝置區中。方法包括形成第一摻質層於第一裝置區中的第一閘極介電材料上；並形成第二摻質層於第一裝置區中的第一摻質層與第二裝置區中的第一閘極介電材料上。方法包括在第一閘極介電材料、第一摻質層、與第二摻質層上進行退火製程。方法亦包括移除第一摻質層與第二摻質層；並沉積第二閘極介電材料於第一閘極介電材料上。方法亦包括形成第一功函數層於第二閘極介電材料上；並形成第二功函數層於第一功函數層上。方法更包括形成多個閘極於第二功函數層上。
A-A’,B-B’,C-C’,D-D’,E-E’,F-F’,G-G’,H-H’,I-I’,J-J’,K-K’,L-L’,M-M’,N-N’:剖線
C:區域
GH,H1,H2,122t,134t*,138H,320t:垂直尺寸
GL,L1,St,W1,W2,134s*,648:水平尺寸
HT:整體高度
100:半導體裝置
102A,102B,102C,102D,102E,102F:鰭狀場效電晶體
106:基板
108:鰭狀結構
108A:鰭狀物底部
108B,108B*:鰭狀物頂部
108B1,108B2,108B3,108B4,108B5,108B6:堆疊的鰭狀物部分
108s:上表面
110:磊晶的鰭狀物區
110t:高度
112:閘極結構
112A:界面層
112A*,112B*,112C*,112D*,112E*,112F*:多晶矽結構
112B:閘極
113,120A,120B,120C,120D,120E,120F:閘極介電層
114:間隔物
118:層間介電層
118t:厚度
122:第二半導體層
127:內側間隔物結構
127t1:尺寸
130,130A,130B,130C,130D,130E,130F:功函數層
132:閘極金屬填充層
134:氧化物層
134*:保護氧化物層
138:淺溝槽隔離區
138A:第一保護襯墊層
138At,138Bt,1102t:厚度
138B:第二保護襯墊層
138C:絕緣層
200,900:方法
205,210,215,220,225,230,235,240,902,904,906,908,910,912,914:步驟
320:第一半導體層
340,342,644:硬遮罩層
646:空間
720,820:區域
848:界面
1030A,1030B,1030C,1030D,1030E,1030F:裝置區
1102:第一閘極介電材料
1102A,1102B,1102C,1102D,1102E,1102F:第一閘極介電層
1104:第一摻質材料
1104A:第一摻質層
1104B:第二摻質層
1104B*:第二摻質材料
1106:阻擋層
1108:遮罩單元
1122:第二閘極介電層
1130:第一蓋層
1132:第二蓋層
1140:第一功函數層
1142:蓋層
1150:退火製程
1160:第一處理製程
1170:第二處理製程
1180:第二功函數層
1190:黏著層
依據以下詳細說明搭配圖式，可最好地理解本發明的各實施例。值得注意的是，依據產業實務，未依比例繪製多種結構。實際上為清楚圖示，可任意增加或減小多種結構的尺寸。
圖1A與1B至1D分別為一些實施例中，半導體裝置的等角圖與剖視圖。
圖2係一些實施例中，製作多臨界電壓的半導體裝置的方法之流程圖。
圖3A至3C、4A至4C、5A至5D、6A至6D、7A至7C、與8A至8C係一些實施例中，具有多重臨界電壓的半導體裝置於製作製程的多種階段之多種圖式。
圖9係一些實施例中，形成多重臨界電壓的半導體裝置所用的摻雜閘極介電層與多個功函數層的方法之流程圖。
圖10A至10C與圖11A至11J係一些實施例中，具有摻雜閘極介電層與多個功函數層的半導體裝置於製作製程的多種階段的多種剖視圖。
圖12A與12B係一些實施例中，具有多重臨界電壓的半導體裝置的多種圖式。
參考圖式說明例示性實施例。在圖式中，類似標記通常表示相同、功能類似、及/或結構類似的單元。
下述內容提供的不同實施例或實例可實施本發明的不同結構。下述特定構件與排列的實施例係用以簡化本發明內容而非侷限本發明。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸的實施例，或兩者之間隔有其他額外構件而非直接接觸的實施例。此外，本發明實施例之結構形成於另一結構上、連接至另一結構、及/或耦接至另一結構中，結構可直接接觸另一結構，或可形成額外結構於結構及另一結構之間(即結構未接觸另一結構)。此外，本發明之多個實例可重複採用相同標號以求簡潔，但多種實施例及/或設置中具有相同標號的元件並不必然具有相同的對應關係。
此外，空間性的相對用語如「下方」、「其下」、「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。元件亦可轉動90°或其他角度，因此方向性用語僅用以說明圖示中的方向。
值得注意的是，說明書中對「一實施例」、「一個實施例」、「例示實施例」、「例示性」等用語指的是所述實施例可包括特定結構或特性，但每一實施例不一定包括特定結構或特性。此外，這些用語指的不一定是相同實施例。此外，當實施例的說明結合特定結構或特性時，無論是否明確描述，本技術領域中具有通常知識者應可結合其他實施例來實現這樣的結構或特性。
應理解的是，此處的措詞或術語用於說明而非侷限本發明實施例，因此本技術領域中具有通常知識者將依據此處的教示解釋下述內容的術語或措詞。
此處的用語「選擇性」指的是相同蝕刻條件下的兩種材料之蝕刻速率比例。
在半導體裝置結構與形成製程中，高介電常數指的是介電常數大於氧化矽的介電常數(比如大於3.9)。
此處的用語「p型」定義的結構、層狀物、及/或區域摻雜p型摻質如硼。
此處的用語「n型」定義的結構、層狀物、及/或區域摻雜n型摻質如磷。
在一些實施例中，用語「約」與「實質上」指的是給定值在5%以內變化(比如數值的±1%、±2%、±3%、±4%、或±5%)。
本發明實施例提供半導體裝置及/或積體電路中例示性的多臨界電壓場效電晶體裝置(比如全繞式閘極電晶體、鰭狀場效電晶體、水平或垂直的全繞式閘極鰭狀場效電晶體、或平面場效電晶體)與其例示性的製作方法。
多重臨界電壓積體電路裝置可用於半導體積體電路產業，以最佳化延遲或功率。多重臨界電壓積體電路裝置可包含多種不同裝置，其各自具有不同的臨界電壓(如操作電壓)。舉例來說，多重臨界電壓積體電路裝置可包含一或多個低臨界電壓裝置，與一 或多個高臨界電壓裝置。在半導體裝置達到不同臨界電壓的方法，包括改變功函數層厚度與離子佈植調整。然而隨著技術節點持續縮小，功能密度(比如單位晶片面積的內連線裝置數目)往往隨著幾何尺寸(比如製作製程所能產生的最小構件或線路)縮小而增加。在全繞式閘極場效電晶體中，增加功函數層的厚度以達不同臨界電壓的做法，會消耗寶貴的積體電路裝置空間，並限制單一晶片上所能製作的裝置數量。另一方面，改變全繞式閘極場效電晶體中的離子佈植以達不同臨界電壓的作法仍具挑戰性，且可能因離子佈植的陰影效應造成不合格的問題。
本發明多種實施例說明多重臨界電壓裝置的形成方法。此處所述的實施例以全繞式閘極的場效電晶體為例，但可應用於其他半導體結構如鰭狀場效電晶體與平面場效電晶體。此處所述的多種實施例說明多重沉積與圖案化製程，可形成不同摻質濃度的摻雜閘極介電層與多層金屬功函數材料如功函數層。舉例來說，具有不同組成的摻雜閘極介電層與功函數層之多個裝置可形成於基板上，以形成多重臨界電壓的半導體裝置。摻雜的閘極介電層可為鉿為主的高介電常數介電層(比如介電常數大於約3.9)，其可摻雜合適材料如鑭或鎂。改變摻質濃度會造成鉿為主的閘極介電層之結晶結構改變，並形成電偶極於閘極介電層與功函數層之間的界面，其會影響自發性極化與內部偏電場，並使裝置的臨界電壓改變。閘極介電層的摻雜方法可為沉積本質閘極介電層，並沉積一或多個含摻質 的介電層於本質閘極介電層上。在一些實施例中，可採用退火製程將摻質自含摻質膜驅入本質閘極介電層。
在一些實施例中，搭配圖1A至1D說明具有鰭狀場效電晶體102A至102F的半導體裝置100。在一些實施例中，圖1A顯示半導體裝置的等角圖。圖1B係圖1A的半導體裝置100沿著剖線A-A’的剖視圖。圖1C係圖1B的剖視圖之區域C的放大圖。圖1D係圖1A的半導體裝置100沿著剖線B-B’的剖視圖。
在一些實施例中，鰭狀場效電晶體102A至102F均為p型鰭狀場效電晶體或n型鰭狀場效電晶體，或各自為p型鰭狀場效電晶體與n型鰭狀場效電晶體。舉例來說，鰭狀場效電晶體102A至102C可為n型場效電晶體，而鰭狀場效電晶體102D至102F可為p型場效電晶體。在一些實施例中，鰭狀場效電晶體102A至102F可結合不同的摻雜閘極介電層與功函數層，以具有不同的臨界電壓。在一些實施例中，鰭狀場效電晶體102A與102F可為極低臨界電壓裝置，鰭狀場效電晶體102B與102E可為低臨界電壓裝置，且鰭狀場效電晶體102C與102D可為標準臨界電壓裝置。在一些實施例中，極低臨界電壓可介於約0.08V至約0.18V之間。在一些實施例中，低臨界電壓可介於約0.15V至約0.25V之間。在一些實施例中，標準臨界電壓可介於約0.21V至約0.31V之間。在一些實施例中，極低臨界電壓裝置與低臨界電壓裝置之間的電壓差異可介於約50mV至約70mV之間。在一些實施例中，低臨界電壓裝置與標準臨界電壓裝置之間的電壓差異可介於約50mV至約70mV之間。雖 然圖1A與1B顯示六個鰭狀場效電晶體，但半導體裝置100可具有任何數目的鰭狀場效電晶體。除非另外說明，否則鰭狀場效電晶體102A至102F的單元若具有相同標號，其內容將彼此適用。半導體裝置100的等角圖與剖視圖用於說明目的，可不依比例繪示。
如圖1A與1B所示，鰭狀場效電晶體102A至102F可形成於基板106上。基板106可為半導體材料如矽。在一些實施例中，基板106包含結晶矽基板(如晶圓)。在一些實施例中，基板106包含(i)半導體元素如鍺；(ii)半導體化合物如碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦；(iii)半導體合金如碳化矽鍺、矽鍺、磷砷化鎵、磷化鎵銦、砷化鎵銦、磷砷化鎵銦、砷化鋁銦、及/或砷化鋁鎵；或(iv)上述之組合。此外，基板106可依設計需求摻雜(比如p型基板或n型基板)。在一些實施例中，基板106可摻雜p型摻質(如硼、銦、鋁、或鎵)或n型摻質(如磷或砷)。
半導體裝置100亦可包含沿著x軸延伸並越過鰭狀場效電晶體102A至102F的鰭狀結構108。鰭狀結構108可包含鰭狀物底部108A，與位於鰭狀物底部108A上的鰭狀物頂部108B。在一些實施例中，鰭狀物底部108A包含的材料可與基板106類似。鰭狀物底部108A的形成方法可為光微影圖案化與蝕刻基板106。在一些實施例中，鰭狀物頂部108B可包含堆疊的鰭狀物部分108B1至108B6與磊晶的鰭狀物區110。每一堆疊的鰭狀物部分108B1至108B6可包含第二半導體層122的堆疊，其型式可為奈米線。每一第二半導 體層122可形成通道區於鰭狀場效電晶體102A至102F的閘極結構112之下。
在一些實施例中，第二半導體層122與基板106可包含類似或不同的半導體材料。在一些實施例中，每一第二半導體層122可包含矽鍺，其鍺為約25原子%至約50原子%且其餘的原子%為矽，或者可包含矽且實質上無鍺。
第二半導體層122的半導體材料可未摻雜或在磊晶成長製程時原位摻雜，且摻雜可採用(i)p型摻質如硼、銦、或鎵；及/或(ii)n型摻質如磷或砷。對p型原位摻雜而言，可採用p型摻雜前驅物如乙硼烷、三氟化硼、及/或其他p型摻雜前驅物。對n型原位摻雜而言，可採用n型摻雜前驅物如膦、胂、及/或其他n型摻雜前驅物。第二半導體層122可具有沿著z軸的個別垂直尺寸122t(厚度)，其各自為約6nm至約10nm。第二半導體層122所用的其他尺寸與材料亦在本發明實施例的範疇與精神中。雖然圖1A與1B顯示四個第二半導體層122，但半導體裝置100可具有任何數目的第二半導體層122。
如圖1A與1B所示，可成長磊晶的鰭狀物區110於不在閘極結構112之下的鰭狀物底部108A之區域上。在一些實施例中，磊晶的鰭狀物區110可具有任何幾何形狀，比如多邊形或圓形。磊晶的鰭狀物區110可包含磊晶成長的半導體材料。在一些實施例中，磊晶成長的半導體材料與基板106的材料相同。在一些實施例中，磊晶成長的半導體材料與基板106的材料不同。磊晶成長的半 導體材料可包含(i)半導體材料如鍺或矽；(ii)半導體化合物材料如砷化鎵及/或砷化鋁鎵；或(iii)半導體合金如矽鍺及/或磷砷化鎵。
如圖1C所示的一些實施例，磊晶的鰭狀物區110可各自具有高度110t。在一些實施例中，磊晶的鰭狀物區110的高度110t可與鰭狀物頂部108B的垂直尺寸H2相同或不同。在一些實施例中，磊晶的鰭狀物110的高度110t可為約10nm至約100nm。磊晶的鰭狀物區110之其他尺寸亦在本發明實施例的範疇與精神中。
在一些實施例中，磊晶鰭狀物區110的成長方法可為(i)化學氣相沉積如低壓化學氣相沉積、原子層化學氣相沉積、超真空化學氣相沉積、遠端電漿化學氣相沉積、或任何合適的化學氣相沉積；(ii)分子束磊晶製程；(iii)任何合適的磊晶製程；或(iv)上述之組合。在一些實施例中，磊晶的鰭狀物區110的成長方法可為磊晶沉積與部分蝕刻製程，其重複磊晶沉積/部分蝕刻製程至少一次。此重複的沉積/部分蝕刻製程即所謂的循環沉積-蝕刻製程。
磊晶的鰭狀物區110可為n型以用於n型場效電晶體如鰭狀場效電晶體102A至102C，以及p型以用於p型場效電晶體如鰭狀場效電晶體102D至102F。在一些實施例中，鰭狀場效電晶體102A至102F的磊晶的鰭狀物區110之摻雜型態可彼此相同或相反。p型的磊晶的鰭狀物區110可包含矽鍺且在磊晶成長製程時可原位摻雜p型摻質如硼、銦、或鎵。對p型原位摻雜而言，可採用p型摻雜前驅物如乙硼烷、三氟化硼、及/或其他p型摻雜前驅物。在一些實施例中，n型的磊晶的鰭狀物區110可包含矽且在磊晶成長製程 時可原位摻雜n型摻質如磷或砷。對n型原位摻雜而言，可採用n型摻雜前驅物如膦、胂、及/或其他n型摻雜前驅物。
如圖1B所示，磊晶的鰭狀物區110可形成鰭狀場效電晶體102A至102F的源極/汲極區。堆疊的鰭狀物部分108B1至108B6的第二半導體層122中的每一通道區，可夾設於一對源極/汲極區之間。雖然圖式中的鰭狀場效電晶體102A至102F的鰭狀結構108具有堆疊的鰭狀物部分108B1至108B6於鰭狀物底部108A上，鰭狀場效電晶體102A至102F的其他鰭狀結構(比如自基板106蝕刻的單層鰭狀結構或磊晶成長於基板106上的單層鰭狀結構)亦在本發明實施例的範疇與精神中。
在一些實施例中，鰭狀物底部108A與鰭狀物頂部108B可分別具有沿著z軸的垂直尺寸H1與H2(如高度)，其各自為約40nm至約60nm。垂直尺寸H1與H2可彼此相同或不同，且垂直尺寸H1與H2的總合(如鰭狀結構108的整體高度HT)可為約80nm至約120nm。在一些實施例中，鰭狀結構108沿著x軸的水平尺寸L1(如長度)可為約100nm至約1μm。鰭狀結構108的水平尺寸L1可為至少100nm，以避免鰭狀結構108中的應力鬆弛，進而避免閘極結構112下的第二半導體層122中的通道區應力鬆弛。鰭狀結構108所用的其他尺寸與材料亦在本發明實施例的範疇與精神中。
在一些實施例中，鰭狀場效電晶體102A至102F可進一步包含閘極結構112與間隔物114。如圖1A至1D所示，閘極結構112可為多層結構且可包覆堆疊的鰭狀物部分108B1至108B6。在一 些實施例中，閘極結構112之一或閘極結構的一或多層可包覆堆疊的鰭狀物部分108B1至108B6的每一第二半導體層122，因此閘極結構亦可視作「全繞式閘極結構」或「水平全繞式閘極結構」，而鰭狀場效電晶體102A至102F亦可視作「全繞式閘極場效電晶體」或「全繞式閘極鰭狀場效電晶體」。
每一閘極結構112可包括閘極介電層位於第二半導體層122上，以及功函數層130位於閘極介電層上。舉例來說，n型的場效電晶體如鰭狀場效電晶體102A包含功函數層130A形成於閘極介電層120A上。在一些實施例中，每一閘極介電層120A至120F可包含摻雜的閘極介電層。舉例來說，閘極介電層120A可為鉿為主的高介電常數介電層(比如介電常數大於約3.9)，其摻雜標稱等級的鑭。在一些實施例中，每一功函數層130A至103F可含一或多個功函數層。舉例來說，功函數層130A可包含一或多個n型功函數層與一或多個p型功函數層。為簡化說明，每一功函數層與金屬填充層可一起視作閘極112B。
在操作鰭狀場效電晶體102A至102F時，為了避免閘極結構112與源極/汲極區之間的短接，每一閘極介電層120A至120F可包覆每一第二半導體層122。以p型場效電晶體如鰭狀場效電晶體102D為例，閘極介電層120D可包覆每一第二半導體層122(如圖1D所示)，因此可電性隔離第二半導體層122與導電閘極112B並使第二半導體層122彼此電性隔離。在一些實施例中，閘極介電層113可包含(i)化學氣相沉積、原子層沉積、物理氣相沉積、電子 束蒸鍍、或其他合適製程所形成的氧化矽層、氮化矽層、及/或氮氧化矽層；(ii)高介電常數的介電材料如氧化鉿、氧化鈦、氧化鉭、矽酸鉿、氧化鋯、或矽酸鋯；(iii)高介電常數的介電材料如鋰、鈹、鎂、鈣、鍶、鈧、釔、鋯、鋁、鑭、鈰、鐠、鈮、釤、銪、釓、鋱、鏑、鈥、鉺、銩、鐿、或鎦的氧化物；或(v)上述之組合。高介電常數的介電層之形成方法可為原子層沉積及/或其他合適方法。
圖1D係p型場效電晶體如鰭狀場效電晶體102D沿著剖線B-B’的剖視圖。在一些實施例中，p型場效電晶體如鰭狀場效電晶體102D可為標準臨界電壓的p型場效電晶體。p型場效電晶體如鰭狀場效電晶體102D可包含閘極112B，其包括閘極介電層120A、功函數層130D、與閘極金屬填充層132。p型場效電晶體如鰭狀場效電晶體102D可進一步包含閘極阻障層與閘極界面層，其未圖示於圖1D中以簡化圖式。如圖1D所示，閘極阻障層與功函數層130D可包覆每一第二半導體層122。填入相鄰第二半導體層122之間的空間的閘極112B之一或多層可包覆第二半導體層122，端視相鄰第二半導體層122之間的空間與閘極結構112中包含的層狀物厚度而定。在一些實施例中，雖然圖1D顯示的閘極金屬填充層132部分地包覆第二半導體層122，但閘極金屬填充層132亦可包覆第二半導體層122以填入相鄰第二半導體層122之間的空間(未圖示)。
每一閘極介電層120A至120F可包含多種摻質等級的高介電常數的閘極介電層。在一些實施例中，高介電常數的介電層可為鉿為主的介電層如氧化鉿。在一些實施例中，閘極介電層 120A至120F可為結晶態。在一些實施例中，閘極介電層120A至120F可具有合適電性如鐵電特性。在一些實施例中，閘極介電層120A至120F可摻雜合適材料，比如鑭、鎂、矽、釔、釓、鍶、任何合適材料、及/或上述之組合。
閘極功函數130A至130F的每一者可包含單一的功函數層或多個功函數層的堆疊。設置鰭狀場效電晶體102A至102F的功函數層可達多臨界電壓，使裝置之間的臨界電壓不同。在一些實施例中，功函數層的堆疊可包含鋁、銅、鎢、鈦、鉭、氮化鈦、氮化鉭、鎳矽化物、鈷矽化物、銀、碳化鉭、氮化鉭矽、碳氮化鉭、鈦鋁、氮化鈦鋁、氮化鎢、金屬合金、及/或上述之組合。在一些實施例中，功函數層130A至130F的每一者可包含摻雜鋁的金屬，比如摻雜鋁的鈦、摻雜鋁的氮化鈦、摻雜鋁的鉭、或摻雜鋁的氮化鉭。功函數層130A至130F的形成方法可採用合適製程如原子層沉積、化學氣相沉積、物理氣相沉積、電鍍、或上述之組合。在一些實施例中，功函數層130A至130F的每一者的厚度可為約2nm至約15nm。功函數層130A至130F所用的其他材料、形成方法、與厚度亦在本發明實施例的範疇與精神中。
每一閘極金屬填充層132可為閘極，其包含單一金屬層或金屬層的堆疊。金屬層的堆疊可包含彼此不同的金屬。在一些實施例中，閘極金屬填充層132的每一者可包含合適的導電材料，比如鈦、銀、鋁、氮化鈦鋁、碳化鉭、碳氮化鉭、氮化鉭矽、錳、鋯、氮化鈦、氮化鉭、釕、鉬、氮化鎢、銅、鎢、鈷、鎳、碳化鈦、 碳化鈦鋁、碳化鉭鋁、金屬合金、及/或上述之組合。閘極金屬填充層132的形成方法可為原子層沉積、物理氣相沉積、化學氣相沉積、或其他合適的沉積製程。閘極金屬填充層132所用的其他材料與形成方法仍在本發明實施例的範疇與精神中。雖然圖式中的鰭狀場效電晶體102A至102F的閘極結構112類似，鰭狀場效電晶體102A至102F的閘極結構之材料及/或電性(如臨界電壓或功函數)可彼此不同。此外，雖然圖式中的閘極結構112具有水平的全繞式閘極結構，其他閘極結構(如垂直的全繞式閘極結構或不具有全繞式閘極結構的閘極結構)亦在本發明實施例的範疇與精神中。
如圖1A至1C所示的一些實施例，間隔物114可形成閘極結構112的側壁，並物理接觸閘極介電層113的部分。間隔物114可包含絕緣材料，比如氧化矽、氮化矽、低介電常數材料、或上述之組合。間隔物114可包含絕緣層的單層或堆疊。間隔物114可具有介電常數小於約3.9的低介電常數材料。在一些實施例中，間隔物114包含的材料組成可為矽、氧、碳、及/或氮。間隔物114所用的材料中的矽、氧、碳、與氮濃度取決於間隔物114所需的介電常數。改變材料中的矽、氧、碳、與氮濃度，即可改變間隔物114的所需介電常數。在一些實施例中，每一間隔物114可包含碳氮氧化矽層、碳氮化矽層、碳氧化矽層、或上述之組合。在一些實施例中，每一間隔物114可包含碳氮氧化矽層位於碳氧化矽層上，且碳氧化矽層位於另一碳氮氧化矽層上的堆疊。在一些實施例中，每一 間隔物114的厚度如水平尺寸St可為約5nm至約12nm。間隔物114所用的其他材料與尺寸亦在本發明實施例的範疇與精神中。
圖1C與1D為p型場效電晶體如鰭狀場效電晶體102D的剖視圖。如圖1C所示，內側間隔物結構127可形成於磊晶的鰭狀物區110與功函數層130D之間。內側間隔物結構127可降低鰭狀場效電晶體102A至102F的寄生電容。每一內側間隔物結構127可具有介電常數小於約3.9的低介電常數材料，或介電常數為約4至約7的高介電常數材料。在一些實施例中，內側間隔物結構127可包含介電層的單層或堆疊。在一些實施例中，內側間隔物結構127可包含合適的介電材料，其組成為矽、氧、碳、及/或氮。內側間隔物結構127所用的介電材料中的矽、氧、碳、與氮濃度取決於所需的介電常數。改變內側間隔物結構127中的矽、氧、碳、與氮的濃度，即可改變所需的介電常數。內側間隔物結構127的組成可採用碳氧化矽、碳氮化矽、碳氮氧化矽、氮化矽、氧化矽、氮氧化矽、及/或上述之組合，且其沉積方法可為原子層沉積、可流動的化學氣相沉積、或其他合適方法。
如圖1A至1D所示，半導體裝置100可進一步包含蝕刻停止層(未圖示)、層間介電層118、與淺溝槽隔離區138。蝕刻停止層可保護閘極結構112及/或磊晶的鰭狀物區110。舉例來說，可在形成層間介電層118及/或源極/汲極接點結構(未圖示於圖1A至1D中)時提供上述保護。蝕刻停止層可位於間隔物114的側壁上。在一些實施例中，蝕刻停止層可包含氮化矽、氧化矽、氮氧化矽、碳 化矽、碳氮化矽、氮化硼、硼氮化矽、硼碳氮化矽、或上述之組合。在一些實施例中，蝕刻停止層可包含低壓化學氣相沉積、電漿輔助化學氣相沉積、化學氣相沉積所形成的氮化矽或氧化矽，或高深寬比製程所形成的氧化矽。在一些實施例中，蝕刻停止層的厚度可為約3nm至約30nm。蝕刻停止層所用的其他材料、形成方法、與厚度亦在本發明實施例的範疇與精神中。
層間介電層118可位於蝕刻停止層上且可包含介電材料，其沉積方法適用於可流動的介電材料(比如可流動的氧化矽、可流動的氮化矽、可流動的氮氧化矽、可流動的碳化矽、或可流動的碳氧化矽)。舉例來說，可採用可流動的化學氣相沉積法沉積可流動的氧化矽。在一些實施例中，介電材料為氧化矽。在一些實施例中，層間介電層118的厚度118t為約50nm至約200nm。層間介電層118所用的其他材料、厚度、與形成方法亦在本發明實施例的範疇與精神中。
淺溝槽隔離區138可提供基板106上具有鰭狀結構108的鰭狀場效電晶體102A至102F以及具有不同鰭狀結構(未圖示)的相鄰鰭狀場效電晶體之間的電性隔離，及/或提供鰭狀場效電晶體102A至102F以及與基板106整合或沉積於基板106上的相鄰主動與被動單元(未圖示)之間的電性隔離。在一些實施例中，淺溝槽隔離區138可包含第一保護襯墊層138A與第二保護襯墊層138B，以及位於第二保護襯墊層138B上的絕緣層138C。第一保護襯墊層138A與第二保護襯墊層138B包含的材料可彼此不同。第一 保護襯墊層138A與第二保護襯墊層138B可各自包含氧化物或氮化物的材料。在一些實施例中，第一保護襯墊層138A可包含氮化物材料，而第二保護襯墊層138B可包含氧化物材料，且可在形成絕緣層138C時避免氧化鰭狀物頂部108B的側壁。在一些實施例中，絕緣層138C可包含氧化矽、氮化矽、氮氧化矽、摻雜氟的矽酸鹽玻璃、低介電常數的介電材料、及/或其他合適的絕緣材料。在一些實施例中，第一保護襯墊層138A與第二保護襯墊層138B的厚度各自為約1nm至約2nm。在一些實施例中，淺溝槽隔離區138可具有沿著z軸的垂直尺寸138H(如高度)，其為約40nm至約60nm。在一些實施例中，垂直尺寸138H可為鰭狀結構108的整體高度HT之一半。
半導體裝置100的剖面形狀與其單元(如鰭狀結構108、閘極結構112、磊晶的鰭狀物區110、間隔物114、內側間隔物結構127、及/或淺溝槽隔離區138)僅用於說明而非侷限本發明實施例。
圖2係一些實施例中，製作半導體裝置100所用的方法200之流程圖。為了說明目的，圖2所示的步驟將搭配圖3A至12B所示的半導體裝置100的製作製程說明。可由不同順序進行步驟或不進行一些步驟，端視具體應用而定。應理解的是，方法200可不產生完整的半導體裝置100。綜上所述，應理解在方法200之前、之中、與之後可提供額外製程，且此處僅簡述一些其他製程。圖3A至12B與圖1A至1D中的類似單元將以相同標號標示以簡化說明。
如圖2所示的一些實施例，步驟205形成鰭狀結構於基板上。舉例來說，具有鰭狀物底部108A與鰭狀物頂部108B的鰭狀結構108可形成於基板106上，如圖3A至3C所示。形成鰭狀結構108的方法可包含形成鰭狀物底部108A與鰭狀物頂部108B*於基板106上，如圖3A至3C所示。圖3B與3C分別為沿著圖3A的剖線C-C’與D-D’的剖面圖。對鰭狀物頂部108B*進行下述製程，可形成鰭狀物頂部108B，如圖1A至1D所示。
鰭狀物頂部108B*可包含交錯設置的第一半導體層320與第二半導體層122。第一半導體層320與第二半導體層122可各自磊晶成長於其下方層上，且包含的半導體材料可彼此不同。在一些實施例中，第一半導體層320與第二半導體層122包含的半導體材料，可與基板106類似或不同。在一些實施例中，第一半導體層320與第二半導體層122包含的半導體材料，其氧化速率及/或蝕刻選擇性可彼此不同。在一些實施例中，第一半導體層320與第二半導體層122可包含矽鍺(其鍺含量為約25原子%至約50原子%且其餘為矽的原子%)，或可包含矽且實質上不含鍺。
第一半導體層320與第二半導體層122可未摻雜或在磊晶成長時原位摻雜，其採用(i)p型摻質如硼、銦、或鎵，及/或(ii)n型摻質如磷或砷。對p型原位摻雜而言，可採用p型摻雜前驅物如乙硼烷、三氟化硼、及/或其他p型摻雜前驅物。對n型原位摻雜而言，可採用n型摻雜前驅物如膦、胂、及/或其他n型摻雜前驅物。第一半導體層320與第二半導體層122可分別具有沿著z軸的垂 直尺寸320t與122t(如厚度)，其各自為約6nm至約10nm。垂直尺寸320t與122t可彼此相同或不同。雖然圖3A至3C顯示四層的第一半導體層320與第二半導體層122，但半導體裝置100可具有任何數目的第一半導體層320與第二半導體層122。
鰭狀物底部108A與鰭狀物頂部108B*的形成方法可包括形成第一半導體層320與第二半導體層122所用的材料堆疊於基板106上，並經由形成於材料堆疊上的圖案化的硬遮罩層340與342蝕刻基板106的一部分與材料堆疊。在一些實施例中，硬遮罩層340可為含氧化矽的薄膜，其形成方法可採用熱氧化製程。在一些實施例中，硬遮罩層342可為低壓化學氣相沉積或電漿輔助化學氣相沉積所形成的氮化矽。蝕刻材料堆疊的方法可包含乾蝕刻製程、濕蝕刻製程、或上述之組合。乾蝕刻製程可包含採用蝕刻劑如含氧氣體、含氟氣體、含氯氣體、含溴氣體、含碘氣體、其他合適的蝕刻氣體及/或電漿、或上述之組合。濕蝕刻製程可包含在稀氫氟酸、氫氧化鉀溶液、氨、含氫氟酸、硝酸、醋酸、或上述之組合的溶液中進行的蝕刻。
在一些實施例中，鰭狀物底部108A與鰭狀物頂部108B*可分別具有沿著z軸的垂直尺寸H1與H2(如高度)，其各自為約40nm至約60nm。垂直尺寸H1與H2可彼此相同或不同，且垂直尺寸H1與H2的總合(如鰭狀結構108的整體高度HT)可為約80nm至約120nm。在一些實施例中，鰭狀結構108可具有沿著x軸的水平尺寸L1(如長度)，其為約100nm至約1μm。在一些實施例中，鰭 狀結構108可具有沿著yz平面的梯形剖面，且鰭狀物底部108沿著y軸的水平尺寸W1(如寬度)大於鰭狀物頂部108B沿著y軸的水平尺寸W2。水平尺寸W1與W2可為約6nm至約20nm。
如圖2所示的一些實施例，步驟210形成淺溝槽隔離區於基板上。如圖4A至4C所示，可形成具有第一保護襯墊層138A、第二保護襯墊層138B、與絕緣層138C的淺溝槽隔離區138於基板106上。形成淺溝槽隔離區138的方法可包括(i)沉積第一保護襯墊層138A所用的氮化物材料層(未圖示)於圖3A的結構上，(ii)沉積第二保護襯墊層138B所用的氧化物材料層(未圖示)於氮化物材料層上，(iii)沉積絕緣層138C所用的絕緣材料層於氧化物材料層上，(iv)退火絕緣層138C所用的絕緣材料層，(v)化學機械研磨氮化物材料層、氧化物材料層、與退火的絕緣材料層，以及(vi)回蝕刻研磨的結構以形成圖4A的結構。圖4B與圖4C分別為沿著圖4A的剖線E-E’與F-F’的剖視圖。
氮化物或氧化物材料的層狀物之沉積方法可採用沉積氧化物與氮化物材料所用的合適製程，比如原子層沉積或化學氣相沉積。這些氧化物或氮化物材料層在沉積與退火絕緣層138C所用的絕緣材料時，可避免氧化鰭狀物頂部108B*的側壁。
在一些實施例中，絕緣層138C所用的絕緣材料可包含氧化矽、氮化矽、氮氧化矽、摻雜氟的矽酸鹽玻璃、或低介電常數的介電材料。在一些實施例中，絕緣材料層的沉積方法可採用化學氣相沉積或高密度電漿化學氣相沉積，並採用矽烷與氧器做為反 應前驅物。在一些實施例中，絕緣材料層的形成方法可採用次壓化學氣相沉積製程或高深寬比製程，其製程氣體可包含四乙氧基矽烷及/或臭氧。
在一些實施例中，絕緣材料層可採用可流動的化學氣相沉積製程所沉積的可流動的氧化矽。可流動的化學氣相沉積製程之後可進行濕式退火製程。濕式退火製程可包含在蒸汽中退火沉積的絕緣材料，溫度為約200℃至約700℃，且歷時約30分鐘至約120分鐘。在濕式退火製程之後可進行化學機械研磨製程，以移除圖案化的硬遮罩層340與342以及第一保護襯墊層138A、第二保護襯墊層138B、與絕緣層138C所用的氮化物、氧化物、與絕緣材料的層狀物的部分，使氮化物、氧化物、與絕緣材料的層狀物的上表面與鰭狀結構108的上表面108s(見圖4A至4C)實質上共平面。化學機械研磨製程之後可進行蝕刻製程，以移除氮化物、氧化物、與絕緣材料的層狀物，以形成圖4A的結構。
蝕刻氮化物、氧化物、與絕緣材料的方法可為乾蝕刻製程、濕蝕刻製程、或上述之組合。在一些實施例中，乾蝕刻製程可採用電漿乾蝕刻，其採用的氣體混合物具有八氟環丁烷、氬氣、氧氣、與氦氣；氟仿與氦氣；四氟化碳、二氟甲烷、氯氣、與氧氣；溴化氫、氧氣、與氦氣；或上述之組合，且氣體混合物的壓力為約1mTorr至約5mTorr。在一些實施例中，濕蝕刻製程可採用稀氫氟酸處理、氨與過氧化物的混合物、硫酸與過氧化氫的混合物、熱去離子水、或上述之組合。在一些實施例中，濕蝕刻製程可採用氨 與氫氟酸做為蝕刻劑，以及鈍器如氬氣、氙氣、氦氣、或上述之組合。在一些實施例中，濕蝕刻製程採用的氫氟酸與氨的流速可分別為約10sccm至約100sccm。在一些實施例中，濕蝕刻製程的壓力可為約5mTorr至約100mTorr，且高溫為約50℃至約120℃。
在一些實施例中，第一保護襯墊層138A與第二保護襯墊層138B分別具有厚度138At與138Bt，其為約1nm至約2nm。在一些實施例中，淺溝槽隔離區138沿著z軸的垂直尺寸138H(如高度)可為約40nm至約60nm。在一些實施例中，垂直尺寸138H可為鰭狀結構108的整體高度HT的一半。淺溝槽隔離區138所用的其他材料、形成方法、與尺寸亦在本發明實施例的範疇與精神中。
如圖2所示的一些實施例，步驟215形成保護氧化物層於鰭狀結構上，並形成多晶矽結構於保護氧化物層上。如圖5A至5D所示，保護氧化物層134*可形成於鰭狀結構108與淺溝槽隔離區138上，而多晶矽結構112A*至112F*可形成於保護氧化物層134*上。圖5B至5D分別為沿著圖5的剖線G-G’、H-H’、與I-I’的剖視圖。形成保護氧化物層134*的方法可包含毯覆性沉積氧化物材料層於圖4A的結構上，接著進行高溫退火製程。保護氧化物層134*可包含合適的氧化物材料如氧化矽，其毯覆性沉積的方法可採用合適的沉積製程如化學氣相沉積、原子層沉積、電漿輔助原子層沉積、物理氣相沉積、或電子束蒸鍍。在一些實施例中，氧化物材料層的沉積方法可採用電漿輔助原子層沉積，其能量為約400W至約500W，且溫度為約300℃至約500℃。沉積氧化物材料層之後可在氧氣 氣流下進行退火製程，且退火溫度為約800℃至約1050℃。氧前驅物濃度可為整體氣體流速的約0.5%至約5%。在一些實施例中，退火製程可為快閃製程，其退火時間可介於約0.5秒至約5秒之間。
在一些實施例中，保護氧化物層134*可具有沿著z軸的垂直尺寸134t*(比如在鰭狀結構108的上表面上的厚度)，以及沿著y軸的水平尺寸134s*(比如在鰭狀物頂部108B的側壁上的厚度)，且上述尺寸各自為約1nm至約3nm。在一些實施例中，垂直尺寸134t*可大於或等於水平尺寸134s*。保護氧化物層134*所用的其他氧化物材料、形成方法、與厚度亦在本發明實施例的範疇與精神中。由於保護氧化物層134*的存在，可在形成多晶矽結構112A*至112F*時，自圖5A所示之相鄰的多晶矽結構112A*至112F*之間的高深寬比的空間646(比如深寬比大於1：15、1：18、或1：20)蝕刻多晶矽，而不實質上蝕刻及/或損傷鰭狀結構108。
在一些實施例中，在後續閘極置換製程時可移除保護氧化物層134*，而鰭狀場效電晶體102A至102F作為積體電路的核心區(亦視作邏輯區或記憶體區)中的核心電路(亦視作邏輯電路或記憶體電路)中的非輸入/輸出裝置。在一些實施例中，非輸入/輸出裝置可為核心裝置、邏輯裝置、及/或記憶體裝置，其非設置為直接處理輸入/輸出的電壓/電流。在一些實施例中，非輸入/輸出裝至包括邏輯閘極如NAND、NOR、反相器、或上述之組合。在一些實施例中，非輸入/輸出裝至包括記憶體裝置如靜態隨機存取記憶體裝至。在一些實施例中，在鰭狀場效電晶體作為積體電路的周邊區(亦 可視作輸入/輸出區或高電壓區)中的周邊電路(如輸入/輸出電路)中的輸入/輸出裝置時，可不移除保護氧化物層134*，且保護氧化物層134*可作為閘極結構112的閘極介電層的一部分。輸入/輸出裝置可設置為處理積體電路的輸入/輸出的電壓/電流，且可比非輸入/輸出裝置承受更大量的電壓或電流擺幅。
形成保護氧化物層134*之後，可形成多晶矽結構112A*至112F*，如圖5A至5D所示。在後續製程時，閘極置換製程可分別置換多晶矽結構112A*至112F*以形成鰭狀場效電晶體102A至102F的閘極結構112，如圖1A所示。在一些實施例中，形成多晶矽結構112A*至112F*的方法可包括毯覆性沉積多晶矽材料層於沉積的保護氧化物層134*上，並經由形成於多晶矽材料層上的圖案化的硬遮罩層644(如圖5A至5D所示)蝕刻多晶矽材料層。在一些實施例中，多晶矽材料可未摻雜，而硬遮罩層644可包含氧化物層及/或氮化物層。氧化物層的形成方法可採用熱氧化製程，且氮化物層的形成方法可為低壓化學氣相沉積或電漿輔助化學氣相沉積。硬遮罩層644可保護多晶矽結構112A*至112F*免於後續的製程步驟(比如形成間隔物114、磊晶的鰭狀物區110、及/或層間介電層118)影響。
毯覆性沉積多晶矽材料層的方法可包含化學氣相沉積、物理氣相沉積、原子層沉積、或其他合適的沉積製程。在一些實施例中，蝕刻沉積的多晶矽材料層的方法可包括乾蝕刻、濕蝕刻、或上述之組合。在一些實施中，蝕刻沉積的多晶矽材料層以形成多 晶矽結構112A*至112F*的方法可包含四個蝕刻步驟。第一多晶矽蝕刻步驟可採用含溴化氫、氧氣、氟仿、與氯氣的氣體混合物。第二多晶矽蝕刻步驟可採用具有溴化氫、氧氣、氯氣、與氮氣的氣體混合物，其壓力為約45mTorr至約60mTorr。第三多晶矽蝕刻步驟可採用具有溴化氫、氧氣、氯氣、氮氣、與氬氣的氣體混合物，其壓力為約45mTorr至約60mTorr。第四多晶矽蝕刻步驟可採用具有溴化氫、氧氣、氯氣、與氮氣的氣體混合物，其壓力為約45mTorr至約60mTorr。第一多晶矽蝕刻步驟的多晶矽蝕刻速率，可高於第二、第三、及/或第四多晶矽蝕刻步驟的多晶矽蝕刻速率。第一多晶矽蝕刻步驟用於蝕刻鰭狀結構108上的毯覆性沉積的多晶矽材料層其不想要的部分。第二、第三、與第四多晶矽蝕刻步驟用於蝕刻高深寬比的空間646中的毯覆性沉積的多晶矽材料層。
在一些實施例中，多晶矽結構112A*至112F*沿著z軸的垂直尺寸GH可為約100nm至約150nm。在一些實施例中，多晶矽結構112A*至112F*沿著x軸的水平尺寸GL可為約3nm至約30nm。多晶矽結構112A*至112F*可具有大高寬比，其為垂直尺寸GH與水平尺寸GL的比例，且可大於或等於約9。在一些實施例中，在相鄰的多晶矽結構112A*至112F*之間且沿著x軸的水平尺寸648(如間隔)，可為約40nm至約90nm。在一些實施例中，相鄰的多晶矽結構之間的水平尺寸648可不同。水平尺寸648與水平尺寸GL的總合視作「一個接觸間距」。在一些實施例中，鰭狀結構沿著x軸的水平尺寸L1可為至少三個接觸間距，以避免鰭狀結構108 中的應力鬆弛，進而避免閘極結構112之下的第二半導體層122之堆疊的鰭狀物部分中的通道區應力鬆弛，如上所述。
如圖2所示的一些實施例，步驟220形成間隔物於多晶矽結構的側壁上，並蝕刻鰭狀物頂部。如圖6A至6D所示，可形成間隔物114於多晶矽結構112A*至112F*的側壁上。圖6B至6D係分別沿著圖6A的剖線J-J’、K-K’、與L-L’的剖視圖。形成間隔物114的形成方法，可包含以化學氣相沉積、物理氣相沉積、或原子層沉積製程毯覆性沉積絕緣材料層(如氧化物、氮化物、及/或碳氮氧化矽材料)於圖5A的結構上，接著進行光微影與蝕刻製程(如反應性離子蝕刻，或採用氯或氟為主的蝕刻劑的其他乾蝕刻製程)。在一些實施例中，間隔物114可各自具有沿著x軸的水平尺寸St(如厚度)，其為約5nm至約12nm。形成間隔物114之後可形成多晶矽結構112A*至112F*之下的氧化物層134(如圖6A至6D所示)，其形成方法可為自多晶矽結構112A*至112F*與間隔物114未覆蓋的區域蝕刻保護氧化物層134*。蝕刻製程可包含採用稀釋氫氟酸的濕蝕刻製程。
可在形成氧化物層134之後垂直蝕刻鰭狀物頂部108B*的部分。垂直蝕刻包括蝕刻不在間隔物114與多晶矽結構112A*至112F*之下的鰭狀物頂部108B*，且可包含偏電壓蝕刻製程。偏電壓蝕刻製程的壓力為約1mTorr至約1000mTorr，功率為約50W至約1000W，偏電壓為約20V至約500V，溫度為約40℃至約60℃，並採用溴化氫及/或氯氣作為蝕刻氣體。在偏電壓蝕 刻製程時，硬遮罩層644與間隔物114可保護多晶矽結構112A*至112F*免於蝕刻。
如圖2所示的一些實施例，步驟225進行水平蝕刻，並形成內側間隔物結構於鰭狀結構中。如圖7A至7C所示，垂直蝕刻鰭狀物頂部108B*的部分之後，可水平蝕刻多晶矽結構112A*至112F*與間隔物114之下的第一半導體層320的部分，以形成凹陷區。圖7B為圖7A所示的區域720之放大圖。圖7C係圖7B所示的結構沿著剖線M-M’的剖視圖。水平蝕刻製程可為乾蝕刻製程、濕蝕刻製程、或上述之組合。蝕刻製程可包含多次循環的蝕刻製程與淨化製程，比如約3次至約20次循環的蝕刻製程與淨化製程。每一循環中的蝕刻製程可包含採用氫氟酸、三氟化氮、氟為主的氣體、與氯為主的氣體之氣體混合物。氣體混合物中「氫氟酸與三氟化氮」與「氟為主的氣體」的氣體比例可為約2至約30。氣體混合物中「氫氟酸與三氟化氮」與「氯為主的氣體」的氣體比例可為約2至約40。每一循環中的淨化製程可採用具有氫氟酸與氮氣的氣體混合物。淨化製程中的氫氟酸可移除副產物及/或清潔蝕刻部分的表面，以用於後續循環。在每一循環中，淨化製程的時間可比蝕刻製程的時間長。
形成凹陷區的製程之後，可毯覆性地沉積介電材料層，並橫向蝕刻毯覆性沉積的介電材料層，以形成內側間隔物結構127於凹陷區中。在一些實施例中，毯覆性沉積製程可包含多次沉積製程與蝕刻製程的循環。在每一循環中的沉積製程之後進行蝕刻 製程，可移除在沉積介電材料層於凹陷的區域之中時產生的縫隙，以避免形成空洞於內側間隔物結構127中。
內側間隔物結構127可包含介電層的單層或堆疊，其沉積方法可為原子層沉積、可流動的化學氣相沉積、或其他合適方法。介電材料層的毯覆性沉積製程之每一循環中的蝕刻製程，可包含採用氫氟酸與氨的氣體混合物之乾蝕刻製程。氫氟酸與氨的氣體比例可為約1至約20。內側間隔物結構127可包含合適的介電材料，其組成為矽、氧、碳、及/或氮。介電材料中可具有低濃度的碳(其可為約1%至約15%)，因為介電材料中的碳濃度高於此範圍會造成較長的蝕刻時間與較低的蝕刻選擇性。
水平蝕刻毯覆性沉積的介電材料層，以形成內側間隔物結構127的方法可為乾蝕刻製程，其採用氫氟酸與氨的氣體混合物。氫氟酸與氨的氣體比例可為約1至約20。在一些實施例中，內側間隔物結構127沿著x軸的尺寸127t1(如厚度)可為約3nm至約12nm。形成內層間隔物結構127的其他沉積與水平蝕刻製程，以及內層間隔物結構127的其他合適尺寸，亦在本發明實施例的範疇與精神中。
如圖2所示，步驟230形成磊晶的鰭狀物區於鰭狀結構上，並形成奈米線於磊晶的鰭狀物區之間。如圖8A至8C所示，磊晶的鰭狀物區110可成長於圖7A的結構之第二半導體層122的露出表面上，以及鰭狀物底部108A的露出表面上。圖8B係圖8A所示 的區域820之放大圖。圖8C係圖8B中的結構沿著剖線N-N’的剖視圖。
在一些實施例中，磊晶的鰭狀物區110可位於間隔物114之下及/或延伸至鰭狀物底部108A中。在一些實施例中，磊晶的鰭狀物區110的成長方法可為(i)化學氣相沉積如低壓化學氣相沉積、原子層化學氣相沉積、超高真空化學氣相沉積、遠端電漿化學氣相沉積、或任何合適的化學氣相沉積；(ii)分子束磊晶製程；(iii)任何合適的磊晶製程；或(iv)上述之組合。在一些實施例中，磊晶的鰭狀物區110的成長方法可為磊晶沉積與部分蝕刻製程，其重複磊晶沉積與部分蝕刻製程至少一次。在一些實施例中，磊晶的鰭狀物區110的成長方法可為選擇性磊晶成長，其添加蝕刻氣體以促進選擇性成長半導體材料於第二半導體層122與鰭狀物底部108A的露出表面上，但不成長半導體材料於絕緣材料上。
在一些實施例中，磊晶的鰭狀物區110可為p型或n型。在一些實施例中，p型的磊晶的鰭狀物區110可包含矽鍺且在磊晶成長製程時可原位摻雜p型摻質如硼、銦、或鎵。對p型原位摻雜而言，可採用p型摻雜前驅物如乙硼烷、三氟化硼、及/或其他p型摻雜前驅物。在一些實施例中，n型的磊晶的鰭狀物區110可包含矽而實質上不具有任何鍺含量，且在磊晶成長製程時可原位摻雜n型摻質如磷或砷。對n型原位摻雜而言，可採用n型摻雜前驅物如膦、胂、及/或其他n型摻雜前驅物。
每一磊晶的鰭狀物區110可形成鰭狀場效電晶體102A至102F所用的源極/汲極區。位於多晶矽結構112A*至112F*之下，並夾設於相鄰的源極/汲極區之間的第二半導體層122可形成鰭狀場效電晶體102A至102F的通道區。在後續製程中，可將多晶矽結構112A*至112F*之下的堆疊的鰭狀物部分108B1至108B6的第一半導體層320(見圖7A與7B)置換為閘極結構112的一或多層，以形成全繞式閘極結構以包覆每一通道層。
在一些實施例中，在步驟225所述的垂直蝕刻製程時，可使間隔物114之間的鰭狀物頂部108B的蝕刻部分之下的鰭狀物底部108A凹陷。磊晶的鰭狀物區110與鰭狀物底部108A之間的界面848可與淺溝槽隔離區138的上表面等高，或低於淺溝槽隔離區138的上表面。磊晶的鰭狀物區110所用的其他尺寸與結構亦在本發明實施例的範疇與精神中。
形成磊晶的鰭狀物區110的製程之後可移除堆疊的鰭狀物部分108B1至108B6的第一半導體層320，以形成奈米線狀的第二半導體層122，如圖8A至8C所示。移除第一半導體層320的方法可為蝕刻製程，其壓力為約1mTorr至約1000mTorr，工率為約50W至約1000W，偏電壓為約20V至約500V，溫度為約40℃至約60℃，並採用溴化氫及/或氯氣作為蝕刻氣體。其他蝕刻方法亦在本發明實施例的範疇與精神中。
移除第一半導體層320之後，可形成蝕刻停止層(未圖示)於間隔物114與磊晶的鰭狀物110上。形成層間介電層118於 蝕刻停止層上的方法可採用適用於沉積可流動的介電材料(比如可流動的氧化矽、可流動的氮化矽、可流動的氮氧化矽、可流動的碳化矽、或可流動的碳氧化矽)的方法。舉例來說，可流動的氧化矽之沉積方法可採用可流動的化學氣相沉積製程。沉積製程之後可在蒸氣中熱退火沉積的介電材料層，其溫度為約200℃至約700℃，且歷時約30分鐘至約120分鐘。
形成層間介電層118的製程之後，可接著移除多晶矽結構112A*至112F*，且移除方法可採用乾蝕刻製程(如反應性離子蝕刻)或濕蝕刻製程。在一些實施例中，乾蝕刻製程中所用的氣體蝕刻劑可包含氯、氟、溴、或上述之組合。在一些實施例中，可採用氫氧化銨、氫氧化鈉、及/或氫氧化鉀的濕蝕刻以移除多晶矽結構112A*至112F*，或在乾蝕刻之後進行濕蝕刻製程以移除多晶矽結構112A*至112F*。移除氧化物層134的露出部分之方法，可採用乾蝕刻製程(如反應性離子蝕刻)、濕蝕刻製程(比如採用稀氫氟酸)、或上述之組合。在一些實施例中，乾蝕刻製程所用的氣體蝕刻劑可包含氯、氟、溴、或上述之組合。在一些實施例中，可不移除氧化物層134。
如圖2所示的一些實施例，步驟235形成閘極介電層與功函數層於奈米線上。閘極介電層120A至120F可包覆露出的奈米線(如堆疊的鰭狀物部分108B1至108B6的奈米線狀的第二半導體層122)。在一些實施例中，閘極介電層120A至120F的選擇可為本質材料或摻雜合適材料。功函數層130A至130F分別形成於鰭狀 場效電晶體120A至102F中。多種閘極介電層與功函數層的組合可提供多種臨界電壓的鰭狀場效電晶體102A至102F。圖9係一些實施例中，形成功函數層於閘極介電層上的方法900之流程圖。方法900為進行步驟235的一例。為了說明目的，將搭配圖10A至11K所示的製作製程說明方法900所示的步驟。圖10A至11K係圖10A中的裝置區1030A至1030D的放大圖，用於說明方法900的例示性製作流程，其用於形成閘極介電層120A至120F與功函數層130A至130F。圖10A至11K省略其他結構以簡化圖式。可由不同順序進行或不進行方法900中的步驟，端視特定應用而定。值得注意的是，方法900可不產生完整的半導體裝至。綜上所述，應理解在方法900之前、之中、與之後可提供額外製程，且此處只簡述一些其他製程。
採用方法900所形成的每一閘極介電層120A至120F可包含摻雜或本質的閘極介電層。在一些實施例中，閘極介電層的選擇可為摻雜不同的摻質濃度，以形成閘極介電層與功函數層之間的多種電偶極。後續形成的每一功函數層130A至130D可包含一或多個功函數金屬層。閘極介電層與功函數層可提供鰭狀場效電晶體102A至102F所用的多重臨界電壓，使形成於基板106上的裝置具有不同臨界電壓。在一些實施例中，鰭狀場效電晶體102A至102C可為n型場效電晶體，而鰭狀場效電晶體102D至102F可為p型場效電晶體。在一些實施例中，鰭狀場效電晶體102A與102F可為極低臨界電壓裝置，鰭狀場效電晶體102B與102E可為低臨界電壓裝置，而鰭狀場效電晶體102C與102D可為標準臨界電壓裝置。
如圖9所示的一些實施例，步驟902沉積第一閘極介電層於閘極區中。第一閘極介電材料1102的組成可為高介電常數的介電材料。舉例來說，第一閘極介電材料1102的組成可採用鉿為主的介電材料如氧化鉿。在一些實施例中，第一閘極介電材料1102的組成可採用其他合適閘極介電材料，比如氧化矽或任何其他合適的介電材料。第一閘極介電材料1102的沉積方法可採用原子層沉積、化學氣相沉積、物理氣相沉積、任何合適的沉積方法、及/或上述之組合。在一些實施例中，第一閘極介電材料1102的沉積方法可採用原子層沉積，並採用氯化鉿與水做為前驅物。在一些實施例中，可採用其他合適的前驅物。第一閘極介電材料1102可形成於第二半導體層122、間隔物114、與層間介電層118的露出表面上。沉積製程可為時控的沉積製程，即製程持續特定時間直到達到標稱厚度。在一些實施例中，第一閘極介電材料1102的厚度1102t可介於約5Å至約15Å之間。舉例來說，厚度1102t可介於約5Å至約10Å之間、介於約10Å至約13Å之間、或介於約13Å至約15Å之間。在一些實施例中，厚度1102t可介於約8Å至約12Å之間。在一些實施例中，較大的厚度1102t可調整更多的臨界電壓。舉例來說，較大的厚度1102t可改變較多的臨界電壓。在沉積第一閘極介電層之前，可先形成界面層(未圖示於圖10A至10C，但圖示於圖11A至11K)於露出的第二半導體層122上。界面層可提供多種功能，比如作為黏著層及/或阻障層。在一些實施例中，界面層的組成可為氧化矽、 氧化鋁、氧化鈦、氧化鉭、氮化鈦、任何合適的介電材料、及/或上述之組合。
如圖9所示的一些實施例，步驟904形成第一摻質層於第一選定的n型裝置區與p型裝置區中的第一閘極介電層上。如圖11A與11B所示，形成第一摻質層1104A於第一選定的n型裝置區與p型裝置區中。摻質層可作為摻質源，且在合適處理製程時可提供摻質到接觸摻質層的其他合適層狀物。第一摻質層1104A的形成方法可為先沉積第一摻質材料於所有露出的裝置區中，並移除第一摻質材料的部分，使保留的第一摻質材料形成第一摻質層1104A於第一選定的n型裝置區與p型裝置區中。舉例來說，第一選定的裝至區可包含形成極低臨界電壓的n型裝置區及/或標準臨界電壓的p型裝置區所用的區域。這些裝置之後包含的閘極介電層可具有比其他裝置(如低臨界電壓的n型或p型裝置)更高的摻質濃度等級。
如圖11A所示，以毯覆性的沉積製程沉積第一摻質材料於所有露出的裝置區1030A至1030F中。在一些實施例中，第一摻質材料1104可沉積於第二半導體層122之上的界面層112A上。界面層112A的組成可採用任何合適的介電材料，比如氧化矽、氧化鋁、氮化矽、氮化鈦、氮化鉭、及/或上述之組合。在一些實施例中，界面層112A的厚度可介於約8Å至約12Å之間。界面層112A可作為黏合層、阻障層、或用於任何合適目的。第一摻質材料1104可包括含有合適摻質的材料，且摻質可驅入第一閘極介電層中以形成電偶極。舉例來說，第一摻質材料1104可為含鑭、鎂、矽、釔、釓、 鍶、任何合適材料、及/或上述之組合的介電材料。在一些實施例中，第一摻質材料1104可包含氧化鑭。在一些實施例中，第一摻質材料1104可包含氧化鎂、氧化矽、氧化釔、及/或任何其他合適材料。在一些實施例中，含氧化鑭的第一摻質材料1104之沉積方法可採用原子層沉積，且可採用三(N,N'-二-異丙基甲脒)鑭(III)作為前驅物。在一些實施例中，含氧化鑭的第一摻質材料1104的沉積方法可採用原子層沉積，並採用金屬前驅物(如La(thd)3，其中thd化合物含2,2,6,6,-四甲基-3,5-庚二酮)與氧前驅物(如臭氧)。在一些實施例中，第一摻質材料1104的沉積厚度可介於約3Å至約10Å之間。舉例來說，第一摻質材料1104的厚度可介於約3Å至約5Å之間，或介於約5Å至約10Å之間。在一些實施例中，第一摻質材料1104的厚度可大於約10Å。第一摻質材料1104的厚度越大可提供越多摻質，使驅入製程之後的下方第一閘極介電材料1102中可達較大摻質濃度等級。
阻擋層1106可形成於第一摻質材料1104上，且可用於圖案化下方的第一摻質材料1104，使第一摻質材料1104可形成於裝置區1030A與1030D中。阻擋層1106的形成方法可為毯覆性地沉積阻擋材料於第一摻質材料1104上，接著進行圖案化製程。舉例來說，阻擋層1106的組成可為硬遮罩材料如氧化鋁。在一些實施例中，含氧化鋁的阻擋層1106的形成方法可為原子層沉積，並採用三甲基胺與水作為前驅物。在一些實施例中，可採用約20次至約30次的製程循環進行原子層沉積製程。在一些實施例中，阻擋層1106的 沉積溫度可介於約200℃至約250℃之間，介於約250℃至約300℃之間，或任何合適溫度。可採用圖案化製程圖案化阻擋層1106，比如沉積光阻材料於阻擋層1106上、曝光沉積的光阻材料至一圖案、進行曝光後烘烤製程、與顯影光阻層以形成遮罩單元1108，其保護裝置區1030A與1030D中的下方阻擋層1106。
如圖11B所示，進行蝕刻製程移除沉積的第一摻質材料的部分，以形成第一摻質層於第一選定的n型裝置區與p型裝置區中的第一閘極介電層上。如圖11B所示，進行合適的蝕刻製程移除阻擋層1106與遮罩單元1108未保護的第一摻質材料1104的部分。在一些實施例中，濕蝕刻製程可移除第一摻質材料1104的部分。可採用化學溶液如氯化氫、過氧化氫、任何合適的蝕刻溶液、及/或上述之組合蝕刻移除第一摻質材料1104。乾蝕刻亦可移除第一摻質材料1104。在一些實施例中，蝕刻製程持續到露出下方的第一閘極介電材料1102。保留的第一摻質材料1104可形成第一摻質層1104A於第一選定的n型與p型裝置區中，比如n型裝置所用的裝置區1030A與p型裝置所用的裝置區1030D。
如圖9所示的一些實施例，步驟906形成第二摻質材料於第二選定的n型裝置區與p型裝置區中。如圖11C所示，沉積第二摻質材料1104B*於圖11B所示的結構之露出表面上。第二摻質材料1104B*可與第一摻質材料1104不同或類似。舉例來說，第一摻質材料1104與第二摻質材料1104B*的組成均可為氧化鑭或氧化鎂。在一些實施例中，第一摻質材料1104與第二摻質材料1104B* 的組成可分別為氧化鑭與氧化鎂。在一些實施例中，第二摻質材料1104B*的厚度可小於第一摻質材料1104的厚度。舉例來說，第二摻質材料1104B*的厚度介於約2Å至約10Å間。如圖11C所示，第二摻質材料1104B*可沉積於裝置區1030A至1030F中。舉例來說，第二摻質材料1104B*的沉積方法可採用實質上順應性的沉積方法，比如原子層沉積或化學氣相沉積。在一些實施例中，第二摻質材料1104B*的沉積製程，可與第一摻質材料1104的沉積製程類似，在此不重述以簡化說明。
如圖11D所示，進行蝕刻製程以移除沉積的第二摻質材料的部分，以形成第二摻質層於圖11C所示的半導體結構之露出表面上。在蝕刻製程之後，形成第二摻質層1104B於第二選定的n型裝置區與p型裝置區中。圖案化及蝕刻第二摻質材料1104B*以形成第二摻質層1104B的方法，可與圖案化及蝕刻第一摻質材料1104以形成第一摻質層1104A的方法類似。舉例來說，可圖案化阻擋層與遮罩單元，以保護第二選定的n型裝置區與p型裝置區(如n型裝置所用的裝置區1030A與1030B以及p型裝置所用的裝置區1030D與1030E)中的下方第二摻質材料1104B*。保留的第二摻質材料1104B*形成第二摻質層1104B於裝置區1030A、1030B、1030D、與1030E中。
如圖9所示的本發明一些實施例，步驟908可進行退火製程，使摻質自第一摻質層及/或第二摻質層驅入第一閘極介電層。如圖11E所示，可進行退火製程1150使摻質如鑭自第一摻質層 1104A及/或第二摻質層1104B驅入下方的第一閘極介電材料1102。在一些實施例中，若上方的摻質層可提供足夠摻質，下方的閘極介電層可接收更大量的摻質以達更大的摻質濃度。在一些實施例中，可採用較多數目的摻質層或更厚的摻質層，以提供更多摻質到下方的閘極介電層，使其具有更大的摻質濃度。舉例來說，具有第一摻質層110A與第二摻質層1104B的裝置區1030A與1030D之摻質濃度，大於只具有第二摻質層1104B的裝置區1030B與1030E之摻質濃度。在一些實施例中，退火製程1150可為快速熱退火製程。在一些實施例中，退火製程1150可為漸變熱退火製程、尖峰退火製程、快閃退火、任何合適的退火製程、及/或上述之組合。退火製程1150可為單一步驟的退火製程或多重步驟的退火製程。在一些實施例中，退火製程1150的溫度可介於約600℃至約800℃之間。較高溫度可在較短時間內驅入摻質，但較高溫度的限制取決於欲退火的半導體裝置之熱預算。退火製程1150可歷時合適的時間，比如尖峰退火製程可歷時幾秒至小於1秒。在一些實施例中，退火製程可歷時約0.5秒至約1秒，或歷時約1秒至約5秒。在一些實施例中，可在富氮環境下進行退火製程1150，以避免氧化層狀物或造成汙染。舉例來說，可在填有氮氣的腔室中進行退火製程。
在退火製程1150之後，分別形成第一閘極介電層1102A至1102F於裝置區1030A至1030F中。分別形成於裝置區1030A與1030D中的第一閘極介電層1102A與1102D之摻質濃度，可大於分別形成於裝置區1030B與1030E中的第一閘極介電層 1102B與1102E之摻質濃度。摻質濃度較大的原因在於形成於裝置區1030A與1030D中的摻質層數目，比形成於裝置區1303B與1030E中的摻質層數目多。在一些實施例中，第一閘極介電層1102A、1102B、1102D、與1102E的組成可為摻雜鑭的氧化鉿材料。在一些實施例中，第一閘極介電層1102A與1102D的鑭與鉿的原子摻質比例可為約0.25至約0.35。在一些實施例中，第一閘極介電層1102B與1102E的鑭與鉿的原子摻質比例可介於約0.10至約0.20之間。在一些實施例中，第一閘極介電層1102A、1102B、1102D、與1102E可摻雜合適摻質，比如鑭、矽、釔、釓、鍶、任何合適材料、及/或上述之組合。在一些實施例中，第一閘極介電層1102C與1102F可為本質材料(未摻雜)。在進行退火製程1150之後，可採用合適的蝕刻製程移除第一摻質層1104A與第二摻質層1104B，且蝕刻製程對摻質層的選擇性高於下方的第一閘極介電層1102A至1102F。舉例來說，蝕刻製程可為濕式化學蝕刻製程，其採用溶液如氯化氫、過氧化氫、與任何其他合適的蝕刻劑。
如圖9所示的本發明一些實施例，步驟910沉積第二閘極介電層於n型裝置區與p型裝置區中，並在第一閘極介電層與第二閘極介電層上進行處理製程。如圖11F至11G所示，沉積第二閘極介電層1122於裝置區1030A至1030F中。第二閘極介電層1122可用於達到第一閘極介電層與第二閘極介電層的標稱總厚度。第二閘極介電層1122可為本質介電層，其組成可為本質的高介電常數的介電材料(比如介電常數大於約3.9)。舉例來說，第二閘極介電層 1122的組成可採用氧化鉿。在一些實施例中，第二閘極介電層1122的材料可與第一閘極介電層1102A至1102F的材料類似。在一些實施例中，第二閘極介電層1122的厚度可大於第一閘極介電層1102A至1102F。舉例來說，第二閘極介電層1122的厚度可介於約4Å至約10Å之間。在一些實施例中，第二閘極介電層1122的厚度可介於約4Å至約6Å之間，介於約6Å至約10Å之間，或任何其他合適的厚度範圍。第一閘極介電層與第二閘極介電層的總厚度可介於約14Å至35Å之間，以保證裝置可信度與效能。舉例來說，第一閘極介電層與第二閘極介電層的總厚度可介於約14Å至約16Å之間。因此第二閘極介電層1122的厚度可用於補充第一閘極介電層1102A至1102F的厚度，使第一閘極介電層與第二閘極介電層的總厚度足以保證裝置可信度與效能。在一些實施例中，第一閘極介電層與第二閘極介電層的厚度比例可介於約1.5至約3之間。
可沉積第一蓋層1130與第二蓋層1132於第一閘極介電層1102A至1102F與第二閘極介電層1122上。可在沉積第一蓋層1130與第二蓋層1132之間，進行第一處理製程1160。可在沉積的第一蓋層1130與第二蓋層1132上進行第二處理製程1170。第一處理製程1160與第二處理製程1170可經由退火改善結晶品質，以改善第一閘極介電層與第二閘極介電層的品質。第一蓋層1130與第二蓋層1132可保護下方的閘極介電層免於直接暴露至處理製程。
如圖11F所示，沉積第一蓋層1130於n型裝置區與p型裝置區中的第二閘極介電層1122上，以提供物理保護並避免下方 層狀物(如閘極介電層與界面層)氧化。在一些實施例中，第一蓋層1130的組成可為氮化鈦矽、氮化鈦、或任何合適材料。在一些實施例中，第一蓋層1130的組成可採用任何合適的介電材料，包括高介電常數的介電材料。可在沉積的第一蓋層1130上進行第一處理製程1160。第一處理製程可為金屬後退火，其可在沉積第一蓋層1130之後原位進行。在一些實施例中，第一處理製程1160的溫度介於約850℃至約900℃之間。在一些實施例中，第一處理製程1160可在其他合適溫度下進行，比如低於約850℃或高於約900℃，端視裝置需求與熱預算而定。在一些實施例中，可在富氮環境下進行第一處理製程，比如在填有氮氣的腔室中。
如圖11G所示，可沉積第二蓋層1132於第一蓋層1130上。可進行第二處理製程1170如退火製程。在一些實施例中，第二蓋層1132的組成可採用任何合適材料如矽。在一些實施例中，第二處理製程1170可為蓋後退火製程，其溫度大於第一處理製程1160的溫度。在一些實施例中，第二處理製程1170的溫度可介於約890℃至約910℃之間。在一些實施例中，第二處理製程1170可用於進一步改善下方的閘極介電層與界面層的品質。在一些實施例中，第二處理製程1170可用於改善第一閘極介電層1102A至1102F與界面層112A之間的界面表面品質。
如圖9所示的本發明一些實施例，步驟912形成第一功函數層與蓋層於n型裝置區中。如圖11H所示，第一功函數層1140與蓋層1142形成於n型裝置區如裝置區1030A至1030C中。第一功 函數層1140與蓋層1142的形成方法可為毯覆性沉積第一功函數材料與蓋材料於所有露出的裝置區(比如裝置區1030A至1030F)中，接著進行圖案化製程。圖案化製程可包含形成阻擋層與遮罩單元於n型裝置區，並露出p型裝置區中的第一功函數材料與蓋層。可採用蝕刻製程自p型裝置區移除蓋層與第一功函數材料。在一些實施例中，蝕刻製程可為濕式化學蝕刻製程。舉例來說，蝕刻製程可為採用氫氧化銨、過氧化氫、任何其他合適溶液、及/或上述之組合的蝕刻製程。在一些實施例中，蝕刻製程可為乾式電漿蝕刻製程。n型裝置區中保留的第一功函數材料與蓋材料，可分別形成第一功函數層1140與蓋層1142。在一些實施例中，第一功函數層1140的組成可採用鋁及/或含氮材料。舉例來說，第一功函數層1140的組成可為氮化鈦鋁、碳氮化鈦鋁、氮化鉭鋁、碳氮化鉭鋁、任何合適材料、及/或上述之組合。在一些實施例中，第一功函數層1140可為n型功函數層。在一些實施例中，第一功函數層1140的厚度可介於約10Å至約25Å之間。
在第一功函數層1140上進行處理製程，以形成蓋層1142於第一功函數層1140上。在一些實施例中，處理製程可包含採用氯化鈦與矽烷作為前驅物的原位熱電漿處理製程。在一些實施例中，處理製程的溫度可介於約420℃至約480℃之間。在一些實施例中，處理溫度可為約450℃以避免氧化第一功函數層1140。在一些實施例中，蓋層1142的厚度可介於約5Å至約10Å之間。在一些實施例中，可視情況形成蓋層1142。
如圖9所示的一些本發明實施例，步驟914形成第二功函數層與黏著層於n型裝置區與p型裝置區中。如圖11J所示，第二功函數層1180可形成於n型與p型的裝置區1030A至1030F中。黏著層1190可形成於第二功函數層1180上。在一些實施例中，第二功函數層1180的組成可採用任何合適材料。舉例來說，第二功函數層1180可為p型或n型的功函數材料。在一些實施例中，第二功函數層1180的組成可採用任何合適的功函數材料，比如氧化釕。第二功函數層1180的形成方法可採用實質上順應性的沉積製程，比如原子層沉積或化學氣相沉積。在一些實施例中，第二功函數層1180的形成方法可採用原子層沉積製程，其採用二甲基丁二烯三羰基釕與氧作為前驅物。在一些實施例中，採用沉積製程形成第二功函數層1180的方法，可在任何合適溫度下進行，比如介於約180℃至約250℃之間。在一些實施例中，第二功函數層1180的厚度可介於約10Å至約25Å之間。在一些實施例中，黏著層1190的組成可為氮化鈦、鈦、鉭、氮化鉭、任何合適的黏著材料、及/或上述之組合。黏著層1190可避免下方層剝離，並促進後續形成的閘極黏著。在一些實施例中，黏著層1190的形成方法可採用實質上順應性的沉積製程，比如原子層沉積或化學氣相沉積。在一些實施例中，黏著層1190亦影響鰭狀場效電晶體的臨界電壓，並可視作另一功函數層。在一些實施例中，黏著層1190的厚度可介於約10Å至約25Å之間。在一些實施例中，可視情況形成黏著層1190。
摻雜的閘極介電層中的摻質如鑭或鎂，可形成電偶極結構於摻雜的閘極介電層與第一閘極介電層或第二閘極介電層之間，進而影響臨界電壓。摻質濃度等級會影響臨界電壓。舉例來說，在摻雜鑭的氧化鉿層形成的摻雜閘極介電層中，鑭對鉿的比例較大可改變較多的臨界電壓。在一些實施例中，鑭對鉿的摻質原子比例介於約0.10至約0.20之間，且可改變臨界電壓為介於約70mV至約90mV之間。在一些實施例中，鑭對鉿的摻質原子比例介於約0.25至約0.35之間，且可改變臨界電壓為介於約140mV至約180mV之間。如此一來，例示性的方法900分別形成閘極介電層120A至120F與功函數層130A至130F於裝置區1030A至1030F中，其可提供鰭狀場效電晶體102A至102F所用的多重臨界電壓。如圖11J所示，每一裝置可包含不同的閘極介電層與功函數層的堆疊，其可提供裝置之間的不同臨界電壓。以n型裝置如鰭狀場效電晶體102A為例，其可為極低臨界電壓裝置，且包含的閘極介電層120A具有第一閘極介電層1102A與第二閘極介電層1122。第一閘極介電層1102A可摻雜合適摻質如鑭或鎂。n型裝置如鰭狀場效電晶體102A可進一步包含堆疊的功函數層130A，其包括第一功函數層1140、蓋層1142、第二功函數層1180、與黏著層1190。類似地，n型裝置如鰭狀場效電晶體102B可為具有閘極介電層120B與堆疊的功函數層130B的低臨界電壓裝置，且閘極介電層120B的第一閘極介電層1102B之摻質濃度低於n型裝置如鰭狀場效電晶體102A的第一閘極介電層1102A之摻質濃度。摻質濃度變化如第一閘極介電層 1102A與1102B中的鑭或鎂濃度變化，會改變鉿為主的閘極介電層之結晶結構，並形成電偶極於閘極介電層與功函數層之間的界面，以影響自發性極化與內部偏電場並改變裝置的臨界電壓。
圖11I顯示閘極介電層120A至120F與功函數層130A至130F形成於間隔物114之間以及第二半導體層122的堆疊之每一層之間。閘極介電層120A至120F與功函數層130A至130F可各自包覆因移除第一半導體層320所形成的奈米線狀的第二半導體層122。閘極介電層120A至120F與功函數層130A至130F可包覆第二半導體層122，並填入相鄰的第二半導體層122之間的空間，端視相鄰的第二半導體層122之間的可用空間而定。
如圖2所示的一些實施例，步驟240形成閘極於功函數層上。如圖12A至12B所示，閘極金屬填充層132所用的導電材料層可形成於功函數層130A至130F上。閘極金屬填充層132所用的導電材料層可包含合適的導電材料，比如鈦、銀、鋁、鎢、銅、釕、鉬、氮化鎢、鈷、鎳、碳化鈦、碳化鈦鋁、錳、鋯、金屬合金、及/或上述之組合。閘極金屬填充層132的形成方法可為原子層沉積、物理氣相沉積、化學氣相沉積、或其他合適的沉積製程。可持續沉積閘極金屬填充層132，直到閘極金屬填充層132填滿兩側間隔物之間的開口。化學機械研磨製程可移除多餘的閘極金屬填充層132，使閘極金屬填充層132與層間介電層118的上表面實質上共平面。在一些實施例中，可形成其他結構如阻擋層、閘極接點結構、與源極/汲極接點結構。在沉積閘極金屬填充層132之前，可形成一 或多個阻擋層以避免閘極金屬填充層132的氧化與擴散。閘極接點結構與源極/汲極接點結構的形成方法可為形成開口於閘極金屬填充層132與層間介電層118中。可形成閘極接點與源極/汲極接點，以分別連接至閘極金屬填充層132與磊晶的鰭狀物區110。形成接點結構的方法可包含沉積接點金屬，之後化學機械研磨沉積的接點金屬。形成接點金屬的方法可包含沉積金屬層於開口中，並矽化沉積的金屬層。金屬層及/或接點金屬所用的導電材料可包含鈦、鋁、銀、鎢、鈷、銅、釕、鋯、鎳、氮化鈦、氮化鎢、金屬合金、及/或上述之組合，且其形成方法可為原子層沉積、物理氣相沉積、化學氣相沉積、或其他合適的沉積製程。
本發明多種實施例說明以多重沉積與圖案化製程形成摻雜的閘極介電層與多層的金屬功函數材料如功函數層於不同裝置區中，以形成多重臨界電壓裝置。具有不同組成的摻雜閘極介電層與功函數層之裝置可形成於基板上，進而形成多重臨界電壓的半導體裝置。摻雜的閘極介電層可為鉿為主的高介電常數介電層(比如介電常數大於約3.9)，其摻雜合適材料如鑭。改變摻質濃度會造成鉿為主的閘極介電層之結晶結構改變，並形成電偶極於閘極介電層與功函數層之間的界面，造成裝置的臨界電壓改變。閘極介電層的摻雜方法可為沉積本質閘極介電層，以及沉積一或多個含摻質膜於本質閘極介電層上。在一些實施例中，可採用退火製程將摻質自含摻質膜驅入本質閘極介電層。
在一些實施例中，半導體裝置包括第一電晶體，其包括第一閘極結構，其中第一閘極結構包括第一閘極介電層，摻雜第一摻質原子比例的第一摻質；以及第一功函數層，位於第一閘極介電層上。第一閘極結構亦包括第一閘極，位於第一功函數層上。半導體裝置亦包括第二電晶體，其包括第二閘極結構，其中第二閘極結構包括第二閘極介電層，摻雜第二摻質原子比例的第二摻質，且該第二摻質原子比例低於該第一摻質原子比例。第二閘極結構一包括第二功函數層，位於第二閘極介電層上；以及第二閘極，位於第二功函數層上。
在一些實施例中，第一閘極介電層與第二閘極介電層包括氧化鉿。
在一些實施例中，第一摻質包括鑭，且第二摻質包括鎂。
在一些實施例中，第一摻質與第二摻質包括鑭。
在一些實施例中，半導體裝置更包括第三電晶體，且第三電晶體包括：第三閘極介電層，其中第三閘極介電層包括本質介電材料；第三功函數層，位於第三閘極介電層上；以及第三閘極，位於第三功函數層上。
在一些實施例中，第三功函數層包括本質氧化鉿。
在一些實施例中，第一電晶體包括極低臨界電壓的n型電晶體。
在一些實施例中，第二電晶體包括低臨界電壓的n型電晶體。
在一些實施例中，第一閘極介電層更包括摻雜介電層，以及形成於摻雜介電層上的本質介電層。
在一些實施例中，第一功函數層包括：n型功函數層，位於第一閘極介電層上；蓋層，位於n型功函數層上；p型功函數層，位於蓋層上；以及黏著層，位於p型功函數層上。
在一些實施例中，半導體裝置包括第一全繞式閘極場效電晶體，其包括多個第一奈米線；以及第一摻雜閘極介電層，圍繞第一奈米線。第一全繞式閘極場效電晶體包括第一功函數層，圍繞第一閘極介電層；以及第一閘極，位於第一功函數層上。半導體裝置亦包括第二全繞式閘極場效電晶體，其包括多個第二奈米線；以及第二摻雜閘極介電層位於第二奈米線上。第一摻雜閘極介電層的第一摻質原子比例大於第二摻雜閘極介電層的第二摻質原子比例。第二功函數層位於閘極介電層上；以及第二閘極位於第二功函數層上。
在一些實施例中，第一摻雜閘極介電層與第二摻雜閘極介電層包括氧化鉿。
在一些實施例中，第一摻質原子比例介於約0.25至約0.35之間。
在一些實施例中，第二摻質原子比例介於約0.10至約0.20之間。
在一些實施例中，第一摻雜閘極介電層與第二摻雜閘極介電層包括鑭。
在一些實施例中，半導體裝置的形成方法包括：沉積第一閘極介電材料於多個奈米線上。奈米線形成於第一裝置區與第二裝置區中。方法包括形成第一摻質層於第一裝置區中的第一閘極介電材料上；並形成第二摻質層於第一裝置區中的第一摻質層與第二裝置區中的第一閘極介電材料上。方法包括在第一閘極介電材料、第一摻質層、與第二摻質層上進行退火製程。方法亦包括移除第一摻質層與第二摻質層；並沉積第二閘極介電材料於第一閘極介電材料上。方法亦包括形成第一功函數層於第二閘極介電材料上；並形成第二功函數層於第一功函數層上。方法更包括形成多個閘極於第二功函數層上。
在一些實施例中，沉積第一閘極介電材料與第二閘極介電材料的步驟包括沉積氧化鉿。
在一些實施例中，形成第一摻質層與第二摻質層的步驟包括沉積氧化鑭。
在一些實施例中，退火製程包括快速熱退火第一閘極介電材料、第一摻質層、與第二摻質層，且溫度介於約600℃至約800℃之間。
在一些實施例中，方法更包括以氯化鈦與矽烷作為前驅物，在第一功函數層上進行電漿處理製程。
上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者應理解可採用本發明作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。
102A,102B,102C,102D,102E,102F:鰭狀場效電晶體
112A:界面層
120A,120B,120C,120D,120E,120F:閘極介電層
122:第二半導體層
130A,130B,130C,130D,130E,130F:功函數層
1030A,1030B,1030C,1030D,1030E,1030F:裝置區
1102A,1102B,1102C,1102D,1102E,1102F:第一閘極介電層
1122:第二閘極介電層
1140:第一功函數層
1142:蓋層
1180:第二功函數層
1190:黏著層

Claims (15)

  1. 一種半導體裝置，包括：一第一電晶體，包括一第一閘極結構，其中該第一閘極結構包括：一第一閘極介電層，摻雜一第一摻質原子比例的一第一摻質；一第一功函數層，位於該第一閘極介電層上；以及一第一閘極，位於該第一功函數層上；以及一第二電晶體，包括一第二閘極結構，其中該第二閘極結構包括：一第二閘極介電層，摻雜一第二摻質原子比例的一第二摻質，且該第二摻質原子比例低於該第一摻質原子比例；一第二功函數層，位於該第二閘極介電層上；以及一第二閘極，位於該第二功函數層上。
  2. 如請求項1之半導體裝置，其中該第一閘極介電層與該第二閘極介電層包括氧化鉿。
  3. 如請求項1或2之半導體裝置，其中該第一摻質包括鑭，且該第二摻質包括鎂。
  4. 如請求項1或2之半導體裝置，其中該第一摻質與該第二摻質包括鑭。
  5. 如請求項1或2之半導體裝置，其中該第一電晶體包括一極低臨界電壓的n型電晶體。
  6. 如請求項1或2之半導體裝置，其中該第二電晶體包括一低臨界電壓的n型電晶體。
  7. 如請求項1或2之半導體裝置，其中該第一閘極介電層更包括一 摻雜介電層，以及形成於該摻雜介電層上的一本質介電層。
  8. 如請求項1或2之半導體裝置，其中該第一功函數層包括：一n型功函數層，位於該第一閘極介電層上；一蓋層，位於該n型功函數層上；一p型功函數層，位於該蓋層上；以及一黏著層，位於該p型功函數層上。
  9. 一種半導體裝置，包括：一第一全繞式閘極場效電晶體，包括：多個第一奈米線；一第一摻雜閘極介電層，圍繞該些第一奈米線；一第一功函數層，圍繞該第一閘極介電層；以及一第一閘極，位於該第一功函數層上；以及一第二全繞式閘極場效電晶體，包括：多個第二奈米線；一第二摻雜閘極介電層，位於該些第二奈米線上，其中該第一摻雜閘極介電層的第一摻質原子比例大於該第二摻雜閘極介電層的第二摻質原子比例；一第二功函數層，位於該閘極介電層上；以及一第二閘極，位於該第二功函數層上。
  10. 如請求項9之半導體裝置，其中該第一摻雜閘極介電層與該第二摻雜閘極介電層包括氧化鉿。
  11. 如請求項9或10之半導體裝置，其中該第一摻雜閘極介電層與 該第二摻雜閘極介電層包括鑭。
  12. 一種半導體裝置的形成方法，包括：沉積一第一閘極介電材料於多個奈米線上，且該些奈米線形成於一第一裝置區與一第二裝置區中；形成一第一摻質層於該第一裝置區中的該第一閘極介電材料上；形成一第二摻質層於該第一裝置區中的該第一摻質層與該第二裝置區中的該第一閘極介電材料上；在該第一閘極介電材料、該第一摻質層、與該第二摻質層上進行一退火製程；移除該第一摻質層與該第二摻質層；沉積一第二閘極介電材料於該第一閘極介電材料上；形成一第一功函數層於該第二閘極介電材料上；形成一第二功函數層於該第一功函數層上；以及形成多個閘極於該第二功函數層上。
  13. 如請求項12之半導體裝置的形成方法，其中沉積該第一閘極介電材料與該第二閘極介電材料的步驟包括沉積氧化鉿。
  14. 如請求項12或13之半導體裝置的形成方法，其中形成該第一摻質層與該第二摻質層的步驟包括沉積氧化鑭。
  15. 如請求項12或13之半導體裝置的形成方法，更包括以氯化鈦與矽烷作為前驅物，在該第一功函數層上進行一電漿處理製程。
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