KR102426246B1 - 반도체 디바이스를 위한 스페이서 구조물 - Google Patents

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Abstract

소스/드레인(S/D) 영역과 게이트-올-어라운드 구조물 사이에 내부 스페이서 구조를 갖는 반도체 디바이스의 구조물 및 반도체 디바이스를 제조하는 방법이 개시된다. 반도체 디바이스는 기판, 기판 상에 배치된 제1 및 제2 나노 구조화된 영역을 갖는 나노 구조화된 층의 스택, 그리고 기판 상에 배치된 제1 및 제2 소스/드레인(source/drain; S/D) 영역을 포함한다. 제1 및 제2 S/D 영역 각각은 제1 나노 구조화된 영역 각각의 주위에 랩핑된(wrapped around) 에피택셜 영역을 포함한다. 반도체 디바이스는 제1 S/D 영역과 제2 S/D 영역 사이에 배치되고 제2 나노 구조화된 영역 각각의 주위에 랩핑된 게이트-올-어라운드(gate-all-around; GAA) 구조물; 제1 S/D 영역의 에피택셜 서브영역(sub-region)과 GAA 구조물의 게이트 서브영역 사이에 배치된 제1 내부 스페이서; 제2 S/D 영역의 에피택셜 서브영역과 GAA 구조물의 게이트 서브영역 사이에 배치된 제2 내부 스페이서; 및 제1 및 제2 나노 구조화된 영역의 측벽 상에 배치된 패시베이션층을 더 포함한다.

Description

반도체 디바이스를 위한 스페이서 구조물{SPACER STRUCTURES FOR SEMICONDUCTOR DEVICES}
반도체 기술의 발전에 따라 더 높은 저장 용량, 더 빠른 프로세싱 시스템, 및 더 높은 성능에 대한 요구가 증가하고 있다. 이러한 요구를 충족시키기 위해, 반도체 산업은 예를 들면, 평면 MOSFET 및 핀 전계 효과 트랜지스터(fin field effect transistor; finFET)를 포함하는, 금속 산화물 반도체 전계 효과 트랜지스터(metal oxide semiconductor field effect transistor; MOSFET)와 같은, 반도체 디바이스의 치수를 계속 축소하고 있다. 이러한 축소는 반도체 제조 공정의 복잡성을 증가시켰다.
본 개시 내용의 양상은 첨부한 도면과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 일반적인 관행에 따라, 다양한 피처들(features)은 실제 크기대로 도시되지 않는 것을 주목해야 한다. 실제로, 다양한 피처의 치수는 설명의 명료화를 위해 임의로 증가되거나 감소될 수도 있다.
도 1a 및 1b 내지 1d는 일부 실시예에 따라 내부 및 외부 스페이서 구조물을 갖는 반도체 디바이스의 등각도 및 단면도를 각각 도시한다.
도 1e 및 1f 내지 1g는 일부 실시예에 따라 패시베이션층을 갖는 반도체 디바이스의 등각도 및 단면도를 각각 도시한다.
도 2a 및 2b는 일부 실시예에 따른 반도체 디바이스의 상이한 구성들의 단면도를 도시한다.
도 3은 일부 실시예에 따라 내부 및 외부 스페이서 구조물을 갖는 반도체 디바이스를 제조하기 위한 방법의 흐름도이다.
도 4a 내지 19a는 일부 실시예에 따른 제조 공정의 다양한 단계에서 내부 및 외부 스페이서 구조물을 갖는 반도체 디바이스의 등각도를 도시한다.
도 4b 내지 19b, 9c 내지 19c, 및 9d 내지 19d는 일부 실시예에 따른 제조 공정의 다양한 단계에서 내부 및 외부 스페이서 구조물을 갖는 반도체 디바이스의 단면도를 도시한다.
예시적인 실시예들이 이제 첨부 도면들을 참조하여 설명될 것이다. 도면에서, 유사한 참조 번호는 일반적으로 동일하고 기능적으로 유사하며 그리고/또는 구조적으로 유사한 요소를 나타낸다.
하기의 개시 내용은 제공되는 특허 대상의 상이한 피처들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트들 및 장치들(arrangements)의 특정 예시는 본 개시 내용을 단순화시키기 위해 이하에서 설명된다. 이들은 물론 예시일뿐 한정하려는 것이 아니다. 예를 들면, 이하의 설명에서 제2 피처 위에 제1 피처를 형성하기 위한 공정은, 제1 및 제2 피처들이 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한, 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 제2 피처 상에 제1 피처의 형성은 제1 피처가 제2 피처와 직접 접촉하여 형성됨을 의미한다. 또한, 본 개시 내용은 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 논의된 다양한 실시예들 및/또는 구성들간의 관계를 본질적으로 지시하지는 않는다.
"밑", "아래", "하부", "위", "상부" 등과 같은 공간적인 상대 용어는 도면에 도시되어 있는 바와 같이 또 다른 요소(들) 또는 피처(들)에 대한 하나의 요소 또는 피처의 관계를 설명하기 위해 설명의 용이성을 위해 본 명세서에 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 다르게(90도 회전되거나 또는 다른 배향으로) 배향될 수 있고, 본 명세서에서 사용된 공간적으로 상대적인 기술어들은 마찬가지로 상응하게 해석될 수 있다.
본 명세서에서 "일 실시예", "실시예", "예시적인 실시예", "예시적인" 등의 언급은 설명된 실시예가 특정 피처, 구조물 또는 특성을 포함할 수 있지만 모든 실시예가 특정 피처, 구조물 또는 특성을 반드시 포함할 필요는 없다는 것을 나타낸다는 것을 주목해야 한다. 더욱이, 그러한 구문들은 동일한 실시예를 반드시 참조할 필요는 없다. 또한, 특정 피처, 구조물 또는 특성이 실시예와 관련하여 설명될 때, 명시적으로 기술되거나 기술되지 않은 다른 실시예와 관련하여 그러한 피처, 구조물 또는 특성을 수행하는 것은 당업자의 지식 내에 있을 것이다.
본 명세서의 구문 또는 용어가 한정되지 않게 설명을 위한 것이어서, 본 명세서의 용어 또는 구문이 본 명세서에서 가르침을 고려하여 당업자에 의해 해석될 것이라는 것이 이해될 것이다.
본 명세서에서 사용되는 용어 "에칭 선택도"는 동일한 에칭 조건하에서 2개의 상이한 물질의 에칭 속도의 비를 지칭한다.
본 명세서에 사용된 용어 "퇴적 선택도"는 동일한 퇴적 조건하에서 2개의 상이한 물질 또는 표면상의 퇴적 속도의 비를 지칭한다.
본 명세서에 사용된 용어 "하이-k"는 높은 유전 상수를 지칭한다. 반도체 디바이스 구조물 및 제조 공정 분야에서, 하이-k는 SiO2의 유전 상수보다 큰 유전 상수(예를 들어, 3.9 초과)를 지칭한다.
본 명세서에 사용된 용어 "p형"은 예를 들면, 붕소와 같은, p형 도펀트로 도핑된 구조물, 층 및/또는 영역을 정의한다.
본 명세서에서 사용된 용어 "n형"은 예를 들면, 인과 같은, n형 도펀트로 도핑된 구조물, 층 및/또는 영역을 정의한다.
일부 실시 양태에서, 용어 "약" 및 "실질적으로"는 값의 5% 내에서 변하는(예를 들어, 값의 ±1%, ±2%, ±3%, ±4%, ±5%) 주어진 양(quantity)의 값을 나타낼 수 있다. 이들 값은 물론 예시일뿐 한정하려는 것이 아니다. "약" 및 "실질적으로"라는 용어는 본 명세서의 교시에 비추어 당업자(들)에 의해 해석되는 값의 백분율을 의미 할 수 있음을 이해해야 한다.
본 명세서에서 개시된 핀 구조물은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들면, 핀 구조물은 이중-패터닝 또는 다중-패터닝 공정을 포함하는 하나 이상의 포토리소그래피 공정을 이용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피 및 자기 정렬(self-aligned) 공정을 조합하여, 예를 들어 단일 직접 포토리소그래피 공정을 사용하여 다른 방식으로 얻어질 수 있는 것보다 더 작은 피치를 갖는 패턴이 생성되게 한다. 예를 들면, 일부 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 사용하여 패터닝된다. 스페이서는 자기 정렬 공정을 사용하여 패터닝된 희생층과 나란히(alongside) 형성된다. 이후 희생층이 제거되고, 그런 다음, 핀 구조물을 패터닝하도록 잔여 스페이서가 사용될 수 있다.
본 개시 내용은 FET 디바이스(예를 들어, finFET, 게이트-올-어라운드 FET 등)에서 기생 정전 용량을 감소시키기 위한 예시적인 구조물 및 방법을 제공한다. FET 디바이스에서 기생 정전 용량을 줄이면 FET 디바이스 성능을 향상시킬 수 있다.
본 명세서에 개시된 예시적인 구조물 및 방법은 소스/드레인(S/D) 영역과 FET 디바이스의 게이트 구조물 사이의 내부 스페이서 구조물을 제공하여 이들 사이의 기생 정전 용량을 감소시킨다. 기생 정전 용량은 FET 동작 동안 S/D 영역과 게이트 구조물 사이의 정전 용량 결합으로부터 발생할 수 있으며, (예를 들어, 고주파에서) FET 디바이스 성능에 부정적인 영향을 미칠 수 있다. 일부 실시예에서, 내부 스페이서 구조물은 에피택셜 S/D 영역과 FET 디바이스의 GAA(gate-all-around) 구조물 사이에 배치될 수 있고 로우-k 유전체 물질 또는 가스를 포함할 수 있다. 본 명세서에 설명된 내부 스페이서 구조물은 이러한 내부 스페이서 구조물이 없는 FET 디바이스의 기생 정전 용량과 비교하여 FET 디바이스의 S/D 영역과 게이트 구조물 사이의 기생 정전 용량을 예를 들면, 약 20% 내지 약 60% 감소시킬 수 있다.
일부 실시예들에 따라, FET들(102A-102B)을 갖는 반도체 디바이스(100)가 도 1a 내지 1d를 참조하여 설명된다. 도 1a는 일부 실시예에 따른 반도체 디바이스(100)의 등각도를 도시한다. 도 1b 내지 1d는 일부 실시예들에 따른, 도 1a의 반도체 디바이스(100)의 라인 B-B, C-C 및 D-D를 따른 단면도를 각각 도시한다. 일부 실시예에서, FET(102A-102B)은 모두 p형 FET 또는 n형 FET이거나 각각의 전도성 유형의 FET 중 하나 일 수 있다. 비록 도 1a 내지 1d를 참조하여 2개의 FET이 논의되었지만, 반도체 디바이스(100)는 임의의 수의 FET을 가질 수 있다. 다른 언급이 없는 한, 동일한 주석(annotations)을 갖는 FET(102A-102B)의 요소에 대한 논의는 서로 적용된다. 반도체 디바이스(100)의 등각도 및 단면도는 예시를 위해 도시되며 스케일대로 도시되지 않을 수 있다.
도 1a 내지 1d를 참조하면, FET들(102A-102B)이 기판(106) 상에 형성될 수 있다. 기판(106)은 실리콘과 같은 반도체 물질일 수 있지만 이에 제한되지는 않는다. 일부 실시예에서, 기판(106)은 결정질 실리콘 기판(예를 들어, 웨이퍼)을 포함할 수 있다. 일부 실시예에서, 기판(106)은, (i) 예를 들면, 게르마늄(Ge)과 같은, 원소 반도체; (ii) 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 인듐 안티몬화물 및/또는 III-V족 반도체 물질을 포함하는 화합물 반도체; (iii) 실리콘 게르마늄(SiGe), 실리콘 게르마늄 탄화물, 게르마늄 주석, 실리콘 게르마늄 주석, 갈륨 비소 인화물, 갈륨 인듐 인화물, 갈륨 인듐 비화물, 갈륨 인듐 비소 인화물, 알루미늄 인듐 비화물, 및/또는 알루미늄 갈륨 비화물을 포함하는 합금 반도체; (iv) SOI(silicon-on-insulator) 구조물; (v) 실리콘 게르마늄(SiGe)-온-절연체 구조물(SiGeOI); (vi) 게르마늄 온 절연체(GeOI) 구조물; 또는 (vii) 이들의 조합을 포함할 수 있다. 또한, 기판(106)은 설계 요건(예를 들어, p형 기판 또는 n형 기판)에 따라 도핑될 수 있다. 일부 실시예에서, 기판(106)은 p형 도펀트(예를 들어, 붕소, 인듐, 알루미늄, 또는 갈륨) 또는 n형 도펀트(예를 들어, 인 또는 비소)로 도핑될 수 있다.
FET(102A-102B)은 핀 구조물(108A-108B), 패시베이션층(109A-109B), 에피택셜 핀 영역(110A-110B), 게이트 구조물(112A-112B)(GAA(gate-all-around) 구조물(112A-112B)이라고도 함), 내부 스페이서(113A-113B), 및 외부 스페이서(114A-114B)를 각각 포함할 수 있다.
도 1c 및 도 1d에 도시된 바와 같이, 핀 구조물(108A)은 핀 베이스 부분(119)과 핀 베이스 부분(119) 상에 배치된 제1 반도체층(120)의 스택을 포함할 수 있고, 핀 구조물(108B)은 핀 베이스 부분(121)과 제2 반도체층(122)의 스택을 포함할 수 있다. 일부 실시예에서, 핀 베이스 부분(119 및 121)은 기판(106)과 유사한 물질을 포함할 수 있다. 핀 베이스 부분(119 및 121)은 기판(106)의 포토리소그래피 패터닝 및 에칭으로부터 형성될 수 있다. 제1 반도체층(120) 각각은 (i) 에피택셜 핀 영역(110A) 및 하부의 내부 및 외부 스페이서(113A-114A)에 의해 둘러싸인 나노 구조화된 영역(120A)(도 1a 및 1d)과, (ii) 게이트 구조물(121A)에 의해 둘러싸인 나노 구조화된 영역(120B)(도 1b 및 1d)을 가질 수 있다. 유사하게, 제2 반도체층(122) 각각은 (i) 에피택셜 핀 영역(110B) 및 하부의 내부 및 외부 스페이서(113B-114B)에 의해 둘러싸인 나노 구조화된 영역(122A)(도 1a 및 1c)과, (ii) 게이트 구조물(112B)에 의해 둘러싸인 나노 구조화된 영역(122B)(도 1b 및 1c)을 가질 수 있다. 나노 구조 영역(120B 및 122B)은, 게이트 구조물(112A-112B)을 형성하기 위해 나노 구조 영역(122B 및 120B)(도 1a 내지 1d에 도시되지 않음; 도 16a 내지 16d에 도시됨)을 제거한 후 FET(102A-102B)의 나노 구조화된 채널 영역(120B 및 122B)으로 지칭될 수 있다.
제1 및 제2 반도체층(120 및 122)은 서로 다른 반도체 물질을 포함할 수 있다. 일부 실시예에서, 제1 및 제2 반도체층(120 및 122)은 서로 다른 산화 속도 및/또는 에칭 선택도를 갖는 반도체 물질을 포함할 수 있다. 일부 실시예에서, 제1 및 제2 반도체층(120 및 122)은 기판(106)과 유사하거나 상이한 반도체 물질을 포함할 수 있다. 제1 및 제2 반도체층(120 및 122)은 (i) 예를 들면, 실리콘 또는 게르마늄과 같은, 원소 반도체; (ii) III-V족 반도체 물질을 포함하는 화합물 반도체; (iii) SiGe, 게르마늄 주석, 또는 실리콘 게르마늄 주석을 포함하는 합금 반도체; 또는 (iv) 이들의 조합을 포함할 수 있다. 일부 실시예에서, 제1 및 제2 반도체층(120 및 122)은, 약 25 원자 백분율 내지 약 50 원자 백분율 범위인 Ge를 가지며 임의의 잔여 원자 백분율은 Si인 SiGe를 포함할 수 있거나, Ge의 임의의 실질적인 양이 없는(예를 들어, Ge가 없는) Si를 포함할 수 있다. 제1 및/또는 제2 반도체층(120 및 122)의 반도체 물질은 다음을 사용하여 에피택셜 성장 공정 동안 도핑되지 않거나 인시츄 도핑될 수 있다: (i) 예를 들면, 붕소, 인듐 또는 갈륨과 같은, p형 도펀트; 및/또는 (ii) 예를 들면, 인 또는 비소와 같은, n형 도펀트. 일부 실시예에서, 반도체 디바이스(100)가 CMOS(complementary metal oxide semiconductor) 디바이스인 경우, 제1 반도체층(120)은 n형 FET(102A)을 위한 Si 및 p형 FET(102B)을 위한 SiGe를 포함할 수 있거나, 또는 제1 반도체층(120)은 p형 FET(102A)을 위한 SiGe를 그리고 n형 FET(102B)을 위한 Si를 포함할 수 있다. 일부 실시예에서, 제1 및 반도체층(120 및 122) 모두는 n형 FET(102A-102B)을 위한 Si 또는 p형 FET(102A-102B)을 위한 SiGe를 포함할 수 있다.
도 1b를 참조하면, 나노 구조화된 채널 영역(120B 및 122B)은 Z축을 따라 약 5 nm 내지 약 30 nm 범위의 각각의 수직 치수(H1 및 H2)(예를 들어, 두께 또는 직경)와 Y축을 따라 약 5 nm 내지 약 30 nm 범위의 각각의 수평 치수(W1 및 W2)(예를 들어, 폭 또는 직경)를 가질 수 있다. H1/W1 및 H2/W2의 비율은 각각 약 0.2 내지 약 5의 범위일 수 있다. 나노 구조화된 채널 영역(120B 및 122B)의 직사각형 단면이 도 1b에 도시되어 있지만, 나노 구조화된 채널 영역(120B 및 122B)은 다른 기하학적 형상(예를 들어, 원형, 타원형, 삼각형, 또는 다각형)의 단면을 가질 수 있다. 또한, 나노 구조화된 채널 영역(120B 및 122B)은 X축을 따라 약 10 nm 내지 약 100 nm 범위의 각각의 수평 치수(L1)(도 1d) 및 L2(도 1c)를 가질 수 있다. L1/H1 및 L2/H2의 비율은 약 2 내지 약 20의 범위일 수 있다. 일부 실시예에서, 치수 H1 및 H2, W1 및 W2, 및 L1 및 L2는 각각 서로 동일하거나 상이할 수 있다. 일부 실시예에서, H1/W1 및 H2/W2, 및 L1/H1 및 L2/H2의 비율은 각각 서로 동일하거나 상이할 수 있다.
도 1a 및 1b를 참조하면, 패시베이션층(109A-109B)은 나노 구조화된 채널 영역(120B 및 122B)의 측벽 상에 그리고 핀 베이스 부분(119 및 121)의 측벽 상에 각각 배치될 수 있다. 일부 실시예들에서, 패시베이션층(109A)은 도 1d에 도시된 바와 같이 최상부 제1 반도체층(120)의 상부 표면 상에 배치될 수 있다. 패시베이션층(109B)은 후술하는 바와 같이 FET(102B)을 형성하는 동안 패시베이션층(109B)의 일부가 제거되기 때문에, 도 1c에 도시된 바와 같이 제2 반도체층 상에 배치되지 않는다. 패시베이션층(109A-109B)은 이러한 표면상의 불포화 결합 유도된 공극(dangling bond induced vacancies)을 감소시키거나 제거함으로써 핀 구조물(108A-108B)의 이러한 패시베이션층으로 덮인 표면의 표면 품질을 개선할 수 있다. 공극은 전하 캐리어를 포획하고(trap) 그 동작 동안 FET(102A-102B)의 구동 전류를 감소시킬 수 있다. 이들 공극을 감소 또는 제거하면, 예를 들면, 패시베이션층(109A-109B)과 같은, 패시베이션층이 없는 FET에 비해 FET(102A-102B)의 구동 전류를 약 20% 내지 약 50%만큼 증가시킬 수 있다.
일부 실시예에서, 패시베이션층(109A-109B)은 질화물, 산화물, 불화물, 염화물, 및/또는 황화물 막일 수 있다. 일부 실시예에서, 패시베이션층(109A-109B)은 상기 언급된 핀 구조물(108A-108B)의 표면상의 공극을 감소시키거나 제거하기 위해 불포화 결합으로 결합될 수 있는 불소, 염소, 질소, 산소, 수소, 중수소, 및/또는 황 원자를 포함할 수 있다. 패시베이션층(109A-109B)은 핀 구조물(108A-108B)의 이들 표면 상에 실질적으로 컨포멀하게 퇴적될 수 있으며, 약 0.5 nm 내지 약 5 nm 범위의 두께를 가질 수 있다.
도 1a 및 1c 및 1d를 참조하면, 에피택셜 핀 영역(110A)이 내부 또는 외부 스페이서(113A-114A) 아래에 있지 않은 나노 구조화된 영역(120A)에 둘러싸여 성장될 수 있다. 유사하게, 에피택셜 핀 영역(110B)은 내부 또는 외부 스페이서(113B-114B) 아래에 있지 않은 나노 구조화된 영역(122A)에 둘러싸여 성장될 수 있다. 일부 실시예에서, 도 1e 내지 1g에 도시된 바와 같이, 에피택셜 핀 영역(110B 및 110A)은 각각 나노 구조화된 영역(122A 및 120A)에 둘러싸이는 대신 핀 베이스 부분(121 및 119) 상에서 성장될 수 있다. 에피택셜 핀 영역(110A-110B)은 서로 유사하거나 상이한 에피택셜 성장된 반도체 물질을 포함할 수 있다. 일부 실시예에서, 에피택셜 성장된 반도체 물질은 기판(106)의 물질과 동일한 물질 또는 상이한 물질을 포함할 수 있다. 에피택셜 핀 영역(110A-110B)은 각각 약 3 nm 내지 약 6 nm 범위의 각각의 나노 구조화된 영역(120A 및 122A)의 측벽을 따라 두께를 가질 수 있다. 에피택셜 핀 영역(110A-110B)의 삼각형 단면이 도 1c-1d에 도시되어 있지만, 에피택셜 핀 영역(110A-110B)은 다른 기하학적 형상(예를 들어, 직사각형, 반원형, 또는 다각형)의 단면을 가질 수 있다.
에피택셜 핀 영역(110A-110B)은 각각 p형 FET(102A-102B)에 대해 p형이거나 n형 NFET(102A-102B)에 대해 n형일 수 있다. 일부 실시예에서, 반도체 디바이스(100)가 CMOS 디바이스인 경우 에피택셜 핀 영역(110A-110B)은 서로에 대해 반대되는 도핑 유형일 수 있다. p형 에피택셜 핀 영역(110A-110B)은 SiGe, SiGeB, GeB, SiGeSnB, III-V족 반도체 화합물 또는 이들의 조합을 포함할 수 있고, 도펀트 농도는 약 1x1020 원자/cm3 내지 약 1x1021 원자/cm3 범위이다. 일부 실시예들에서, p형 에피택셜 핀 영역들(110A-110B) 각각은 SiGe를 포함할 수 있는 복수의 서브영역들(도시되지 않음)을 가질 수 있으며, 예를 들면, 도핑 농도, 에피택셜 성장 공정 조건 및/또는 Si에 대한 Ge의 상대 농도에 기초해 서로 상이할 수 있다. 서브영역들 각각은 서로 유사하거나 상이한 두께를 가질 수 있고 두께는 약 0.5 nm 내지 약 5 nm의 범위일 수 있다. 일부 실시예에서, 제1 서브영역에서의 Ge의 원자 백분율은 제2 서브영역에서의 Ge의 원자 백분율보다 작을 수 있다. 일부 실시예에서, 제1 서브영역은 약 15 원자 백분율 내지 약 35 원자 백분율 범위의 Ge를 포함할 수 있는 반면, 제2 서브영역은 약 25 원자 백분율 내지 약 50 원자 백분율 범위의 Ge를 포함할 수 있으며, 임의의 잔여 백분율은 이 서브영역 내의 Si이다.
일부 실시예에 따라, p형 에피택셜 핀 영역(110A-110B)의 복수의 서브영역은 서로에 대해 가변적인 p형 도펀트 농도를 가질 수 있다. 예를 들어, 제1 서브영역은 도핑되지 않을 수 있거나 제2 서브영역의 도펀트 농도(예를 들어, 약 1x1020 내지 약 3x1022 원자/cm3 범위의 도펀트 농도)보다 낮은 도펀트 농도(예를 들어, 약 8x1020 원자/cm3 미만의 도펀트 농도)를 가질 수 있다.
일부 실시예에서, n형 에피택셜 핀 영역(110A-110B)은 복수의 n형 서브영역(도시되지 않음)을 가질 수 있다. 제1 n형 서브영역은 SiAs, SiC, 또는 SiCP를 갖는 물질을 가질 수 있으며, 도펀트 농도는 약 1x1020 원자/cm3 내지 약 1x1021 원자/cm3 범위이고 두께는 약 1nm 내지 약 3nm 범위이다. 제1 n형 서브영역 상에 배치된 제2 n형 서브영역은 SiP를 갖는 물질을 가질 수 있으며, 도펀트 농도는 1x1020 원자/cm3 내지 약 1x1022 원자/cm3 범위이다. 제2 n형 서브영역 상에 배치된 제3 n형 서브영역은 제1 n형 서브영역과 유사한 물질 조성 및 두께를 갖는 물질을 가질 수 있다.
그 하부의 나노 구조화된 영역(120A 및 122A)과 함께 에피택셜 핀 영역(110A-110B)은 각각 소스/드레인(S/D) 영역(126A-126B)을 형성할 수 있다. 나노 구조화된 채널 영역(120B 및 122B)은 각각 도 1c 및 1d에 도시된 바와 같이 한 쌍의 S/D 영역(126A-126B) 사이에 개재될(interposed) 수 있다.
게이트 구조물(112A-112B)은 다층 구조물일 수 있고 나노 구조화된 채널 영역(120B 및 122B)에 각각 둘러싸일 수 있으며, 이 때문에 게이트 구조물(112A-112B)은 GAA(gate-all-around) 구조물 또는 HGAA(horizontal gate-all-around) 구조물로 지칭될 수 있고, FET(102A-102B)는 GAA FET(102A-102B)로 지칭될 수 있다. 게이트 구조물들(112A-112B) 사이의 간격(111)은 실제 크기대로 도시되지 않으며, 게이트 구조물들(112A-112B)은 임의의 거리만큼 서로 분리될 수 있다. 일부 실시예에서, FET(102A-102B)는 게이트 구조물(112A-112B)과 유사한 나노 구조화된 채널 영역(120B 및 122B)에 둘러싸인 공통 게이트 구조물을 가질 수 있다.
게이트 구조물(112A-112B)은 각각 게이트 유전체층(128A-128B), 게이트 일 함수 금속층(130A-130B), 및 게이트 금속 충전층(132A-132B)을 포함할 수 있다. 도 1b에 도시된 바와 같이, 인접한 나노 구조화된 채널 영역들(120B) 사이의 공간을 충전하고, 이에 따라 나노 구조화된 채널 영역(120B)을 서로로부터 그리고 전도성 게이트 일 함수(work function) 금속층(130A) 및 게이트 금속 충전층(132A)으로부터 전기적으로 격리시켜, FET(102A)의 동작 동안 게이트 구조물(112A)과 S/D 영역(126A) 사이의 단락을 방지하도록, 게이트 유전체층(128A)이 나노 구조화된 채널 영역(120B) 각각에 둘러싸일 수 있다. 유사하게, 인접한 나노 구조화된 채널 영역들(122B) 사이의 공간을 충전하고, 나노 구조화된 채널 영역(122B)을 서로로부터 그리고 전도성 게이트 일 함수 금속층(130B) 및 게이트 금속 충전층(132B)으로부터 전기적으로 격리시켜, FET(102B)의 동작 동안 게이트 구조물(112B)과 S/D 영역(126) 사이의 단락을 방지하도록, 게이트 유전체층(128B)이 나노 구조화된 채널 영역(122B) 각각에 둘러싸일 수 있다.
게이트 유전체층들(128A-128B) 각각은 약 1 nm 내지 약 5 nm 범위의 두께를 가질 수 있고, (i) 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물의 층, (ii) 예를 들면, 하프늄 산화물(HfO2), 티타늄 산화물(TiO2), 하프늄 지르코늄 산화물(HfZrO), 탄탈륨 산화물(Ta2O3), 하프늄 실리케이트(HfSiO4), 지르코늄 산화물(ZrO2), 지르코늄 실리케이트(ZrSiO2)와 같은, 하이-k 유전체 물질, (iii) 리튬(Li), 베릴륨(Be), 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr), 스칸듐(Sc), 이트륨(Y), 지르코늄(Zr), 알루미늄(Al), 란타늄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 또는 루테튬(Lu)의 산화물을 갖는 하이-k 유전체 물질, 또는 (iv) 이들의 조합을 포함할 수 있다.
도 1b에 도시된 바와 같이, 하나 이상의 나노 구조화된 채널 영역(120B 및 122B)은 게이트 일 함수 금속층(130A-130B) 및 게이트 금속 충전층(132A-132B)으로 둘러싸일 수 있다. 게이트 일 함수 금속층(130A-130B)은 단일 금속층 또는 금속층들의 스택을 포함할 수 있다. 금속층들의 스택은 서로 동일하거나 상이한 일 함숫값들을 갖는 금속을 포함할 수 있다. 일부 실시예에서, 게이트 일 함수 금속층들(130A-130B) 각각은 알루미늄(Al), 구리(Cu), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi), 은(Ag), 탄탈 탄화물(TaC), 탄탈 실리콘 질화물(TaSiN), 탄탈 탄소 질화물(TaCN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 텅스텐 질화물(WN), 금속 합금, 및/또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 각각의 게이트 일 함수층(130)은 예를 들면, Al-도핑된 Ti, Al-도핑된 TiN, Al-도핑된 Ta, 또는 Al-도핑된 TaN과 같은, Al-도핑된 금속을 포함할 수 있다. 일부 실시예에서, 각각의 게이트 일 함수층(130)은 약 2 nm 내지 약 15 nm 범위의 두께를 가질 수 있다.
일부 실시예에서, 게이트 배리어층(도시되지 않음)은 각각 게이트 유전체층(128A-128B)과 게이트 일 함수 금속층(130A-130B) 사이에 배치될 수 있다. 게이트 배리어층은 게이트 일 함수층(130A-130B)의 후속 형성을 위한 핵 생성층(nucleation layer)으로서 작용할 수 있고 그리고/또는 게이트 일 함수 층(130A-130B)으로부터 하부층(예를 들어, 게이트 유전체층(128A-128B))으로의 금속(예를 들어, Al)의 실질적 확산을 방지하는 것을 도울 수 있다. 게이트 배리어층은 티타늄(Ti), 탄탈륨(Ta), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 또는 다른 적절한 확산 배리어 물질을 포함할 수 있다. 일부 실시예에서, 게이트 배리어층은 실질적으로 무불소(fluorine-free) 금속 또는 금속 함유막을 포함할 수 있다. 실질적으로 무불소 금속 또는 무불소 금속 함유막은 이온, 원자, 및/또는 분자 형태로 5 원자 백분율 미만의 불소 오염물의 양을 포함할 수 있다. 일부 실시예에서, 게이트 배리어층은 약 1 nm 내지 약 10 nm 범위의 두께를 가질 수 있다.
게이트 금속 충전층들(132A-132B) 각각은 단일 금속층 또는 금속층들의 스택을 포함할 수 있다. 금속층들의 스택은 서로 상이한 금속들을 포함할 수 있다. 일부 실시예에서, 게이트 금속 충전층들(132A-132B) 각각은 예를 들면, Ti, 은(Ag), Al, 티타늄 알루미늄 질화물(TiAlN), 탄탈 탄화물(TaC), 탄탈 탄질화물(TaCN), 탄탈륨 실리콘 질화물(TaSiN), 망간(Mn), Zr, 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 루테늄(Ru), 몰리브덴(Mo), 텅스텐 질화물(WN), 구리(Cu), 텅스텐(W), 코발트(Co), 니켈(Ni), 티타늄 탄화물(TiC), 티타늄 알루미늄 탄화물(TiAlC), 탄탈 알루미늄 탄화물(TaAlC), 금속 합금, 및/또는 이들의 조합과 같은, 적절한 전도성 물질을 포함할 수 있다. 게이트 구조물(112A-112B)은 유사한 것으로 도시되어 있지만, FET(102A-102B)은 서로 다른 물질들 및/또는 전기적 특성들(예를 들어, 문턱 전압, 일 함숫값)을 갖는 게이트 구조물을 가질 수 있다. 또한, 게이트 구조물(112A-112B)이 GAA 구조물을 갖는 것으로 도시되어 있지만, 다른 게이트 구조물(예를 들어, 수직 GAA 구조물 또는 GAA 구조물이 없는 게이트 구조물)이 본 개시 내용의 범위 및 사상 내에 있다.
도 1c 내지 1d에 도시된 바와 같이, 내부 스페이서들(113A) 각각은 에피택셜 영역(110A)의 서브영역(110As)과 게이트 구조물(112A)의 서브영역(112As) 사이에 배치될 수 있고, 내부 스페이서들(113B) 각각은 에피택셜 영역(110B)의 서브영역(110Bs)과 게이트 구조물(112B)의 서브영역(112Bs) 사이에 배치될 수 있다. 내부 스페이서들(113A-113B) 각각은 서브영역들(110As 및 112As) 사이와 서브영역들(110Bs 및 112Bs) 사이의 정전 용량 결합을 각각 방지할 수 있다. 이들 서브영역들 사이의 정전 용량 결합을 방지하는 것은 S/D 영역(126A-126B)과 게이트 구조물(112A-112B) 사이의 기생 정전 용량을 감소시키고 FET(102A-102B)의 디바이스 성능을 향상시킬 수 있다.
일부 실시예에서, 내부 스페이서(113A-113B)는 약 3.9 미만 그리고/또는 약 1 내지 약 3.5의 유전 상수를 갖는 로우-k 유전체 물질을 포함할 수 있다. 일부 실시예에서, 로우-k 유전체 물질은 실리콘, 산소, 탄소, 및/또는 질소를 포함할 수 있다. 내부 스페이서(113A-113B)를 위한 로우-k 유전체 물질에서 실리콘, 산소, 탄소, 및 질소의 농도는 내부 스페이서(113A-113B)의 원하는 유전 상수에 의존할 수 있다. 로우-k 유전체 물질에서 실리콘, 산소, 탄소, 및 질소의 다양한 농도는 원하는 유전 상수를 변화시킬 수 있다. 로우-k 유전체 물질은 실리콘 옥시카보니트라이드(SiOCN), 실리콘 탄질화물(SiCN), 실리콘 산탄화물(SiOC), 폴리미드, 탄소 도핑 산화물, 불소 도핑 산화물, 수소 도핑 산화물, 또는 이들의 조합을 포함할 수 있다.
일부 실시예에서, 내부 스페이서(113A-113B)는 약 3.9 미만 그리고/또는 약 0.5 내지 약 3.5 사이의 유전 상수를 갖는 로우-k 유전체 가스를 포함할 수 있다. 로우-k 유전체 가스는 공기, 질소, 헬륨, 아르곤, 수소, 또는 다른 적절한 유전체 가스를 포함할 수 있다. 일부 실시예에서, 내부 스페이서(113A-113B)는 각각 서브영역들(110As 및 112As) 사이 그리고 서브영역들(110Bs 및 112Bs) 사이의 에어갭 형태일 수 있다. 일부 실시예에서, 내부 스페이서(113A-113B)는 서로 유사하거나 상이한 물질들을 가질 수 있다. 일부 실시예에서, 두 FET(102A-102B)은 예를 들면, 내부 스페이서(113A-113B)와 같은, 내부 스페이서를 가질 수 있거나 FET(102A-102B) 중 하나는 예를 들면, 내부 스페이서(113A 또는 113B)와 같은, 내부 스페이서를 가질 수 있다. 내부 스페이서(113A-113B)의 직사각형 단면이 도 1c 및 1d에 도시되어 있지만, 나노 구조화된 채널 영역(120B 및 122B)은 다른 기하학적 형상(예를 들어, 반원형, 삼각형, 또는 다각형)의 단면을 가질 수 있다. 일부 실시예에서, 내부 스페이서(113A-113B) 각각은 X축을 따라 약 3 nm 내지 약 15 nm 범위의 수평 치수(예를 들어, 두께)를 가질 수 있다.
일부 실시예에 따라, 외부 스페이서(114A-114B)는 각각의 게이트 구조물(112A-112B)의 측벽 상에 배치될 수 있고, 각각의 게이트 유전체층(128A-128B)과 물리적으로 접촉할 수 있다. 외부 스페이서(114A-114B)는 예를 들면, 실리콘 산화물, 실리콘 질화물, 실리콘 탄질화물(SiCN), 실리콘 산탄질화물(SiOCN), 로우-k 물질, 또는 이들의 조합과 같은, 절연 물질을 포함할 수 있다. 외부 스페이서(114A-114B)는 약 3.9 미만 그리고/또는 약 1 내지 약 3.5의 유전 상수를 갖는 로우-k 물질을 가질 수 있다. 일부 실시예에서, 외부 스페이서들(114A-114B) 각각은 약 2 nm 내지 약 10 nm 범위의 두께를 가질 수 있다. 일부 실시예에서, X축을 따른 외부 스페이서들(114A) 사이의 수평 거리는 X축을 따른 내부 스페이서들(113A) 사이의 수평 거리보다 크다. 유사하게, X축을 따른 외부 스페이서들(114B) 사이의 수평 거리는 X축을 따른 내부 스페이서들(113B) 사이의 수평 거리보다 크다
FET(102A-102B)는 명확성을 위해 본 명세서에서는 도시되지 않은, 예를 들면, 게이트 콘택 구조물, S/D 콘택 구조물, 전도성 비아, 전도성 라인, 상호접속 금속층 등과 같은, 다른 구조적 컴포넌트의 사용을 통해 집적 회로에 통합될 수 있다.
도 1a 내지 1d를 참조하면, 반도체 디바이스(100)는 에칭 정지층(etch stop layer; ESL)(116), 층간 유전체(interlayer dielectric; ILD) 층(118), 및 쉘로우 트렌치 격리(shallow trench isolation; STI) 영역(138)을 더 포함할 수 있다. ESL(116)은 외부 스페이서(114A-114B)의 측벽 상에 그리고 에피택셜 영역(110A-110B) 상에 배치될 수 있다. ESL(116)은 게이트 구조물(112A-112B) 및/또는 S/D 영역(126A-126B)을 보호하도록 구성될 수 있다. 이 보호는 예를 들어, ILD 층(118) 및/또는 S/D 콘택 구조물(도시되지 않음)의 형성 동안 제공될 수 있다. 일부 실시예에서, ESL(116)은 예를 들어, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiON), 실리콘 탄화물(SiC), 실리콘 탄질화물(SiCN), 붕소 질화물(BN), 실리콘 붕소 질화물(SiBN), 실리콘 탄소 붕소 질화물(SiCBN), 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, ESL(116)은 약 3 nm 내지 약 30 nm 범위의 두께를 가질 수 있다.
ILD 층(118)은 ESL(116) 상에 배치될 수 있고 유동성(flowable) 유전체 물질(예를 들어, 유동성 실리콘 산화물, 유동성 실리콘 질화물, 유동성 실리콘 산질화물, 유동성 실리콘 탄화물, 또는 유동성 실리콘 산탄화물)에 적합한 퇴적 방법을 사용하여 퇴적된 유전체 물질을 포함할 수 있다. 일부 실시예에서, 유전체 물질은 실리콘 산화물이다. 일부 실시예에서, ILD 층(118)은 약 50 nm 내지 약 200 nm 범위의 두께를 가질 수 있다.
STI 영역들(138)은 기판(106) 상의 FET들(102A-102B)과 이웃하는 FET들(도시되지 않음) 그리고/또는 기판(106)에 집적되거나 기판(106) 상에 퇴적된 이웃하는 능동 및 수동 소자들(도시되지 않음) 사이에 전기적 격리를 제공하도록 구성될 수 있다. 일부 실시예에서, STI 영역(138)은 예를 들면, 질화물층 및/또는 산화물층(138A)과 질화물 및/또는 산화물층(138A) 상에 배치된 절연층과 같은, 복수의 층들을 포함할 수 있다. 일부 실시예에서, 질화물 및/또는 산화물층(138A)은 STI 영역(138)의 형성 동안 핀 상부 부분(108A2-108B2)의 측벽의 산화를 방지할 수 있다. 일부 실시예에서, 절연층(138B)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소-도핑된 실리케이트 유리(fluorine-doped silicate glass; FSG), 로우-k 유전체 물질, 및/또는 다른 적절한 절연 물질을 포함할 수 있다. 일부 실시예에서, STI 영역(138)은 Z축을 따라 약 40 nm 내지 약 200 nm 범위의 수직 치수를 가질 수 있다.
본 명세서의 개시 내용에 기초해, 반도체 디바이스(100)의 단면 형상 및 그 요소(예를 들어, 핀 구조물(108A-108B), 게이트 구조물(112A-112B), 에피택셜 핀 영역(110A-110B), 내부 스페이서(113A-113B), 외부 스페이서(114A-114B), 및/또는 STI 영역(138))는 예시적인 것이며 제한하려는 것이 아니라는 점이 인정될 것이다.
도 2a 및 2b는 각각 도 1d 및 1c에 도시된 것과는 다른 S/D 영역(126A-126B)의 구성에 대한 도 1a의 라인 D-D 및 C-C를 따른 FET(102A-102B)의 단면도를 도시한다. 일부 실시 예에서, 도 1d에 도시된 FET(102A) 대신에, 반도체 디바이스(100)는 도 2a에 도시된 바와 같이 FET(102A)을 가질 수 있다. 도 2a의 S/D 영역(126A)은 도 1d에 도시된 바와 같이 교번 구성으로 배열되는 나노 구조화된 영역(120A) 및 서브영역(110As)의 스택 대신에 교대 구성으로 배열되는 나노 구조화된 영역(120A, 122A)의 스택을 포함할 수 있다. 유사하게, 일부 실시 예에서, 도 1c에 도시된 FET(102B) 대신에, 반도체 디바이스(100)는 도 2b에 도시된 바와 같이 FET(102B)을 가질 수 있다. 도 2b의 S/D 영역(126B)은 도 1c에 도시된 바와 같이 교번 구성으로 배열되는 나노 구조화된 영역(122A) 및 서브영역(110Bs)의 스택 대신에 교번 구성으로 배열되는 나노 구조화된 영역(120A, 122A)의 스택을 포함할 수 있다. 도 2a 내지 2b에 도시된 S/D 영역(126A-126B)을 갖는 FET(102A-102B)는 예를 들면, 내부 스페이서(113A-113B)와 같은, 내부 스페이서를 갖지 않을 수 있다.
도 3은 일부 실시예에 따른 반도체 디바이스(100)를 제조하기 위한 예시적인 방법(300)의 흐름도이다. 예시적인 목적으로, 도 4a 내지 19a, 4b 내지 19b, 9c 내지 19c, 및 9d 내지 19d에 도시된 바와 같은 반도체 디바이스를 제조하기 위한 예시적인 제조 공정(300)을 참조하여 도 3에 도시된 동작이 설명될 것이다. 도 4a 내지 19a는 그 제조의 다양한 단계에서의 반도체 디바이스(100)의 등각도이다. 도 4b 내지 19b, 9c 내지 19c 및 9d 내지 19d는 일부 실시예에 따른, 각각 도 4a 내지 19a의 구조물의 라인 B-B, C-C, 및 D-D를 따른 단면도이다. 특정 응용에 따라 동작이 상이한 순서로 수행되거나 수행되지 않을 수 있다. 방법(300)은 완전한 반도체 디바이스(100)를 생성하지 않을 수 있음에 유의해야 한다. 따라서, 방법(300) 이전, 도중, 및 이후에 추가 공정이 제공될 수 있으며, 일부 다른 공정은 여기서 단지 간략하게 설명될 수 있음이 이해된다. 도 1a 내지 1d의 요소와 동일한 주석을 갖는 도 4a 내지 19a, 4b 내지 19b, 9c 내지 19c, 및 9d-19d의 요소가 위에서 설명된다.
동작(305)에서, 핀 구조물이 기판 상에 형성된다. 예를 들어, 핀 베이스 부분(119 및 121) 및 교번 구성으로 배열된 제1 및 제2 반도체층(120 및 122)의 스택을 갖는 핀 구조물(108A*-108B*)(도 5a 및 5b에 도시됨)은 도 4a 내지 5b를 참조해서 설명된 바와 같이 기판(106) 상에 형성될 수 있다. 후속 처리에서, 핀 구조물(108A*-108B*)은, 각각 핀 구조물(108A*-108B*)로부터 제2 및 제1 반도체층(122 및 120)을 제거한 후에 핀 구조물(108A-108B)(도 1a-1d에 도시됨)을 형성할 수 있다. 핀 구조물(108A*-108B*)을 형성하기 위한 공정은 도 4a-4b에 도시된 바와 같이 기판(106) 상에 적층(108*)을 형성하는 것을 포함할 수 있다. 적층(108*)은 교번 구성으로 적층된 제1 및 제2 반도체층(120* 및 122*)을 포함할 수 있다. 제1 및 제2 반도체층(120* 및 122*)은 Z축을 따라 약 5 nm 내지 약 30 nm 범위의 각각의 수직 치수(H1 및 H2)를 가질 수 있다.
제1 및 제2 반도체층(120* 및 122*) 각각은 그 하부층 상에 에피택셜 성장될 수 있고 서로 다른 반도체 물질을 포함할 수 있다. 일부 실시예에서, 제1 및 제2 반도체층(120* 및 122*)은 서로 다른 산화 속도 및/또는 에칭 선택도를 갖는 반도체 물질을 포함할 수 있다. 일부 실시예에서, 제1 및 제2 반도체층(120* 및 122*)은 기판(106)과 유사하거나 상이한 반도체 물질을 포함할 수 있다. 제1 및 제2 반도체층(120* 및 122*)은 (i) 예를 들면, 실리콘 또는 게르마늄과 같은, 원소 반도체; (ii) III-V족 반도체 물질을 포함하는 화합물 반도체; (iii) SiGe, 게르마늄 주석, 또는 실리콘 게르마늄 주석을 포함하는 합금 반도체; 또는 (iv) 이들의 조합을 포함할 수 있다. 일부 실시예에서, 제1 반도체층(120*)은 Si를 포함할 수 있고 제2 반도체층(122*)은 SiGe를 포함할 수 있다. 일부 실시예에서, 제1 및 제2 반도체층(120* 및 122*)은, 약 25 원자 백분율 내지 약 50 원자 백분율 범위인 Ge를 가지며 임의의 잔여 원자 백분율은 Si인 SiGe를 포함할 수 있거나, Ge의 임의의 실질적인 양이 없는(예를 들어, Ge가 없는) Si를 포함할 수 있다.
제1 및/또는 제2 반도체층(120* 및 122*)은 도핑되지 않거나, (i) 예를 들면, 붕소, 인듐, 또는 갈륨과 같은, p형 도펀트; 및/또는 (ii) 예를 들면, 인 또는 비소와 같은, n형 도펀트를 사용하여 자신의 에피택셜 성장 공정 동안 인시츄 도핑될 수 있다. p형인 인시츄 도핑의 경우, 예를 들면, 디보란(B2H6), 삼불화 붕소(BF3), 및/또는 다른 p형 도핑 전구체와 같은, p형 도핑 전구체가 사용될 수 있다. n형 인시츄 도핑의 경우, 예를 들면, 포스핀(PH3), 아르신(AsH3), 및/또는 다른 n형 도핑 전구체와 같은, n형 도핑 전구체가 사용될 수 있다.
핀 구조물(108A*-108B*)을 형성하는 공정은 도 4a의 적층(108*) 상에 형성된 패터닝된 하드 마스크층(미도시)을 통해 도 4a의 구조물을 에칭하는 것을 더 포함할 수 있다. 일부 실시예에서, 하드 마스크층은 예를 들어, 열 산화 공정을 사용하여 형성된 실리콘 산화물층 및/또는 예를 들어, 저압 화학 증기 퇴적(low pressure chemical vapor deposition; LPCVD) 또는 플라즈마 강화 CVD(plasma enhanced CVD; PECVD)를 사용하여 형성된 실리콘 질화물층을 포함할 수 있다. 도 4a의 구조물의 에칭은 건식 에칭 공정, 습식 에칭 공정, 또는 이들의 조합을 포함할 수 있다.
건식 에칭 공정은 산소 함유 가스, 불소 함유 가스(예를 들어, CF4, SF6, CH2F2, CHF3, NF3, 및/또는 C2F6), 염소 함유 가스(예를 들어, Cl2, CHCl3, CCl4, HCl, 및/또는 BCl3), 브롬 함유 가스(예를 들어, HBr 및/또는 CHBR3), 암모니아 가스(NH3), 요오드 함유 가스, 다른 적절한 에칭 가스 및/또는 플라즈마, 및/또는 이들의 조합을 갖는 에천트를 사용하는 것을 포함할 수 있다. 건식 에칭 공정은 약 150 V 내지 약 350 V 범위의 고(high) 바이어스 전압, 약 10 W 내지 약 50 W 범위의 무선 주파수 전력, 약 5 토르 내지 약 50 토르의 압력, 약 25 ℃ 내지 약 40 ℃ 범위의 온도, 및 약 10 초 내지 약 40 초 범위의 기간 동안 수행될 수 있다.
습식 에칭 공정은 희석된 불산(DHF), 수산화 칼륨(KOH) 용액, 암모니아(NH3), 불산(HF), 질산(HNO3), 아세트산(CH3COOH)을 함유하는 용액, 또는 이들의 조합에서의 에칭을 포함할 수 있다.
적층(108*)의 에칭 후에, 도 5a 및 5b에 도시된 바와 같이, Z축을 따라 약 40 nm 내지 약 60 nm 범위의 각각의 수직 치수를 갖는 핀 베이스 부분(119 및 121)을 갖는 핀 구조물(108A*-108B*)이 형성될 수 있다. 핀 베이스 부분(119 및 121) 상에 형성된 제1 및 제2 반도체층(120 및 122)의 스택은 Z축을 따라 약 5 nm 내지 약 30 nm 범위의 각각의 수직 치수(H3 및 H4)와 Y축을 따라 약 5 nm 내지 약 50 nm 범위의 각각의 수평 치수(W3 및 W4)를 가질 수 있다. H1/W1 및 H2/W2의 비율은 각각 약 0.2 내지 약 5의 범위일 수 있다. 일부 실시예에서, 치수(H3-H4 및 W3-W4)는 각각 서로 동일하거나 상이할 수 있다. 일부 실시예에서, H1/W1와 H2/W2의 비는 각각 서로 동일하거나 상이할 수 있다.
도 3을 참조하면, 동작(310)에서, 패시베이션층이 핀 구조물 상에 형성된다. 예를 들어, 패시베이션층(109A-109B)은 도 6a-6b를 참조하여 설명된 바와 같이 핀 구조물(108A*-108B*) 상에 각각 형성될 수 있다. 핀 구조물(108A*-108B*) 상에 패시베이션층(109A-109B)을 형성하기 위한 공정은, ALD 또는 CVD 공정에서 불소, 염소, 질소, 산소, 수소, 중수소, NH3, 및/또는 황화수소(H2S)를 갖는 하나 이상의 전구체 가스를 사용하여, 도 5a의 구조물 상에 패시베이션층(109)을 블랭킷 퇴적하는 것을 포함할 수 있다. 하나 이상의 전구체 가스는 블랭킷 퇴적 공정 동안 약 10 sccm 내지 약 1500 sccm 범위의 유량(flow rate)을 가질 수 있다. 블랭킷 퇴적 공정은 약 10 토르 내지 약 20 대기압의 압력, 약 100 ℃ 내지 약 300 ℃ 범위의 온도, 및 약 10 초 내지 약 120분 범위의 기간 동안 수행될 수 있다. 핀 구조물(108A*-108B*) 상의 블랭킷 퇴적된 패시베이션층(109)의 부분은 각각 패시베이션층(109A-109B)으로 지칭될 수 있다.
도 3을 참조하면, 동작(315)에서, 패시베이션층 상에 STI 영역이 형성된다. 예를 들어, STI 영역(138)은 도 7a-7b를 참조하여 설명된 바와 같이 패시베이션층(109A-109B) 상에 형성될 수 있다. STI 영역(138)의 형성은 (i) 도 6a의 구조물 상에 질화물 물질층(도시되지 않음)을 퇴적하는 것, (ii) 질화물 물질층 상에 산화물 물질층(도시되지 않음)을 퇴적하는 것, (iii) 산화물 물질층 상에 절연 물질층(도시되지 않음)을 퇴적하는 것, (iv) 절연 물질층을 어닐링하는 것, (v) 질화물 물질층, 산화물 물질층, 및 절연 물질의 어닐링된 층을 화학 기계적 연마하는 것(chemical mechanical polishing; CMP) 및 (vi) 도 7a의 STI 영역(138)을 형성하기 위해 연마된 구조물을 에칭백(etching back)하는 것을 포함할 수 있다.
질화물 물질층 및 산화물 물질층은 예를 들면, ALD 또는 CVD와 같은, 산화물 물질 및 질화물 물질을 퇴적하기 위한 적절한 공정을 사용하여 퇴적될 수 있다. 일부 실시예에서, 절연 물질층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불소로 도핑된 규산염 유리(fluoride-doped silicate glass; FSG), 또는 로우-k 유전체 물질을 포함할 수 있다. 일부 실시예에서, 절연 물질층은 반응 전구체로서 실란(SiH4) 및 산소(O2)를 사용하여 CVD 공정, 고밀도 플라즈마(high-density-plasma; HDP) CVD 공정을 사용하여 퇴적될 수 있다. 일부 실시예에서, 절연 물질층은 부기압 CVD(sub-atmospheric CVD; SACVD) 공정 또는 고 종횡비 공정(high aspect-ratio process; HARP)을 사용하여 형성될 수 있으며, 여기서 공정 가스는 테트라에톡시실란(tetraethoxysilane; TEOS) 및/또는 오존(O3)을 포함할 수 있다.
일부 실시예에서, 유동성 CVD(flowable CVD; FCVD) 공정을 사용하여 유동성 실리콘 산화물을 퇴적함으로써 절연 물질층이 형성될 수 있다. FCVD 공정은 습식 어닐링 공정에 의해 이어질 수 있다. 습식 어닐링 공정은 약 30분 내지 약 120분 범위의 기간 동안 약 200 ℃ 내지 약 700 ℃ 범위의 온도에서 퇴적된 절연 물질층을 증기에서 어닐링하는 것을 포함할 수 있다. 습식 어닐링 공정은 질화물 물질층, 산화물 물질층, 및 절연 물질층의 상부 표면을 핀 구조물(108A*-108B*)의 상부 표면과 실질적으로 공면화하기 위해(coplanarize) 질화물 물질층, 산화물 물질층, 및 절연 물질층의 일부를 제거하기 위한 CMP 공정에 의해 이어질 수 있다. CMP 공정은 질화물 물질층, 산화물 물질층, 및 절연 물질층을 에칭백하여 도 7a의 STI 영역(138)을 형성하기 위한 에칭 공정에 의해 이어질 수 있다.
질화물 물질층, 산화물 물질층, 및 절연 물질층의 에칭백은 건식 에칭 공정, 습식 에칭 공정, 또는 이들의 조합에 의해 수행될 수 있다. 일부 실시예에서, 건식 에칭 공정은 옥타플루오로사이클로부탄(C4F8), 아르곤(Ar), 산소(O2), 헬륨(He), 플루오로포름(CHF3), 탄소 테트라플루오라이드(CF4), 디플루오로메탄(CH2F2), 염소(Cl2), 브롬화수소(HBr), 또는 이들의 조합을 갖는 가스 혼합물로 약 1 mTorr 내지 약 5 mTorr 범위의 압력으로 플라즈마 건식 에칭을 사용하는 것을 포함할 수 있다. 일부 실시예에서, 습식 에칭 공정은 희석된 불산(DHF) 처리, 과산화 암모늄 혼합물(ammonium peroxide mixture; APM), 과산화 황 혼합물(sulfuric peroxide mixture; SPM), 고온 탈이온수(deionized(DI) water), 또는 이들의 조합을 사용하는 것을 포함할 수 있다. 일부 실시예에서, 습식 에칭 공정은 에천트로서 암모니아(NH3) 및 불화수소산(HF)과, 예를 들면, Ar, 크세논(Xe), He, 또는 이들의 조합과 같은, 불활성 가스를 사용하는 것을 포함할 수 있다. 일부 실시예에서, 습식 에칭 공정에서 사용되는 HF 및 NH3의 유량은 각각 약 10 sccm 내지 약 100 sccm 범위일 수 있다. 일부 실시예에서, 습식 에칭 공정은 약 5 mTorr 내지 약 100 mTorr 범위의 압력과 약 50 ℃ 내지 약 120 ℃ 범위의 고온에서 수행될 수 있다.
도 3을 참조하면, 동작(320)에서, 보호 산화물층이 패시베이션층 상에 형성되고 폴리실리콘 구조물이 보호 산화물층 및 STI 영역 상에 형성된다. 예를 들어, 보호 산화물층(740A-740B)은 각각의 패시베이션층(109A-109B) 상에 형성될 수 있고 폴리실리콘 구조물(112A*-112B*)은 도 7a 및 7b를 참조하여 설명된 바와 같이 각각의 보호 산화물층(740A-740B) 및 STI 영역(138) 상에 형성될 수 있다.
보호 산화물층(740A-740B)을 형성하기 위한 공정은 도 6a의 구조물 상에 산화물 물질층(도시되지 않음)을 블랭킷 퇴적한 후 고온 어닐링 공정 및 에칭 공정을 포함할 수 있다. 산화물 물질층은 실리콘 산화물을 포함할 수 있고 예를 들면, CVD, ALD, 플라즈마 강화 ALD(plasma enhanced ALD; PEALD), 물리적 증기 퇴적(physical vapor deposition; PVD), 또는 전자빔 증발(e-beam evaporation)과 같은, 적절한 퇴적 공정을 사용하여 블랭킷 퇴적될 수 있다. 일부 실시예에서, 산화물 물질층은 약 400W 내지 약 500W 범위의 에너지에서 그리고 약 300 ℃ 내지 약 500 ℃ 범위의 온도에서 PEALD를 사용하여 블랭킷 퇴적될 수 있다. 산화물 물질층의 블랭킷 퇴적은 약 800 ℃ 내지 약 1050 ℃ 범위의 온도에서 산소 가스 흐름 하에서 건식 어닐링 공정에 의해 이어질 수 있다. 산소 전구체 농도는 총 가스 유량의 약 0.5% 내지 약 5%의 범위일 수 있다. 일부 실시예에서, 어닐링 공정은 어닐링 시간이 약 0.5초 내지 약 5초일 수 있는 플래시 공정(flash process)일 수 있다. 보호 산화물층(740A-740B)을 형성하기 위한 에칭 공정은 어닐링 공정에 후속하지 않을 수 있고 아래에 설명되는 폴리실리콘 구조물(112A*-112B*)의 형성 동안, 또는 폴리실리콘 구조물(112A*-112B*)의 형성 후에 별도의 에칭 공정으로서 수행될 수 있다.
보호 산화물층(740A-740B)을 위한 블랭킷 퇴적된 산화물 물질층의 어닐링은, 도7a-7b에 도시된 바와 같이 폴리실리콘 구조물(112A*-112B*)의 형성에 의해 이어질 수 있다. 후속 처리 동안, 폴리실리콘 구조물(112A*-112B*)은 게이트 대체 공정에서 대체되어 게이트 구조물(112A-112B)을 각각 형성할 수 있다. 일부 실시예에서, 폴리실리콘 구조물(112A*-112B*)을 형성하기 위한 공정은, 보호 산화물층(740A-740B)을 위한 어닐링된 산화물 물질층 상에 폴리실리콘 물질층을 블랭킷 퇴적하는 것과, 폴리실리콘 물질층 상에 형성된 패터닝된 하드 마스크층(742A-742B)을 통해 블랭킷 퇴적된 폴리실리콘 물질층을 에칭하는 것을 포함할 수 있다. 일부 실시예에서, 폴리실리콘 물질은 도핑되지 않을 수 있고 하드 마스크층(742A-742B)은 산화물층 및/또는 질화물층을 포함할 수 있다. 산화물층은 열 산화 공정을 사용하여 형성될 수 있고 질화물층은 LPCVD 또는 PECVD에 의해 형성될 수 있다. 하드 마스크층(742A-742B)은 후속 처리 단계들로부터(예를 들어, 내부 스페이서들(113A-113B), 외부 스페이서들(114A-114B), 에피택셜 핀 영역들(110A-110B), ILD 층(118), 및/또는 ESL(116)의 형성 동안) 폴리실리콘 구조물(112A*-112B*)을 보호할 수 있다.
폴리실리콘 물질층의 블랭킷 퇴적은 CVD, PVD, ALD, 또는 다른 적절한 퇴적 공정을 포함할 수 있다. 일부 실시예에서, 블랭킷 퇴적된 폴리실리콘 물질층의 에칭은 건식 에칭 공정, 습식 에칭 공정, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 블랭킷 퇴적된 폴리실리콘 물질층의 에칭은 4개의 에칭 단계를 포함할 수 있다. 제1 폴리실리콘 에칭 단계는 브롬화수소(HBr), 산소(O2), 플루오로포름(CHF3), 및 염소(Cl2)를 갖는 가스 혼합물을 사용하는 것을 포함할 수 있다. 제2 폴리실리콘 에칭 단계는 약 45 mTorr 내지 약 60 mTorr의 압력에서 HBr, O2, Cl2, 및 질소(N2)를 갖는 가스 혼합물을 사용하는 것을 포함할 수 있다. 제3 폴리실리콘 에칭 단계는 약 45 mTorr 내지 약 60 mTorr의 압력에서 HBr, O2, Cl2, N2, 및 아르곤(Ar)을 갖는 가스 혼합물을 사용하는 것을 포함할 수 있다. 제4 폴리실리콘 에칭 단계는 약 45 mTorr 내지 약 60 mTorr의 압력에서 HBr, O2, Cl2, 및 N2를 갖는 가스 혼합물을 사용하는 것을 포함할 수 있다. 일부 실시예에 따르면, 폴리실리콘 물질과 함께, 제4 폴리실리콘 에칭 단계는 폴리실리콘 구조물(112A*-112B*)에 의해 덮이지 않은, 보호 산화물층(740A-740B)을 위한 어닐링된 블랭킷 퇴적된 산화물 물질층의 일부를 제거할 수 있다. 제1 폴리실리콘 에칭 단계는 제2, 제3, 및/또는 제4 폴리실리콘 에칭 단계보다 높은 폴리실리콘 에칭 속도를 가질 수 있다. 제1 폴리실리콘 에칭 단계는 핀 구조물(108A*-108B*) 위의 블랭킷 퇴적된 폴리실리콘 물질층의 원하지 않는 부분을 에칭하는데 사용될 수 있다. 제2, 제3, 및 제4 폴리실리콘 에칭 단계는 고 종횡비 공간(743) 내에서 블랭킷 퇴적된 폴리실리콘 물질층의 원하지 않는 부분을 에칭하기 위해 사용될 수 있다.
일부 실시예에서, 핀 구조물(108A*-108B*)의 상부 표면 상의 Z축을 따른 폴리실리콘 구조물(112A*-112B*)의 수직 치수는 약 40 nm 내지 약 60 nm 범위일 수 있다. 폴리실리콘 구조물(112A*-112B*)은 약 9 이상의 종횡비를 가질 수 있으며, 여기서 종횡비는 폴리실리콘 구조물(112A*-112B*)의 Z축을 따른 수직 치수 대 Y축을 따른 수평 치수의 비이다. 일부 실시예에서, Y축(예를 들어, 간격)을 따라 인접한 폴리실리콘 구조물들(112A*-112B*)의 중심선들 사이의 수평 치수는 약 30 nm 내지 약 70 nm 범위일 수 있다.
폴리실리콘 구조물(112A*-112B*)의 형성 후에, 폴리실리콘 구조물(112A*-112B*)에 의해 덮이지 않은 블랭킷 퇴적된 산화물층의 부분들은, 제4 폴리실리콘 에칭 단계 동안 이들이 제거되지 않으면, 건식 또는 습식 에칭 공정에 의해 제거될 수 있어서 도 7a-7b의 구조물을 형성한다. 도 7a-7b의 구조물은, 폴리실리콘 구조물(112A*-112B*)과, 나노 구조화된 영역(120B 및 122B)의 스택 상에 배치된 보호 산화물층(740A-740B)을 각각 가지며(도 7b), 각각 X축을 따라 폴리실리콘 구조물(112A*-112B*)의 양쪽으로부터 연장되는 나노 구조화된 영역(120A 및 122A)의 스택을 갖는다(도 7a).
일부 실시예에서, 보호 산화물층(740A-740B)은 Z축을 따라 수직 치수(예를 들어, 핀 구조물(108A*-108B*)의 상부 표면 상의 두께)와 Y축을 따라 약 1 nm 내지 약 3 nm 범위의 수평 치수(예를 들어, 핀 구조물(108A*-108)의 측벽 상의 두께)를 가질 수 있다. 일부 실시예에서, 수직 치수는 수평 치수 이상일 수 있다. 보호 산화물층(740A-740B)의 존재는 폴리실리콘 구조물(112A*-112B*)의 형성 동안 핀 구조물(108A*-108B*)을 실질적으로 에칭하고 그리고/또는 손상시키지 않으면서 고 종횡비 공간(743)(예를 들어, 1:15, 1:18, 또는 1:20보다 큰 종횡비)으로부터 폴리실리콘 물질을 에칭할 수 있게 한다.
도 3을 참조하면, 동작(325)에서, 외부 스페이서가 폴리실리콘 구조물의 측벽 상에 그리고 패시베이션층 상에 형성된다. 예를 들어, 외부 스페이서(114A-114B)는, 도 8a-8b를 참조해서 설명되는 바와 같이, 폴리실리콘 구조물(112A*-112B*)의 측벽 상에 그리고 폴리실리콘 구조물(112A*-112B*)에 의해 덮이지 않은 패시베이션층(109A-109B)의 일부 상에 형성될 수 있다. 외부 스페이서(114A-114B)를 형성하기 위한 공정은, CVD, PVD, 또는 ALD 공정에 의해 도 7a의 구조물 상에 절연 물질(예를 들어, 산화물 또는 질화물 물질)의 층을 블랭킷 퇴적하고 이에 후속되는 포토리소그래피와 에칭 공정(예를 들어, 반응성 이온 에칭, 또는 염소 또는 불소계 에천트를 사용하는 다른 건식 에칭 공정)을 포함할 수 있다.
도 3을 참조하면, 동작(330)에서, 핀 구조물 상에 내부 스페이서 및 에피택셜 핀 영역이 형성된다. 예를 들어, 도 9a 내지 13d를 참조하여 설명되는 바와 같이, 내부 스페이서(113A-113B) 및 에피택셜 핀 영역(110A-110B)은 각각 폴리실리콘 구조물(112A*-112B*) 아래가 아니고 핀 구조물(108A*-108B*)의 부분(예를 들어, 각각 나노 구조화된 영역(120A 및 122B)) 상에 형성될 수 있다. 도 9a 내지 13d에 도시된 처리 단계는, 서로 다른 전도성을 갖는, FET(102A-102B)을 위한 내부 스페이서(113A-113B)의 순차적인 형성 및 에피택셜 영역(110A-110B)의 순차적인 형성을 설명한다. 예를 들어, FET(102A)은 n형일 수 있고 FET(102B)은 p형일 수 있다. FET(102A)의 내부 스페이서(113A) 및 에피택셜 영역(110A)을 형성하기 전에, 도 9b 및 9c에 도시된 바와 같이 FET(102B) 상에 포토레지스트층(946)을 패터닝함으로써 FET(102A)이 보호될 수 있다. 명확성을 위해 포토레지스트층(946)은 도 9a 내지 12a에 도시되지 않는다.
FET(102A)의 내부 스페이서(113A)를 형성하기 위한 공정은, X축을 따라 폴리실리콘 구조물(112A*)의 양측으로부터 연장되는 나노 구조화된 영역(120A 및 122A)의 스택으로부터 외부 스페이서(114A)의 부분을 에칭하는 것을 포함할 수 있다. 에칭 공정은 예를 들면, CH4, O2, 및 CH3F와 같은, 에천트 가스를 이용한 건식 에칭 공정을 포함할 수 있다. CH4:O2:CH3F의 유량비는 약 1:1:1 내지 약 1:2:4의 범위일 수 있다. 에칭 공정은 약 300V 내지 약 450V 범위의 높은 바이어스 전압에서 수행될 수 있다.
내부 스페이서(113A)를 형성하기 위한 공정은, 외부 스페이서(114A)의 에칭 후에 나노 구조화된 영역(120A 및 122A)의 스택으로부터 나노 구조화된 영역(122A)을 에칭하는 것을 더 포함할 수 있다. 일부 실시예에서, 나노 구조화된 영역(120A 및 122A)은 각각 Ge의 임의의 실질적인 양이 없는 Si 및 SiGe(예를 들면, 각각 Ge가 없음 및 SiGe)를 포함할 수 있고, 나노 구조화된 영역(122A)의 에칭은 Si보다 SiGe에 대한 더 높은 에칭 선택도를 갖는 건식 에칭 공정을 사용하는 것을 포함할 수 있다. 예를 들어, 할로겐계 화학은 Si에 대해서 보다 Ge에 대해 더 높은 에칭 선택도를 나타낼 수 있다. 따라서, 할로겐 가스는 Si보다 SiGe를 더 빨리 에칭할 수 있다. 일부 실시예에서, 할로겐계 화학은 불소계 가스 및/또는 염소계 가스를 포함할 수 있다. 대안적으로, 나노 구조화된 영역(122A)의 에칭은 Si보다 SiGe에 대해 더 높은 선택도를 갖는 습식 에칭 공정을 사용하는 것을 포함할 수 있다. 예를 들어, 습식 에칭 공정은 황산(H2SO4) 및 과산화수소(H2O2)의 혼합물(SPM) 및/또는 암모니아 하이드록사이드(NH4OH)와 H2O2 및 탈이온(DI)수의 혼합물(APM)을 사용하는 것을 포함할 수 있다.
나노 구조화된 영역(122A)의 에칭의 결과로서, 도 10a 및 도 10d에 도시된 바와 같이 부유(suspended) 나노 구조화된 영역들(120A)이 이들 사이에 개구(1048)를 가지며 형성될 수 있다. 또한, 나노 구조화된 영역(122A)의 에칭은 도 10d에 도시된 바와 같이 폴리실리콘 구조물(112A*) 아래에 있는 나노 구조화된 영역(122B)의 측벽의 선형 에칭 프로파일(122Bs1) 또는 곡선 에칭 프로파일(122Bs2)(곡선의 점선으로 도시됨)을 생성할 수 있다. 에칭 공정은, 적어도 외부 스페이서(114A) 아래에서 개구(1048)가 X축을 따라 연장되고 나노 구조화된 영역(122B)의 측벽이 도 10d에 도시된 바와 같이 외부 스페이서(114A)와 폴리실리콘 구조물(112A*) 사이의 계면(114As)과 실질적으로 정렬되도록 제어될 수 있다. 일부 실시예에서, 개구(1048)는 폴리실리콘 구조물(112A*) 아래에서 X축을 따라 추가로 연장되어, 나노 구조화된 영역(122B)의 측벽이 계면(114As)으로부터 약 1 nm 내지 약 10 nm 떨어져 배치된다. 외부 스페이서(114A) 또는 폴리실리콘 구조물(112A*) 아래의 연장 개구(1048)는, 나노 구조화된 영역(122B)의 일부가 외부 스페이서(114A) 아래에 남아 있는 것을 방지할 수 있거나 또는 후속 처리에서(예를 들어, 동작(340)에서) 나노 구조화된 영역(122B) 및 폴리실리콘 구조물(112A*)을 게이트 구조물(112A)로 대체하는 동안 외부 스페이서(114A) 아래에 게이트 구조물(112A)의 형성을 방지할 수 있다
내부 스페이서(113A)를 형성하기 위한 공정은, 개구(1048)가 로우-k 유전체 물질층으로 충전되거나 부분적으로 충전될 때까지 도 10a의 구조물 상에 로우-k 유전체 물질층(도시되지 않음)을 블랭킷 퇴적하는 것을 더 포함할 수 있다. 블랭킷 퇴적 공정은 ALD 공정 또는 CVD 공정을 사용하는 것을 포함할 수 있다. 일부 실시예에서, 블랭킷 퇴적 공정은 퇴적 공정 및 에칭 공정의 복수의 사이클들을 포함할 수 있다. 각각의 사이클에서, 에칭 공정은, 개구(1048) 내에 로우-k 유전체 물질층을 충전하는 동안 형성될 수 있는 경계선(seam)을 제거함으로써, 개구(1048)에 퇴적되는 로우-k 유전체 물질층 내에 공동의 형성을 방지하기 위해 퇴적 공정에 후속할 수 있다. 블랭킷 퇴적 공정의 각 사이클에서 에칭 공정은 HF 및 NF3의 가스 혼합물을 사용하는 건식 에칭 공정을 포함할 수 있다. HF 대 NF3의 가스 비는 약 1 내지 약 20의 범위일 수 있다. 일부 실시예에서, 로우-k 유전체 물질층은 실리콘, 산소, 탄소, 및/또는 질소를 포함할 수 있다. 로우-k 유전체 물질은 실리콘 옥시카보니트라이드(SiOCN), 실리콘 탄질화물(SiCN), 실리콘 산탄화물(SiOC), 폴리미드, 탄소 도핑 산화물, 불소 도핑 산화물, 수소 도핑 산화물, 또는 이들의 조합을 포함할 수 있다.
내부 스페이서(113A)를 형성하기 위한 공정은, 도 11a 내지 11d에 도시된 바와 같이, 개구(1048) 내에서 로우-k 유전체 물질층을 에칭백하여 내부 스페이서(113A)를 형성하고 FET(102A)의 표면으로부터의 로우-k 물질층의 다른 부분을 제거하기 위해 블랭킷 퇴적된 로우-k 유전체 물질층을 에칭하는 것을 더 포함할 수 있다. 블랭킷 퇴적된 로우-k 유전체 물질층의 에칭은 HF 및 NF3의 가스 혼합물을 사용한 건식 에칭 공정을 포함할 수 있다. HF 대 NF3의 가스 비는 약 1 내지 약 20의 범위일 수 있다. 일부 실시예에서, 에칭은 2개의 에칭 단계들에서 수행될 수 있다. 제1 에칭 단계에서, HF 대 NF3의 가스 비는 약 1 내지 약 10의 범위일 수 있다. 제1 에칭 단계는 FET(102A)의 표면으로부터 로우-k 물질층의 일부를 제거하고 개구(1048) 내에서 로우-k 물질층을 부분적으로 에칭백할 수 있다. 제2 에칭 단계에서, HF 대 NF3의 가스 비는 제1 에칭 단계보다 높을 수 있고 약 5 내지 약 20의 범위일 수 있다. 제2 에칭 단계는 도 11d에 도시된 바와 같이 내부 스페이서(113A)의 구조물을 달성할 수 있다. 일부 실시예에서, 내부 스페이서(113A)와 나노 구조화된 영역(122B) 사이의 계면(113As)은 나노 구조화된 영역(122B)의 측벽의 에칭 프로파일을 따른다. 예를 들어, 나노 구조화된 영역(122B)의 측벽이 선형 에칭 프로파일(122Bs1)(도 10d)을 가질 때 계면(113As)은 도 11d에 도시된 바와 같이 선형 프로파일을 가질 수 있거나, 나노 구조화된 영역(122B)의 측벽이 곡선 에칭 프로파일(122Bs2)(도 10d 및 11d)을 가질 때 계면(113As)은 곡선 프로파일(미도시됨)을 가질 수 있다.
도 12a 내지 12d를 참조하면, 내부 스페이서(113A)의 형성 후에 에피택셜 핀 영역(110A)이 부유 나노 구조화된 영역(120A) 주위에서 성장될 수 있다. 일부 실시예에서, 에피택셜 핀 영역(110A)은 (i) 예를 들면, 저압 CVD(low pressure CVD; LPCVD), 원자 층 CVD(atomic layer CVD; ALCVD), 초고진공 CVD(ultrahigh vacuum CVD; UHVCVD), 감압 CVD(reduced pressure CVD; RPCVD), 또는 임의의 적절한 CVD와 같은, CVD; (ii) 분자 빔 에피택시(molecular beam epitaxy; MBE) 공정; (iii) 임의의 적절한 에피택셜 공정; 또는 (iv) 이들의 조합에 의해 성장될 수 있다. 일부 실시예에서, 에피택셜 핀 영역(110A)은 에피택셜 퇴적/부분적 에칭 공정에 의해 성장될 수 있으며, 이는 에피택셜 퇴적/부분적 에칭 공정을 적어도 한 번 반복한다. 일부 실시예에서, 에피택셜 핀 영역(110A)은, 나노 구조화된 영역(120A)이 SiGe를 포함하는 경우 p형일 수 있거나, 또는 나노 구조화된 영역(120A)이 Ge의 임의의 실질적인 양이 없이(예를 들어, Ge가 없음) Si를 포함하는 경우 n형일 수 있다. p형 에피택셜 핀 영역(110A)은 SiGe를 포함할 수 있고, 예를 들면, 붕소, 인듐, 또는 갈륨과 같은, p형 도펀트를 사용하여 에피택셜 성장 공정 동안 인시츄 도핑될 수 있다. p형 인시츄 도핑을 위해, 예를 들면, 디보란(B2H6), 삼불화 붕소(BF3), 및/또는 다른 p형 도핑 전구체와 같은, p형 도핑 전구체가 사용될 수 있지만 이에 한정되는 것은 아니다. n형 에피택셜 핀 영역(110A)은 Ge의 임의의 실질적인 양이 없는(예를 들어, Ge가 없음) Si를 포함할 수 있고 예를 들면, 인 또는 비소와 같은, n형 도펀트를 사용하여 에피택셜 성장 공정 동안 인시츄 도핑될 수 있다. n형 인시츄 도핑을 위해, 예를 들면, 포스핀(PH3), 아르신(AsH3), 및/또는 다른 n형 도핑 전구체와 같은, n형 도핑 전구체가 사용될 수 있지만, 이에 한정되는 것은 아니다.
일부 실시예에서, 도 12a 및 12d에 도시된 바와 같이 부유 나노 구조화된 영역(120A) 주위에 에피택셜 핀 영역(110A)을 형성하는 대신, 도 1e 및 도 1g에 도시된 바와 같이 핀 베이스 부분(119) 상에 에피택셜 핀 영역(110A)이 성장될 수 있다. 내부 스페이서(113A)의 형성 후에 부유 나노 구조화된 영역(120A)을 제거한 후, 도 1g에 도시된 바와 같은 에피택셜 핀 영역(110A)이 핀 베이스 부분(119) 상에 성장될 수 있다. 부유 나노 구조화된 영역(120A)을 제거하기 위한 공정은 예를 들면, CH4, O2, 및 CH3F와 같은, 에천트 가스를 사용한 건식 에칭 공정을 포함할 수 있다. CH4:O2:CH3F의 유량비는 약 1:1:1 내지 약 1:2:4의 범위일 수 있다. 에칭 공정은 약 300V 내지 약 450V 범위의 높은 바이어스 전압에서 수행될 수 있다. 부유 나노 구조화된 영역(120A)의 에칭은 SiGe보다 Si에 대해 더 높은 선택도를 갖는 습식 에칭 공정을 사용하는 것을 포함할 수 있다. 예를 들어, 습식 에칭 공정은 HCl과의 혼합물(NH4OH)을 사용하는 것을 포함할 수 있다.
도 13a 내지 15d를 참조하여 설명되는 바와 같이, FET(102A)의 내부 스페이서(113A) 및 에피택셜 영역(110A)의 형성 후, 포토레지스트층(946)이 FET(102B)으로부터 제거될 수 있고, 또 다른 포토레지스트층(1346)은 FET(102A) 상에 패터닝될 수 있어(도 13b 및 13d에 도시됨), 후속 처리 동안 FET(102A)을 보호하여 FET(102B)의 내부 스페이서(113B) 및 에피택셜 영역(110B)을 형성한다. 명확성을 위해 포토레지스트층(1346)은 도 13a 내지 15a에 도시되지 않는다.
도 13a 내지 13d를 참조하면, 내부 스페이서(113B)를 형성하기 위한 공정은, X축을 따라 폴리실리콘 구조물(112B*)의 양 측면으로부터 연장된 나노 구조화된 영역(120A 및 122A)의 스택으로부터 외부 스페이서(114B)의 일부를 에칭하고, 이어서 나노 구조화된 영역(120A 및 122A)의 스택으로부터 나노 구조화된 영역(120A)을 에칭하는 것을 포함할 수 있다. 외부 스페이서(114B)의 부분을 에칭하기 위한 공정은 예를 들면, CH4, O2, 및 CH3F와 같은, 에천트 가스를 사용한 건식 에칭 공정을 포함할 수 있다. CH4:O2:CH3F의 유량비는 약 1:1:1 내지 약 1:2:4의 범위일 수 있다. 에칭 공정은 약 300V 내지 약 450V 범위의 높은 바이어스 전압에서 수행될 수 있다. 나노 구조화된 영역(120A)의 에칭은 SiGe보다 Si에 대해 더 높은 선택도를 갖는 습식 에칭 공정을 사용하는 것을 포함할 수 있다. 예를 들어, 습식 에칭 공정은 HCl과의 혼합물(NH4OH)을 사용하는 것을 포함할 수 있다.
나노 구조화된 영역(120A)의 에칭의 결과로서, 도 13a 및 도 13c에 도시된 바와 같이 부유 나노 구조화된 영역들(122A)이 이들 사이에 개구(1348)를 가지며 형성될 수 있다. 또한, 나노 구조화된 영역(120A)의 에칭은 도 13c에 도시된 바와 같이 폴리실리콘 구조물(112B*) 아래에 있는 나노 구조화된 영역(120B)의 측벽의 선형 에칭 프로파일(120Bs1) 또는 실질적으로 삼각형인 에칭 프로파일(120Bs2)(점선으로 도시됨)을 생성할 수 있다. 에칭 프로파일(120Bs2)(도 13c) 및 에칭 프로파일(122Bs2)(도 10d)은 각각 나노 구조화된 영역들(120B 및 122B)의 상이한 물질들의 상이한 결정 구조 및/또는 결정 방위로 인해 상이할 수 있다. 예를 들어, Si 물질을 갖는 나노 구조화된 영역(120B)은 에칭 프로파일(120Bs2)을 가질 수 있고, SiGe를 갖는 나노 구조화된 영역(122B)은 에칭 프로파일(122Bs2)을 가질 수 있다.
도 13c에 도시된 바와 같이, 나노 구조화된 영역(120A)을 에칭하기 위한 공정은, 적어도 외부 스페이서(114B) 아래에서 개구(1348)가 X축을 따라 연장되고 나노 구조화된 영역(120B)의 측벽이 외부 스페이서(114B)와 폴리실리콘 구조물(112B*) 사이의 계면(114Bs)과 실질적으로 정렬되도록 제어될 수 있다. 일부 실시예에서, 개구(1348)는 폴리실리콘 구조물(112B*) 아래에서 X축을 따라 추가로 연장될 수 있어서, 나노 구조화된 영역(120B)의 측벽이 계면(114Bs)으로부터 약 1 nm 내지 약 10 nm 떨어져 배치된다. 외부 스페이서(114B) 또는 폴리실리콘 구조물(112B*) 아래의 연장 개구(1348)는, 나노 구조화된 영역(120B)의 일부가 외부 스페이서(114B) 아래에 남아 있는 것을 방지할 수 있거나 또는 후속 처리에서(예를 들어, 동작(340)에서) 나노 구조화된 영역(120B) 및 폴리실리콘 구조물(112B*)을 게이트 구조물(112B)로 대체하는 동안 외부 스페이서(114B) 아래에 게이트 구조물(112B)의 형성을 방지할 수 있다.
내부 스페이서(113B)를 형성하기 위한 공정은, 개구(1348)가 로우-k 유전체 물질층으로 충전되거나 부분적으로 충전될 때까지 도 13a의 구조물 상에 로우-k 유전체 물질층(도시되지 않음)을 블랭킷 퇴적하는 것을 더 포함할 수 있다. 블랭킷 퇴적 공정은 내부 스페이서(113A)를 형성하기 위해 개구(1048) 내에 로우-k 유전체 물질층을 퇴착하는데 사용된 것과 유사할 수 있다.
내부 스페이서(113B)를 형성하기 위한 공정은, 도 14a 및 14c에 도시된 바와 같이, 개구(1348) 내에서 로우-k 유전체 물질층을 에칭백하여 내부 스페이서(113B)를 형성하고 FET(102B)의 표면으로부터의 로우-k 물질층의 다른 부분을 제거하기 위해 블랭킷 퇴적된 로우-k 유전체 물질층을 에칭하는 것을 더 포함할 수 있다. 블랭킷 퇴적된 로우-k 유전체 물질층의 에칭은 HF 및 NF3의 가스 혼합물을 사용한 건식 에칭 공정을 포함할 수 있다. HF 대 NF3의 가스 비는 약 1 내지 약 20의 범위일 수 있다. 일부 실시예에서, 에칭은 2개의 에칭 단계들에서 수행될 수 있다. 제1 에칭 단계에서, HF 대 NF3의 가스 비는 약 1 내지 약 10의 범위일 수 있다. 제1 에칭 단계는 FET(102B)의 표면으로부터 로우-k 물질층의 일부를 제거하고 개구(1348) 내에서 로우-k 물질층을 부분적으로 에칭백할 수 있다. 제2 에칭 단계에서, HF 대 NF3의 가스 비는 제1 에칭 단계보다 높을 수 있고 약 5 내지 약 20의 범위일 수 있다. 제2 에칭 단계는 도 14c에 도시된 바와 같이 내부 스페이서(113B)의 구조물을 달성할 수 있다. 일부 실시예에서, 내부 스페이서(113B)와 나노 구조화된 영역(120B) 사이의 계면(113Bs)은 나노 구조화된 영역(120B)의 측벽의 에칭 프로파일을 따른다. 예를 들어, 나노 구조화된 영역(122B)의 측벽이 선형 에칭 프로파일(122As1)을 가질 때(도 10d) 계면(113Bs)은 도 14c에 도시된 바와 같이 선형 프로파일을 가질 수 있거나, 나노 구조화된 영역(120B)의 측벽이 삼각형 에칭 프로파일(120Bs2)(도 13c 및 14c)을 가질 때 계면(113Bs)은 삼각형 프로파일(미도시됨)을 가질 수 있다.
도 15a 내지 15d를 참조하면, 내부 스페이서(113B)의 형성 후에 에피택셜 핀 영역(110B)이 부유 나노 구조화된 영역(122A) 주위에서 성장될 수 있다. 에피택셜 핀 영역(110B)은 도 12a-12d를 참조하여 설명된 에피택셜 핀 영역(110A)과 유사하게 성장될 수 있다. 일부 실시예에서, 에피택셜 핀 영역(110B)은, 나노 구조화된 영역(122A)이 SiGe를 포함하는 경우 p형일 수 있거나, 또는 나노 구조화된 영역(122A)이 Ge의 임의의 실질적인 양이 없이(예를 들어, Ge가 없음) Si를 포함하는 경우 n형일 수 있다. 내부 스페이서(113B) 및 에피택셜 영역(110B)의 형성 후에, 포토레지스트층(1346)은 도 15b 및 15d에 도시된 바와 같이 FET(102A)으로부터 제거될 수 있다.
에피택셜 핀 영역(110A)과 유사하게, 일부 실시예에서, 도 15a 및 15d에 도시된 바와 같이 부유 나노 구조화된 영역(122A) 주위에 에피택셜 핀 영역(110B)을 형성하는 대신, 도 1e 및 도 1f에 도시된 바와 같이 핀 베이스 부분(121) 상에 에피택셜 핀 영역(110B)이 성장될 수 있다. 내부 스페이서(113B)의 형성에 이어서 부유 나노 구조화된 영역(122A)을 제거한 후, 도 1f에 도시된 바와 같은 에피택셜 핀 영역(110B)이 핀 베이스 부분(121) 상에 성장될 수 있다. 부유 나노 구조화된 영역(122A)을 제거하기 위한 공정은 Si보다 SiGe에 대해 더 높은 에칭 선택도를 갖는 건식 에칭 공정을 사용하는 것을 포함할 수 있다. 예를 들어, 할로겐계 화학은 Si에 대해서 보다 Ge에 대해 더 높은 에칭 선택도를 나타낼 수 있다. 따라서, 할로겐 가스는 Si보다 SiGe를 더 빨리 에칭할 수 있다. 일부 실시예에서, 할로겐계 화학은 불소계 가스 및/또는 염소계 가스를 포함할 수 있다. 대안적으로, 나노 구조화된 영역(122A)의 에칭은 Si보다 SiGe에 대해 더 높은 선택도를 갖는 습식 에칭 공정을 사용하는 것을 포함할 수 있다. 예를 들어, 습식 에칭 공정은 황산(H2SO4) 및 과산화수소(H2O2)의 혼합물(SPM) 및/또는 암모니아 하이드록사이드(NH4OH)와 H2O2 및 탈이온(DI)수의 혼합물(APM)을 사용하는 것을 포함할 수 있다.
일부 실시예에서, 내부 스페이서(113A-113B)를 형성하기 위한 처리 단계는 두 FET들(102A-102B)이 동일한 전도성 유형(예를 들어, n형 또는 p형)이라면 포토레지스트층들(946 및 1346)을 사용하지 않고 동시에 수행될 수 있다. 유사하게, 에피택셜 핀 영역들(110A-110B)을 형성하기 위한 처리 단계는, 두 FET들(102A-102B)이 유사한 전도성 유형이면, 내부 스페이서(113A-113B)를 동시에 형성한 후 포토레지스트층들(946 및 1346)을 사용하지 않고 동시에 수행될 수 있다.
도 3을 참조하면, 동작(335)에서, 에피택셜 핀 영역들 사이에 나노 구조화된 채널 영역이 형성된다. 예를 들어, 나노 구조화된 채널 영역(120B 및 122B)은 도 16a 내지 19d를 참조하여 설명된 바와 같이, 폴리실리콘 구조물(112A*-112B*) 아래에 있는 핀 구조물(108A*-108B*)의 영역에 순차적으로 형성될 수 있다. 나노 구조화된 채널 영역(120B 및 122B)의 형성 전에, ESL(116)은 도 15a의 구조물 상에 퇴적될 수 있고 ILD(118)는 ESL(116) 상에 퇴적될 수 있다.
일부 실시예에서, ESL(116)은 SiNx, SiOx, SiON, SiC, SiCN, BN, SiBN, SiCBN, 또는 이들의 조합을 포함하는 물질로 형성될 수 있다. ESL(116)의 형성은 PECVD, 아대기 화학 증기 퇴적(sub atmospheric chemical vapor deposition; SACVD), LPCVD, ALD, 고밀도 플라즈마(high-density plasma; HDP), 플라즈마 강화 원자층 퇴적(plasma enhanced atomic layer deposition; PEALD), 분자층 퇴적(MLD), 플라즈마 임펄스 화학 증기 퇴적(plasma impulse chemical vapor deposition; PICVD), 또는 다른 적절한 퇴적 방법을 사용하여 도 15a의 구조물 상에 ESL(116)을 위한 물질층을 블랭킷 퇴적하는 것을 포함할 수 있다.
ESL(116)을 위한 물질층의 블랭킷 퇴적은 ILD(118)를 위한 유전체 물질층의 블랭킷 퇴적에 의해 이어질 수 있다. 일부 실시예에서, 유전체 물질은 실리콘 산화물이다. 유전체 물질층은 유동성 유전체 물질(예를 들어, 유동성 실리콘 산화물, 유동성 실리콘 질화물, 유동성 실리콘 산질화물, 유동성 실리콘 탄화물, 또는 유동성 실리콘 산탄화물)에 적절한 퇴적 방법을 사용하여 퇴적될 수 있다. 예를 들어, 유동성 실리콘 산화물은 FCVD 공정을 사용하여 퇴적될 수 있다. 블랭킷 퇴적 공정은, 약 30분 내지 약 120분 범위의 기간 동안 약 200 ℃ 내지 약 700 ℃ 범위의 온도에서 퇴적된 유전체 물질층을 증기(steam)에서 열적 어닐링하는 것에 의해 이어질 수 있다. ESL(116), ILD(118), 외부 스페이서(114A-114B), 및 폴리실리콘 구조물(112A*-112B*)의 상부 표면을 도 16a에 도시된 바와 같이 서로 공면화하기 위해 열적 어닐링 후에 CMP 공정이 이어질 수 있다. CMP 공정 동안, 하드 마스크층(742A-742B)이 제거될 수 있다.
CMP 공정에 이어서, FET(102A)의 나노 구조화된 채널 영역(120B)이 도 17b 및 17d에 도시된 바와 같이 형성될 수 있다. 나노 구조화된 채널 영역(120B)을 형성하는 공정은, (i) 도 16a 내지 16c에 도시된 바와 같이 FET(102B) 상에 포토레지스트층(1650)을 형성하는 단계, (ii) 폴리실리콘 구조물(112A*) 및 보호 산화물층(740A)을 도 16a의 구조물로부터 에칭하는 단계, 및 (iii) 도 16a의 구조물로부터 나노 구조화된 영역(122B)을 에칭하는 단계의 순차적인 단계들을 포함할 수 있다. 일부 실시예에서, 폴리실리콘 구조물(112A*) 및 보호 산화물층(740A)은 동작(320)에서 설명된 제1, 제2, 제3 및/또는 제4 폴리실리콘 에칭 단계들을 사용하여 에칭될 수 있다. 일부 실시예에서, 나노 구조화된 영역(122B)은 도 10a 내지 10d를 참조하여 설명된 나노 구조화된 영역(122A)을 에칭하는데 사용된 것과 유사한 습식 에칭 공정을 사용하여 에칭될 수 있다. 나노 구조화된 영역(122B)의 에칭의 결과로서, 도 17b 및 도 17d에 도시된 바와 같이 나노 구조화된 영역(120B)이 자신 주위에 개구(1752)를 가지며 형성된다.
나노 구조화된 영역(122B)의 에칭에 이어서, FET(102B)의 나노 구조화된 채널 영역(122B)은 도 18b 내지 18c에 도시된 바와 같이 형성될 수 있다. 나노 구조화된 채널 영역(122B)을 형성하기 위한 공정은, (i) 포토레지스트층(1650)을 제거하는 단계, (ii) 도 18b 및 18d에 도시된 바와 같이 나노 구조화된 채널 영역(120A)을 보호하기 위해 개구(1752)(도 17b 및 17d에 도시됨) 내에 포토레지스트층(1850)을 형성하는 단계, (iii) 폴리실리콘 구조물(112B*) 및 보호 산화물 층(740B)을 에칭하는 단계, 및 (iv) 도 17a의 구조물로부터 나노 구조화된 영역(120B)을 에칭하는 단계의 순차적 단계들을 포함할 수 있다. 폴리실리콘 구조물(112A*) 및 보호 산화물층(740A)의 에칭과 유사하게, 폴리실리콘 구조물(112B*) 및 보호 산화물층(740B)은 동작(320)에서 설명된 제1, 제2, 제3, 및/또는 제4 폴리실리콘 에칭 단계들을 사용하여 에칭될 수 있다. 일부 실시예에서, 나노 구조화된 영역(120B)은 도 13a 내지 13d를 참조하여 설명된 나노 구조화된 영역(120A)을 에칭하는데 사용된 것과 유사한 습식 에칭 공정을 사용하여 에칭될 수 있다. 나노 구조화된 영역(120B)의 에칭의 결과로서, 도 18b 및 도 18d에 도시된 바와 같이 나노 구조화된 영역(122B)이 자신들 주위에 개구(1852)를 가지며 형성된다. FET(102B)의 나노 구조화된 채널 영역(122B)의 형성에 이어서, 포토레지스트층(1850)은 개구(1752)로부터 제거되어 도 19a 내지 19d의 구조물을 형성할 수 있다.
도 3을 참조하면, 동작(340)에서, 게이트-올-어라운드(gate-all-around; GAA) 구조물은 나노 구조화된 채널 영역 상에 형성된다. 예를 들어, 게이트 구조물(112A-112B)은 도 19a 내지 19d 및 1b 내지 1d를 참조하여 설명된 바와 같이 나노 구조화된 채널 영역(120B 및 122B)에 둘러싸여 형성될 수 있다. 게이트 구조물(112A-112B)을 형성하기 위한 공정은 (i) 도 19a의 구조물 상에 게이트 유전체층(128A-128B)을 위한 유전체 물질층을 블랭킷 퇴적하는 단계, (ii) 유전체 물질층 상에 게이트 일 함수 금속층(130A-130B)을 위한 일 함수 금속층을 블랭킷 퇴적하는 단계; 및 (iii) 개구(1752 및 1852)가 충전될 때까지 일 함수 금속층 상에 게이트 금속 충전층(132A-132B)을 위한 전도성 물질층을 블랭킷 퇴적하는 단계의 순차적인 단계들을 포함할 수 있다. 일부 실시예에서, 도 1b에 도시된 바와 같이, 유전체 물질층 및 일 함수 금속층은 각각 개구(1752 및 1852) 내에 컨포멀층을 형성할 수 있다(도 19b 내지 19d에 도시됨).
게이트 유전체층(128A-128B)을 위한 유전체 물질층은 실리콘 산화물을 포함할 수 있고 CVD, 원자 층 퇴적(ALD), 물리적 증기 퇴적(PVD), 전자빔 증발, 또는 다른 적절한 공정에 의해 형성될 수 있다. 일부 실시예에서, 유전체 물질층은 (i) 실리콘 산화물, 실리콘 질화물 및/또는 실리콘 산질화물의 층, (ii) 예를 들어, 하프늄 산화물(HfO2), TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2와 같은, 하이-k 유전체 물질, (iii) Li, Be, Mg, Ca, Sr, Sc, Y, Zr, Al, La, Ce, Pr, Nd, Sm, Eu, Gd, Tb, Dy, Ho, Er, Tm, Yb, 또는 Lu의 산화물을 갖는 하이-k 유전체 물질, 또는 (iv) 이들의 조합을 포함할 수 있다. 하이-k 유전체층은 ALD 및/또는 다른 적절한 방법에 의해 형성될 수 있다.
일 함수 금속층(130A-130B)을 위한 일 함수 금속층은 Al, Cu, W, Ti, Ta, TiN, TaN, NiSi, CoSi, Ag, TaC, TaSiN, TaCN, TiAl, TiAlN, WN, 금속 합금, 및/또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 일 함수 금속층은 예를 들면, Al-도핑된 Ti, Al-도핑된 TiN, Al-도핑된 Ta, 또는 Al-도핑된 TaN과 같은, Al-도핑된 금속을 포함할 수 있다. 일 함수 금속층은 예를 들면, ALD, CVD, PVD, 도금, 또는 이들의 조합과 같은, 적절한 공정을 사용하여 퇴적될 수 있다. 게이트 전극(132)을 위한 전도성 물질층은 Ti, Ag, Al, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, WN, Cu, W, Co, Ni, TiC, TiAlC, TaAlC, 금속 합금, 및/또는 이들의 조합을 포함할 수 있고, ALD, PVD, CVD, 또는 다른 적절한 퇴적 공정에 의해 형성될 수 있다. 유전체 물질, 일 함수 금속, 및 전도성 물질의 퇴적된 층은 도 1a의 구조물을 형성하기 위해 CMP 공정에 의해 평탄화될 수 있다. CMP 공정은 도 1a 내지 1d에 도시된 바와 같이 게이트 유전체층(128A-128B), 게이트 일 함수 금속층(130A-130B), 및 게이트 금속 충전층(132A-132B)의 상부 표면을 ILD 층(118)의 상부 표면과 실질적으로 공면화할 수 있다.
게이트 구조물(112A-112B)의 형성은 명확성을 위해 도시되지 않은 예를 들면, S/D 콘택, 게이트 콘택, 비아, 상호접속 금속층, 유전체층, 패시베이션층 등과 같은, 다른 요소들의 형성에 의해 이어질 수 있다.
본 개시 내용은 FET 디바이스(예를 들어, FET(102A-102B))에서 기생 정전 용량을 감소시키기 위한 예시적인 구조물 및 방법을 제공한다. FET 디바이스에서 기생 정전 용량을 줄이면 FET 디바이스 성능을 향상시킬 수 있다. 예시적인 구조물 및 방법은 소스/드레인(S/D) 영역과 FET 디바이스의 GAA 구조물 사이의 내부 스페이서 구조물(예를 들면, 내부 스페이서(113A-113B))을 제공하여 이들 사이의 기생 정전 용량을 감소시킨다. 기생 정전 용량은 FET 동작 동안 S/D 영역과 GAA 구조물 사이의 정전 용량 결합으로부터 발생할 수 있으며, (예를 들어, 고주파에서) FET 디바이스 성능에 부정적인 영향을 미칠 수 있다. 일부 실시예에서, 내부 스페이서 구조물은 에피택셜 S/D 영역과 FET 디바이스의 GAA 구조물 사이에 배치될 수 있고 로우-k 유전체 물질 및/또는 에어 갭(air-gaps)을 포함할 수 있다. 본 명세서에 설명된 내부 스페이서 구조물은 이러한 내부 스페이서 구조물이 없는 FET 디바이스에서의 기생 정전 용량과 비교하여 S/D 영역과 GAA 구조물 사이의 기생 정전 용량을 약 20% 내지 약 60%만큼 감소시킬 수 있다.
일부 실시예에서, 반도체 디바이스는 기판, 기판 상에 배치된 제1 및 제2 나노 구조화된 영역을 갖는 나노 구조화된 층의 스택, 그리고 기판 상에 배치된 제1 및 제2 소스/드레인(S/D) 영역을 포함한다. 제1 및 제2 S/D 영역 각각은 제1 나노 구조화된 영역 각각에 둘러싸인 에피택셜 영역을 포함한다. 반도체 디바이스는 제1 S/D 영역과 제2 S/D 영역 사이에 배치되고 제2 나노 구조화된 영역 각각의 주위에 랩핑된 게이트-올-어라운드(gate-all-around; GAA) 구조물; 제1 S/D 영역의 에피택셜 서브영역과 GAA 구조물의 게이트 서브영역 사이에 배치된 제1 내부 스페이서; 제2 S/D 영역의 에피택셜 서브영역과 GAA 구조물의 게이트 서브영역 사이에 배치된 제2 내부 스페이서; 및 제1 및 제2 나노 구조화된 영역의 측벽 상에 배치된 패시베이션층을 더 포함한다.
일부 실시예에서, 반도체 디바이스는, 기판, 제1 전계 효과 트랜지스터(FET), 및 제2 FET을 포함한다. 제1 FET은, 기판 상에 배치된 제1 나노 구조화된 층의 스택과 제1 나노 구조화된 영역 각각의 주위에 랩핑된 제1 에피택셜 영역을 포함한다. 제1 나노 구조화된 층 각각은 제1 및 제2 나노 구조화된 영역을 포함한다. 제1 FET은, 제1 나노 구조화된 층의 스택 상에 배치되고 제2 나노 구조화된 영역 각각의 주위에 랩핑된 제1 게이트-올-어라운드(GAA) 구조물과, 제1 나노 구조화된 층의 스택 내에 배치된 제1 및 제2 내부 스페이서를 더 포함한다. 제2 FET은, 기판 상에 배치된 제2 나노 구조화된 층의 스택과 제3 나노 구조화된 영역 각각의 주위에 랩핑된 제2 에피택셜 영역을 포함한다. 제2 나노 구조화된 층은 제1 나노 구조화된 층과는 상이한 물질 조성을 가지며, 제2 나노 구조화된 층 각각은 제3 및 제4 나노 구조화된 영역을 포함한다. 제2 에피택셜 영역은 제1 에피택셜 영역과는 상이한 전도성 유형이다. 제2 FET은, 제2 나노 구조화된 층의 스택 상에 배치되고 제4 나노 구조화된 영역 각각의 주위에 랩핑된 제2 GAA 구조물과, 제2 나노 구조화된 층의 스택 내에 배치된 제3 및 제4 내부 스페이서를 더 포함한다. 제3 및 제4 내부 스페이서는 제1 및 제2 내부 스페이서와는 상이한 물질 조성을 갖는다.
일부 실시예에서, 반도체 디바이스를 제조하기 위한 방법은, 기판 상에 제1 나노 구조화된 영역 및 제2 나노 구조화된 영역을 갖는 제1 나노 구조화된 층의 스택을 형성하는 단계; 제1 나노 구조화된 영역 각각의 주위에 랩핑된 제1 에피택셜 영역 및 제2 에피택셜 영역을 성장시키는 단계; 제1 에피택셜 영역과 제2 에피택셜 영역 사이에 그리고 제2 나노 구조화된 영역 각각의 주위에 랩핑된 게이트-올-어라운드(GAA) 구조물을 형성하는 단계; 및 GAA 구조물의 게이트 서브영역의 측벽을 따라 제1 내부 스페이서 및 제2 내부 스페이서를 형성하는 단계 - 게이트 서브영역은 나노 구조화된 층의 스택 내에 매립됨 -; 및 제1 나노 구조화된 영역 및 제2 나노 구조화된 영역 각각의 측벽을 따라 패시베이션층을 형성하는 단계를 포함한다.
전술된 개시 내용은, 당업자가 본 개시 내용의 양상을 더 잘 이해할 수 있도록 다수의 실시예의 피처를 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 공정과 구조물을 설계하거나 수정하기 위한 기초로서 본 발명 개시를 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은, 이러한 등가의 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며, 자신들이 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
<부 기>
1. 반도체 디바이스에 있어서,
기판;
상기 기판 상에 배치된 제1 나노 구조화된 영역 및 제2 나노 구조화된 영역을 갖는 나노 구조화된 층의 스택;
상기 기판 상에 배치된 제1 소스/드레인(source/drain; S/D) 영역 및 제2 소스/드레인(S/D) 영역 - 상기 제1 S/D 영역 및 상기 제2 S/D 영역의 각각은 상기 제1 나노 구조화된 영역의 각각의 주위에 랩핑된(wrapped around) 에피택셜 영역을 포함함 -;
상기 제1 S/D 영역과 상기 제2 S/D 영역 사이에 배치되고 상기 제2 나노 구조화된 영역의 각각의 주위에 랩핑된 게이트-올-어라운드(gate-all-around; GAA) 구조물;
상기 제1 S/D 영역의 에피택셜 서브영역(sub-region)과 상기 GAA 구조물의 게이트 서브영역 사이에 배치된 제1 내부 스페이서;
상기 제2 S/D 영역의 에피택셜 서브영역과 상기 GAA 구조물의 게이트 서브영역 사이에 배치된 제2 내부 스페이서; 및
상기 제1 나노 구조화된 영역 및 상기 제2 나노 구조화된 영역의 측벽 상에 배치된 패시베이션층
을 포함하는, 반도체 디바이스.
2. 제1항에 있어서,
상기 제1 내부 스페이서와 상기 제2 내부 스페이서는 상기 나노 구조화된 층의 스택 내의 인접한 나노 구조화된 층들 사이에 매립된(embedded) 상기 게이트 서브영역의 측벽 상에 배치되는 것인, 반도체 디바이스.
3. 제1항에 있어서,
상기 패시베이션층의 제1 부분은 상기 에피택셜 영역과 상기 나노 구조화된 층의 스택 사이에 배치되고, 상기 패시베이션층의 제2 부분은 상기 제1 나노 구조화된 영역과 상기 제2 나노 구조화된 영역의 측벽 상에 배치되는 것인, 반도체 디바이스.
4. 제1항에 있어서,
상기 제1 내부 스페이서 및 상기 제2 내부 스페이서 상에 각각 배치된 제1 외부 스페이서 및 제2 외부 스페이서를 더 포함하는, 반도체 디바이스.
5. 제1항에 있어서,
상기 제1 내부 스페이서 및 상기 제2 내부 스페이서에 의해 덮이지 않은 상기 GAA 구조물의 측벽 상에 배치된 제1 외부 스페이서 및 제2 외부 스페이서를 더 포함하는, 반도체 디바이스.
6. 제5항에 있어서,
상기 GAA 구조물과 상기 제1 외부 스페이서 및 상기 제2 외부 스페이서 사이의 계면은 상기 GAA 구조물과 상기 제1 내부 스페이서 및 상기 제2 내부 스페이서 사이의 계면과 정렬되는 것인, 반도체 디바이스.
7. 제1항에 있어서,
상기 GAA 구조물의 측벽 상에 배치된 제1 외부 스페이서 및 제2 외부 스페이서를 더 포함하고, 상기 패시베이션층은 상기 제1 외부 스페이서 및 상기 제2 외부 스페이서 아래로 연장되는 것인, 반도체 디바이스.
8. 제1항에 있어서,
상기 제1 내부 스페이서 및 상기 제2 내부 스페이서 상에 각각 배치된 제1 외부 스페이서 및 제2 외부 스페이서를 더 포함하고, 상기 제1 외부 스페이서와 상기 제2 외부 스페이서 사이의 거리는 상기 제1 내부 스페이서와 상기 제2 내부 스페이서 사이의 거리보다 큰 것인, 반도체 디바이스.
9. 반도체 디바이스에 있어서,
기판;
제1 전계 효과 트랜지스터(field effect transistor; FET); 및
제2 FET
를 포함하고,
상기 제1 FET는,
상기 기판 상에 배치된 제1 나노 구조화된 층의 스택 - 상기 제1 나노 구조화된 층의 각각은 제1 나노 구조화된 영역 및 제2 나노 구조화된 영역을 포함함 -;
상기 제1 나노 구조화된 영역의 각각의 주위에 랩핑된 제1 에피택셜 영역;
상기 제1 나노 구조화된 층의 스택 상에 배치되고 제2 나노 구조화된 영역의 각각의 주위에 랩핑된 제1 게이트-올-어라운드(GAA) 구조물; 및
상기 제1 나노 구조화된 층의 스택 내에 배치된 제1 내부 스페이서 및 제2 내부 스페이서
를 포함하고,
상기 제2 FET는,
상기 기판 상에 배치된 제2 나노 구조화된 층의 스택 - 상기 제2 나노 구조화된 층은 상기 제1 나노 구조화된 층과는 상이한 물질 조성을 가지며, 상기 제2 나노 구조화된 층의 각각은 제3 나노 구조화된 영역 및 제4 나노 구조화된 영역을 포함함 -;
상기 제3 나노 구조화된 영역의 각각의 주위에 랩핑된 제2 에피택셜 영역 - 상기 제2 에피택셜 영역은 상기 제1 에피택셜 영역과는 상이한 전도성 유형임 -;
상기 제2 나노 구조화된 층의 스택 상에 배치되고 상기 제4 나노 구조화된 영역의 각각의 주위에 랩핑된 제2 GAA 구조물; 및
상기 제2 나노 구조화된 층의 스택 내에 배치된 제3 내부 스페이서 및 제4 내부 스페이서 - 상기 제3 내부 스페이서 및 상기 제4 내부 스페이서는 상기 제1 내부 스페이서 및 상기 제2 내부 스페이서와는 상이한 물질 조성을 가짐 -
를 포함하는 것인, 반도체 디바이스.
10. 제9항에 있어서,
상기 제1 나노 구조화된 층 및 상기 제2 나노 구조화된 층의 측벽 상에 배치된 제1 패시베이션층 및 제2 패시베이션층을 더 포함하는, 반도체 디바이스.
11. 제9항에 있어서,
적어도 상기 제1 내부 스페이서 및 상기 제2 내부 스페이서 또는 상기 제3 내부 스페이서 및 상기 제4 내부 스페이서는 로우-k 유전체 물질을 포함하는 것인, 반도체 디바이스.
12. 제9항에 있어서,
적어도 상기 제1 내부 스페이서 및 상기 제2 내부 스페이서 또는 상기 제3 내부 스페이서 및 상기 제4 내부 스페이서는 로우-k 유전체 가스를 포함하는 것인, 반도체 디바이스.
13. 제9항에 있어서,
상기 제1 내부 스페이서 및 상기 제2 내부 스페이서는 상기 제1 GAA 구조물의 게이트 서브영역의 측벽 상에 배치되고, 상기 게이트 서브영역은 상기 제1 나노 구조화된 층의 스택 내에 매립되는 것인, 반도체 디바이스.
14. 제9항에 있어서,
상기 제1 나노 구조화된 층의 스택은 상기 GAA 구조물의 게이트 서브영역, 상기 제1 에피택셜 영역의 서브영역, 및 상기 제1 내부 스페이서와 상기 제2 내부 스페이서에 의해 상기 기판으로부터 수직으로 변위되고(displaced),
상기 제2 나노 구조화된 층의 스택은 상기 기판과 물리적으로 접촉하는 것인, 반도체 디바이스.
15. 반도체 디바이스를 제조하기 위한 방법에 있어서,
기판 상에 제1 나노 구조화된 영역 및 제2 나노 구조화된 영역을 갖는 제1 나노 구조화된 층의 스택을 형성하는 단계;
상기 제1 나노 구조화된 영역의 각각의 주위에 랩핑된 제1 에피택셜 영역 및 제2 에피택셜 영역을 성장시키는 단계;
상기 제1 에피택셜 영역과 상기 제2 에피택셜 영역 사이에 있고 그리고 상기 제2 나노 구조화된 영역의 각각의 주위에 랩핑된 게이트-올-어라운드(GAA) 구조물을 형성하는 단계;
상기 GAA 구조물의 게이트 서브영역의 측벽을 따라 제1 내부 스페이서 및 제2 내부 스페이서를 형성하는 단계 - 상기 게이트 서브영역은 상기 나노 구조화된 층의 스택 내에 매립됨 -; 및
상기 제1 나노 구조화된 영역 및 상기 제2 나노 구조화된 영역의 각각의 측벽을 따라 패시베이션층을 형성하는 단계
를 포함하는, 반도체 디바이스를 제조하기 위한 방법.
16. 제15항에 있어서,
상기 제1 내부 스페이서 및 상기 제2 내부 스페이서를 형성하는 단계는 상기 제1 에피택셜 영역 및 상기 제2 에피택셜 영역을 성장시키는 단계 전에 수행되는 것인, 반도체 디바이스를 제조하기 위한 방법.
17. 제15항에 있어서,
상기 패시베이션층을 형성하는 단계는 상기 제1 내부 스페이서 및 상기 제2 내부 스페이서를 형성하는 단계 전에 수행되는 것인, 반도체 디바이스를 제조하기 위한 방법.
18. 제15항에 있어서,
상기 제1 나노 구조화된 층의 스택을 형성하는 단계는,
상기 기판 상에 교번 구성(alternating configuration)으로 상이한 조성의 제1 반도체층 및 제2 반도체층을 에피택셜 성장시키는 단계; 및
제1 나노 구조화된 층 및 제2 나노 구조화된 층을 형성하기 위해 상기 제1 반도체층 및 상기 제2 반도체층을 에칭하는 단계
를 포함하는 것인, 반도체 디바이스를 제조하기 위한 방법.
19. 제18항에 있어서,
상기 제1 내부 스페이서 및 상기 제2 내부 스페이서를 형성하는 단계는,
상기 제1 나노 구조화된 층의 인접한 제1 영역들 사이에 개구를 형성하도록 상기 제2 나노 구조화된 층의 제1 영역을 에칭하는 단계;
상기 개구에 로우-k 유전체 물질층을 퇴적하는 단계; 및
상기 개구에서 로우-k 유전체 물질층을 에칭백(etch back)하는 단계
를 포함하는 것인, 반도체 디바이스를 제조하기 위한 방법.
20. 제18항에 있어서,
상기 GAA 구조물을 형성하는 단계는,
상기 제1 나노 구조화된 층의 인접한 제2 영역들 사이에 개구를 형성하도록 상기 제2 나노 구조화된 층의 제2 영역을 에칭하는 단계;
상기 개구 내에 게이트 유전체 물질층을 퇴적하는 단계; 및
상기 개구를 충전하도록 상기 게이트 유전체 물질층 상에 전기 전도성 물질층을 퇴적하는 단계
를 포함하는 것인, 반도체 디바이스를 제조하기 위한 방법.

Claims (10)

  1. 반도체 디바이스에 있어서,
    기판;
    상기 기판 상에 배치된 제1 나노 구조화된 영역 및 제2 나노 구조화된 영역을 갖는 나노 구조화된 층의 스택;
    상기 기판 상에 배치된 제1 소스/드레인(source/drain; S/D) 영역 및 제2 소스/드레인(S/D) 영역 - 상기 제1 S/D 영역 및 상기 제2 S/D 영역의 각각은 상기 제1 나노 구조화된 영역의 각각의 주위에 랩핑된(wrapped around) 에피택셜 영역을 포함함 -;
    상기 제1 S/D 영역과 상기 제2 S/D 영역 사이에 배치되고 상기 제2 나노 구조화된 영역의 각각의 주위에 랩핑된 게이트-올-어라운드(gate-all-around; GAA) 구조물;
    상기 제1 S/D 영역의 에피택셜 서브영역(sub-region)과 상기 GAA 구조물의 게이트 서브영역 사이에 배치된 제1 내부 스페이서;
    상기 제2 S/D 영역의 에피택셜 서브영역과 상기 GAA 구조물의 게이트 서브영역 사이에 배치된 제2 내부 스페이서; 및
    상기 제1 나노 구조화된 영역 및 상기 제2 나노 구조화된 영역의 측벽 상에 배치된 패시베이션층
    을 포함하는, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 제1 내부 스페이서와 상기 제2 내부 스페이서는 상기 나노 구조화된 층의 스택 내의 인접한 나노 구조화된 층들 사이에 매립된(embedded) 상기 게이트 서브영역의 측벽 상에 배치되는 것인, 반도체 디바이스.
  3. 제1항에 있어서,
    상기 패시베이션층의 제1 부분은 상기 에피택셜 영역과 상기 나노 구조화된 층의 스택 사이에 배치되고, 상기 패시베이션층의 제2 부분은 상기 제1 나노 구조화된 영역과 상기 제2 나노 구조화된 영역의 측벽 상에 배치되는 것인, 반도체 디바이스.
  4. 제1항에 있어서,
    상기 제1 내부 스페이서 및 상기 제2 내부 스페이서 상에 각각 배치된 제1 외부 스페이서 및 제2 외부 스페이서를 더 포함하는, 반도체 디바이스.
  5. 제1항에 있어서,
    상기 제1 내부 스페이서 및 상기 제2 내부 스페이서에 의해 덮이지 않은 상기 GAA 구조물의 측벽 상에 배치된 제1 외부 스페이서 및 제2 외부 스페이서를 더 포함하는, 반도체 디바이스.
  6. 제5항에 있어서,
    상기 GAA 구조물과 상기 제1 외부 스페이서 및 상기 제2 외부 스페이서 사이의 계면은 상기 GAA 구조물과 상기 제1 내부 스페이서 및 상기 제2 내부 스페이서 사이의 계면과 정렬되는 것인, 반도체 디바이스.
  7. 제1항에 있어서,
    상기 GAA 구조물의 측벽 상에 배치된 제1 외부 스페이서 및 제2 외부 스페이서를 더 포함하고, 상기 패시베이션층은 상기 제1 외부 스페이서 및 상기 제2 외부 스페이서 아래로 연장되는 것인, 반도체 디바이스.
  8. 제1항에 있어서,
    상기 제1 내부 스페이서 및 상기 제2 내부 스페이서 상에 각각 배치된 제1 외부 스페이서 및 제2 외부 스페이서를 더 포함하고, 상기 제1 외부 스페이서와 상기 제2 외부 스페이서 사이의 거리는 상기 제1 내부 스페이서와 상기 제2 내부 스페이서 사이의 거리보다 큰 것인, 반도체 디바이스.
  9. 반도체 디바이스에 있어서,
    기판;
    제1 전계 효과 트랜지스터(field effect transistor; FET); 및
    제2 FET
    를 포함하고,
    상기 제1 FET는,
    상기 기판 상에 배치된 제1 나노 구조화된 층의 스택 - 상기 제1 나노 구조화된 층의 각각은 제1 나노 구조화된 영역 및 제2 나노 구조화된 영역을 포함함 -;
    상기 제1 나노 구조화된 영역의 각각의 주위에 랩핑된 제1 에피택셜 영역;
    상기 제1 나노 구조화된 층의 스택 상에 배치되고 제2 나노 구조화된 영역의 각각의 주위에 랩핑된 제1 게이트-올-어라운드(GAA) 구조물; 및
    상기 제1 나노 구조화된 층의 스택 내에 배치된 제1 내부 스페이서 및 제2 내부 스페이서 - 상기 제1 내부 스페이서 및 상기 제2 내부 스페이서는 로우-k 유전체 물질을 포함함 -
    를 포함하고,
    상기 제2 FET는,
    상기 기판 상에 배치된 제2 나노 구조화된 층의 스택 - 상기 제2 나노 구조화된 층은 상기 제1 나노 구조화된 층과는 상이한 물질 조성을 가지며, 상기 제2 나노 구조화된 층의 각각은 제3 나노 구조화된 영역 및 제4 나노 구조화된 영역을 포함함 -;
    상기 제3 나노 구조화된 영역의 각각의 주위에 랩핑된 제2 에피택셜 영역 - 상기 제2 에피택셜 영역은 상기 제1 에피택셜 영역과는 상이한 전도성 유형임 -;
    상기 제2 나노 구조화된 층의 스택 상에 배치되고 상기 제4 나노 구조화된 영역의 각각의 주위에 랩핑된 제2 GAA 구조물; 및
    상기 제2 나노 구조화된 층의 스택 내에 배치된 제3 내부 스페이서 및 제4 내부 스페이서 - 상기 제3 내부 스페이서 및 상기 제4 내부 스페이서는 상기 제1 내부 스페이서 및 상기 제2 내부 스페이서와는 상이한 물질 조성을 가짐 -
    를 포함하는 것인, 반도체 디바이스.
  10. 반도체 디바이스를 제조하기 위한 방법에 있어서,
    기판 상에 제1 나노 구조화된 영역 및 제2 나노 구조화된 영역을 갖는 제1 나노 구조화된 층의 스택을 형성하는 단계;
    상기 제1 나노 구조화된 영역의 각각의 주위에 랩핑된 제1 에피택셜 영역 및 제2 에피택셜 영역을 성장시키는 단계;
    상기 제1 에피택셜 영역과 상기 제2 에피택셜 영역 사이에 있고 그리고 상기 제2 나노 구조화된 영역의 각각의 주위에 랩핑된 게이트-올-어라운드(GAA) 구조물을 형성하는 단계;
    상기 GAA 구조물의 게이트 서브영역의 측벽을 따라 제1 내부 스페이서 및 제2 내부 스페이서를 형성하는 단계 - 상기 게이트 서브영역은 상기 나노 구조화된 층의 스택 내에 매립됨 -; 및
    상기 제1 나노 구조화된 영역 및 상기 제2 나노 구조화된 영역의 각각의 측벽을 따라 패시베이션층을 형성하는 단계
    를 포함하는, 반도체 디바이스를 제조하기 위한 방법.
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