CN113345963A - 半导体器件以及制造半导体器件的方法 - Google Patents

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Abstract

本发明公开了一种在源极/漏极(S/D)区和全环珊结构之间具有内部间隔件结构的半导体器件的结构以及制造该半导体器件的方法。半导体器件，包括：衬底；纳米结构层的堆叠件，具有设置在衬底上的第一纳米结构区和第二纳米结构区；第一S/D区和第二S/D区，设置在衬底上。第一S/D区和第二S/D区中的每一者包括围绕在第一纳米结构区中的每一者周围的外延区；全环栅(GAA)结构，设置在第一S/D区和第二S/D区之间，并且围绕在第二纳米结构区中的每一者周围；第一内部间隔件，设置在第一S/D区的外延子区和全环栅结构的栅极子区之间；第二内部间隔件，设置在第二S/D区的外延子区和全环栅结构的栅极子区之间；钝化层，设置在第一纳米结构区和第二纳米结构区的侧壁上。

Description

半导体器件以及制造半导体器件的方法
技术领域
本申请的实施例涉及半导体器件以及制造半导体器件的方法。
背景技术
随着半导体技术的进步，对更高存储容量、更快处理系统、和更高性能的需求不断地增长。为了满足这些需求，半导体工业持续按比例缩小半导体器件(例如金属氧化物半导体场效应晶体管(MOSFET)，包括平板MOSFET和鳍式场效应晶体管(finFET))的尺寸。这种按比例缩小已经增加了半导体制造工艺的复杂性。
发明内容
根据本申请的实施例，提供了一种半导体器件，包括：衬底；纳米结构层的堆叠件，具有设置在衬底上的第一纳米结构区和第二纳米结构区；第一源极/漏极(S/D)区和第二源极/漏极区，设置在衬底上，其中，第一源极/漏极区和第二源极/漏极区中的每一者包括围绕在第一纳米结构区中的每一者周围的外延区；全环栅(GAA)结构，设置在第一源极/漏极区和第二源极/漏极区之间，并且围绕在第二纳米结构区中的每一者周围；第一内部间隔件，设置在第一源极/漏极区的外延子区和全环栅结构的栅极子区之间；第二内部间隔件，设置在第二源极/漏极区的外延子区和全环栅结构的栅极子区之间；以及钝化层，设置在第一纳米结构区和第二纳米结构区的侧壁上。
根据本申请的另一个实施例，提供了一种半导体器件，包括：衬底；第一场效应晶体管(FET)，包括：第一纳米结构层的堆叠件，设置在衬底上，其中，第一纳米结构层中的每一者包括第一纳米结构区和第二纳米结构区；第一外延区，围绕在第一纳米结构区中的每一者周围；第一全环栅(GAA)结构，设置在第一纳米结构层的堆叠件上，并且围绕在第二纳米结构区中的每一者周围；以及第一内部间隔件和第二内部间隔件，设置在第一纳米结构层的堆叠件内；以及第二场效应晶体管，包括：第二纳米结构层的堆叠件，设置在衬底上，其中，第二纳米结构层具有与第一纳米结构层不同的材料组成，并且其中，第二纳米结构层中的每一者包括第三纳米结构区和第四纳米结构区；第二外延区，围绕在第三纳米结构区中的每一者周围，其中，第二外延区与第一外延区是不同的导电类型，第二全环栅结构，设置在第二纳米结构层的堆叠件上，并且围绕在第四纳米结构区中的每一者周围；以及第三内部间隔件和第四内部间隔件，设置在第二纳米结构层的堆叠件内，其中，第三内部间隔件和第四内部间隔件具有与第一内部间隔件和第二内部间隔件不同的材料组成。
根据本身的又一个实施例，提供了一种用于制造半导体器件的方法，包括：形成位于衬底上的具有第一纳米结构区和第二纳米结构区的第一纳米结构层的堆叠件；生长围绕在第一纳米结构区中的每一者周围的第一外延区和第二外延区；形成位于第一外延区和第二外延区之间、并且围绕在第二纳米结构区中的每一者周围的全环栅(GAA)结构；形成沿着全环栅结构的栅极子区的侧壁的第一内部间隔件和第二内部间隔件，其中，栅极子区嵌入纳米结构层的堆叠件内；以及形成沿着第一纳米结构区和第二纳米结构区中的每一者的侧壁的钝化层。
本申请的实施例提供了用于半导体器件的间隔件结构。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A和图1B-图1D分别示出了根据一些实施例的具有内部间隔件结构和外部间隔件结构的半导体器件的轴测图和截面图；
图1E和图1F-图1G分别示出了根据一些实施例的具有钝化层的半导体器件的轴测图和截面图；
图2A-图2B示出了根据一些实施例的半导体器件的不同配置的截面图；
图3是根据一些实施例的用于制造具有内部间隔件结构和外部间隔件结构的半导体器件的方法的流程图；
图4A-图19A示出了根据一些实施例的具有内部间隔件结构和外部间隔件结构的半导体器件在其制造工艺的各个阶段的轴测图；
图4B-图19B、图9C-图19C、和图9D-图19D示出了根据一些实施例的具有内部间隔件结构和外部间隔件结构的半导体器件在其制造工艺的各个阶段的截面图。
现在将参考附图描述说明性实施例。在附图中，相似的附图标记通常表示相同的、功能相似的、和/或结构相似的元件。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。如本文所使用的，在第二部件上形成第一部件意味着第一部件形成为与第二部件直接接触。另外，本发明可以在各个实例中重复参考数字和/或字母。该重复是出于简化和清楚的目的，其本身并不指示所讨论的各种实施例和/或结构之间的关系。
为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以容易地描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
值得注意的是，说明书中对“一个实施例”、“一个实施例”、“一个示例性实施例”、“示例性”等的引用，指示了所描述的实施例可以包括特定的部件、结构、或者特性，但是每个实施例不是一定包括特定的特部件、结构、或者特性。而且，这样的短语不一定指代相同的实施例。另外，当结合实施例描述特定的部件、结构、或者特性时，无论是否明确描述，结合其他实施例来实现这种部件、结构、或者特性都在本领域技术人员的知识范围内。
应当理解的是，本文的措词或者术语是出于描述而非限制的目的，从而本说明书的术语或者措词将由相关(一些)领域的技术人员根据本文的教导进行解释。
如本文所使用的，术语“蚀刻选择性”是指在相同蚀刻条件下两种不同材料的蚀刻速率的比值。
如本文所使用的，术语“高k”是指高介电常数。在半导体器件结构和制造工艺领域中，高k是指大于SiO2的介电常数(例如大于3.9)的介电常数。
如本文所使用的，术语“p型”限定为掺杂有诸如硼的p型掺杂剂的结构、层、和/或区域。
如本文所使用的，术语“n型”限定为掺杂有诸如磷的n型掺杂剂的结构、层、和/或区域。
在一些实施例中，术语“约”和“基本上”可以指示给定数量的值，该给定数量的值在该值的5％内变化(例如该值的±1％、±2％、±3％、±4％、、±5％)。这些值仅是示例，并不旨在进行限制。应当理解的是，术语“约”和“基本上”可以指的是如相关(一些)领域的技术人员根据本文的教导所解释的给定数量的值的百分比。
本文公开的鳍部结构可以通过任何合适的方法来图案化。例如，可以使用一种或者多种包括双重图案化工艺或者多重图案化工艺的光刻工艺来图案化鳍部结构。通常，双重图案化工艺或者多重图案化工艺将光刻和自对准工艺相结合，允许创建例如与使用单个直接光刻工艺可获得的间距相比具有更小间距的图案。例如，在一些实施例中，牺牲层形成在衬底上方并且使用光刻工艺进行图案化。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用所剩的间隔件来图案化鳍部结构。
本发明提供了用于减小FET器件(例如finFET、全环栅FET等)中的寄生电容的示例性结构和方法。减小FET器件中的寄生电容，可以提高FET器件的性能。
本文公开的示例性结构和方法在FET器件的源极/漏极(S/D)区和栅极结构之间提供了内部间隔件结构，以减小它们之间的寄生电容。寄生电容可能是在FET工作期间由S/D区和栅极结构之间的电容耦合所引起，并且可能会对FET器件的性能(例如在高频下)产生负面影响。在一些实施例中，内部间隔件结构可以设置在FET器件的外延S/D区和全环栅(GAA)结构之间，并且可以包括低k介电材料或者气体。与不具有本文所描述的内部间隔件结构的FET器件中的寄生电容相比，本文所描述的内部间隔件结构可以将FET器件的S/D区和栅极结构之间的寄生电容减小例如约20％至约60％。
根据一些实施例，参考图1A-图1D描述具有FET102A-102B的半导体器件100。图1A示出了根据一些实施例的半导体器件100的轴测图。图1B-图1D分别示出了根据一些实施例的沿着图1A的半导体器件100的线B-B、C-C、和D-D的截面图。在一些实施例中，FET102A-102B可以都是p型FET或者都是n型FET，或者可以是每个导电类型FET各居其一。虽然参考图1A-图1D讨论了两个FET，但是半导体器件100可以具有任何数量的FET。除非另有说明，否则具有相同注释的FET102A-102B的元件的讨论可以适用于彼此。半导体器件100的轴测图和截面图出于说明目的示出，并且可能未按比例绘制。
参考图1A-图1D，可以在衬底106上形成FET102A-102B。衬底106可以是半导体材料，例如但不限于硅。在一些实施例中，衬底106可以包括晶体硅衬底(例如晶圆)。在一些实施例中，衬底106可以包括：(i)基本半导体，例如锗(Ge)；(ii)化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、锑化铟、和/或III-V族半导体材料；(iii)合金半导体，包括硅锗(SiGe)、碳化硅锗、锗锡、硅锗锡、磷化镓砷、磷化镓铟、砷化镓铟、磷化铟镓砷、砷化铝铟、和/或砷化铝镓；(iv)绝缘体上硅(SOI)结构；(v)绝缘体上硅锗(SiGe)结构(SiGeOI)；(vi)绝缘体上锗(GeOI)结构；或者(vii)其组合。另外，衬底106可以根据设计要求进行掺杂(例如p型衬底或者n型衬底)。在一些实施例中，衬底106可以掺杂有p型掺杂剂(例如硼、铟、铝、或者镓)或者n型掺杂剂(例如磷或者砷)。
FET102A-102B可以分别包括鳍部结构108A-108B、钝化层109A-109B、外延鳍部区110A-110B、栅极结构112A-112B(也称为全环栅(GAA)结构112A-112B)、内部间隔件113A-113B、和外部间隔件114A-114B。
如图1C-图1D所示，鳍部结构108A可以包括鳍部基底部分119和设置在鳍部基底部分119上的第一半导体层120的堆叠件，鳍部结构108B可以包括鳍部基底部分121和第二半导体层122的堆叠件。在一些实施例中，鳍部基底部分119和121可以包括与衬底106类似的材料。鳍部基底部分119和121可以通过衬底106的光刻图案化和蚀刻来形成。第一半导体层120中的每一者可以具有(i)纳米结构区120A，由外延鳍部区110A以及下面的内部间隔件和外部间隔件113A-114A(图1A和图1D)围绕在周围；以及(ii)纳米结构区120B，由栅极结构112A(图1B和图1D)围绕在周围。类似地，第二半导体层122中的每一者可以具有(i)纳米结构区122A，由外延鳍部区110B以及下面的内部间隔件和外部间隔件113B-114B(图1A和1C)围绕在周围；以及(ii)纳米结构区122B，由栅极结构112B(图1B和图1C)围绕在周围。在去除纳米结构区122B和120B(在图1A-图1D中未示出；在图16A-图16D中示出)以分别形成栅极结构112A-112B之后，可以将纳米结构区120B和122B称为FET102A-102B的纳米结构沟道区120B和122B。
第一半导体层120和第二半导体层122可以包括彼此不同的半导体材料。在一些实施例中，第一半导体层120和第二半导体层122可以包括具有彼此不同的氧化速率和/或蚀刻选择性的半导体材料。在一些实施例中，第一半导体层120和第二半导体层122可以包括类似于或者不同于衬底106的半导体材料。第一半导体层120和第二半导体层122可以包括：(i)基本半导体，例如硅或者锗；(ii)化合物半导体，包括III-V族半导体材料；(iii)合金半导体，包括SiGe、锗锡、或者硅锗锡；或者(iv)其组合。在一些实施例中，第一半导体层120和第二半导体层122可以包括具有在约25原子百分比至约50原子百分比的范围内的Ge、任何所剩原子百分比是Si的SiGe，或者可以包括不具有任何实质数量的Ge(例如不具有Ge)的Si。第一半导体层120和/或第二半导体层122的半导体材料可以是未掺杂的，或者可以是在其外延生长工艺期间使用以下掺杂剂进行原位掺杂：(i)p型掺杂剂，例如硼、铟、或者镓；和/或(ii)n型掺杂剂，例如磷或者砷。在一些实施例中，如果半导体器件100是互补金属氧化物半导体(CMOS)器件，则第一半导体层120可以包括Si，用于n型FET102A，和可以包括SiGe，用于p型FET102B；或者，第一半导体层120可以包括SiGe，用于p型FET102A，和可以包括Si，用于n型FET102B。在一些实施例中，第一半导体层120和第二半导体层122两者可以都包括Si，用于n型FET102A-102B，或者可以都包括SiGe，用于p型FET102A-102B。
参考图1B，纳米结构沟道区120B和122B可以具有沿着Z轴在约5nm至约30nm的范围内的相应的垂直尺寸H1和H2(例如厚度或者直径)，以及沿着Y轴在约5nm至约30nm的范围内的相应的水平尺寸W1和W2(例如宽度或者直径)。H1/W1和H2/W2的比值可以各自在约0.2至约5的范围内。虽然图1B中示出了纳米结构沟道区120B和122B的矩形截面，但是纳米结构沟道区120B和122B可以具有其他几何形状(例如圆形、椭圆形、三角形、或者多边形)的截面。另外，纳米结构沟道区120B和122B可以具有沿着X轴在约10nm至约100nm的范围内的相应的水平尺寸L1(图1D)和L2(图1C)。L1/H1和L2/H2的比值可以在约2至约20的范围内。在一些实施例中，尺寸H1和H2、W1和W2、以及L1和L2可以分别彼此相等或者不同。在一些实施例中，H1/W1和H2/W2、以及L1/H1和L2/H2的比值可以分别彼此相等或者不同。
参考图1A-图1B，钝化层109A-109B可以分别设置在纳米结构沟道区120B和122B的侧壁上以及鳍部基底部分119和121的侧壁上。在一些实施例中，钝化层109A可以设置在最顶部的第一半导体层120的顶面上，如图1D所示。如图1C所示，钝化层109B未设置在第二半导体层上，因为如下所述在形成FET102B期间去除钝化层109B的部分。钝化层109A-109B可以通过减少或者消除在这些表面上的悬空键引起的空位来改善鳍部结构108A-108B的这些钝化层覆盖的表面的表面质量。空位会俘获电荷载流子，并且会减小FET102A-102B在其工作期间的驱动电流。与不具有诸如钝化层109A-109B的钝化层的FET相比，减小或者消除这些空位可以使FET102A-102B的驱动电流增加约20％至约50％。
在一些实施例中，钝化层109A-109B可以是氮化物、氧化物、氟化物、氯化物、和/或硫化物薄膜。在一些实施例中，钝化层109A-109B可以包括氟、氯、氮、氧、氢、氘、和/或硫原子，其可以与悬空键接合，以减少或者消除鳍部结构108A-108B的上述表面上的空位。钝化层109A-109B可以基本上共形地沉积在鳍部结构108A-108B的这些表面上，并且可以具有在约0.5nm至约5nm的范围内的厚度。
参考图1A和图1C-图1D，外延鳍部区110A可以生长为围绕在不在内部间隔件或者外部间隔件113A-114A下方的纳米结构区120A周围。类似地，外延鳍部区110B可以生长为围绕在不在内部间隔件或者外部间隔件113B-114B下方的纳米结构区122A周围。在一些实施例中，如图1E-图1G所示，外延鳍部区110B和110A可以生长在鳍部基底部分121和119上，而不是分别围绕在纳米结构区122A和120A周围。外延鳍部区110A-110B可以包括彼此类似或者不同的外延生长的半导体材料。在一些实施例中，外延生长的半导体材料可以包括与衬底106的材料相同的材料或者不同的材料。外延鳍部区110A-110B可以各自具有沿着相应的纳米结构区120A和122A的侧壁在约3nm至约6nm的范围内的厚度。虽然在图1C-图1D中示出了外延鳍部区110A-110B的三角形截面，但是外延鳍部区110A-110B可以具有其他几何形状(例如矩形、半圆形、或者多边形)的截面。
外延鳍部区110A-110B可以分别是用于p型FET102A-102B的p型，或者用于n型NFET102A-102B的n型。在一些实施例中，如果半导体器件100是CMOS器件，则外延鳍部区110A-110B可以相对于彼此为相反的掺杂类型。P型外延鳍部区110A-110B可以包括SiGe、SiGeB、GeB、SiGeSnB、III-V族半导体化合物、或其组合，并且掺杂剂浓度在约1x1020原子/cm3至约1x1021原子/cm3的范围内。在一些实施例中，p型外延鳍部区110A-110B中的每一者可以具有多个子区(未示出)，其可以包括SiGe，并且可以基于例如掺杂浓度、外延生长工艺条件、和/或Ge相对于Si的相对浓度而彼此不同。子区中的每一者可以具有彼此类似或者不同的厚度，并且厚度可以在约0.5nm至约5nm的范围内。在一些实施例中，第一子区中的Ge的原子百分比可以小于第二子区中的Ge的原子百分比。在一些实施例中，第一子区可以包括在约15原子百分比至约35原子百分比的范围内的Ge，而第二子区可以包括在约25原子百分比至约50原子百分比的范围内的Ge，其中在所述子区中任何所剩的原子百分比为Si。
根据一些实施例，p型外延鳍部区110A-110B的多个子区可以具有相对于彼此的变化的p型掺杂剂浓度。例如，第一子区可以是未掺杂的，或者可以具有低于第二子区的掺杂剂浓度(例如掺杂剂浓度在约1x1020原子/cm3至约3x1022原子/cm3的范围内)的掺杂剂浓度(例如掺杂剂浓度小于约8x1020原子/cm3)。
在一些实施例中，n型外延鳍部区110A-110B可以具有多个n型子区(未示出)。第一n型子区可以具有以下材料：具有SiAs、SiC、或者SiCP，掺杂剂浓度在约1x1020原子/cm3至约1x1021原子/cm3的范围内，厚度在约1nm至约3nm的范围内。设置在第一n型子区上的第二n型子区可以具有以下材料：具有SiP，掺杂剂浓度在约1×1020原子/cm3至约1×1022原子/cm3的范围内。设置在第二n型子区上的第三n型子区可以具有类似于第一n型子区的材料组成和厚度的材料。
外延鳍部区110A-110B以及其下面的纳米结构区120A和122A可以分别形成源极/漏极(S/D)区126A-126B。纳米结构沟道区120B和122B可以分别介入一对S/D区126A-126B之间，如图1C-图1D所示。
栅极结构112A-112B可以是多层结构，并且可以分别围绕在纳米结构沟道区120B和122B周围，对于这些结构而言，栅极结构112A-112B可以称为全环珊(GAA)结构或者水平全环珊(HGAA)结构，而FET102A-102B可以称为GAA FET102A-102B。栅极结构112A-112B之间的间隔111未按比例绘制，并且栅极结构112A-112B可以以任何距离彼此分隔开。在一些实施例中，FET102A-102B可以具有围绕在纳米结构沟道区120B和122B周围的类似于栅极结构112A-112B的公共栅极结构。
栅极结构112A-112B可以分别包括栅极介电层128A-128B、栅极功函金属层130A-130B、和栅极金属填充层132A-132B。如图1B所示，栅极介电层128A可以围绕在纳米结构沟道区120B中的每一者周围，以填充相邻的纳米结构沟道区120B之间的空间，从而使纳米结构沟道区120B彼此电隔离，并且与导电栅极功函金属层130A和栅极金属填充层132A电隔离，以防止在FET102A的工作期间栅极结构112A和S/D区126A之间的短路。类似地，栅极介电层128B可以围绕在纳米结构沟道区122B中的每一者周围，以填充相邻的纳米结构沟道区122B之间的空间，并且使纳米结构沟道区122B彼此电隔离，并且与导电栅极功函金属层130B和栅极金属填充层132B电隔离，以防止在FET102B的工作期间栅极结构112B和S/D区126之间的短路。
栅极介电层128A-128B中的每一者可以具有在约1nm至约5nm的范围内的厚度，并且可以包括：(i)氧化硅层、氮化硅层、和/或氧氮化硅层；(ii)高-k介电材料，例如氧化铪(HfO2)、氧化钛(TiO2)、氧化铪锆(HfZrO)、氧化钽(Ta2O3)、硅酸铪(HfSiO4)、氧化锆(ZrO2)、硅酸锆(ZrSiO2)；(iii)具有锂(Li)、铍(Be)、镁(Mg)、钙(Ca)、锶(Sr)、钪(Sc)、钇(Y)、锆(Zr)、铝(Al)、镧(La)、铈(Ce)、镨(Pr)、钕(Nd)、钐(Sm)、铕(Eu)、钆(Gd)、铽(Tb)、镝(Dy)、钬(Ho)、铒(Er)、铥(Tm)、镱(Yb)、或者镥(Lu)的氧化物的高k介电材料；或者(iv)其组合。
如图1B所示，纳米结构沟道区120B和122B中的一个或者多个可以用栅极功函金属层130A-130B和栅极金属填充层132A-132B围绕在周围。栅极功函金属层130A-130B可以包括单个金属层或者金属层的堆叠件。金属层的堆叠件可以包括具有彼此相同或者不同的功函值的金属。在一些实施例中，栅极功函金属层130A-130B中的每一者可以包括铝(Al)、铜(Cu)、钨(W)、钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、硅化镍(NiSi)、硅化钴(CoSi)、银(Ag)、碳化钽(TaC)、氮化钽硅(TaSiN)、氮化钽碳(TaCN)、钛铝(TiAl)、氮化钛铝(TiAlN)、氮化钨(WN)、金属合金、和/或其组合。在一些实施例中，每个栅极功函层130可以包括Al掺杂的金属，例如Al掺杂的Ti、Al掺杂的TiN、Al掺杂的Ta、或者Al掺杂的TaN。在一些实施例中，每个栅极功函层130可以具有在约2nm至约15nm的范围内的厚度。
在一些实施例中，栅极阻挡层(未示出)可以分别设置在栅极介电层128A-128B和栅极功函金属层130A-130B之间。栅极阻挡层可以用作用于随后形成栅极功函层130A-130B的成核层，和/或可以有助于防止金属(例如Al)从栅极功函层130A-130B大量扩散至下面的层(例如栅极介电层128A-128B)。栅阻挡层可以包括钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、或者其他合适的扩散阻挡材料。在一些实施例中，栅极阻挡层可以包括基本无氟的金属或者含金属的薄膜。基本无氟的金属或者无氟的含金属的薄膜可以包括离子、原子、和/或分子形式的小于5原子百分比的氟污染物的量。在一些实施例中，栅极阻挡层可以具有在约1nm至约10nm的范围内的厚度。
栅极金属填充层132A-132B中的每一者可以包括单个金属层或者金属层的堆叠件。金属层的堆叠件可以包括彼此不同的金属。在一些实施例中，栅极金属填充层132A-132B中的每一者可以包括合适的导电材料，例如Ti、银(Ag)、Al、氮化钛铝(TiAlN)、碳化钽(TaC)、碳氮化钽(TaCN)、氮化钽硅(TaSiN)、锰(Mn)、Zr、氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、氮化钨(WN)、铜(Cu)、钨(W)、钴(Co)、镍(Ni)、碳化钛(TiC)、碳化钛铝(TiAlC)、碳化钽铝(TaAlC)、金属合金、和/或其组合。虽然栅极结构112A-112B示出为相似，但是FET102A-102B可以具有所具有的材料和/或电特性(例如阈值电压、功函值)彼此不同的栅极结构。而且，虽然栅极结构112A-112B示出为具有GAA结构，但是其他栅极结构(例如垂直GAA结构或者不具有GAA结构的栅极结构)也在本公开的范围和精神内。
如图1C-图1D所示，内部间隔件113A中的每一者可以设置在外延区110A的子区110As和栅极结构112A的子区112As之间，并且内部间隔件113B中的每一者可以设置在外延区110B的子区110Bs和栅极结构112B的子区112Bs之间。内部间隔件113A-113B中的每一者可以分别防止子区110As和112As之间以及子区110Bs和112Bs之间的电容耦合。防止这些子区之间的电容耦合,可以减小S/D区126A-126B与栅极结构112A-112B之间的寄生电容，并且改善FET102A-102B的器件性能。
在一些实施例中，内部间隔件113A-113B可以包括所具有的介电常数小于约3.9和/或在约1至约3.5之间的低k介电材料。在一些实施例中，低k介电材料可以包括硅、氧、碳、和/或氮。用于内部间隔件113A-113B的低k介电材料中的硅、氧、碳、和氮的浓度可以取决于内部间隔件113A-113B期望的介电常数。低k介电材料中硅、氧、碳、和氮的浓度变化可以改变所需的介电常数。低k介电材料可以包括氧碳氮化硅(SiOCN)、碳氮化硅(SiCN)、氧碳化硅(SiOC)、聚酰胺、碳掺杂的氧化物、氟掺杂的氧化物、氢掺杂的氧化物、或其组合。
在一些实施例中，内部间隔件113A-113B可以包括所具有的介电常数小于约3.9和/或在约0.5至约3.5之间的低k介电气体。低k介电气体可以包括空气、氮气、氦气、氩气、氢气、或者其他合适的介电气体。在一些实施例中，内部间隔件113A-113B可以分别是子区110As和112As之间以及子区110Bs和112Bs之间的气隙的形式。在一些实施例中，内部间隔件113A-113B可以具有彼此类似或者不同的材料。在一些实施例中，FET102A-102B两者可以都具有诸如内部间隔件113A-113B的内部间隔件，或者，FET102A-102B之一可以具有诸如内部间隔件113A或者113B的内部间隔件。虽然在图1C-图1D中示出了内部间隔件113A-113B的矩形截面，但是内部间隔件113A-113B可以具有其他几何形状(例如半圆形、三角形、或者多边形)的截面。在一些实施例中，内部间隔件113A-113B中的每一者可以具有沿着X轴在约3nm至约15nm的范围内的水平尺寸(例如厚度)。
根据一些实施例，外部间隔件114A-114B可以设置在相应的栅极结构112A-112B的侧壁上，并且与相应的栅极介电层128A-128B物理接触。外部间隔件114A-114B可以包括绝缘材料，例如氧化硅、氮化硅、碳氮化硅(SiCN)、氧碳氮化硅(SiOCN)、低k材料、或其组合。外部间隔件114A-114B可以具有所具有的介电常数小于约3.9和/或在约1至约3.5之间的低k材料。在一些实施例中，外部间隔件114A-114B的每一者可以具有在约2nm至约10nm的范围内的厚度。在一些实施例中，沿着X轴的外部间隔件114A之间的水平距离大于沿着X轴的内部间隔件113A之间的水平距离。类似地，沿着X轴的外部间隔件114B之间的水平距离大于沿着X轴的内部间隔件113B之间的水平距离。
FET102A-102B可以通过使用其他结构组件，例如为了清楚起见未示出于此的栅极接触件结构、S/D接触件结构、导电通孔、导线、互连金属层等，结合至集成电路中。
参考图1A-图1D，半导体器件100可以还包括蚀刻停止层(ESL)116、层间介电(ILD)层118、和浅沟槽隔离(STI)区138。ESL116可以设置在外部间隔件114A-114B的侧壁上和外延区110A-110B上。ESL116可以配置成保护栅极结构112A-112B和/或S/D区126A-126B。可以例如在ILD层118和/或S/D接触件结构(未示出)的形成期间提供这种保护。在一些实施例中，ESL116可以包括例如氮化硅(SiNx)、氧化硅(SiOx)、氧氮化硅(SiON)、碳化硅(SiC)、碳氮化硅(SiCN)、氮化硼(BN)、氮化硅硼(SiBN)、氮化硅碳硼(SiCBN)、或其组合。在一些实施例中，ESL116可以具有在约3nm至约30nm的范围内的厚度。
ILD层118可以设置在ESL116上，并且可以包括使用适合用于可流动介电材料(例如可流动氧化硅、可流动氮化硅、可流动氧氮化硅、可流动碳化硅、或者可流动氧碳化硅)的沉积方法而沉积的介电材料。在一些实施例中，介电材料是氧化硅。在一些实施例中，ILD层118可以具有在约50nm至约200nm的范围内的厚度。
STI区138可以配置成在FET102A-102B与位于衬底106上的相邻FET(未示出)和/或与集成至衬底106或者沉积在衬底106上的相邻有源和无源元件(未示出)之间提供电隔离。在一些实施例中，STI区138可以包括多个层，例如氮化物层和/或氧化物层138A，以及设置在氮化物层和/或氧化物层138A上的绝缘层。在一些实施例中，氮化物层和/或氧化物层138A可以防止在STI区138的形成期间鳍部顶部部分108A2-108B2的侧壁的氧化。在一些实施例中，绝缘层138B可以包括氧化硅、氮化硅、氧氮化硅、掺氟硅酸盐玻璃(FSG)、低k介电材料、和/或其他合适的绝缘材料。在一些实施例中，STI区138可以具有沿着Z轴在约40nm至约200nm的范围内的垂直尺寸。
基于本文的公开内容，将认识到的是，半导体器件100及其元件(例如鳍部结构108A-108B、栅极结构112A-112B、外延鳍部区110A-110B、内部间隔件113A-113B，外部间隔件114A-114B、和/或STI区138)的截面形状是说明性的，并不旨在进行限制。
图2A-图2B分别示出了对于S/D区126A-126B的配置不同于图1D和1C所示的、沿着图1A的线D-D和C-C的FET102A-102B的截面图。在一些实施例中，替代图1D所示的FET102A的是，半导体器件100可以具有如图2A所示的FET102A。图2A的S/D区126A可以包括以交替构造布置的纳米结构区120A和122A的堆叠件，而不是如图1D所示的以交替构造布置的纳米结构区120A和子区110As的堆叠件。类似地，在一些实施例中，替代图1C所示的FET102B的是，半导体器件100可以具有如图2B所示的FET102B。图2B的S/D区126B可以包括以交替构造布置的纳米结构区120A和122A的堆叠件，而不是如图1C所示的以交替构造布置的纳米结构区122A和子区110Bs的堆叠件。具有如图2A至图2B所示的S/D区126A-126B的FET102A-102B可以不具有诸如内部间隔件113A-113B的内部间隔件。
图3是根据一些实施例的用于制造半导体器件100的示例性方法300的流程图。为了说明的目的，图300所示的操作将参考用于制造如图4A-图19A、图4B-图19B、图9C-图19C、和图9D-图19D所示的半导体器件300的示例性制造工艺来描述。图4A-图19A是半导体器件100在其制造的各个阶段的轴测图。图4B-图19B、图9C-图19C、和图9D-图19D是根据一些实施例的分别沿着图4A-图19A的结构的线B-B、C-C、和D-D的截面图。根据特定的应用，操作可以以不同的顺序实施或者不实施。应当注意的是，方法300可能不能生产完整的半导体器件100。因此，应当理解的是，可以在方法300之前、期间、和之后提供附加的工艺，并且一些其他工艺本文可以仅进行简要的描述。以上描述了与图1A-图1D中的元件具有相同注释的图4A-图19A、图4B-图19B、图9C-图19C、和图9D-图19D中的元件。
在操作305中，鳍部结构形成在衬底上。例如，具有鳍部基底部分119和121的鳍部结构108A*-108B*(图5A-图5B所示)、以及以交替配置布置的第一半导体层120和第二半导体层122的堆叠件可以形成在如参考图4A-图5B所描述的衬底106上。在随后的处理中，在分别从鳍部结构108A*-108B*去除第二半导体层122和第一半导体层120之后，鳍部结构108A*-108B*可以形成鳍部结构108A-108B(图1A-1D所示)。用于形成鳍部结构108A*-108B*的工艺可以包括在衬底106上形成堆叠层108*，如图4A-图4B所示。堆叠层108*可以包括以交替配置堆叠的第一半导体层120*和第二半导体层122*。第一半导体层120*和第二半导体层122*可以具有沿着Z轴在约5nm至约30nm的范围内的相应的垂直尺寸H1和H2。
第一半导体层120*和第二半导体层122*中的每一者可以在其下面的层上外延地生长，并且可以包括彼此不同的半导体材料。在一些实施例中，第一半导体层120*和第二半导体层122*可以包括具有彼此不同的氧化速率和/或蚀刻选择性的半导体材料。在一些实施例中，第一半导体层120*和第二半导体层122*可以包括类似于或者不同于衬底106的半导体材料。第一半导体层120*和第二半导体层122*可以包括：(i)基本半导体，例如硅或者锗；(ii)化合物半导体，包括III-V族半导体材料；(iii)合金半导体，包括SiGe、锗锡、或者硅锗锡；或者(iv)其组合。在一些实施例中，第一半导体层120*可以包括Si，而第二半导体层122*可以包括SiGe。在一些实施例中，第一半导体层120*和第二半导体层122*可以包括具有约25原子百分比至约50原子百分比的Ge、任何所剩原子百分比是Si的SiGe，或者可以包括不具有任何实质数量的Ge(例如不具有Ge)的Si。
第一半导体层120*和/或第二半导体层122*可以是未掺杂的，或者可以是在其外延生长工艺中使用以下掺杂剂进行原位掺杂：(i)p型掺杂剂，例如硼、铟、或者镓；和/或(ii)n型掺杂剂，例如磷或者砷。对于p型原位掺杂，可以使用p型掺杂前体，例如乙硼烷(B2H6)、三氟化硼(BF3)、和/或其他p型掺杂前体。对于n型原位掺杂，可以使用n型掺杂前体，例如膦(PH3)、砷化氢(AsH3)、和/或其他n型掺杂前体。
用于形成鳍部结构108A*-108B*的工艺可以进一步包括通过在图4A的堆叠层108*上形成的图案化的硬掩模层(未示出)来蚀刻图4A的结构。在一些实施例中，硬掩模层可以包括例如使用热氧化工艺形成的氧化硅层，和/或使用例如低压化学气相沉积(LPCVD)或者等离子增强CVD(PECVD)形成的氮化硅层。图4A的结构的蚀刻可以包括干蚀刻工艺、湿蚀刻工艺、或其组合。
干蚀刻工艺可以包括使用具有含氧气体、含氟气体(例如CF4、SF6、CH2F2、CHF3、NF3、和/或C2F6)、含氯气体(例如Cl2、CHCl3、CCl4、HCl、和/或BCl3)、含溴气体(例如HBr和/或CHBR3)、氨气(NH3)、含碘气体、其他合适的蚀刻气体和/或等离子体、或其组合的蚀刻剂。干蚀刻工艺可以在以下条件下实施：在约150V至约350V的范围内的高偏置电压、在约10W至约50W的范围内的射频功率、约5Torr至约50Torr的压力、在约25℃至约40℃的范围内的温度、以及在约10sec至约40sec的范围内的持续时间。
湿蚀刻工艺可以包括在稀氢氟酸(DHF)、氢氧化钾(KOH)溶液、氨(NH3)、含氢氟酸(HF)、硝酸(HNO3)、乙酸(CH3COOH)的溶液、或其组合中进行蚀刻。
在蚀刻堆叠层108*之后，可以形成具有鳍部基底部分119和121的鳍部结构108A*-108B*，鳍部基底部分119和121具有沿着Z轴在约40nm至60nm的范围内的相应的垂直尺寸，如图5A-图5B所示。形成在鳍部基底部分119和121上的第一半导体层120和第二半导体层122的堆叠件可以具有沿着Z轴在约5nm至约30nm的范围内的相应的垂直尺寸H3和H4，以及沿着Y轴在约5nm至约50nm的范围内的相应的水平尺寸W3和W4。H1/W1和H2/W2的比值可以各自在约0.2至约5的范围内。在一些实施例中，尺寸H3-H4和W3-W4可以分别彼此相等或者不同。在一些实施例中，H1/W1和H2/W2的比值可以分别彼此相等或者不同。
参考图3，在操作310中，钝化层形成在鳍部结构上。例如，钝化层109A-109B可以分别形成在鳍部结构108A*-108B*上，如参考图6A-图6B所描述的。用于在鳍部结构108A*-108B*上形成钝化层109A-109B的工艺可以包括：在ALD或者CVD工艺中使用一种或者多种具有氟、氯、氮、氧、氢、氘、NH3、和/或硫化氢(H2S)的前体气体，在图5A的结构上覆盖沉积钝化层109。在覆盖沉积工艺期间，一种或者多种前体气体可以具有在约10sccm至约1500sccm的范围内的流量。覆盖沉积工艺可以在以下条件下实施：约10托至约20个大气压的压力、在约100℃至约300℃的范围内的温度、在约10秒至约120分钟的范围内的持续时间。鳍部结构108A*-108B*上的覆盖沉积的钝化层109的部分可以分别称为钝化层109A-109B。
参考图3，在操作315中，STI区形成在钝化层上。例如，STI区138可以形成在钝化层109A-109B上，如参考图7A-图7B所描述的。STI区138的形成可以包括：(i)在图6A的结构上沉积氮化物材料层(未示出)；(ii)在氮化物材料层上沉积氧化物材料层(未示出)；(iii)在氧化物材料层上沉积绝缘材料层(未示出)；(iv)对绝缘材料层进行退火；(v)化学机械抛光(CMP)氮化物材料层和氧化物材料层，并且对绝缘材料层进行退火；以及(vi)回蚀抛光的结构，以形成图7A的STI区138。
氮化物材料层和氧化物材料层可以使用诸如ALD或者CVD的用于沉积氧化物材料和氮化物材料的合适方法来沉积。在一些实施例中，绝缘材料层可以包括氧化硅、氮化硅、氧氮化硅、掺杂氟的硅酸盐玻璃(FSG)、或者低k介电材料。在一些实施例中，绝缘材料层可以使用CVD工艺、高密度等离子体(HDP)CVD工艺、使用硅烷(SiH4)和氧气(O2)作为反应前体来沉积。在一些实施例中，绝缘材料层可以使用亚大气压的CVD(SACVD)工艺或者高纵横比工艺(HARP)来形成，其中工艺气体可以包括四乙氧基硅烷(TEOS)和/或臭氧(O3)。
在一些实施例中，绝缘材料层可以通过使用可流动的CVD(FCVD)工艺沉积可流动的氧化硅来形成。在FCVD工艺之后可以进行湿退火工艺。湿退火工艺可以包括在约200℃至约700℃的范围内的温度下在蒸汽中对绝缘材料的沉积层进行约30分钟至约120分钟的范围内的持续时间的退火。湿退火工艺之后可以进行CMP工艺，以去除氮化物材料层、氧化物材料层、和绝缘材料层的一部分，以使氮化物材料层、氧化物材料层、和绝缘材料层的顶面与鳍部结构108A*-108B*的顶面基本共面。CMP工艺之后可以进行蚀刻工艺，以回蚀氮化物材料层、氧化物材料层、和绝缘材料层，以形成图7A的STI区138。
氮化物材料层、氧化物材料层、和绝缘材料层的回蚀可以通过干蚀刻工艺、湿蚀刻工艺、或其组合来实施。在一些实施例中，干蚀刻工艺可以包括使用等离子体干蚀刻，其具有包括八氟环丁烷(C4F8)、氩(Ar)、氧(O2)、和氦(He)、氟化物(CHF3)和He、四氟化碳(CF4)、二氟甲烷(CH2F2)、氯(Cl2)、和O2、溴化氢(HBr)、O2、和He、或其组合的气体混合物，具有约1mTorr至约5mTorr的压力范围。在一些实施例中，湿蚀刻工艺可以包括使用稀氢氟酸(DHF)处理、过氧化铵混合物(APM)、过氧化硫混合物(SPM)、热去离子水(DI水)、或其组合。在一些实施例中，湿蚀刻工艺可以包括使用氨(NH3)和氢氟酸(HF)作为蚀刻剂，以及诸如Ar、氙(Xe)、He、或其组合的惰性气体。在一些实施例中，在湿蚀刻工艺中使用的HF和NH3的流量可以各自在约10sccm至约100sccm的范围内。在一些实施例中，湿蚀刻工艺可以在约5mTorr至约100mTorr的范围内的压力和约50℃至约120℃的范围内的高温下实施。
参考图3，在操作320中，保护性氧化物层形成在钝化层上，并且多晶硅结构形成在保护性氧化物层和STI区上。例如，保护氧化物层740A-740B可以形成在相应的钝化层109A-109B上，并且多晶硅结构112A*-112B*可以形成在相应的保护性氧化物层740A-740B和STI区138上，如参考图7A-图7B所描述的。
用于形成保护性氧化物层740A-740B的工艺可以包括在图6A的结构上覆盖沉积氧化物材料层(未示出)，然后进行高温退火工艺和蚀刻工艺。氧化物材料层可以包括氧化硅，并且可以使用诸如CVD、ALD、等离子体增强ALD(PEALD)、物理气相沉积(PVD)、或者电子束蒸发的合适的沉积工艺进行覆盖沉积。在一些实施例中，氧化物材料层可以使用PEALD在约400W至约500W的能量范围内和在约300℃至约500℃的温度范围内进行覆盖沉积。氧化物材料层的覆盖沉积之后可以在氧气流下在约800℃至约1050℃的温度范围下进行干退火工艺。氧气前体浓度可以在总气体流量的约0.5％至约5％的范围内。在一些实施例中，退火工艺可以是快闪工艺，其中退火时间可以在约0.5s至约5s之间。形成保护性氧化物层740A-740B的蚀刻工艺可以不跟随退火工艺，并且可以在以下描述的多晶硅结构112A*-112B*的形成期间实施，或者可以在形成多晶硅结构112A*-112B*之后作为单独的蚀刻工艺实施。
用于保护性氧化物层740A-740B的氧化物材料层的覆盖沉积的退火之后可以可以形成如图7A-图7B所示的多晶硅结构112A*-112B*。在后续处理期间，可以在栅极替换工艺中替换多晶硅结构112A*-112B*，以分别形成栅极结构112A-112B。在一些实施例中，用于形成多晶硅结构112A*-112B*的工艺可以包括在用于保护性氧化物层740A-740B的退火的氧化材料层上覆盖沉积多晶硅材料层，以及通过形成在多晶硅材料层上的图案化的硬掩模层742A-742B来蚀刻覆盖沉积的多晶硅材料层。在一些实施例中，多晶硅材料可以是未掺杂的，并且硬掩模层742A-742B可以包括氧化物层和/或氮化物层。氧化物层可以使用热氧化工艺来形成，而氮化物层可以通过LPCVD或者PECVD来形成。硬掩模层742A-742B可以保护多晶硅结构112A*-112B*免受后续处理步骤的影响(例如在内部间隔件113A-113、外部间隔件114A-114B、外延鳍部区110A-110B、ILD层118、和/或ESL116的形成期间)。
多晶硅材料层的覆盖沉积可以包括CVD、PVD、ALD、或者其他合适的沉积工艺。在一些实施例中，覆盖沉积的多晶硅材料层的蚀刻可以包括干蚀刻工艺、湿蚀刻工艺、或其组合。在一些实施例中，覆盖沉积的多晶硅材料层的蚀刻可以包括四个蚀刻步骤。第一多晶硅蚀刻步骤可以包括使用具有溴化氢(HBr)、氧(O2)、氟化物(CHF3)、和氯(Cl2)的气体混合物。第二多晶硅蚀刻步骤可以包括在约45mTorr至约60mTorr的压力下使用具有HBr、O2、Cl2、和氮(N2)的气体混合物。第三多晶硅蚀刻步骤可以包括在约45mTorr至约60mTorr的压力下使用具有HBr、O2、Cl2、N2、和氩(Ar)的气体混合物。第四多晶硅蚀刻步骤可以包括在约45mTorr至约60mTorr的压力下使用具有HBr、O2、Cl2、和N2的气体混合物。根据一些实施例，第四多晶硅蚀刻步骤可以将用于保护性氧化物层740A-740B的未被多晶硅结构112A*-112B*覆盖的退火的覆盖沉积的氧化物材料层的部分与多晶硅材料一起去除。第一多晶硅蚀刻步骤可以比第二、第三、和/或第四多晶硅蚀刻步骤具有更高的多晶硅蚀刻速率。第一多晶硅蚀刻步骤可以用于蚀刻鳍部结构108A*-108B*之上的覆盖沉积的多晶硅材料层的不需要的部分。第二、第三、和第四多晶硅蚀刻步骤可以用于蚀刻高纵横比空间743内的覆盖沉积的多晶硅材料层的不需要的部分。
在一些实施例中，在鳍部结构108A*-108B*的顶面上沿着Z轴的多晶硅结构112A*-112B*的垂直尺寸可以在约40nm至约60nm的范围内。多晶硅结构112A*-112B*可以具有等于或者大于约9的纵横比，其中，纵横比是多晶硅结构112A*-112B*的沿着Z轴的垂直尺寸与沿着Y轴的水平尺寸的比值。在一些实施例中，相邻的多晶硅结构112A*-112B*的中心线之间沿着Y轴的水平尺寸(例如间隔)可以在约30nm至约70nm的范围内。
在多晶硅结构112A*-112B*的形成之后，如果在用以形成图7A-图7B的结构的第四多晶硅刻蚀步骤期间，没有将未被多晶硅结构112A*-112B*覆盖的覆盖沉积的氧化物层的部分去除，则可以通过干刻蚀或者湿刻蚀工艺将其去除。图7A-图7B具有分别设置在纳米结构区120B和122B(图7B)的堆叠件上的多晶硅结构112A*-112B*和保护性氧化物层740A-740B，并且具有分别从多晶硅结构112A*-112B*的两侧沿着X轴延伸出的纳米结构区120A和122A(图7A)的堆叠件。
在一些实施例中，保护性氧化物层740A-740B可以具有沿着Z轴的垂直尺寸(例如鳍部结构108A*-108B*的顶面上的厚度)，和沿着Y轴在约1nm至约3nm的范围内的水平尺寸(例如鳍部结构108A*-108B*的侧壁上的厚度)。在一些实施例中，垂直尺寸可以等于或者大于水平尺寸。保护性氧化物层740A-740B的存在允许从高纵横比空间743(例如纵横比大于1:15、1:18、或者1:20)蚀刻多晶硅材料，而在形成多晶硅结构112A*-112B*期间基本上不会蚀刻和/或损坏鳍部结构108A*-108B*。
参考图3，在操作325中，外部间隔件形成在多晶硅结构的侧壁上和钝化层上。例如，外部间隔件114A-114B可以形成在多晶硅结构112A*-112B*的侧壁上以及钝化层109A-109B的未被多晶硅结构112A*-112B*覆盖的部分上，如参考图8A-图8B所描述的。用于形成外部间隔件114A-114B的工艺可以包括通过CVD、PVD、或者ALD工艺、随后进行光刻和蚀刻工艺(例如使用基于氯或者氟的蚀刻剂的反应性离子蚀刻或者其他干蚀刻工艺)，在图7A的结构上覆盖沉积绝缘材料(例如氧化物材料或者氮化物材料)层。
参考图3，在操作330中，内部间隔件和外延鳍部区形成在鳍部结构上。例如，内部间隔件113A-113B和外延鳍部区110A-110B可以分别形成在鳍部结构108A*-108B*的部分(例如分别为纳米结构区120A和122B)上，而不是在多晶硅结构112A*-112B*下面的部分上，如参考图9A-图13D所描述的。图9A-图13D所示的处理步骤描述了用于具有彼此不同的导电性的FET102A-102B的内部间隔件113A-113B的顺序形成和外延区110A-110B的顺序形成。例如，FET102A可以是n型，而FET102B可以是p型。在FET102A的内部间隔件113A和外延区110A的形成之前，FET102A可以通过在FET102B上图案化光刻胶层946来保护，如图9B-图9C所示。为了清楚起见，光刻胶层946未示出于图9A-图12A中。
用于形成FET102A的内部间隔件113A的工艺可以包括蚀刻从纳米结构区120A和122A的堆叠件沿着X轴从多晶硅结构112A*的两侧延伸出的外部间隔件114A的部分。蚀刻工艺可以包括利用诸如CH4、O2、和CH3F的蚀刻剂气体的干蚀刻工艺。CH4:O2:CH3F的流率比可以在约1:1:1至约1:2:4的范围内。蚀刻工艺可以在约300V至约450V的范围内的高偏置电压下实施。
用于形成内部间隔件113A的工艺可以还包括在蚀刻外部间隔件114A之后，从纳米结构区120A和122A的堆叠件蚀刻纳米结构区122A。在一些实施例中，纳米结构区120A和122A分别可以包括不具有任何大量的Ge和SiGe的Si(例如分别不具有Ge和SiGe)，并且纳米结构区122A的蚀刻可以包括使用相比于对Si而言对SiGe具有更高的蚀刻选择性的干蚀刻工艺。例如，基于卤素的化学品可以表现出相比于对Si而言对SiGe的蚀刻选择性更高。因此，卤素气体可以蚀刻SiGe快于蚀刻Si。在一些实施例中，基于卤素的化学品可包括基于氟和/或基于氯的气体。可替代地，纳米结构区122A的蚀刻可以包括使用相比于对Si而言对SiGe具有更高的蚀刻选择性的湿蚀刻工艺。例如，湿蚀刻工艺可以包括使用硫酸(H2SO4)和过氧化氢(H2O2)(SPM)的混合物和/或氢氧化氨(NH4OH)与H2O2和去离子(DI)水(APM)的混合物。
作为纳米结构区122A的蚀刻的结果，悬浮的纳米结构区120A可以形成有位于其之间的开口1048，如图10A和图10D所示。而且，纳米结构区122A的蚀刻可以在多晶硅结构112A*下面的纳米结构区122B的侧壁产生线性蚀刻轮廓122Bs1或者曲线蚀刻轮廓122Bs2(以曲线虚线示出)，如图10D所示。蚀刻工艺可以控制为使得开口1048沿着X轴至少在外部间隔件114A下方延伸，并且纳米结构区122B的侧壁基本对准外部间隔件114A与多晶硅结构112A*之间的界面114As，如图10D所示。在一些实施例中，开口1048还可以沿着X轴在多晶硅结构112A*下面延伸，使得纳米结构区122B的侧壁设置成距界面114As约1nm至约10nm。在外部间隔件114A或者多晶硅结构112A*下面延伸开口1048，可以在后续处理中(例如在操作340中)在用栅极结构112A替换纳米结构区122B和多晶硅结构112A*期间，防止纳米结构区122B的部分残留在外部间隔件114A下面，或者防止在外部间隔件114A下面的栅极结构112A的形成。
用于形成内部间隔件113A的工艺可以还包括在图10A的结构上覆盖沉积低k介电材料层(未示出)，直至开口1048用低k介电材料层填充或者部分填充。覆盖沉积工艺可以包括使用ALD工艺或者CVD工艺。在一些实施例中，覆盖沉积工艺可以包括多个沉积和蚀刻工艺周期。在每个周期中，蚀刻工艺可以跟随沉积工艺，以通过去除在开口1048内填充低k介电材料层期间所形成的接缝，来防止在开口1048中沉积的低k介电材料层内形成空隙。覆盖沉积工艺的每个周期中的蚀刻工艺可以包括使用HF和NF3的气体混合物的干蚀刻工艺。HF比NF3的气体比可以在约1至约20的范围内。在一些实施例中，低k介电材料可以包括硅、氧、碳、和/或氮。低k介电材料可以包括氧碳氮化硅(SiOCN)、碳氮化硅(SiCN)、氧碳化硅(SiOC)、聚酰胺、碳掺杂的氧化物、氟掺杂的氧化物、氢掺杂的氧化物、或其组合。
用于形成内部间隔件113A的工艺还可以包括对覆盖沉积的低k介电材料层进行蚀刻，以回蚀开口1048内的低k介电材料层，以形成内部间隔件113A，并且从如图11A和图11D所示的FET102A的表面去除低k材料层的其他部分。覆盖沉积的低k介电材料层的蚀刻可以包括使用HF和NF3的气体混合物的干蚀刻工艺。HF比NF3的气体比可以在约1至约20的范围内。在一些实施例中，蚀刻可以在两个蚀刻步骤中实施。在第一蚀刻步骤中，HF比NF3的气体比可以在约1至约10的范围内。第一蚀刻步骤可以从FET102A的表面去除低k材料层的部分，并且部分地回蚀开口1048内的低k材料层。在第二蚀刻步骤中的HF比NF3的气体比可以高于第一蚀刻步骤，并且可以在约5至约20的范围内。第二蚀刻步骤可以实现如图11D所示的内部间隔件113A的结构。在一些实施例中，内部间隔件113A与纳米结构区122B之间的界面113As遵循纳米结构区122B的侧壁的蚀刻轮廓。例如，当纳米结构区122B的侧壁具有线性蚀刻轮廓122Bs1(图10D)时，界面113As可以具有如图11D所示的线性轮廓，或者，当纳米结构区122B的侧壁具有曲线蚀刻轮廓122Bs2(图10D和图11D)时，界面113As可以具有曲线轮廓(未示出)。
参考图12A-图12D，在内部间隔件113A的形成之后，外延鳍部区110A可以在悬浮的纳米结构区120A周围生长。在一些实施例中，外延鳍部区110A可以通过以下方式来生长：(i)CVD，例如低压CVD(LPCVD)、原子层CVD(ALCVD)、超高真空CVD(UHVCVD)、减压CVD(RPCVD)、或者任何合适的CVD；(ii)分子束外延(MBE)工艺；(iii)任何合适的外延工艺；或者(iv)其组合。在一些实施例中，外延鳍部区110A可以通过外延沉积/部分蚀刻工艺来生长，其中至少重复一次外延沉积/部分蚀刻工艺。在一些实施例中，当纳米结构区120A包括SiGe时，外延鳍部区110A可以是p型，或者，当纳米结构区120A包括不具有任何实质数量的Ge(例如不具有Ge)的Si时，外延鳍部区110A可以是n型。P型外延鳍部区110A可以包括SiGe，并且可以在外延生长工艺期间使用诸如硼、铟、或者镓的p型掺杂剂进行原位掺杂。对于p型原位掺杂，可以使用p型掺杂前体，例如但不限于乙硼烷(B2H6)、三氟化硼(BF3)、和/或其他p型掺杂前体。N型外延鳍部区110A可以包括不具有任何实质数量的Ge(例如不具有Ge)的Si，并且可以在外延生长工艺期间使用诸如磷或者砷的n型掺杂剂进行原位掺杂。对于n型原位掺杂，可以使用n型掺杂前体，例如但不限于膦(PH3)、砷化氢(AsH3)、和/或其他n型掺杂前体。
在一些实施例中，替代如图12A和图12D所示的在悬浮的纳米结构区120A周围形成外延鳍部区110A的是，可以如图1E和图1G所示，在鳍部基底部分119上生长外延鳍部区110A。在形成内部间隔件113A然后去除悬浮的纳米结构区120A之后，诸如图1G所示的外延鳍部区110A可以生长在鳍部基底部分119上。用于去除悬浮的纳米结构区120A的工艺可以包括利用诸如CH4、O2、和CH3F的蚀刻剂气体的干蚀刻工艺。CH4:O2:CH3F的流率比可以在约1:1:1至约1:2:4的范围内。蚀刻工艺可以在约300V至约450V的范围内的高偏置电压下实施。悬浮的纳米结构区120A的蚀刻可以包括使用相比于对SiGe而言对Si具有更高的选择性的湿蚀刻工艺。例如，湿蚀刻工艺可以包括使用(NH4OH)与HCl的混合物。
在FET102A的内部间隔件113A和外延区110A的形成之后，可以从FET102B去除光刻胶层946，并且另一光刻胶层1346可以图案化在FET102A上(如图13B和13D所示)，以在随后的用以形成FET102B的内部间隔件113B和外延区110B的处理步骤中保护FET102A，如参考图13A-图15D所描述的。为了清楚起见，光刻胶层1346未示出于图13A-图15A中。
参考图13A至图13D，用于形成内部间隔件113B的工艺可以包括蚀刻从纳米结构区120A和122A的堆叠件沿着X轴从多晶硅结构112B*的两侧延伸出的外部间隔件114B的部分，然后从纳米结构区120A和122A的堆叠件蚀刻纳米结构区120A。用于蚀刻外部间隔件114B的部分的工艺可以包括利用诸如CH4、O2、和CH3F的蚀刻剂气体的干蚀刻工艺。CH4:O2:CH3F的流率比可以在约1:1:1至约1:2:4的范围内。蚀刻工艺可以在约300V至约450V的范围内的高偏置电压下实施。纳米结构区120A的蚀刻可以包括使用相比于对SiGe而言对Si具有更高的选择性的湿蚀刻工艺。例如，湿蚀刻工艺可以包括使用(NH4OH)与HCl的混合物。
作为纳米结构区120A的蚀刻的结果，悬浮的纳米结构区122A可以形成有位于其之间的开口1348，如图13A和图13C所示。而且，纳米结构区120A的蚀刻可以在多晶硅结构112B*下面的纳米结构区120B的侧壁产生线性蚀刻轮廓120Bs1或者基本上三角形的蚀刻轮廓120Bs2(以虚线示出)，如图13C所示。蚀刻轮廓120Bs2(图13C)和122Bs2(图10D)可以分别由于纳米结构区120B和122B的不同材料的不同晶体结构和/或晶体方向而不同。例如，具有Si材料的纳米结构区120B可以具有蚀刻轮廓120Bs2，而具有SiGe的纳米结构区122B可以具有蚀刻轮廓122Bs2。
用于蚀刻纳米结构区120A的工艺可以控制成使得开口1348至少在外部间隔件114B下方沿着X轴延伸，并且纳米结构区120B的侧壁基本对准外部间隔件114B和多晶硅结构112B之间的界面114Bs，如图13C所示。在一些实施例中，开口1348还可以沿着X轴在多晶硅结构112B*下方延伸，使得纳米结构区120B的侧壁设置成距界面114Bs约1nm至约10nm。在外部间隔件114B或者多晶硅结构112B*下面延伸开口1348，可以在后续处理中(例如在操作340中)在用栅极结构112B替换纳米结构区120B和多晶硅结构112B*期间，防止纳米结构区120B的部分残留在外部间隔件114B下面，或者防止在外部间隔件114B下面的栅极结构112B的形成。
用于形成内部间隔件113B的工艺可以还包括在图13A的结构上覆盖沉积低k介电材料层(未示出)，直至开口1348用低k介电材料层填充或者部分填充。覆盖沉积工艺可以类似于用于在用于形成内部间隔件113A的开口1048内沉积低k介电材料层的工艺。
用于形成内部间隔件113B的工艺可以还包括对覆盖沉积的低k介电材料层进行蚀刻，以回蚀开口1348内的低k介电材料层，以形成内部间隔件113B，并且从如图14A和图14C所示的FET102B的表面去除低k材料层的其他部分。覆盖沉积的低k介电材料层的蚀刻可以包括使用HF和NF3的气体混合物的干蚀刻工艺。HF比NF3的气体比可以在约1至约20的范围内。在一些实施例中，蚀刻可以在两个蚀刻步骤中实施。在第一蚀刻步骤中，HF比NF3的气体比可以在约1至约10的范围内。第一蚀刻步骤可以从FET102B的表面去除低k材料层的部分，并且部分地回蚀开口1348内的低k材料层。在第二蚀刻步骤中的HF比NF3的气体比可以高于第一蚀刻步骤，并且可以在约5至约20的范围内。第二蚀刻步骤可以实现如图14C所示的内部间隔件113B的结构。在一些实施例中，内部间隔件113B与纳米结构区120B之间的界面113Bs遵循纳米结构区120B的侧壁的蚀刻轮廓。例如，当纳米结构区122B的侧壁具有线性蚀刻轮廓122As1(图10D)时，界面113Bs可以具有如图14C所示的线性轮廓，或者，当纳米结构区120B的侧壁具有三角形蚀刻轮廓120Bs2(图13C和图14C)时，界面113Bs可以具有三角形轮廓(未示出)。
参考图15A至图15D，在内部间隔件113B的形成之后，外延鳍部区110B可以在悬浮的纳米结构区122A周围生长。外延鳍部区110B可以生长为类似于参照图12A至图12D所描述的外延鳍部区110A。在一些实施例中，当纳米结构区122A包括SiGe时，外延鳍部区110B可以是p型，或者，当纳米结构区122A包括不具有任何实质数量的Ge(例如不具有Ge)的Si时，外延鳍部区110B可以是n型。在形成内部间隔件113B和外延区110B之后，可以从FET102A去除光刻胶层1346，如图15B和图15D所示。
在一些实施例中，类似于外延鳍部区110A，替代如图15A和图15D所示的在悬浮的纳米结构区122A周围形成外延鳍部区110B的是，如图1E和图1F所示，在鳍部基底部分121上生长外延鳍部区110B。在形成内部间隔件113B然后去除悬浮的纳米结构区122A之后，诸如图1F所示的外延鳍部区110B可以生长在鳍部基底部分121上。用于去除悬浮的纳米结构区122A的工艺可以包括使用相比于对Si而言对SiGe具有更高的蚀刻选择性的干蚀刻工艺。例如，基于卤素的化学品可以表现出相比于对Si而言对SiGe具有更高的蚀刻选择性。因此，卤素气体可以蚀刻SiGe快于蚀刻Si。在一些实施例中，基于卤素的化学品可以包括基于氟和/或基于氯的气体。可替代地，纳米结构区122A的蚀刻可以包括使用相比于对Si而言对SiGe具有更高的蚀刻选择性的湿蚀刻工艺。例如，湿蚀刻工艺可以包括使用硫酸(H2SO4)和过氧化氢(H2O2)(SPM)的混合物和/或氢氧化氨(NH4OH)与H2O2和去离子(DI)水(APM)的混合物。
在一些实施例中，如果FET102A-102B两者具有相同的导电类型(例如n型或者p型)，则可以在不使用光刻胶层946和1346的情况下，同时实施用于形成内部间隔件113A-113B的处理步骤。类似地，如果FET102A-102B两者具有相似的导电类型，则可以在同时形成内部间隔件113A-113B之后，可以在不使用光刻胶层946和1346的情况下，同时实施用于形成外延鳍部区110A-11B的处理步骤。
参考图3，在操作335中，纳米结构沟道区形成在外延鳍部区之间。例如，纳米结构沟道区120B和122B可以顺序地形成在多晶硅结构112A*-112B*下面的鳍部结构108A*-108B*的区域中，如参考图16A-图19D所描述的。在纳米结构沟道区120B和122B的形成之前，ESL116可以沉积在图15A的结构上，并且ILD118可以沉积在ESL116上。
在一些实施例中，ESL116可以通过包括SiNx、SiOx、SiON、SiC、SiCN、BN、SiBN、SiCBN、或其组合的材料形成。ESL116的形成可以包括使用PECVD、亚大气化学气相沉积(SACVD)、LPCVD、ALD、高密度等离子体(HDP)、等离子体增强原子层沉积(PEALD)、分子层沉积(MLD)、等离子脉冲化学气相沉积(PICVD)、或者其他合适的沉积方法，在图15A的结构上覆盖沉积用于ESL116的材料层。
用于ESL116的材料层的覆盖沉积之后可以是用于ILD118的介电材料层的覆盖沉积。在一些实施例中，介电材料可以是氧化硅。介电材料层可以使用适合于可流动的介电材料(例如可流动的氧化硅、可流动的氮化硅、可流动的氧氮化硅、可流动的碳化硅、或者可流动的氧碳化硅)的沉积方法来沉积。例如，可流动的氧化硅可以使用FCVD工艺来沉积。覆盖沉积工艺之后可以在约200℃至约700℃的范围内的温度下在蒸汽中对沉积的介电材料层进行约30分钟至约120分钟的范围内的持续时间的热退火。在热退火之后可以进行CMP工艺，以使ESL116、ILD118、外部间隔件114A-114B、和多晶硅结构112A*-112B*的顶面彼此共面，如图16A所示。在CMP工艺期间，硬掩模层742A-742B可以去除。
在CMP工艺之后，FET102A的纳米结构沟道区120B可以形成为如图17B和图17D所示。用于形成纳米结构沟道区120B的工艺可以包括以下步骤：(i)形成位于FET102B上的光刻胶层1650，如图16A-图16C所示；(ii)从图16A的结构蚀刻多晶硅结构112A*和保护性氧化物层740A；以及(iii)从图16A的结构蚀刻纳米结构区122B。在一些实施例中，可以使用在操作320中描述的第一、第二、第三、和/或第四多晶硅蚀刻步骤，来蚀刻多晶硅结构112A*和保护性氧化物层740A。在一些实施例中，纳米结构区122B可以使用类似于参考图10A-图10D所描述的用于蚀刻纳米结构区122A的湿蚀刻工艺来蚀刻。作为纳米结构区122B的蚀刻的结果，纳米结构的沟道区120B形成有在其周围的开口1752，如图17B和图17D所示。
在纳米结构区122B的刻蚀之后，FET102B的纳米结构沟道区122B可以形成为如图18B-图18C所示。用于形成纳米结构沟道区122B的工艺可以包括以下步骤：(i)去除光刻胶层1650；(ii)在开口1752(图17B和图17D所示)内形成光刻胶层1850，以保护纳米结构沟道区120A，如图18B和图18D所示；(iii)蚀刻多晶硅结构112B*和保护性氧化物层740B；以及(iv)从图17A的结构蚀刻纳米结构区120B。类似于多晶硅结构112A*和保护性氧化物层740A的蚀刻，多晶硅结构112B*和保护性氧化物层740B可以使用在操作320中所描述的第一、第二、第三、和/或第四多晶硅蚀刻步骤来蚀刻。在一些实施例中，纳米结构区120B可以使用类似于参考图13A-图13D所描述的用于蚀刻纳米结构区120A的湿蚀刻工艺来蚀刻。作为纳米结构区120B的蚀刻的结果，纳米结构沟道区122B可以形成有在其周围的开口1852，如图18B和图18D所示。在FET102B的纳米结构沟道区122B的形成之后，可以从开口1752去除光刻胶层1850，以形成图19A-图19D的结构。
参考图3，在操作340中，全环珊(GAA)结构形成在纳米结构沟道区上。例如，栅极结构112A-112B可以形成为围绕在纳米结构沟道区120B和122B周围，如参考图19A-图19D和图1B-图1D所描述的。用于形成栅极结构112A-112B的工艺可以包括以下步骤：(i)在图19A的结构上覆盖沉积用于栅极介电层128A-128B的介电材料层；(ii)在介电材料层上覆盖沉积用于栅极功函金属层130A-130B的功函金属层；以及(iii)在功函金属层上覆盖沉积用于栅极金属填充层132A-132B的导电材料层，直至填充开口1752和1852。在一些实施例中，如图1B所示，介电材料层和功函金属层可以各自在开口1752和1852(图19B-19D所示)内形成保形层。
用于栅极介电层128A-128B的介电材料层可以包括氧化硅，并且可以通过CVD、原子层沉积(ALD)、物理气相沉积(PVD)、电子束蒸发、或者其他合适的工艺来形成。在一些实施例中，介电材料层可以包括：(i)氧化硅层、氮化硅层、和/或氧氮化硅层；(ii)高k介电材料，诸如例如氧化铪(HfO2)、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2；(iii)具有Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、或者Lu的氧化物的高k介电材料；或(iv)其组合。高k介电层可以通过ALD和/或其他合适的方法形成。
用于功函金属层130A-130B的功函金属层可以包括Al、Cu、W、Ti、Ta、TiN、TaN、NiSi、CoSi、Ag、TaC、TaSiN、TaCN、TiAl、TiAlN、WN、金属合金、和/或其组合。在一些实施例中，功函金属层可以包括掺杂铝的金属，例如掺杂铝的Ti、掺杂铝的TiN、掺杂铝的Ta、或者掺杂铝的TaN。功函金属层可以使用诸如ALD、CVD、PVD、镀覆、或其组合的合适的工艺来沉积。用于栅极电极132的导电材料层可以包括Ti、Ag、Al、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN、Cu、W、Co、Ni、TiC、TiAlC、TaAlC、金属合金、和/或其组合，并且可以通过ALD、PVD、CVD、或者其他合适的沉积工艺来形成。介电材料层、功函金属层、和导电材料层的沉积可以通过CMP工艺来平坦化，以形成图1A的结构。CMP工艺可以使栅极介电层128A-128B、栅极功函金属层130A-130B、和栅极金属填充层132A-132B的顶面与ILD层118的顶面基本共面，如图1A-图1D所示。
在形成栅极结构112A-112B之后，可以形成其他元件，例如S/D接触件、栅极接触件、通孔、互连金属层、介电层、钝化层等，为了清楚起见，这些未示出。
本发明提供了用于减小FET器件(例如FET102A-102B)中的寄生电容的示例性结构和方法。减小FET器件中的寄生电容，可以提高FET器件的性能。示例性结构和方法在FET器件的源极/漏极(S/D)区和GAA结构之间提供内部间隔件结构(例如内部间隔件113A-113B)，以减小它们之间的寄生电容。寄生电容可能是在FET工作期间由S/D区与GAA结构之间的电容耦合所引起，并且可能会对FET器件的性能(例如在高频下)产生负面影响。在一些实施例中，内部间隔件结构可以设置在FET器件的外延S/D区和GAA结构之间，并且可以包括低k介电材料和/或气隙。与不具有这种内部间隔件结构的FET器件中的寄生电容相比，本文所描述的内部间隔件结构可以将S/D区和GAA结构之间的寄生电容减小约20％至约60％。
在一些实施例中，一种半导体器件，包括：衬底；纳米结构层的堆叠件，具有设置在衬底上的第一纳米结构区和第二纳米结构区；以及第一源极/漏极(S/D)区和第二源极/漏极区，设置在衬底上。第一源极/漏极区和第二源极/漏极区中的每一者包括围绕在第一纳米结构区中的每一者周围的外延区。半导体器件还包括：全环栅(GAA)结构，设置在第一源极/漏极区和第二源极/漏极区之间，并且围绕在第二纳米结构区中的每一者周围；第一内部间隔件，设置在第一源极/漏极区的外延子区和全环栅结构的栅极子区之间；第二内部间隔件，设置在第二源极/漏极区的外延子区和全环栅结构的栅极子区之间；以及钝化层，设置在第一纳米结构区和第二纳米结构区的侧壁上。
在一些实施例中，一种半导体器件，包括：衬底；第一场效应晶体管(FET)和第二场效应晶体管。第一场效应晶体管包括：第一纳米结构层的堆叠件，设置在衬底上；以及第一外延区，围绕在第一纳米结构区中的每一者周围。第一纳米结构层中的每一者包括第一纳米结构区和第二纳米结构区。第一场效应晶体管还包括：第一全环栅(GAA)结构，设置在第一纳米结构层的堆叠件上，并且围绕在第二纳米结构区中的每一者周围；以及第一内部间隔件和第二内部间隔件，设置在第一纳米结构层的堆叠件内。第二场效应晶体管包括：第二纳米结构层的堆叠件，设置在衬底上；以及第二外延区，围绕在第三纳米结构区中的每一者周围。第二纳米结构层具有与第一纳米结构层不同的材料组成，并且第二纳米结构层中的每一者包括第三纳米结构区和第四纳米结构区。第二外延区与第一外延区是不同的导电类型。第二场效应晶体管还包括：第二全环栅结构，设置在第二纳米结构层的堆叠件上，并且围绕在第四纳米结构区中的每一者周围；以及第三内部间隔件和第四内部间隔件，设置在第二纳米结构层的堆叠件内。第三内部间隔件和第四内部间隔件具有与第一内部间隔件和第二内部间隔件不同的材料组成。
在一些实施例中，一种用于制造半导体器件的方法，包括：形成位于衬底上的具有第一纳米结构区和第二纳米结构区的第一纳米结构层的堆叠件；生长围绕在第一纳米结构区中的每一者周围的第一外延区和第二外延区；形成位于第一外延区和第二外延区之间并且围绕在第二纳米结构区中的每一者周围的全环栅(GAA)结构；形成沿着全环栅结构的栅极子区的侧壁的第一内部间隔件和第二内部间隔件，其中，栅极子区嵌入纳米结构层的堆叠件内；以及形成沿着第一纳米结构区和第二纳米结构区中的每一者的侧壁的钝化层。
根据本申请的一个实施例，提供了一种半导体器件，包括：衬底；纳米结构层的堆叠件，具有设置在衬底上的第一纳米结构区和第二纳米结构区；第一源极/漏极(S/D)区和第二源极/漏极区，设置在衬底上，其中，第一源极/漏极区和第二源极/漏极区中的每一者包括围绕在第一纳米结构区中的每一者周围的外延区；全环栅(GAA)结构，设置在第一源极/漏极区和第二源极/漏极区之间，并且围绕在第二纳米结构区中的每一者周围；第一内部间隔件，设置在第一源极/漏极区的外延子区和全环栅结构的栅极子区之间；第二内部间隔件，设置在第二源极/漏极区的外延子区和全环栅结构的栅极子区之间；以及钝化层，设置在第一纳米结构区和第二纳米结构区的侧壁上。在一些实施例中，第一内部间隔件和第二内部间隔件设置在嵌入在纳米结构层的堆叠件中的相邻纳米结构层之间的栅极子区的侧壁上。在一些实施例中，钝化层的第一部分设置在外延区和纳米结构层的堆叠件之间，并且钝化层的第二部分设置在第一纳米结构区和第二纳米结构区的侧壁上。在一些实施例中，半导体器件还包括：第一外部间隔件和第二外部间隔件，分别设置在第一内部间隔件和第二内部间隔件上。在一些实施例中，半导体器件还包括：第一外部间隔件和第二外部间隔件，设置在未由第一内部间隔件和第二内部间隔件覆盖的全环栅结构的侧壁上。在一些实施例中，全环栅结构与第一外部间隔件和第二外部间隔件之间的界面基本对准全环栅结构与第一内部间隔件和第二内部间隔件之间的界面。在一些实施例中，半导体器件还包括：第一外部间隔件和第二外部间隔件，设置在全环栅结构的侧壁上，其中，钝化层在第一外部间隔件和第二外部间隔件的下面延伸。在一些实施例中，半导体器件还包括：第一外部间隔件和第二外部间隔件，分别设置在第一内部间隔件和第二内部间隔件上，其中，第一外部间隔件和第二外部间隔件之间的间距大于第一内部间隔件和第二内部间隔件之间的间距。
根据本申请的另一个实施例，提供了一种半导体器件，包括：衬底；第一场效应晶体管(FET)，包括：第一纳米结构层的堆叠件，设置在衬底上，其中，第一纳米结构层中的每一者包括第一纳米结构区和第二纳米结构区；第一外延区，围绕在第一纳米结构区中的每一者周围；第一全环栅(GAA)结构，设置在第一纳米结构层的堆叠件上，并且围绕在第二纳米结构区中的每一者周围；以及第一内部间隔件和第二内部间隔件，设置在第一纳米结构层的堆叠件内；以及第二场效应晶体管，包括：第二纳米结构层的堆叠件，设置在衬底上，其中，第二纳米结构层具有与第一纳米结构层不同的材料组成，并且其中，第二纳米结构层中的每一者包括第三纳米结构区和第四纳米结构区；第二外延区，围绕在第三纳米结构区中的每一者周围，其中，第二外延区与第一外延区是不同的导电类型，第二全环栅结构，设置在第二纳米结构层的堆叠件上，并且围绕在第四纳米结构区中的每一者周围；以及第三内部间隔件和第四内部间隔件，设置在第二纳米结构层的堆叠件内，其中，第三内部间隔件和第四内部间隔件具有与第一内部间隔件和第二内部间隔件不同的材料组成。在一些实施例中，半导体器件还包括：第一钝化层和第二钝化层，设置在第一纳米结构层和第二纳米结构层的侧壁上。在一些实施例中，其中，至少第一内部间隔件和第二内部间隔件、或者第三内部间隔件和第四内部间隔件包括低k介电材料。在一些实施例中，其中，至少第一内部间隔件和第二内部间隔件、或者第三内部间隔件和第四内部间隔件包括低k介电气体。在一些实施例中，其中，第一内部间隔件和第二内部间隔件设置在第一全环珊结构的栅极子区的侧壁上，并且其中，栅极子区嵌入在第一纳米结构层的堆叠件内。在一些实施例中，第一纳米结构层的堆叠件通过全环珊结构的栅极子区、第一外延区的子区、以及第一内部间隔件和第二内部间隔件，从衬底垂直地偏移；并且其中，第二纳米结构层的堆叠件与衬底物理接触。
根据本申请的又一个实施例，提供了一种用于制造半导体器件的方法，包括：形成位于衬底上的具有第一纳米结构区和第二纳米结构区的第一纳米结构层的堆叠件；生长围绕在第一纳米结构区中的每一者周围的第一外延区和第二外延区；形成位于第一外延区和第二外延区之间、并且围绕在第二纳米结构区中的每一者周围的全环栅(GAA)结构；形成沿着全环栅结构的栅极子区的侧壁的第一内部间隔件和第二内部间隔件，其中，栅极子区嵌入纳米结构层的堆叠件内；以及形成沿着第一纳米结构区和第二纳米结构区中的每一者的侧壁的钝化层。在一些实施例中，其中，在生长第一外延区和第二外延区之前实施形成第一内部间隔件和第二内部间隔件。在一些实施例中，其中，在形成第一内部间隔件和第二内部间隔件之前实施形成钝化层。在一些实施例中，形成纳米结构层的堆叠件包括：在衬底上以交替的配置外延地生长不同组成的第一半导体层和第二半导体层；以及蚀刻第一半导体层和第二半导体层，以形成第一纳米结构层和第二纳米结构层。在一些实施例中，形成第一内部间隔件和第二内部间隔件包括：蚀刻第二纳米结构层的第一区，以在第一纳米结构层的相邻的第一区之间形成开口；沉积开口中的低k介电材料层；以及回蚀开口中的低k介电材料层。在一些实施例中，形成全环珊结构包括：蚀刻第二纳米结构层的第二区，以在第一纳米结构层的相邻的第二区之间形成开口；沉积开口中的栅极介电材料层；以及沉积栅极介电材料层上的导电材料层，以填充开口。
前面概述了若干实施例的特征，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，他们可以容易地使用本公开作为用于设计或修改用于执行与本公开相同或类似的目的和/或实现相同或类似优点的其他工艺和结构的基础。本领域的技术人员还应该意识到，这种等效结构不背离本公开的精神和范围，并且可以进行各种改变、替换和变更而不背离本公开的精神和范围。

Claims (10)

1.一种半导体器件，包括：
衬底；
纳米结构层的堆叠件，具有设置在所述衬底上的第一纳米结构区和第二纳米结构区；
第一源极/漏极区和第二源极/漏极区，设置在所述衬底上，其中，所述第一源极/漏极区和所述第二源极/漏极区中的每一者包括围绕在所述第一纳米结构区中的每一者周围的外延区；
全环栅结构，设置在所述第一源极/漏极区和所述第二源极/漏极区之间，并且围绕在所述第二纳米结构区中的每一者周围；
第一内部间隔件，设置在所述第一源极/漏极区的外延子区和所述全环栅结构的栅极子区之间；
第二内部间隔件，设置在所述第二源极/漏极区的外延子区和所述全环栅结构的所述栅极子区之间；以及
钝化层，设置在所述第一纳米结构区和所述第二纳米结构区的侧壁上。
2.根据权利要求1所述的半导体器件，其中，所述第一内部间隔件和所述第二内部间隔件设置在嵌入在所述纳米结构层的堆叠件中的相邻纳米结构层之间的所述栅极子区的侧壁上。
3.根据权利要求1所述的半导体器件，其中，所述钝化层的第一部分设置在所述外延区和所述纳米结构层的堆叠件之间，并且所述钝化层的第二部分设置在所述第一纳米结构区和所述第二纳米结构区的侧壁上。
4.根据权利要求1所述的半导体器件，还包括：第一外部间隔件和第二外部间隔件，分别设置在所述第一内部间隔件和所述第二内部间隔件上。
5.根据权利要求1所述的半导体器件，还包括：第一外部间隔件和第二外部间隔件，设置在未由所述第一内部间隔件和所述第二内部间隔件覆盖的所述全环栅结构的侧壁上。
6.根据权利要求5所述的半导体器件，其中，所述全环栅结构与所述第一外部间隔件和所述第二外部间隔件之间的界面基本对准所述全环栅结构与所述第一内部间隔件和所述第二内部间隔件之间的界面。
7.根据权利要求1所述的半导体器件，还包括：第一外部间隔件和第二外部间隔件，设置在所述全环栅结构的侧壁上，其中，所述钝化层在所述第一外部间隔件和所述第二外部间隔件的下面延伸。
8.根据权利要求1所述的半导体器件，还包括：第一外部间隔件和第二外部间隔件，分别设置在所述第一内部间隔件和所述第二内部间隔件上，其中，所述第一外部间隔件和所述第二外部间隔件之间的间距大于所述第一内部间隔件和所述第二内部间隔件之间的间距。
9.一种半导体器件，包括：
衬底；
第一场效应晶体管，包括：
第一纳米结构层的堆叠件，设置在所述衬底上，其中，所述第一纳米结构层中的每一者包括第一纳米结构区和第二纳米结构区；
第一外延区，围绕在所述第一纳米结构区中的每一者周围；
第一全环栅结构，设置在所述第一纳米结构层的堆叠件上，并且围绕在所述第二纳米结构区中的每一者周围；以及
第一内部间隔件和第二内部间隔件，设置在所述第一纳米结构层的堆叠件内；以及
第二场效应晶体管，包括：
第二纳米结构层的堆叠件，设置在所述衬底上，其中，所述第二纳米结构层具有与所述第一纳米结构层不同的材料组成，并且其中，所述第二纳米结构层中的每一者包括第三纳米结构区和第四纳米结构区；
第二外延区，围绕在所述第三纳米结构区中的每一者周围，其中，所述第二外延区与所述第一外延区是不同的导电类型，
第二全环栅结构，设置在所述第二纳米结构层的堆叠件上，并且围绕在所述第四纳米结构区中的每一者周围；以及
第三内部间隔件和第四内部间隔件，设置在所述第二纳米结构层的堆叠件内，其中，所述第三内部间隔件和所述第四内部间隔件具有与所述第一内部间隔件和所述第二内部间隔件不同的材料组成。
10.一种用于制造半导体器件的方法，包括：
形成位于衬底上的具有第一纳米结构区和第二纳米结构区的第一纳米结构层的堆叠件；
生长围绕在所述第一纳米结构区中的每一者周围的第一外延区和第二外延区；
形成位于所述第一外延区和所述第二外延区之间、并且围绕在所述第二纳米结构区中的每一者周围的全环栅结构；
形成沿着所述全环栅结构的栅极子区的侧壁的第一内部间隔件和第二内部间隔件，其中，所述栅极子区嵌入所述纳米结构层的堆叠件内；以及
形成沿着所述第一纳米结构区和所述第二纳米结构区中的每一者的侧壁的钝化层。
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