TW201919108A - 半導體結構及其製造方法 - Google Patents

半導體結構及其製造方法 Download PDF

Info

Publication number
TW201919108A
TW201919108A TW107110798A TW107110798A TW201919108A TW 201919108 A TW201919108 A TW 201919108A TW 107110798 A TW107110798 A TW 107110798A TW 107110798 A TW107110798 A TW 107110798A TW 201919108 A TW201919108 A TW 201919108A
Authority
TW
Taiwan
Prior art keywords
nanowire
top surface
barrier layer
gate
pmos
Prior art date
Application number
TW107110798A
Other languages
English (en)
Other versions
TWI759453B (zh
Inventor
蕭孟軒
維寧 陳
李東穎
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW201919108A publication Critical patent/TW201919108A/zh
Application granted granted Critical
Publication of TWI759453B publication Critical patent/TWI759453B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

本發明實施例係關於一種半導體結構，其包含一第一電晶體及一第二電晶體。該第一電晶體包含一半導體基板，其具有一頂面及該頂面處之摻雜有一第一導電性摻雜劑之一第一抗穿通區域。該第一電晶體進一步包含位於該半導體基板之該頂面上方一第一距離處之一第一通道。該第二電晶體包含該半導體基板之該頂面處之摻雜有一第二導電性摻雜劑之一第二抗穿通區域。該第二電晶體進一步包含位於該半導體基板之該頂面上方一第二距離處之一第二通道，該第二距離大於該第一距離。本發明實施例亦係關於一種用於製造本文中所描述之半導體結構的方法。

Description

半導體結構及其製造方法
本發明實施例係有關半導體結構及其製造方法。
金屬氧化物半導體場效電晶體(MOSFET)用於存在於現今之半導體積體電路(IC)晶片產品中之超大型積體(ULSI)電路中。MOSFET之閘極長度不斷縮小以獲得更快電路速度、更高電路密度及增加功能性及更低單位功能成本。隨著MOSFET之閘極長度縮小至小於20 nm之範圍內，源極及汲極越來越多與通道相互作用以實質上影響通道電位。因此，具有一短閘極長度之一電晶體通常存在與閘極無法實質上控制通道之開/關狀態相關之問題。與通道電位之減少閘極控制相關之現象被稱為短通道效應。 提高體相摻雜濃度、減小閘極氧化物厚度及接面深度係抑制短通道效應之一些方法。然而，為使裝置完全縮小至小於20 nm之範圍內，體相摻雜濃度、閘極氧化物厚度及源極/汲極摻雜分佈之要求越來越難以使用基於塊矽基板之習知裝置結構來滿足。因此，考量提供短通道效應之更好控制之替代裝置結構來實現電晶體大小之不斷縮小。 提供短通道效應之極佳控制之一可高度縮放裝置結構係一電晶體之一回繞式閘極結構(亦稱為環繞式閘極或全環繞式閘極電晶體結構)。一回繞式閘極結構通常具有環繞或回繞一通道區域之一閘極。與習知塊矽基板電晶體結構、雙閘極電晶體結構及三閘極電晶體結構相比，此結構有效改良閘極與通道之間的電容耦合。就回繞式閘極結構而言，閘極對通道電位產生重要影響且因此改良短通道效應之抑制。
本發明的一實施例係關於一種半導體結構，其包括一第一電晶體，該第一電晶體包括：一半導體基板，其具有一頂面及該頂面處之摻雜有一第一導電性摻雜劑之一第一抗穿通(anti-punch through)區域；一第一通道，其位於該半導體基板之該頂面上方一第一距離處，其中該第一通道處之該第一導電性摻雜劑之一濃度低於該半導體基板之該頂面處之該第一導電性摻雜劑之一濃度。 本發明的一實施例係關於一種用於製造一半導體結構之方法，其包括：使一第一抗穿通區域形成於一第一電晶體區域處之一半導體基板之一頂面處；藉由生長一結晶層來使一障壁層形成於該第一電晶體區域處之該半導體基板之該頂面上方；使一第一通道材料及第二通道材料堆疊形成於該障壁層上方。 本發明的一實施例係關於一種用於形成一PMOS結構之方法，其包括：使一N型井區域形成於一半導體基板中；使具有n型摻雜劑之一抗穿通區域形成於該半導體基板中；使具有大於該等n型摻雜劑之一擴散長度之一厚度之一擴散障壁層形成於該半導體基板之一頂面上方；使一SiGe奈米線通道層形成於該擴散障壁層上方；形成一SiGe奈米線通道且移除該SiGe奈米線通道下方之該擴散障壁層。
下文將詳細討論本揭露之實施例之製造及使用。然而，應瞭解，實施例提供可在各種特定背景中體現之諸多適用發明概念。所討論之特定實施例僅用於繪示製造及使用實施例之特定方式且不限制本揭露之範疇。在所有各種視圖及繪示性實施例中，相同元件符號用於標示相同元件。現將詳細參考附圖中所繪示之例示性實施例。只要可能，相同元件符號在圖式及描述中用於係指相同或相似部件。在圖式中，為了清楚及方便起見，可放大形狀及厚度。此描述將尤其針對形成根據本揭露之一設備之部分或更直接地與該設備協作的元件。應瞭解，未特定展示或描述之元件可呈現各種形式。參考本說明書中之「一實施例」意謂結合該實施例所描述之一特定特徵、結構或特性包含於至少一實施例中。因此，出現於本說明書之各種位置中之片語「在一實施例中」未必全部係指相同實施例。此外，特定特徵、結構或特性可在一或多個實施例中依任何適合方式組合。應瞭解，下列圖式未按比例繪製；相反地，此等圖僅供說明。 此外，為了方便描述，可在本文中使用空間相對術語(諸如「底下」、「下方」、「下」、「上方」、「上」及其類似者)來描述一元件或構件與另一(些)元件或構件之關係，如圖中所繪示。除圖中所描繪之定向之外，空間相對術語亦意欲涵蓋裝置在使用或操作中之不同定向。設備可依其他方式定向(旋轉90度或依其他定向)，且亦可據此解譯本文中所使用之空間相對描述詞。 在一FinFET裝置中，通道區域中之摻雜劑或缺陷可將少數載子之移動率減小至比一全環繞式閘極裝置之通道區域中之摻雜劑或缺陷小之一程度，此係因為FinFET裝置之實體通道大於全環繞式閘極對應物，如圖1A中所展示，類似數量之摻雜劑或缺陷將比全環繞式閘極裝置對載子移動率產生更大影響。如圖1B中所展示，模擬結果表明，一全環繞式閘極裝置之通道區域中之3個帶電粒子將使載子移動率減小74%，而一FinFET裝置之通道區域中之相同數目個帶電粒子將使載子移動率減小19%。換言之，隨著自FinFET裝置發展至全環繞式閘極裝置，應在設計接近通道區域之摻雜區域處之結構時格外小心以防止摻雜劑或缺陷非所要地擴散至通道區域中。 全環繞式閘極MOSFET結構之特徵為具有多個奈米線通道之一3D閘極區域。應用一抗穿通(APT)植入以緩解一全環繞式閘極MOSFET結構中之通道穿通洩漏電流及反向偏壓p-n接面漏電。然而，APT植入被應用於緊鄰通道區域之一區域中；因此，通道區域之結構完整性易受損壞。另外，歸因於N/P井植入接近底部奈米線通道，其亦成為進入通道區域之缺陷之一來源。本揭露不是直接使APT區域及N/P井區域與通道區域非常接近或直接接觸，而是提供一障壁層來緩衝源於APT區域及/或N/P井區域之摻雜劑擴散。 緩衝源於APT區域及/或N/P井區域之摻雜劑擴散的障壁層可(例如)安置於半導體基板之一頂面與奈米線通道之底部之間。在一些實施例中，障壁層可由結晶材料組成。在一些實施例中，障壁層可由相同於或不同於奈米線通道之材料組成。在一些實施例中，可取決於障壁層之材料選擇而在最終產品中移除或不移除或部分移除障壁層。 在全環繞式閘極MOSFET之技術中，包含III族及IV族材料之若干材料系統係目前已知的且應被涵蓋於本揭露之考量範疇內。例如，在一矽基板上，通常針對NMOS採用Si奈米線通道且針對PMOS採用SiGe奈米線通道。在一GaAs基板上，通常針對NMOS採用GaAs奈米線通道且針對PMOS採用InGaAs奈米線通道。在一Ge/GaAs基板上，通常針對NMOS採用Ge奈米線通道且針對PMOS採用GaAs奈米線通道。為簡潔起見，本揭露僅提供Si奈米線及SiGe奈米線材料系統之繪示及詳細描述。相同發明概念可應用於要解決之不同半導體材料系統上。 參考圖2A及圖2B，圖2A及圖2B係展示根據本揭露之一些實施例之一非平面半導體結構及不同位置處之剖切線的俯視圖。在圖2A中，將主動區域20A及20B繪示為兩個平行條。在描述一全環繞式閘極MOSFET結構之實施例中，主動區域包含一圖案化半導體基板之摻雜區域及該圖案化半導體基板上方之奈米線通道。在下列揭露中，主動區域20A可包含一PMOS電晶體結構之一部分且主動區域20B可包含一NMOS電晶體結構之一部分。在本揭露中，元件符號20A可通常指稱具有一PMOS電晶體結構之主動區域，且元件符號20B可通常指稱具有一NMOS電晶體結構之主動區域。兩個閘極200及200'正交地安置於主動區域20A及20B上方，主動區域20A及20B在閘極200處由源極/汲極區域201A、201B鄰接且在閘極200'處由源極/汲極區域201A'、201B'鄰接。剖切線AA'沿閘極200之一縱向方向穿過閘極200，藉此在後續圖3及圖4中展示閘極200 (為簡單起見，其被省略)及下伏主動區域20A及20B之一剖面。類似地，在圖2B中，將主動區域20A及20B繪示為兩個平行條。在下列揭露中，主動區域20A可為一PMOS電晶體結構且主動區域20B可為一NMOS電晶體結構。兩個閘極200及200'正交地安置於主動區域20A及20B上方，主動區域20A及20B在閘極200處由源極/汲極區域201A、201B鄰接且在閘極200'處由源極/汲極區域201A'、201B'鄰接。剖切線BB'穿過源極/汲極區域201A、201B，藉此在後續圖5及圖6中展示源極/汲極區域201A、201B及下伏主動區域20A及20B之一剖面。 參考圖3，圖3係根據本揭露之一些實施例之沿圖2A之剖切線AA'剖切之一半導體結構30之一剖面圖。為簡單起見，圖3中省略所有奈米線上方之閘極200之一部分。半導體結構30包含一PMOS 20A及一NMOS 20B。在一些實施例中，PMOS 20A可或可不安置於NMOS 20B相鄰處。 半導體結構30包含圖案化為至少兩個半導體鰭片100A、100B之一基板100。在一些實施例中，基板100包含矽，且基板100係根據一FinFET配置形成，該配置包含由諸如淺溝渠隔離區(STI)之隔離結構103分離之一或多個矽鰭片。例如，一第一鰭片100A及一第二鰭片100B形成於基板100上且在鰭片100A、100B之各者處具有一頂面100T。在PMOS 20A中，藉由使用一n型摻雜劑(諸如磷)之一APT植入來使一抗穿通區域(APT) 101P形成於頂面100T接近處。在NMOS 20B中，藉由使用一p型摻雜劑(諸如硼)之另一APT植入來使一APT 101P'形成於頂面100T接近處。 仍參考圖3，PMOS 20A進一步包含沿第一鰭片100A之一縱向方向之複數個SiGe奈米線101A、102A、103A、104A、105A，在SiGe奈米線101A、102A、103A、104A、105A之兩端處連接源極/汲極201A (圖3中未展示)。在所有SiGe奈米線中，101A被稱為一底部SiGe奈米線，其係最靠近半導體鰭片100A之頂面100T的奈米線。在一些實施例中，頂面100T與底部SiGe奈米線101A之一底部之間的一距離大致為自約1 nm至約10 nm。在一些實施例中，閘極200填充於相鄰SiGe奈米線101A、102A、103A、104A、105A之間及頂面100T與底部SiGe奈米線101A之間。 如圖3中所展示，PMOS 20A中未展示障壁層，此係因為障壁層已在通道處之一奈米線釋放操作期間被移除或部分移除，如稍後將在圖18A中描述。APT區域101P可具有約5E18/cm3 之一n型摻雜劑濃度。歸因於本文中所描述之障壁層之有效緩衝，底部SiGe奈米線101A之一底部部分處之n型摻雜劑濃度可低於1E18/cm3 。 類似地，NMOS 20B進一步包含沿第二鰭片100B之一縱向方向之複數個Si奈米線101B、102B、103B、104B、105B，在Si奈米線101B、102B、103B、104B、105B之兩端處連接源極/汲極201B (圖3中未展示)。在所有Si奈米線中，101B被稱為一底部Si奈米線，其係最靠近半導體鰭片100B之頂面100T的奈米線。在一些實施例中，頂面100T與底部Si奈米線101B之一底部之間的一距離大於頂面100T與底部SiGe奈米線101A之一底部之間的距離。在一些實施例中，閘極200填充於相鄰Si奈米線101B、102B、103B、104B、105B之間及頂面100T與底部Si奈米線101B之間。 如圖3中所展示，NMOS 20B中展示位於APT區域101P'上方及閘極200'及底部Si奈米線101B下方之一障壁層110B。在一些實施例中，障壁層110B係由結晶矽或摻碳結晶矽組成。APT區域101P'可具有約5E18/cm3 之一p型摻雜劑濃度。底部Si奈米線101B之一底部部分處之p型摻雜劑濃度可低於1E18/cm3 。在一些實施例中，p型摻雜劑可為硼。 參考圖4，圖4係根據本揭露之一些實施例之沿圖2A之剖切線AA'剖切之一半導體結構40之一剖面圖。為簡單起見，圖4中省略所有奈米線上方之一閘極200之一部分。半導體結構40包含一PMOS 20A及一NMOS 20B。在一些實施例中，PMOS 20A可或可不安置於NMOS 20B相鄰處。 半導體結構40包含圖案化為至少兩個半導體鰭片100A、100B之一基板100。在一些實施例中，基板100包含矽，且基板100係根據一FinFET配置形成，該配置包含由諸如淺溝渠隔離區(STI)之隔離結構103分離之一或多個矽鰭片。例如，一第一鰭片100A及一第二鰭片100B形成於基板100上且在鰭片100A、100B之各者處具有一頂面100T。在PMOS 20A中，藉由使用一n型摻雜劑(諸如磷)之一APT植入來使一抗穿通區域(APT) 101P形成於頂面100T接近處。在NMOS 20B中，藉由使用一p型摻雜劑(諸如硼)之另一APT植入來使一APT 101P'形成於頂面100T接近處。 仍參考圖4，NMOS 20B進一步包含沿第二鰭片100B之一縱向方向之複數個Si奈米線101B、102B、103B、104B、105B，在Si奈米線101B、102B、103B、104B、105B之兩端處連接源極/汲極201B (圖3中未展示)。在所有Si奈米線中，101B被稱為一底部Si奈米線，其係最靠近半導體鰭片100B之頂面100T的奈米線。在一些實施例中，頂面100T與底部Si奈米線101B之一底部之間的一距離大致大於半導體鰭片100A之頂面100T與底部SiGe奈米線101A之一底部之間的距離。在一些實施例中，閘極200'填充於相鄰Si奈米線101B、102B、103B、104B、105B之間及頂面100T與底部Si奈米線101B之間。 如圖4中所展示，NMOS 20B中未展示障壁層，此係因為障壁層已在通道處之一奈米線釋放操作期間被移除或部分移除，如稍後將在圖17B中描述。APT區域101P'可具有約5E18/cm3 之一p型摻雜劑濃度。底部Si奈米線101B之一底部部分處之p型摻雜劑濃度可低於1E18/cm3 。 類似地，PMOS 20A進一步包含沿第一鰭片100A之一縱向方向之複數個SiGe奈米線101A、102A、103A、104A、105A，在SiGe奈米線101A、102A、103A、104A、105A之兩端處連接源極/汲極201A (圖3中未展示)。在所有SiGe奈米線中，101A被稱為一底部SiGe奈米線，其係最靠近半導體鰭片100A之頂面100T的奈米線。在一些實施例中，頂面100T與底部SiGe奈米線101A之一底部之間的一距離係在自約1 nm至約10 nm之一範圍內。在一些實施例中，閘極200填充於相鄰SiGe奈米線101A、102A、103A、104A、105A之間及頂面100T與底部SiGe奈米線101A之間。 如圖4中所展示，PMOS 20A中展示位於APT區域101P上方及閘極200及底部SiGe奈米線101A下方之一障壁層110A。在一些實施例中，障壁層110A係由結晶矽鍺或摻碳結晶矽鍺組成。APT區域101P可具有約5E18/cm3 之一n型摻雜劑濃度。底部SiGe奈米線101A之一底部部分處之n型摻雜劑濃度可低於1E18/cm3 。在一些實施例中，n型摻雜劑可為磷。 參考圖5，圖5係根據本揭露之一些實施例之沿圖2B之剖切線BB'剖切之一半導體結構50之一剖面圖。半導體結構50包含一PMOS 20A及一NMOS 20B。在一些實施例中，PMOS 20A可或可不安置於NMOS 20B相鄰處。圖5及圖3中之相同元件符號係指相同組件或其等效物，且為簡潔起見，此處不再重複。在圖5中，PMOS 20A之源極/汲極201A包圍SiGe奈米線101A、102A、103A、104A，而NMOS 20B之源極/汲極201B包圍Si奈米線101B、102B、103B、104B及障壁層110B。如圖5中所展示，源極/汲極201A或201B之一輪廓展示根據各奈米線之刻面化側壁。然而，在其他實施例中，源極/汲極201A或201B可擁有一包覆結構，其在堆疊奈米線之兩端處之垂直側壁可被檢測。在其他實施例中，源極/汲極201A或201B擁有自半導體鰭片100A/100B之一頂部雕刻之一凹槽結構。換言之，源極/汲極201A或201B之一底部可低於半導體基板100之頂面100T。在一些實施例中，NMOS 20B中之障壁層110B係由結晶矽或摻碳結晶矽組成。PMOS 20A中未展示障壁層，此係因為障壁層已在源極/汲極201A處之一奈米線釋放操作期間被移除或部分移除。 參考圖6，圖6係根據本揭露之一些實施例之沿圖2B之剖切線BB'剖切之一半導體結構60之一剖面圖。半導體結構60包含一PMOS 20A及一NMOS 20B。在一些實施例中，PMOS 20A可或可不安置於NMOS 20B相鄰處。圖6及圖4中之相同元件符號係指相同組件或其等效物，且為簡潔起見，此處不再重複。在圖6中，PMOS 20A之源極/汲極201A包圍SiGe奈米線101A、102A、103A、104A及障壁層110A，而NMOS 20B之源極/汲極201B包圍Si奈米線101B、102B、103B、104B。如圖6中所展示，源極/汲極201A或201B之一輪廓展示根據各奈米線之刻面化側壁。然而，在其他實施例中，源極/汲極201A或201B可擁有一包覆結構，其在堆疊奈米線之兩端處之垂直側壁可被檢測。在其他實施例中，源極/汲極201A或201B擁有自半導體鰭片100A/100B之一頂部雕刻之一凹槽結構。換言之，源極/汲極201A或201B之一底部可低於半導體基板100之頂面100T。在一些實施例中，PMOS 20A中之障壁層110A係由結晶矽鍺或摻碳結晶矽鍺組成。NMOS 20B中未展示障壁層，此係因為障壁層已在源極/汲極201B處之一奈米線釋放操作期間被移除或部分移除。 參考圖7，圖7係根據本揭露之一些實施例之沿圖2A之剖切線剖切之一PMOS半導體結構70之一簡化剖面圖。圖7中省略PMOS半導體結構70中之閘極200以更好展示半導體基板之頂面100T與底部SiGe奈米線101A之相對位置。在一些實施例中，底部SiGe奈米線101A之底部與頂面100T之間的一距離T1至少等於或大於障壁層(圖7中未展示)之厚度。在一些實施例中，障壁層之一厚度係在自約5 nm至約10 nm之一範圍內。障壁層之厚度應至少大於n型摻雜劑最初在APT區域101P中時之擴散長度。例如，n型摻雜劑(磷)之一平均擴散長度係約5 nm。障壁層之厚度應至少薄於允許在不損壞下伏鰭片之情況下完全移除障壁層之一臨界厚度。在一些實施例中，臨界厚度係約10 nm。 圖8係根據本揭露之一些實施例之沿圖2A之剖切線剖切之一PMOS及NMOS半導體結構80之一簡化剖面圖。圖8中省略PMOS及一NMOS半導體結構中之閘極200以更好展示半導體基板之頂面100T與底部SiGe奈米線101A及底部Si奈米線101B之相對位置。在一些實施例中，底部Si奈米線101B之底部與頂面100T之間的一距離T2至少等於或大於障壁層110B之厚度T3。例如，距離T2可在自約3 nm至約12 nm之一範圍內。在一些實施例中，障壁層之一厚度T3係在自約1 nm至約10 nm之一範圍內。障壁層之厚度T3應至少大於p型摻雜劑最初在APT區域101P'中時之擴散長度。例如，p型摻雜劑(硼)之一平均擴散長度係約1 nm。障壁層之厚度應至少薄於允許在不損壞下伏鰭片之情況下完全移除障壁層之一臨界厚度。在一些實施例中，臨界厚度係約10 nm。 參考圖9，圖9係展示兩種情境下之底部SiGe奈米線101A及半導體基板100中之磷濃度的一SIMS分佈圖。資料901展示未永久形成一障壁層時之一PMOS半導體結構中之磷濃度。半導體基板100之頂面100T下方之磷濃度大於5E18/cm3 ，且底部SiGe奈米線101A中之磷濃度亦大於5E18/cm3 。兩個相鄰區域中之相當磷濃度表明磷擴散未受抑制。然而，資料903展示在製造操作期間形成一障壁層時之一PMOS半導體結構中之磷濃度。半導體基板100之頂面100T下方之磷濃度大於5E18/cm3 ，但底部SiGe奈米線101A中之磷濃度小於1E18/cm3 。兩個相鄰區域中之磷濃度之顯著下降表明磷擴散受到抑制，即，由於本文中所描述之障壁層之阻礙。 圖10至圖16、圖17A、圖17B、圖18A、圖18B、圖19及圖20係展示根據本揭露之一些實施例之製造一半導體結構中之中間操作的剖面圖。為體現全面性，基板100之左側展示一PMOS 20A之製造操作，且基板100之右側展示一NMOS 20B之製造操作。在圖10中，使一犧牲層1003形成於一基板100之一頂面100T上方。在一些實施例中，犧牲層1003可為藉由CVD、PVD或其他適合方法所沈積之氧化物或氮化物。在PMOS 20A中，執行一第一植入操作1001以形成自頂面100T向下延伸之一n型井1001A。在一些實施例中，第一植入之高能量摻雜劑穿透犧牲層1003而進入至基板100中。類似地，在NMOS 20B中，執行一第二植入操作1001'以形成自頂面100T向下延伸之一p型井1001B。在第一植入操作與第二植入操作之間進行遮罩或光阻圖案化以分別形成n型井1001A及p型井1001B，且為簡潔起見，此處省略遮罩或光阻圖案化。另外，形成p型井1001B未必為緊跟形成n型井1001A之後之操作。在一些實施例中，可在製造NMOS 20B之操作之前執行製造PMOS 20A之操作。在一些實施例中，可在製造NMOS 20B之操作之後執行製造PMOS 20A之操作。 在圖11中，執行一第一抗穿通(APT)植入操作1002以將n型摻雜劑(例如磷或砷)提供至PMOS 20A中之一第一APT區域101P中。第一APT區域101P淺於n型井1001A且接近頂面100T。執行一第二抗穿通(APT)植入操作1002'以將p型摻雜劑(例如硼)提供至NMOS 20B中之一第一APT區域101P'中。第二APT區域101P'淺於p型井1001B且接近頂面100T。第一APT區域101P及第二APT區域101P'兩者位於犧牲層1003下方且鄰接犧牲層1003。在圖12中，藉由氧化物或氮化物剝離操作來自PMOS 20A及NMOS 20B中之半導體基板100之頂面100T移除犧牲層1003。 在圖13中，將一障壁層110A、110B沈積於先前自其移除犧牲層1003之頂面100T上方。在一些實施例中，障壁層110A、110B與頂面100T直接接觸。將障壁層110A指派為PMOS 20A中之部分且將障壁層110B指派為NMOS 20B中之部分。在一些實施例中，障壁層110A、110B藉由一單一沈積操作來形成且係由相同材料組成。換言之，使障壁層110A及障壁層110B同時形成於頂面100T上方。在一些實施例中，障壁層110A、110B係一結晶層，此係因為隨後覆加材料係結晶材料，當下伏模板亦為結晶結構時，較佳地獲得具有滿意結晶度之結晶層。就此而言，若一Si/SiGe堆疊將形成於障壁層110A、110B上方，則障壁層110A、110B可為一結晶矽層或一結晶矽鍺層。在其他實施例中，為減小摻雜劑擴散程度，障壁層110A、110B可為摻碳的，例如一摻碳結晶矽層或一摻碳結晶矽鍺層。在一些實施例中，鑑於諸如對應摻雜劑擴散長度及蝕刻能力之因數，障壁層110A、110B之一厚度T3可在自約1 nm至約10 nm之一範圍內。例如，障壁層之厚度T3應至少大於n型摻雜劑最初在APT區域101P中或p型摻雜劑最初在APT區域101P'中時之一擴散長度。另一方面，障壁層之厚度T3應至少薄於允許在不損壞半導體基板100之下伏頂面100T之情況下完全移除障壁層之一臨界厚度。 在圖14中，使一第一通道材料及第二通道材料堆疊形成於障壁層110A、110B上方。例如，使一矽及矽鍺堆疊140形成於障壁層110A、110B上方。例如，使一第一矽及矽鍺堆疊形成於基板100上方。第一矽及矽鍺堆疊包含一或多個矽層及一或多個矽鍺層。例如，第一矽及矽鍺堆疊包含一第一矽鍺層101A、一第一矽層101B、一第二矽鍺層102A、一第二矽層102B、一第三矽鍺層103A、一第三矽層103B。應瞭解，可形成任何數目個矽層或矽鍺層。在一實例中，一矽鍺層包括約20%至約75%之間的鍺。替代地，上述矽鍺層101A、102A、103A、104A、105A之至少一者可由一純鍺層替換。接著，圖案化矽及矽鍺堆疊140、障壁層110A、110B及基板100以形成由一STI 103分離之半導體鰭片100A及100B，如圖15中所展示。 在圖16中，使一輸入/輸出(I/O)氧化物層150保形地形成於鰭片100A、100B之部分、經圖案化矽及矽鍺堆疊140及STI 103之頂面上方。在形成輸入/輸出(I/O)氧化物層150之後，藉由一後續圖案化操作來橫跨第一鰭片100A及第二鰭片100B正交地形成一虛設閘極160。虛設閘極160係藉由一圖案化技術所形成之一犧牲閘極，諸如一多晶矽閘極。在虛設閘極160形成之後，在源極/汲極201A、201B形成之前將虛設閘極160用作用於源極/汲極區域(圖16中未展示)處之後續第一奈米線釋放操作之一硬遮罩。可取決於用於障壁層110A、110B之材料而在源極/汲極區域處之第一奈米線釋放操作期間移除或不移除障壁。例如，若將結晶矽或摻碳結晶矽用作障壁層110A，則當釋放一PMOS中之矽鍺奈米線時，將藉由適當蝕刻劑來移除包含障壁層110A之基於矽之材料。另一方面，當釋放對應NMOS中之矽奈米線時，將藉由適當蝕刻劑來移除基於矽鍺之材料以使障壁層110A在第一奈米線釋放操作之後完好無損。在PMOS及對應NMOS中之第一奈米線釋放操作之後，隨後將使一源極/汲極201A、201B形成於所釋放之奈米線之兩端處。 圖17A及圖18A展示將矽或摻碳矽用作障壁層110A、110B時之PMOS 20A及NMOS 20B中之通道區域處之一第二奈米線釋放操作。與第一奈米線釋放操作相比，第二奈米線釋放操作在一虛設閘極移除操作之後於原來由虛設閘極160覆蓋之通道區域處進行，而第一奈米線釋放操作在將虛設閘極160用作一硬遮罩時於源極/汲極201A、201B處進行。在圖17A中，將硬遮罩170安置於PMOS 20A上方且使NMOS 20B暴露於一矽奈米線釋放操作。如先前所討論，由於障壁層110B係由矽或摻碳矽組成，所以在矽奈米線釋放操作之後保留障壁層110B，因為用於釋放Si奈米線101B、102B、103B、104B、105B之蝕刻劑對基於矽之材料具有較低選擇性且對非基於矽之材料(例如基於矽鍺之材料)具有較高選擇性。類似地，在圖18A中，將硬遮罩180安置於NMOS 20B上方且使PMOS 20A暴露於一矽鍺奈米線釋放操作。如先前所討論，由於障壁層110A亦係由矽或摻碳矽組成，所以在矽鍺奈米線釋放操作之後移除障壁層110A，因為用於釋放SiGe奈米線101A、102A、103A、104A、105A之蝕刻劑對基於矽鍺之材料具有較低選擇性且對非基於矽鍺之材料(例如基於矽之材料)具有較高選擇性。 圖17B及圖18B展示將矽鍺或摻碳矽鍺用作障壁層110A、110B時之PMOS 20A及NMOS 20B中之通道區域處之一第二奈米線釋放操作。與第一奈米線釋放操作相比，第二奈米線釋放操作在一虛設閘極移除操作之後於原來由虛設閘極160覆蓋之通道區域處進行，而第一奈米線釋放操作在將虛設閘極160用作一硬遮罩時於源極/汲極201A、201B處進行。在圖17B中，將硬遮罩170安置於PMOS 20A上方且使NMOS 20B暴露於一矽奈米線釋放操作。如先前所討論，由於障壁層110B係由矽鍺或摻碳矽鍺組成，所以在矽奈米線釋放操作之後移除障壁層110B，因為用於釋放Si奈米線101B、102B、103B、104B、105B之蝕刻劑對基於矽之材料具有較低選擇性且對非基於矽之材料(例如基於矽鍺之材料)具有較高選擇性。類似地，在圖18B中，將硬遮罩180安置於NMOS 20B上方且使PMOS 20A暴露於一矽鍺奈米線釋放操作。如先前所討論，由於障壁層110A亦係由矽鍺或摻碳矽鍺組成，所以在矽鍺奈米線釋放操作之後保留障壁層110A，因為用於釋放SiGe奈米線101A、102A、103A、104A、105A之蝕刻劑對基於矽鍺之材料具有較低選擇性且對非基於矽鍺之材料(例如基於矽之材料)具有較高選擇性。 圖19展示移除圖18A中之硬遮罩180之後之一半導體結構190。NMOS 20B使障壁層110B保留於APT區域101P'上方，而PMOS 20A中之障壁層110A已在上文所描述之第二奈米線釋放操作期間被移除。隨後，沈積閘極材料以填充相鄰釋放奈米線之間的空間及頂面100T與底部SiGe奈米線101A或底部Si奈米線101B之間的空間。在一些實施例中，在NMOS 20B之前執行PMOS 20A處之閘極材料填充。在其他實施例中，在PMOS 20A之前執行NMOS 20B處之閘極材料填充。在一些實施例中，在PMOS 20A及NMOS 20B中，可在複數個釋放奈米線周圍及複數個釋放奈米線周圍上方形成包含界面層材料、高k介電層、氮化鈦覆蓋層、功函數金屬層及鎢閘極金屬之閘極材料。 圖20展示移除圖18B中之硬遮罩180之後之一半導體結構200。PMOS 20A使障壁層110A保留於APT區域101P上方，而NMOS 20B中之障壁層110B已在上文所描述之第二奈米線釋放操作期間被移除。隨後，沈積閘極材料以填充相鄰釋放奈米線之間的空間及頂面100T與底部SiGe奈米線101A或底部Si奈米線101B之間的空間。在一些實施例中，在NMOS 20B之前執行PMOS 20A處之閘極材料填充。在其他實施例中，在PMOS 20A之前執行NMOS 20B處之閘極材料填充。在一些實施例中，在PMOS 20A及NMOS 20B中，可在複數個釋放奈米線周圍及複數個釋放奈米線上方形成包含界面層材料、高k介電層、氮化鈦覆蓋層、功函數金屬層及鎢閘極金屬之閘極材料。 一些實施例提供一種半導體結構，其包含一第一電晶體。該第一電晶體包含一半導體基板，其具有一頂面及該頂面處之摻雜有一第一導電性摻雜劑之一第一抗穿通區域。該第一電晶體進一步包含位於該半導體基板之該頂面上方一第一距離處之一第一通道。該第一通道處之該第一導電性摻雜劑之一濃度低於該半導體基板之該頂面處之該第一導電性摻雜劑之一濃度。 一些實施例提供一種用於製造一半導體結構之方法，其包含：(1)使一第一抗穿通區域形成於一第一電晶體區域處之一半導體基板之一頂面處；(2)藉由生長一結晶層來使一障壁層形成於該第一電晶體區域處之該半導體基板之該頂面上方；及(3)使一第一通道材料及第二通道材料堆疊形成於該障壁層上方。 一些實施例提供一種用於製造一PMOS結構之方法，其包含：(1)使一N型井區域形成於一半導體基板中；(2)使具有n型摻雜劑之一抗穿通區域形成於該半導體基板中；(3)使具有大於該等n型摻雜劑之一擴散長度之一厚度之一擴散障壁層形成於該半導體基板之一頂面上方；(4)使一SiGe奈米線通道層形成於該擴散障壁層上方；(5)形成一SiGe奈米線通道且移除該SiGe奈米線通道下方之該擴散障壁層。 儘管已詳細描述本發明實施例及其優點，但應瞭解，可在不背離隨附專利申請範圍界定之本發明實施例之精神及範疇之情況下對本文進行各種改變、置換及變更。例如，上文所討論之諸多程序可以不同方法實施且可由其他程序或其等之一組合替換。 此外，不意欲使本申請案之範疇受限於本說明書中所描述之程序、機器、製造、物質組成、手段、方法及步驟之特定實施例。一般技術者將易於自本發明實施例之揭露瞭解，可根據本發明實施例來利用現存或後來將發展之程序、機器、製造、物質組成、手段、方法或步驟，其等執行實質上相同於本文中所描述之對應實施例之功能或達成實質上相同於本文中所描述之對應實施例之結果。據此，隨附專利申請範圍意欲將此等程序、機器、製造、物質組成、手段、方法或步驟包含於其範疇內。
20A‧‧‧主動區域/PMOS
20B‧‧‧主動區域/NMOS
30‧‧‧半導體結構
40‧‧‧半導體結構
50‧‧‧半導體結構
60‧‧‧半導體結構
70‧‧‧PMOS半導體結構
80‧‧‧PMOS及NMOS半導體結構
100‧‧‧基板
100A‧‧‧半導體鰭片/第一鰭片
100B‧‧‧半導體鰭片/第二鰭片
100T‧‧‧頂面
101A‧‧‧SiGe奈米線
101B‧‧‧Si奈米線
101P‧‧‧抗穿通區域(APT)
101P'‧‧‧APT
102A‧‧‧SiGe奈米線
102B‧‧‧Si奈米線
103‧‧‧隔離結構
103A‧‧‧SiGe奈米線
103B‧‧‧Si奈米線
104A‧‧‧SiGe奈米線
104B‧‧‧Si奈米線
105A‧‧‧SiGe奈米線
105B‧‧‧Si奈米線
110A‧‧‧障壁層
110B‧‧‧障壁層
140‧‧‧矽及矽鍺堆疊
150‧‧‧輸入/輸出(I/O)氧化物層
160‧‧‧虛設閘極
170‧‧‧硬遮罩
180‧‧‧硬遮罩
190‧‧‧半導體結構
200‧‧‧閘極/半導體結構
200'‧‧‧閘極
201A‧‧‧源極/汲極區域
201B‧‧‧源極/汲極區域
201A'‧‧‧源極/汲極區域
201B'‧‧‧源極/汲極區域
901‧‧‧資料
903‧‧‧資料
1001‧‧‧第一植入操作
1001'‧‧‧第二植入操作
1001A‧‧‧n型井
1001B‧‧‧p型井
1002‧‧‧第一抗穿通(APT)植入操作
1002'‧‧‧第二抗穿通(APT)植入操作
1003‧‧‧犧牲層
T1‧‧‧距離
T2‧‧‧距離
T3‧‧‧厚度
附圖中依舉例而非限制之方式繪示一或多個實施例，其中具有相同元件符號之元件表示所有圖中之相同元件。除非另有揭露，否則圖式未按比例繪製。 圖1A係展示一奈米線及一半導體鰭片結構中之庫侖散射的一說明圖。 圖1B係展示一奈米線及一半導體鰭片結構中之對相對於帶電粒子數目之載子移動率變化之效應的一圖式。 圖2A及圖2B係展示根據本揭露之一些實施例之一非平面半導體結構及不同位置處之剖切線的俯視圖。 圖3係根據本揭露之一些實施例之沿圖2A之剖切線AA'剖切之一半導體結構之一剖面圖。 圖4係根據本揭露之一些實施例之沿圖2A之剖切線AA'剖切之一半導體結構之一剖面圖。 圖5係根據本揭露之一些實施例之沿圖2B之剖切線BB'剖切之一半導體結構之一剖面圖。 圖6係根據本揭露之一些實施例之沿圖2B之剖切線BB'剖切之一半導體結構之一剖面圖。 圖7係根據本揭露之一些實施例之沿圖2A之剖切線剖切之一PMOS半導體結構之一簡化剖面圖。 圖8係根據本揭露之一些實施例之沿圖2A之剖切線剖切之一PMOS半導體結構及一NMOS半導體結構之一簡化剖面圖。 圖9係展示根據本揭露之一些實施例之兩種情境(具有或不具有本文中所描述之障壁層)下之第一矽鍺奈米線及半導體基板中之磷濃度的一SIMS分佈圖。 圖10至圖16、圖17A、圖17B、圖18A、圖18B、圖19及圖20係展示根據本揭露之一些實施例之製造一半導體結構中之中間操作的剖面圖。

Claims (1)

  1. 一種半導體結構，其包括： 一第一電晶體，其包括： 一半導體基板，其具有一頂面及該頂面處之摻雜有一第一導電性摻雜劑之一第一抗穿通區域； 一第一通道，其位於該半導體基板之該頂面上方一第一距離處， 其中該第一通道處之該第一導電性摻雜劑之一濃度低於該半導體基板之該頂面處之該第一導電性摻雜劑之一濃度。
TW107110798A 2017-10-31 2018-03-28 半導體結構及其製造方法 TWI759453B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201762579422P 2017-10-31 2017-10-31
US62/579,422 2017-10-31
US15/879,888 US10535738B2 (en) 2017-10-31 2018-01-25 Semiconductor structure and manufacturing method of the same
US15/879,888 2018-01-25

Publications (2)

Publication Number Publication Date
TW201919108A true TW201919108A (zh) 2019-05-16
TWI759453B TWI759453B (zh) 2022-04-01

Family

ID=66244250

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107110798A TWI759453B (zh) 2017-10-31 2018-03-28 半導體結構及其製造方法

Country Status (3)

Country Link
US (4) US10535738B2 (zh)
CN (1) CN109728093B (zh)
TW (1) TWI759453B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11177259B2 (en) 2019-09-27 2021-11-16 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-threshold gate structure with doped gate dielectric layer
US11348803B2 (en) 2019-05-20 2022-05-31 Applied Materials, Inc. Formation of bottom isolation

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10825933B2 (en) * 2018-06-11 2020-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around structure and manufacturing method for the same
US20200105756A1 (en) * 2018-09-28 2020-04-02 Intel Corporation Gate-all-around integrated circuit structures having depopulated channel structures using bottom-up approach
US11769836B2 (en) * 2019-05-07 2023-09-26 Intel Corporation Gate-all-around integrated circuit structures having nanowires with tight vertical spacing
US11145654B2 (en) * 2019-10-16 2021-10-12 Qualcomm Incorporated Field effect transistor (FET) comprising channels with silicon germanium (SiGe)
US11222952B2 (en) 2020-01-22 2022-01-11 Qualcomm Incorporated Gate all around transistors with high charge mobility channel materials
US11784226B2 (en) * 2020-11-13 2023-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor gate-all-around device having an anti-punch-through (APT) layer including carbon
US20240088252A1 (en) * 2022-09-08 2024-03-14 International Business Machines Corporation Gate all around transistors with heterogeneous channels

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2477216A1 (en) * 2011-01-13 2012-07-18 Soitec Hybrid bulk/SOI device with a buried doped layer and manufacturing method thereof
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9035277B2 (en) * 2013-08-01 2015-05-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and fabricating the same
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9954104B2 (en) * 2014-01-24 2018-04-24 Globalfoundries Inc. Multiwidth finFET with channel cladding
US9881993B2 (en) * 2014-06-27 2018-01-30 Taiwan Semiconductor Manufacturing Company Limited Method of forming semiconductor structure with horizontal gate all around structure
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US10290636B2 (en) * 2014-08-18 2019-05-14 Stmicroelectronics, Inc. Semiconductor device having fins with in-situ doped, punch-through stopper layer and related methods
US9548362B2 (en) * 2014-10-10 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. High mobility devices with anti-punch through layers and methods of forming same
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
TWI563654B (en) * 2015-08-26 2016-12-21 Globalwafers Co Ltd Enhancement-Mode High-Electron-Mobility Transistor Structure
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9887269B2 (en) * 2015-11-30 2018-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-gate device and method of fabrication thereof

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11348803B2 (en) 2019-05-20 2022-05-31 Applied Materials, Inc. Formation of bottom isolation
TWI783222B (zh) * 2019-05-20 2022-11-11 美商應用材料股份有限公司 底部隔離之形成
US11177259B2 (en) 2019-09-27 2021-11-16 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-threshold gate structure with doped gate dielectric layer
TWI757734B (zh) * 2019-09-27 2022-03-11 台灣積體電路製造股份有限公司 半導體裝置與其形成方法

Also Published As

Publication number Publication date
US11728384B2 (en) 2023-08-15
TWI759453B (zh) 2022-04-01
US10535738B2 (en) 2020-01-14
US20220359663A1 (en) 2022-11-10
CN109728093A (zh) 2019-05-07
US20230352535A1 (en) 2023-11-02
US20190131405A1 (en) 2019-05-02
US11411083B2 (en) 2022-08-09
US20200176567A1 (en) 2020-06-04
CN109728093B (zh) 2023-05-16

Similar Documents

Publication Publication Date Title
TWI759453B (zh) 半導體結構及其製造方法
US9754842B2 (en) FinFET with dummy gate on non-recessed shallow trench isolation (STI)
US20200273758A1 (en) Semiconductor device
TWI503984B (zh) 積體電路裝置及其製造方法
US10825933B2 (en) Gate-all-around structure and manufacturing method for the same
CN103296023A (zh) 半导体器件及其制造和设计方法
TWI609428B (zh) 新穎鰭結構及依斜型鰭之多臨限電壓形態及其形成方法
CN103219367A (zh) 用于FinFET器件的具有共形多晶硅层的复合伪栅极
US9142673B2 (en) Devices and methods of forming bulk FinFETS with lateral seg for source and drain on dielectrics
US10497810B2 (en) Method for fabricating semiconductor device
KR102059828B1 (ko) 반도체 소자 및 이의 제조 방법
US20090140294A1 (en) hetero-structured, inverted-t field effect transistor
EP3159928A1 (en) Semiconductor device and fabrication method thereof
CN114556546A (zh) 通过选择性外延再生长的环绕式栅极输入/输出的形成方法
US20140235043A1 (en) Method for forming fin-shaped structure
US10411118B2 (en) Semiconductor structures and fabrication methods thereof
US10388573B2 (en) Fin-FET devices and fabrication methods thereof
US10043675B2 (en) Semiconductor device and method for fabricating the same
US20130146975A1 (en) Semiconductor device and integrated circuit with high-k/metal gate without high-k direct contact with sti
CN105514161A (zh) 半导体装置及其制造方法
US9373705B1 (en) Manufacturing method of a fin-shaped field effect transistor and a device thereof
US20170317071A1 (en) Fin diode with increased junction area
CN105632929A (zh) 一种FinFET器件及其制造方法
KR20140130911A (ko) 반도체 소자 제조 방법