KR102059828B1 - 반도체 소자 및 이의 제조 방법 - Google Patents

반도체 소자 및 이의 제조 방법 Download PDF

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Abstract

핀형 액티브 패턴의 상면에 블로킹 패턴을 형성한 후, 핀형 액티브 패턴의 측면에 선택적 에피택셜막을 형성하여, 소오스/드레인의 높이 증가는 없이 폭만을 증가시키는 반도체 소자 제조 방법을 제공하는 것이다. 상기 반도체 소자 제조 방법은 소자 분리막 상으로 돌출된 핀형 액티브 패턴과 교차하는 게이트 패턴을 형성하고, 상기 게이트 패턴과 비오버랩되는 상기 핀형 액티브 패턴 상에, 상기 핀형 액티브 패턴의 측면을 노출시키는 제1 블로킹 패턴을 형성하고, 상기 제1 블로킹 패턴을 형성한 후, 노출된 상기 핀형 액티브 패턴의 측면에 반도체 패턴을 형성하는 것을 포함한다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method for fabricating the same}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 형상의 실리콘 바디(body)를 형성하고 실리콘 바디의 표면 위에 게이트를 형성하는 멀티-게이트(multi-gate) 트랜지스터가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 핀형 액티브 패턴의 상면에 블로킹 패턴을 형성한 후, 핀형 액티브 패턴의 측면에 선택적 에피택셜막을 형성하여, 소오스/드레인의 높이 증가는 없이 폭만을 증가시키는 반도체 소자 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 상기 반도체 소자 제조 방법에 의해 제조된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자 제조 방법의 일 태양(aspect)은 소자 분리막 상으로 돌출된 핀형 액티브 패턴과 교차하는 게이트 패턴을 형성하고, 상기 게이트 패턴과 비오버랩되는 상기 핀형 액티브 패턴 상에, 상기 핀형 액티브 패턴의 측면을 노출시키는 제1 블로킹 패턴을 형성하고, 상기 제1 블로킹 패턴을 형성한 후, 노출된 상기 핀형 액티브 패턴의 측면에 반도체 패턴을 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 블로킹 패턴을 형성하는 것은 방향성 증착법(directional deposition)을 이용하여 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 블로킹 패턴을 형성하는 것은 클러스터 이온(cluster ion) 소오스를 이용한 이온 임플란트 방법(IIP) 및 바이어스를 인가하여 직진성이 부여된 플라스마 소오스를 이용한 증착 방법 중 적어도 하나의 방법을 이용하여 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 블로킹 패턴을 형성하는 것은 상기 게이트 패턴과 비오버랩되는 상기 핀형 액티브 패턴의 상면 상에 상기 제1 블로킹 패턴을 형성하고, 상기 게이트 패턴과 비오버랩되는 상기 핀형 액티브 패턴의 측면 상에 상기 제1 블로킹 패턴을 비형성되는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 블로킹 패턴을 형성하는 것은 상기 게이트 패턴의 상면 및 상기 소자 분리막 상에 각각 제2 블로킹 패턴 및 제3 블로킹 패턴을 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 핀형 액티브 패턴은 상부와 하부를 포함하고, 상기 제3 블로킹 패턴은 상기 핀형 액티브 패턴의 하부와 접촉하고, 상기 핀형 액티브 패턴의 상부와 비접촉하고, 상기 반도체 패턴은 상기 핀형 액티브 패턴의 상부의 측면에 형성된다.
본 발명의 몇몇 실시예에서, 상기 반도체 패턴과 상기 제2 블로킹 패턴을 덮는 층간 절연막을 상기 소자 분리막 상에 형성하고, 상기 층간 절연막을 평탄화하여, 상기 제2 블로킹 패턴을 제거하고, 상기 게이트 패턴의 상면을 노출시키는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 반도체 패턴과 비오버랩되는 상기 제3 블로킹 패턴을 제거하여, 상기 소자 분리막을 노출시키고, 상기 소자 분리막을 노출시킨 후, 상기 반도체 패턴과 상기 게이트 패턴을 덮는 층간 절연막을 형성하고, 상기 층간 절연막을 평탄화하여, 상기 게이트 패턴의 상면을 노출시키는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 게이트 패턴을 형성하는 것과 상기 제1 블로킹 패턴을 형성하는 것 사이에, 상기 게이트 패턴 및 상기 핀형 액티브 패턴을 덮는 절연막을 형성하고, 상기 절연막을 식각하여, 상기 게이트 패턴의 측면에는 스페이서를 형성하고, 상기 게이트 패턴과 비오버랩되는 상기 핀형 액티브 패턴의 측면에는 스페이서를 비형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 게이트 패턴은 더미 게이트 패턴이고, 상기 반도체 패턴을 형성한 후, 상기 게이트 패턴을 제거하여 트렌치를 형성하고, 상기 트렌치 내에 게이트 절연막 및 게이트 전극을 형성하는 것을 더 포함한다.
본 발명의 몇몇 실시예에서, 상기 반도체 패턴을 형성하는 것은 선택적 에피택셜 성장법을 이용하여 형성하는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 반도체 소자 제조 방법의 다른 태양은 제1 방향으로 연장되고, 소자 분리막 상으로 돌출되는 핀형 액티브 패턴을 형성하되, 상기 핀형 액티브 패턴은 제1 영역과 상기 제1 영역의 양측에 배치되는 제2 영역을 포함하고, 상기 제1 방향과 다른 제2 방향으로 연장되고, 상기 핀형 액티브 패턴의 제1 영역과 오버랩되는 게이트 패턴을 형성하고, 상기 핀형 액티브 패턴 제2 영역의 측면은 노출시키고, 상기 핀형 액티브 패턴 제2 영역의 상면을 덮는 제1 블로킹 패턴을 형성하고, 상기 제1 블로킹 패턴을 형성한 후, 상기 핀형 액티브 패턴 제2 영역의 측면에 에피택셜막을 선택적으로 성장시켜, 소오스/드레인을 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 블로킹 패턴을 형성하는 것은 방향성 증착법을 이용하여 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 제1 블로킹 패턴을 형성하는 것은 상기 게이트 패턴의 상면 및 상기 소자 분리막 상에 각각 제2 블로킹 패턴 및 제3 블로킹 패턴을 형성하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 에피택셜막은 상기 제3 블로킹 패턴의 일부와 오버랩된다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양은 기판에서 돌출되어 형성된 핀형 액티브 패턴, 상기 핀형 액티브 패턴과 교차하도록 형성되는 게이트 패턴, 상기 게이트 패턴의 양측에 형성되는 소오스/드레인을 포함하되, 상기 기판으로부터 상기 게이트 패턴의 바닥면까지의 높이는 제1 높이이고, 상기 기판으로부터 상기 소오스/드레인의 바닥면까지의 높이는 제2 높이이고, 상기 제2 높이는 상기 제1 높이보다 크다.
본 발명의 몇몇 실시예에서, 상기 기판과 상기 게이트 패턴 사이에 개재되고, 상기 핀형 액티브 패턴의 하부와 접촉하는 소자 분리막을 더 포함하고, 상기 제1 높이는 상기 소자 분리막의 두께와 실질적으로 동일하다.
본 발명의 몇몇 실시예에서, 상기 소오스/드레인과 상기 소자 분리막 사이에 개재되고, 상기 핀형 액티브 패턴의 측면 일부와 접촉하여 형성되는 핀 스페이서를 더 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 도면이다.
도 2 내지 도 13은 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 14 및 도 15는 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 16은 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 17은 본 발명의 실시예에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 18 및 도 19는 본 발명의 실시예에 따른 반도체 소자를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자에 대해 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 도면이다.
도 1은 소자 분리막(110) 상에 형성된 층간 절연막을 제외한 게이트 패턴(149) 및 소오스/드레인(161)을 도시하였다.
도 1을 참고하면, 반도체 소자(10)은 핀형 액티브 패턴(120), 게이트 패턴(149), 소오스/드레인(161) 및 핀 스페이서(125)를 포함할 수 있다.
핀형 액티브 패턴(120)은 기판(100)에서 돌출되어 형성된다. 핀형 액티브 패턴(120)은 제2 방향(Y)을 따라 길게 연장될 수 있다. 핀형 액티브 패턴(120)은 기판(100)의 일부일 수도 있고, 기판(100)으로부터 성장된 에피층(epitaxial layer)을 포함할 수 있다. 기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다. 본 발명의 실시예에 따른 반도체 소자에서, 기판(100)은 실리콘 기판인 것으로 설명한다.
소자 분리막(110)은 핀형 액티브 패턴(120) 하부의 측면을 덮을 수 있다. 즉, 소자 분리막(110)은 기판(100)과 게이트 패턴(149) 및 기판(100)과 소오스/드레인(161) 사이에 개재되어, 핀형 액티브 패턴(120)의 하부와 접촉한다. 소자 분리막(110)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
게이트 패턴(149)은 기판(100) 상에 형성되고, 핀형 액티브 패턴(120)과 교차되어 형성될 수 있다. 구체적으로, 게이트 패턴(149)은 소자 분리막(110) 상에 형성되고, 핀형 액티브 패턴(120)의 일부와 오버랩되어 형성될 수 있다. 예를 들어, 게이트 패턴(149)은 제1 방향(X)을 따라 연장되어 형성될 수 있다. 게이트 패턴(149)은 게이트 전극(147)과 게이트 절연막(145)을 포함할 수 있다.
게이트 전극(147)은 금속층(MG1, MG2)을 포함할 수 있다. 게이트 전극(147)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1) TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 또는, 게이트 전극(147)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다. 이러한 게이트 전극(147)은 예를 들어, 리플레이스먼트(replacement) 공정을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연막(145)은 핀형 액티브 패턴(120)과 게이트 전극(147) 사이에 형성될 수 있다. 게이트 절연막(145)은 핀형 액티브 패턴(120)의 상면과 측면의 상부에 형성될 수 있다. 또한, 게이트 절연막(145)은 게이트 전극(147)과 소자 분리막(110) 사이에 배치될 수 있다. 이러한 게이트 절연막(145)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 고유전체 물질을 포함하는 게이트 절연막(145)은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
소오스/드레인(161)은 게이트 패턴(149)의 양측에 형성된다. 소오스/드레인(161)은 소자 분리막(110)에 의해 노출된 핀형 액티브 패턴(120) 상에 형성된다. 소오스/드레인은 상승된(elevated) 소오스/드레인 형태일 수 있다. 즉, 소오스/드레인(161)의 상면은 소자 분리막(110)의 상면보다 높을 수 있다. 소오스/드레인(161)과 게이트 패턴(149)은 게이트 스페이서(151)에 의해 절연될 수 있다.
도 1에서, 소오스/드레인(161)은 직사각형 형상으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 소오스/드레인은 예를 들어, 육각형 형상을 가질 수 있음은 물론이다.
도 1에서, 소오스/드레인(161)은 하나의 반도체 패턴으로 도시되었지만, 소오스/드레인(161)은 소자 분리막(110) 상으로 돌출된 핀형 액티브 패턴(120)의 일부와 핀형 액티브 패턴(120)의 측면에 형성된 에피택셜막을 포함한다. 이에 대한 설명은 반도체 소자 제조 방법을 통해 자세히 설명한다.
소오스/드레인(161)은 핀형 액티브 패턴(120)과 동일한 물질을 포함할 수 있다. 예를 들어, 핀형 액티브 패턴(120)이 실리콘을 포함할 경우, 소오스/드레인(161)은 실리콘을 포함할 수 있다. 또한, 소오스/드레인(161)은 반도체 소자(10)가 PMOS 핀형 트랜지스터인지 NMOS 핀형 트랜지스터인지에 따라, p형 또는 n형 불순물을 포함한다.
핀 스페이서(125)는 소자 분리막(110)과 소오스/드레인(161) 사이에 개재되어 형성된다. 핀 스페이서(125)는 소자 분리막(110) 상으로 돌출된 핀형 액티브 패턴(120)의 측면 일부와 접촉하여 형성된다. 핀 스페이서(125)는 전체적으로 소오스/드레인(161)과 오버랩되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 반도체 소자 제조 방법에 달라질 수 있음은 물론이다.
핀 스페이서(125)은 핀형 액티브 패턴(120)과 같이 제2 방향(Y)으로 연장되어 형성될 수 있다. 핀 스페이서(125)는 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다. 핀 스페이서(125)는 소자 분리막(110) 및 소오스/드레인(161)을 덮는 층간 절연막과 서로 다른 물질로 형성될 수 있지만, 이에 제한되는 것은 아니다.
게이트 스페이서(151)는 게이트 패턴(149)의 측면에 형성될 수 있다. 게이트 스페이서(151)는 질화막, 산질화막 중 적어도 하나를 포함할 수 있다.
본 발명의 실시예에 따른 반도체 소자에서, 기판(100)으로부터 게이트 패턴(149)의 바닥면까지의 높이는, 기판(100)으로부터 소오스/드레인(161)의 바닥면까지의 높이와 서로 다르다.
기판(100)으로부터 게이트 패턴(149)의 바닥면까지의 높이는 제1 높이(h1)이고, 기판(100)으로부터 소오스/드레인(161)의 바닥면까지의 높이는 제2 높이(h2)이다. 여기서, 게이트 패턴(149)의 바닥면이란 게이트 절연막(145)과 소자 분리막(110)이 접하는 면을 의미한다. 즉, 기판(100)으로부터 게이트 패턴(149)의 바닥면까지의 제1 높이(h1)은 소자 분리막(110)의 두께와 실질적으로 동일하다. 또한, 소오스/드레인(161)의 바닥면이란 소오스/드레인(161)과 핀 스페이서(125)가 접하는 면을 의미한다. 즉, 기판(100)으로부터 소오스/드레인(161)의 바닥면까지의 제2 높이(h2)는 소자 분리막(110)의 두께와 핀 스페이서(125)의 두께의 합과 실질적으로 동일하다.
소오스/드레인(161)과 소자 분리막(110) 사이에 핀 스페이서(125)가 위치하므로, 기판(100)으로부터 소오스/드레인(161)의 바닥면까지의 높이(h2)는 기판(100)으로부터 게이트 패턴(149)의 바닥면까지의 높이(h1)보다 크다. 기판(100)으로부터 소오스/드레인(161)의 바닥면까지의 높이와 기판(100)으로부터 게이트 패턴(149)의 바닥면까지의 높이의 차이는 핀 스페이서(125)의 두께와 실질적으로 동일하다.
도 2 내지 도 13을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자 제조 방법에 대해 설명한다.
도 2 내지 도 13은 본 발명의 일 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 2를 참고하면, 기판(100) 상에 제1 마스크 패턴(201)이 형성될 수 있다. 제1 마스크 패턴(201)이 형성된 기판(100) 상에 제2 마스크막(205)이 형성될 수 있다. 제2 마스크막(205)는 제1 마스크 패턴(201)이 형성된 기판(100)의 상면에 실질적으로 컨포말하게(conformally) 형성될 수 있다.
제1 마스크 패턴(201)과 제2 마스크막(205)는 서로 간에 식각 선택성이 있는 물질을 포함할 수 있다. 예를 들어, 제2 마스크막(205)는 실리콘 산화물, 실리콘 질화물, 실리콘산질화물, 금속막, 포토 레지스트(Photo Resist), 에스오지(SOG: Spin On Glass) 및/또는 에스오에이치(SOH: Spin On Hard mask) 중 적어도 하나를 포함할 수 있다. 제1 마스크 패턴(201)은 상기 물질들 중 제 2 마스크막(205)과 다른 물질로 형성될 수 있다.
제 1 마스크 패턴(201) 및 제 2 마스크막(205)은 물리 기상 증착 공정(Physical Vapor Deposition Process: PVD), 화학 기상 증착 공정(Chemical Vapor Deposition Process: CVD), 원자층 증착(Atomic Layer Deposition: ALD) 또는 스핀 코팅 방법 중에서 적어도 하나의 방식으로 형성될 수 있다.
도 3을 참고하면, 식각 공정에 의해 제2 마스크막(205)으로부터 제2 마스크 패턴(206)이 형성될 수 있다. 제 2 마스크 패턴(206)은 제 1 마스크 패턴(201)을 노출하는 스페이서 형태일 수 있다. 제 2 마스크 패턴(206)에 의하여 노출된 제 1 마스크 패턴(201)이 제거되어, 제2 마스크 패턴(206) 양측에 기판(100)이 노출될 수 있다.
제 1 마스크 패턴(201)의 제거는 제 2 마스크 패턴(206)의 식각을 최소화하며 제 1 마스크 패턴(201)을 제거할 수 있는 선택적 식각 공정을 포함할 수 있다.
도 4를 참고하면, 제2 마스크 패턴(206)을 식각 마스크로 이용하여, 기판(100)이 식각된다. 기판(100)의 일부가 식각됨으로써, 기판(100) 상에 핀형 액티브 패턴(120)이 형성될 수 있다. 핀형 액티브 패턴(120)은 제2 방향(Y)을 따라 연장될 수 있다. 기판(100)의 일부를 제거한 핀형 액티브 패턴(120) 주변에는 리세스가 형성된다.
핀형 액티브 패턴(120)은 수직인 기울기를 갖는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 핀형 액티브 패턴(120)의 측면은 기울기를 가질 수 있으므로, 핀형 액티브 패턴(120)은 테이퍼(tapered)진 형상일 수 있음은 물론이다.
도 5를 참고하면, 핀형 액티브 패턴(120) 주변에는 리세스를 채우는 소자 분리막(110)을 형성한다. 소자 분리막(110)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 중 적어도 하나를 포함하는 물질로 형성될 수 있다.
평탄화 공정을 통해, 핀형 액티브 패턴(120) 및 소자 분리막(110)은 동일 평면 상에 놓일 수 있다. 평탄화 공정을 진행하면서, 제2 마스크 패턴(206)은 제거될 수 있지만, 이에 제한되는 것은 아니다. 즉, 제2 마스크 패턴(206)은 소자 분리막(110)의 형성 이전에 제거되거나, 도 6을 통해 설명하는 리세스 공정 이후에 제거될 수 있다.
도 6을 참고하면, 소자 분리막(110)의 상부를 리세스하여, 핀형 액티브 패턴(120)의 상부를 노출시킨다. 리세스 공정은 선택적 식각 공정을 포함할 수 있다. 소자 분리막(110) 상으로 돌출되는 핀형 액티브 패턴(120)이 형성된다.
리세스 공정을 통해, 소자 분리막(110)은 핀형 액티브 패턴 하부(120a)를 덮게 되고, 핀형 액티브 패턴 상부(120b)는 소자 분리막(110)으로부터 노출되게 된다.
한편, 소자 분리막(110) 위로 돌출된 핀형 액티브 패턴 상부(120b)는 에피 공정에 의하여 형성될 수도 있다. 구체적으로, 소자 분리막(110)을 형성 후, 리세스 공정 없이 소자 분리막(110)에 의하여 노출된 핀형 액티브 패턴(120)의 상면을 씨드로 하는 에피 공정에 의하여 핀형 액티브 패턴 상부(120b)가 형성될 수 있다.
또한, 핀형 액티브 패턴(120)에 문턱 전압 조절용 도핑이 수행될 수 있다. 반도체 소자(10)가 NMOS 핀형 트랜지스터인 경우, 불순물은 붕소(B)일 수 있다. 반도체 소자(10)가 PMOS 핀형 트랜지스터인 경우, 불순물은 인(P) 또는 비소(As)일 수 있다.
제2 방향(Y)으로 연장된 핀형 액티브 패턴(120)은 이 후 공정에서 게이트 패턴이 형성되는 제1 영역(I)과 소오스/드레인이 형성되는 제2 영역(II)을 포함한다. 핀형 액티브 패턴(120)의 제2 영역(II)은 핀형 액티브 패턴(120)의 제1 영역(I) 양측에 배치된다.
도 6 및 도 7을 참고하면, 제3 마스크 패턴(2104)을 이용하여 식각 공정을 진행하여, 핀형 액티브 패턴(120)과 교차하여 제1 방향(X)으로 연장되는 더미 게이트 패턴(142)을 형성할 수 있다.
이를 통해, 더미 게이트 패턴(142)은 핀형 액티브 패턴(120) 상에 형성된다. 더미 게이트 패턴(142)은 핀형 액티브 패턴(120)의 일부와 오버랩될 수 있다. 핀형 액티브 패턴(120)은 더미 게이트 패턴(142)에 의해 덮이는 부분과, 더미 게이트 패턴(142)에 의해 노출되는 부분을 포함한다. 더미 게이트 패턴(142)은 소자 분리막(110) 상으로 돌출된 핀형 액티브 패턴 상부(120b)의 측면 및 상면을 덮는다.
다시 말하면, 더미 게이트 패턴(142)은 핀형 액티브 패턴(120)의 제1 영역(I)과 오버랩되어 형성된다. 하지만, 핀형 액티브 패턴(120)의 제2 영역(II)은 더미 게이트 패턴(142)과 오버랩되지 않고, 노출된다.
더미 게이트 패턴(142)은 더미 게이트 절연막(141)과 더미 게이트 전극(143)을 포함한다. 예를 들어, 더미 게이트 절연막(141)은 실리콘 산화막일 수 있고, 더미 게이트 전극(143)은 폴리 실리콘일 수 있다.
제3 마스크 패턴(2104)의 두께는 돌출된 핀형 액티브 패턴 상부(120b)의 높이보다 클 수 있다. 제3 마스크 패턴(2104)은 예를 들어, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다.
도 8을 참고하면, 더미 게이트 패턴(142)의 측면에 게이트 스페이서(151)를 형성한다. 게이트 스페이서(151)는 더미 게이트 절연막(141) 및 더미 게이트 전극(143)의 측면에 형성된다.
하지만, 더미 게이트 패턴(142)과 오버랩되지 않는 핀형 액티브 패턴의 측면(120s) 즉, 핀형 액티브 패턴(120)의 제2 영역의 측면(120s)에는 스페이서가 형성되지 않는다.
구체적으로, 더미 게이트 패턴(142)이 형성된 결과물 상에 절연막을 형성한다. 절연막은 더미 게이트 패턴(142)뿐만 아니라, 핀형 액티브 패턴(120)을 덮는다. 이후, 절연막을 식각하여, 게이트 스페이서(151)을 형성할 수 있다.
게이트 스페이서(151)가 형성될 때, 핀형 액티브 패턴(120)의 제2 영역의 측면(120s)에도 스페이서가 형성된다. 하지만, 핀형 액티브 패턴(120)의 제2 영역의 측면(120s)에 형성된 스페이서를 제거하기 위해, 추가적인 식각 공정을 더 진행하게 된다. 추가적인 식각 공정은 핀형 액티브 패턴(120)의 제2 영역의 측면(120s)에 형성된 스페이서가 제거될 때까지 진행된다. 추가적인 식각 공정이 진행되는 동안, 더미 게이트 패턴(142)의 측면에 형성된 게이트 스페이서(151) 및 제3 마스크 패턴(2104)도 추가적으로 식각되게 된다. 도 7과 도 8을 비교하면, 제3 마스크 패턴(2104)의 높이가 감소한 것은 핀형 액티브 패턴(120)의 제2 영역의 측면(120s)에 형성된 스페이서를 제거하기 위한 추가적인 식각 공정 때문이다. 하지만, 제3 마스크 패턴(2104)의 두께는 핀형 액티브 패턴 상부(120b)의 높이보다 크기 때문에, 추가적인 식각 공정을 진행하여도 더미 게이트 전극(143)은 노출되지 않을 수 있다.
결과적으로, 더미 게이트 패턴(142)의 측면에는 게이트 스페이서(151)가 형성되지만, 더미 게이트 패턴(142)과 오버랩되지 않는 핀형 액티브 패턴의 측면(120s)는 스페이서가 형성되지 않는다. 즉, 핀형 액티브 패턴(120)의 제2 영역의 측면(120s) 및 핀형 액티브 패턴(120)의 제2 영역의 상면(120u)은 노출되게 된다.
도 9를 참고하면, 더미 게이트 패턴(142)과 오버랩되는 않는 핀형 액티브 패턴(120) 상에 제1 블로킹 패턴(131)을 형성한다. 제1 블로킹 패턴(131)은 더미 게이트 패턴(142)과 오버랩되는 않는 핀형 액티브 패턴(120)의 상면은 덮지만, 더미 게이트 패턴(142)과 오버랩되는 않는 핀형 액티브 패턴(120)의 측면(120s)은 노출시킨다.
제1 블로킹 패턴(131)은 더미 게이트 패턴(142)과 비오버랩되는 핀형 액티브 패턴(120)의 상면 상에는 형성되지만, 더미 게이트 패턴(142)과 비오버랩되는 핀형 액티브 패턴(120)의 측면 상에는 형성되지 않는다.
다시 말하면, 제1 블로킹 패턴(131)은 핀형 액티브 패턴(120)의 제2 영역의 측면(120s)은 노출시키고, 핀형 액티브 패턴(120)의 제2 영역의 상면(120u)을 덮는다.
제1 블로킹 패턴(131)은 예를 들어, 방향성 증착법(directional deposition)을 이용하여 형성될 수 있다. 방향성 증착법은 예를 들어, 클러스터 이온(cluster ion) 소오스를 이용한 이온 임플란트 방법(IIP) 및 바이어스를 인가하여 직진성이 부여된 플라스마 소오스를 이용한 증착 방법 중 적어도 하나의 방법일 수 있으나, 이에 제한되는 것은 아니다. 즉, 방향성 증착법은 제1 블로킹 패턴(131)을 형성하는 방향성 증착법은 막을 증착할 때 직진성을 가지면 충분하다.
제1 블로킹 패턴(131)은 예를 들어, 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막 중 적어도 하나를 포함할 수 있다.
더미 게이트 패턴(142)의 상면 상에 제2 블로킹 패턴(132)이 형성되고, 소자 분리막(110) 상에 제3 블로킹 패턴(133)이 형성된다. 구체적으로, 제2 블로킹 패턴(132)은 제3 마스크 패턴(2104) 상에 형성된다. 제2 블로킹 패턴(132) 및 제3 블로킹 패턴(133)은 제1 블로킹 패턴(131)과 동일 레벨에서 형성된다. 여기서, "동일 레벨"이라 함은 동일한 제조 공정에 의해 형성되는 것을 의미하는 것이다.
제2 블로킹 패턴(132)은 방향성 증착법에 의해서 형성되기 때문에, 제2 블로킹 패턴(132)은 더미 게이트 패턴(142)의 상면 상에 형성되지만, 더미 게이트 패턴(142)의 측면에는 형성되지 않는다.
제3 블로킹 패턴(133)은 소자 분리막(110) 상에 형성되기 때문에, 제3 블로킹 패턴(133)은 더미 게이트 패턴(142)과 비오버랩되는 핀형 액티브 패턴(120)의 측면 일부와 접촉할 수 있다. 즉, 제3 블로킹 패턴(133)은 핀형 액티브 패턴(120)의 제2 영역의 측면(120s) 일부와 접촉할 수 있다.
핀형 액티브 패턴 상부(120b)는 제1 부분(120b-1)과 제2 부분(120b-2)을 포함한다. 핀형 액티브 패턴 상부의 제1 부분(120b-1)은 제3 블로킹 패턴(133)과 접촉하고 있다. 핀형 액티브 패턴 상부의 제2 부분(120b-2)은 제3 블로킹 패턴(133)과도 접촉하지 않기 때문에, 핀형 액티브 패턴 상부의 제2 부분(120b-2)의 측면은 노출되어 있다.
도 10을 참고하면, 노출된 핀형 액티브 패턴(120)의 측면에 반도체 패턴(162)을 형성한다. 구체적으로, 제1 블로킹 패턴(131) 및 제3 블로킹 패턴(133)에 의해 덮이지 않은 핀형 액티브 패턴 상부의 제2 부분(120b-2) 측면에 반도체 패턴이 형성된다.
다시 말하면, 더미 게이트 패턴(142)과 오버랩되지 않는 핀형 액티브 패턴(120) 즉, 핀형 액티브 패턴(120)의 제2 영역의 측면(120s)에 반도체 패턴(162)이 형성된다. 반도체 패턴(162)은 핀형 액티브 패턴(120)의 제2 영역의 측면(120s) 중 제3 블로킹 패턴(133)과 접촉하지 않는 부분에 형성된다.
반도체 패턴(162)은 핀형 액티브 패턴(120)의 제2 영역의 측면(120s)으로부터 제1 방향(X)으로 연장되어 형성되기 때문에, 반도체 패턴(162)은 제3 블로킹 패턴(133)의 일부와 오버랩된다. 즉, 반도체 패턴(162)은 전체적으로 제3 블로킹 패턴(133)과 오버랩된다.
반도체 패턴(162)은 제3 블로킹 패턴(133)에 의해 덮이지 않은 핀형 액티브 패턴(120)의 제2 영역의 측면(120s)으로부터 성장되므로, 반도체 패턴(162)은 소자 분리막(110)과 제3 블로킹 패턴(133)의 두께만큼 이격되어 형성된다.
반도체 패턴(162)은 예를 들어, 선택적 에피택셜 성장법(SEG, Selective Epitaxial Growth)에 의해 형성될 수 있다. 반도체 패턴(162)은 에피택셜 성장법에 의해 형성되므로, 반도체 패턴(162)은 에피택셜막이다. 선택적 에피택셜 성장은 화학 기상 증착 공정, 감압 화학 기상 증착(Reduced Pressure Chemical Vapor Deposition; RPCVD) 공정, 고진공 화학 기상 증착(Ultra High Vacuum Chemical Vapor Deposition; UHVCVD) 공정 등에 의해 진행할 수 있으나, 이에 한정되는 것은 아니다.
예를 들어, 반도체 패턴(162)이 실리콘 에피택셜막인 경우, 선택적 에피택셜 성장은 소스 가스를 공급하여 진행하는데 소스 가스로는 예를 들어, 실란(SiH4), 디클로로실란(SiH2Cl2; DCS), 트리클로로실란(SiHCl3; TCS) 등이 사용될 수 있다. 또한, 선택적 에피택셜 성장을 진행할 때에는 소스 가스 이외에 HCl, Cl2 등의 Cl 원자가 포함된 가스를 같이 공급한다. 선택적 에피택셜 성장을 진행할 때에 Cl 원자가 포함된 가스를 같이 공급해줌으로써, 핀형 액티브 패턴(120)의 제2 영역의 측면(120s)에서 진행되는 선택적 에피택셜 성장의 선택비를 높여줄 수 있다.
또한, 반도체 소자(10)가 NMOS 핀형 트랜지스터인 경우, 반도체 패턴(162)은 선택적 에피택셜 성장되면서, 동시에 인(P) 또는 비소(As)와 같은 n형 도펀트를 도핑시켜 형성될 수 있다. 반도체 소자(10)가 PMOS 핀형 트랜지스터인 경우, 반도체 패턴(162)은 선택적 에피택셜 성장되면서, 동시에 붕소(boron)와 같은 p형 도펀트를 도핑시켜 형성될 수 있다.
반도체 패턴(162)과 반도체 패턴(162)이 선택적 에피택셜 성장된 핀형 액티브 패턴 상부의 제2 부분(120b-2)은 반도체 소자(10)의 소오스/드레인(도 11의 161)이 된다. 즉, 반도체 패턴(162)은 핀형 액티브 패턴 상부의 제2 부분(120b-2)에 형성함으로써, 핀형 액티브 패턴(120)의 폭보다 큰 폭을 갖는 소오스/드레인이 형성된다.
도 11을 참고하면, 소오스/드레인(161)이 형성된 결과물 상에, 층간 절연막(155)을 형성한다. 층간 절연막(155)은 산화막, 질화막 및 산질화막 중 적어도 하나를 포함할 수 있다.
층간 절연막(155)은 소오스/드레인(161) 상의 제1 블로킹 패턴(131)과, 더미 게이트 패턴(142) 상의 제2 블로킹 패턴(132)과, 소자 분리막(110) 상의 제3 블로킹 패턴(133)을 덮는다.
이어서, 더미 게이트 패턴(142)의 상면이 노출될 때까지, 층간 절연막(155)을 평탄화한다. 그 결과, 제2 블로킹 패턴(132)과 제3 마스크 패턴(2104)이 제거되고 더미 게이트 패턴(142)의 상면이 노출될 수 있다.
도 12를 참고하면, 더미 게이트 패턴(142) 즉, 더미 게이트 절연막(141) 및 더미 게이트 전극(143)을 제거한다.
더미 게이트 절연막(141) 및 더미 게이트 전극(143)을 제거함에 따라, 소자 분리막(110) 및 핀형 액티브 패턴(120)의 일부를 노출하는 트렌치(123)가 형성된다.
도 13을 참고하면, 트렌치(123) 내에 게이트 절연막(145) 및 게이트 전극(147)을 형성하여, 게이트 패턴(149)을 형성한다.
게이트 절연막(145)은 실리콘 산화막보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 게이트 절연막(145)은 트렌치(123)의 측벽 및 하면을 따라 실질적으로 컨포멀하게 형성될 수 있다.
게이트 전극(147)은 금속층(MG1, MG2)을 포함할 수 있다. 게이트 전극(147)은 도시된 것과 같이, 2층 이상의 금속층(MG1, MG2)이 적층될 수 있다. 제1 금속층(MG1)은 일함수 조절을 하고, 제2 금속층(MG2)은 제1 금속층(MG1)에 의해 형성된 공간을 채우는 역할을 한다. 예를 들어, 제1 금속층(MG1) TiN, TaN, TiC, 및 TaC 중 적어도 하나를 포함할 수 있다. 또한, 제2 금속층(MG2)은 W 또는 Al을 포함할 수 있다. 또는, 게이트 전극(147)은 금속이 아닌, Si, SiGe 등으로 이루어질 수도 있다.
도 2 내지 도 10, 도 14 및 도 15를 참조하여, 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법에 대해 설명한다. 본 실시예는 제1 내지 제3 블로킹 패턴을 식각하는 것을 제외하고는 전술한 실시예와 실질적으로 동일하므로, 전술한 실시예와 중복되는 부분에 대하여는 동일한 도면부호를 기재하고 그에 대한 설명은 간략히 하거나 생략하기로 한다.
도 14 및 도 15는 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 14를 참고하면, 반도체 패턴(162)을 마스크로 이용하여 식각하여, 반도체 패턴(162)과 오버랩되지 않는 제3 블로킹 패턴(133)을 제거한다. 제3 블로킹 패턴(133)의 일부를 제거함으로써, 소자 분리막(110)을 노출시킨다.
이를 통해, 반도체 패턴(162)과 소자 분리막(110) 사이에 있는 제3 블로킹 패턴(133)은 핀형 액티브 패턴 상부의 제2 부분(120b-2)의 측면에 형성된 반도체 패턴(162)의 폭과 실질적으로 동일하다.
제3 블로킹 패턴(133)의 일부가 제거되면서, 더미 게이트 패턴(142) 상에 형성된 제2 블로킹 패턴(132)도 같이 제거된다. 또한, 제3 블로킹 패턴(133)의 일부가 제거되면서, 더미 게이트 패턴(142)과 비오버랩되는 핀형 액티브 패턴(120) 상에 형성된 제1 블로킹 패턴(131)도 제거된다. 이를 통해, 더미 게이트 패턴(142)과 비오버랩되는 핀형 액티브 패턴(120)의 상면과, 제3 마스크 패턴(2104)은 노출된다.
도 15를 참고하면, 소오스/드레인(161)이 형성된 결과물 상에, 층간 절연막(155)을 형성한다.
제1 블로킹 패턴(131) 및 제2 블로킹 패턴(132)이 제거되었으므로, 층간 절연막(155)은 하부에 제3 블로킹 패턴(133)의 일부가 남겨진 소오스/드레인(161)과 제3 마스크 패턴(2104)을 덮는다.
이어서, 더미 게이트 패턴(142)의 상면이 노출될 때까지, 층간 절연막(155)을 평탄화한다. 그 결과, 제3 마스크 패턴(2104)이 제거되고 더미 게이트 패턴(142)의 상면이 노출될 수 있다.
본 발명의 다른 실시예에 따른 반도체 소자 제조 방법에서, 제3 블로킹 패턴(133)은 층간 절연막(155)와 서로 다른 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
이 후, 더미 게이트 패턴(142)를 제거하여, 트렌치(123)을 형성한다. 형성된 트렌치(123) 내에 게이트 패턴(149)을 형성한다.
도 2 내지 도 6, 도 8 내지 도 11 및 도 16을 참조하여, 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법에 대해 설명한다.
도 16은 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법을 설명하기 위한 중간 단계 도면이다.
도 16을 참고하면, 소자 분리막(110) 상으로 돌출된 핀형 액티브 패턴(120)과 교차하여 제1 방향(X)으로 연장되는 게이트 패턴(149)을 형성할 수 있다.
즉, 제3 마스크 패턴(2104)을 이용하여 식각 공정을 진행하여, 핀형 액티브 패턴(120)과 교차하는 게이트 패턴(149)을 형성할 수 있다.
게이트 패턴(149)는 게이트 절연막(145) 및 게이트 전극(147)을 포함한다. 본 발명의 또 다른 실시예에 따른 반도체 소자 제조 방법은 전술한 실시예들과 달리, 소오스/드레인(161)을 형성한 후 게이트 패턴 리플레이스먼트 공정을 진행하지 않아도 된다.
이 후, 도 8 내지 도 11의 공정을 통해, 게이트 패턴(149)의 양측에 소오스/드레인(161)을 형성한다.
도 17은 본 발명의 실시예에 따른 반도체 소자를 포함하는 전자 시스템의 블록도이다.
도 17을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다. 본 발명의 실시예들에 따른 핀 전계효과 트랜지스터는 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 태블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 18 및 도 19는 본 발명의 실시예에 따른 반도체 소자를 적용할 수 있는 예시적인 반도체 시스템이다. 도 18은 태블릿 PC이고, 도 19는 노트북을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 소자 중 적어도 하나는 태블릿 PC, 노트북 등에 사용될 수 있다. 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 110: 소자 분리막
120: 핀형 액티브 패턴 131, 132, 133: 블로킹 패턴
142: 더미 게이트 패턴 149: 게이트 패턴
151: 게이트 스페이서 161: 소오스/드레인
162: 반도체 패턴

Claims (10)

  1. 소자 분리막 상으로 돌출된 핀형 액티브 패턴과 교차하는 더미 게이트 패턴을 형성하고,
    상기 더미 게이트 패턴과 비오버랩되는 상기 핀형 액티브 패턴 상에, 상기 핀형 액티브 패턴의 측면을 노출시키는 제1 블로킹 패턴을 형성하고,
    상기 제1 블로킹 패턴을 형성한 후, 노출된 상기 핀형 액티브 패턴의 측면에 반도체 패턴을 형성하는 것을 포함하고,
    상기 더미 게이트 패턴을 형성하는 것과 상기 제1 블로킹 패턴을 형성하는 것 사이에, 상기 더미 게이트 패턴 및 상기 핀형 액티브 패턴을 덮는 절연막을 형성하고,
    상기 절연막을 식각하여, 상기 더미 게이트 패턴의 측면에는 스페이서를 형성하고, 상기 더미 게이트 패턴과 비오버랩되는 상기 핀형 액티브 패턴의 측면에는 스페이서를 비형성하는 것을 포함하는 반도체 소자 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 블로킹 패턴을 형성하는 것은 방향성 증착법(directional deposition)을 이용하여 형성하는 것을 포함하는 반도체 소자 제조 방법.
  3. 제1 항에 있어서,
    상기 제1 블로킹 패턴을 형성하는 것은
    상기 게이트 패턴과 비오버랩되는 상기 핀형 액티브 패턴의 상면 상에 상기 제1 블로킹 패턴을 형성하고,
    상기 게이트 패턴과 비오버랩되는 상기 핀형 액티브 패턴의 측면 상에 상기 제1 블로킹 패턴을 비형성되는 것을 포함하는 반도체 소자 제조 방법.
  4. 제1 항에 있어서,
    상기 제1 블로킹 패턴을 형성하는 것은 상기 게이트 패턴의 상면 및 상기 소자 분리막 상에 각각 제2 블로킹 패턴 및 제3 블로킹 패턴을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  5. 제4 항에 있어서,
    상기 핀형 액티브 패턴은 상부와 하부를 포함하고,
    상기 제3 블로킹 패턴은 상기 핀형 액티브 패턴의 하부와 접촉하고, 상기 핀형 액티브 패턴의 상부와 비접촉하고,
    상기 반도체 패턴은 상기 핀형 액티브 패턴의 상부의 측면에 형성되는 반도체 소자 제조 방법.
  6. 제4 항에 있어서,
    상기 반도체 패턴과 상기 제2 블로킹 패턴을 덮는 층간 절연막을 상기 소자 분리막 상에 형성하고,
    상기 층간 절연막을 평탄화하여, 상기 제2 블로킹 패턴을 제거하고, 상기 게이트 패턴의 상면을 노출시키는 것을 더 포함하는 반도체 소자 제조 방법.
  7. 제4 항에 있어서,
    상기 반도체 패턴과 비오버랩되는 상기 제3 블로킹 패턴을 제거하여, 상기 소자 분리막을 노출시키고,
    상기 소자 분리막을 노출시킨 후, 상기 반도체 패턴과 상기 게이트 패턴을 덮는 층간 절연막을 형성하고,
    상기 층간 절연막을 평탄화하여, 상기 게이트 패턴의 상면을 노출시키는 것을 더 포함하는 반도체 소자 제조 방법.
  8. 삭제
  9. 제1 방향으로 연장되고, 소자 분리막 상으로 돌출되는 핀형 액티브 패턴을 형성하되, 상기 핀형 액티브 패턴은 제1 영역과 상기 제1 영역의 양측에 배치되는 제2 영역을 포함하고,
    상기 제1 방향과 다른 제2 방향으로 연장되고, 상기 핀형 액티브 패턴의 제1 영역과 오버랩되는 더미 게이트 패턴을 형성하고,
    상기 핀형 액티브 패턴 제2 영역의 측면은 노출시키고, 상기 핀형 액티브 패턴 제1 영역의 상면은 덮지 않으며 상기 핀형 액티브 패턴 제2 영역의 상면을 덮는 제1 블로킹 패턴을 형성하되, 상기 제1 블로킹 패턴은 상기 더미 게이트 패턴과 상기 핀형 액티브 패턴 사이에 비개재되고,
    상기 제1 블로킹 패턴을 형성한 후, 상기 핀형 액티브 패턴 제2 영역의 측면에 에피택셜막을 선택적으로 성장시켜, 소오스/드레인을 형성하는 것을 포함하는 반도체 소자 제조 방법.
  10. 기판에서 돌출되어 형성된 핀형 액티브 패턴;
    상기 핀형 액티브 패턴과 교차하도록 형성되는 게이트 패턴;
    상기 게이트 패턴의 양측에 형성되는 소오스/드레인;
    상기 기판과 상기 게이트 패턴 사이에 개재되고, 상기 핀형 액티브 패턴의 하부와 접촉하는 소자 분리막; 및
    상기 소자 분리막과 상기 소오스/드레인 사이에 개재되고, 상기 소자 분리막과 상기 게이트 패턴 사이에 비개재되는 핀 스페이서를 포함하되,
    상기 기판으로부터 상기 게이트 패턴의 바닥면까지의 높이는 제1 높이이고, 상기 기판으로부터 상기 소오스/드레인의 바닥면까지의 높이는 제2 높이이고, 상기 제2 높이는 상기 제1 높이보다 크고, 상기 제1 높이는 상기 소자 분리막의 두께와 실질적으로 동일한 반도체 소자.
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